CN101116245B - 用于初始化延迟锁定环的方法和装置 - Google Patents

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Abstract

一种延迟锁定环，包括初始化电路，该电路确保将DLL初始化为不会过于接近延迟与控制电压关系特性曲线的任一端的工作点。该初始化电路迫使DLL总是最初从初始延迟开始搜索锁定点，在一个方向上改变延迟，并迫使DLL跳过第一锁定点。初始化电路仅允许DLL从初始延迟开始在一个方向上改变压控延迟环的延迟，直到达到工作点。

Description

用于初始化延迟锁定环的方法和装置
背景技术
图1是现有技术的常规延迟锁定环(DLL)100的框图。DLL的主要功能是通过对齐两个时钟信号的上升沿而对这两个时钟信号进行同步。外部提供的时钟信号CK由时钟缓冲器101进行缓冲，以提供基准时钟信号CKref，该基准时钟信号CKref耦合至压控延迟线(VCDL)102和相位检测器(PD)104。压控延迟线102产生DLL输出时钟信号CKout，该输出信号是Ckref的延迟形式，并通过被称作时钟树的缓冲结构而路由至设备内的各个电路。
反馈时钟信号CKf在时钟树分支的终端节点处被抽头引出，或通过把输出时钟信号CKout施加到时钟树分支的拷贝即拷贝延迟电路103而获得，并被反馈至PD104。拷贝延迟电路103还被称作延迟模型或时钟树分支拷贝，再现了由时钟树的多级缓冲结构所添加到输出时钟信号CKout的所有延迟。该延迟包括经过逻辑门和缓冲器的所有传播延迟，以及由长引线的寄生阻抗而引起的延迟。最终同步的反馈时钟信号CKf在时钟树的每个分支的末端输出。由VCDL102产生的延迟是可变的，而且可以通过施加到VCDL102的可变控制电压Vc来控制。DLL使用对由VCDL102产生的延迟的改变能力，通过把时钟信号(CKref，CKf)的上升沿对齐，对基准时钟信号CKref和反馈时钟信号CKf进行同步。
相位检测器104典型地在UP和DOWN输出信号上产生可变宽度的脉冲，取决于基准时钟信号CKref和反馈时钟信号CKf之间的相位差。UP和DOWN输出信号上的可变宽度脉冲由电荷泵105和耦合至电荷泵105的输出端的环路滤波器106进行积分，以便为VCDL102提供可变的控制电压Vc。控制电压Vc确定了由VCDL102添加到基准时钟信号CKref的延迟，从而对反馈时钟信号CKf和基准时钟信号CKref的上升沿进行对齐。同时，电荷泵105和环路滤波器106组成了控制电压发生器107。
图2是示出了典型控制电压Vc与受控延迟之间的特性曲线的图表。该特性曲线是非线性的，并且包括平坦区202、最优区200和陡峭区204。在平坦区202中，相对小的延迟范围需要控制电压Vc发生宽的变化。
在陡峭区204中，控制电压Vc的小变化会提供大的延迟范围。因此，VCDL在陡峭区204中具有很高的灵敏度，因为控制电压Vc上的小噪声干扰会导致延迟发生大的变化，从而导致时钟抖动的增加。在这种高灵敏度的情况下，更加难以提供稳定、非振荡的环路操作。
在“最优区”200中，延迟的变化相对于控制电压的变化是适中的。因此，工作在“最优区”中的DLL100不会具有振荡、漂移或累积噪声。
锁定点是该特性曲线中能够锁定DLL的任意点。该特性曲线上可以存在多个锁定点。工作点是DLL在正常操作期间被锁定的锁定点。设计DLL时一个重要的方面是，在该特性曲线中选择正确的工作点，并在上电或复位后快速地把DLL引入且锁定至该工作点。这个过程典型地被称作DLL初始化。适当的DLL初始化确保了良好的DLL性能和稳定的锁定。
选择正确的工作点把控制电压Vc设置为与稳定工作区相关的目标电压电平。为了确保稳定的DLL操作，应当把DLL初始化为VCDL延迟与控制电压特性曲线的“最优区”200中的工作点。
在DLL已经达到该工作点后，由于工作条件的变化，例如温度和电源的变化，该工作点会发生移动。因此，DLL设计中另一个重要的方面是，在工作条件发生变化时，保持工作点处于延迟与电压特性曲线上的锁定点的预定界限内。控制电压Vc的变化被限制为最多是电源电压的变化，通常控制电压Vc的变化小于电源电压的变化。因此，图2所示的延迟与控制电压特性曲线在两端是不是无限的，而且当工作条件变化时，工作点可能会漂移至该特性曲线的左界限或右界限，而且DLL将最终失去锁定。如果把DLL初始化为过于接近该特性曲线两端中任一端的工作点，则上述情况出现的概率尤其高。
优选地把工作点锁定至该特性曲线左侧的锁定点，因为这是具有更好抗噪性的区域。然而，如果工作点过于接近该特性曲线的左端，则DLL可能由于工作条件的变化而达到该特性曲线的左界限。这种情况在图3A和3B中示出。
图3A是示出了锁定点300的图表，该锁定点300接近控制电压与延迟关系特性曲线的左端。图3B是与图3A中的控制电压与延迟关系特性曲线相对应的时钟信号时序图。工作点在额定条件下处于锁定点300处。需要VCDL的延迟范围302对工作条件的变化进行补偿。参考时钟信号时序图，反馈时钟信号CKf304的上升沿漂移与图3A的图表所示的延迟范围302相对应。延迟范围302中的最小延迟306超出了VCDL所产生的全部延迟范围310，如延迟范围中的间隙308所示。因此，工作点可以移动至VCDL范围的末端，从而导致DLL失去锁定。
另一个潜在的风险是，DLL在启动期间，在不具有搜索方向限制的情况下从该特性曲线上的随机点开始搜索锁定点。由于外部提供的时钟信号CK是自由运行的，所以反馈时钟信号CKf与基准时钟信号CKref之间的初始相位关系在复位或上电后是未知的。此外，在上电或复位后，初始DLL未锁定工作点的位置是未知的，而且可以是该特性曲线上的任意处。因此，取决于PD104(图1)首先检测到反馈时钟信号CKf的上升沿还是基准时钟信号CKref的上升沿，最初可以增加或减小VCDL延迟。因此，对VCDL进行最初调整的方向是不可预测的。
图4A是示出了在某个搜索方向上对锁定点进行最初搜索的图表，该搜索导致在达到锁定前碰到VCDL102(图1)的延迟界限。图4B是与图4A所示搜索相对应的时钟信号时序图。对锁定点的搜索从随机搜索点400开始。如果DLL从接近该特性曲线末端的点启动并朝着该末端前进，则在达到锁定前可能会碰到VCDL的延迟界限。在图4A-4B所示的示例中，在初始化期间，DLL不可预测地向最近的锁定点402移动，而该锁定点402在VCDL之外且不能达到。例如，这种情形将会在如下情况时发生：相位检测器104(图1)最初产生的UP/DOWN脉冲使DLL100在最近的锁定点402的方向上移动，该锁定点402在VCDL范围310之外。
DLL中可变的VCDL延迟范围也是重要的。通常，计算可变VCDL延迟范围，从而最小延迟与稍高于DLL规范所需的时钟频率相对应，而最大延迟与稍低的时钟频率相对应。计算可变VCDL延迟，以确保富余(margin)。对于被设计用于在宽的时钟频率范围上工作的DLL来说，即当时钟周期不是常数值且所有可能值应该被相同的VCDL所容纳时，该VCDL必须产生甚至更宽的延迟范围。结果，对于具有具体频率的时钟信号，VCDL特性曲线上典型地存在多个可能的锁定点。对于更高的时钟频率，VCDL可以产生大于时钟周期倍数的延迟。目标是锁定至可确保稳定的锁定条件及较低的输出时钟抖动的点。在多数情况下，选择VCDL的延迟范围，使得DLL特性曲线上可能的锁定点的数目大于2，但不超过大约3至5。如果存在过多的锁定点，则这些锁定点将会在该特性曲线上靠近地共存，而且如果受到噪声干扰，DLL会开始从一个锁定点跳至另一个锁定点，从而暂时失去锁定。
发明内容
在已知技术中，用于确保DLL的稳定锁定和良好性能的解决方案包括复杂的结构，例如双环结构。还使用多相形式的时钟信号，或最简单情况下的时钟反相。然而，使用它们是为了使VCDL中的相位抽头的数目最小化和/或提供具有更少级数的延迟线。相位抽头用于增大流水线级同步的灵活性，但不是为了实现DLL自身的稳定锁定和稳定性能。
典型地，DLL的设计者不愿花费过多的时间来处理这个初始化的“次要”问题，而且他们相信传统的“已证实”的方法。因此，期望提供一种DLL初始化方法，能够减轻传统方法的问题。
提供了一种用于确保将DLL初始化为正确的工作点的方法和装置，该工作点不会过于接近延迟与控制电压关系特性曲线的任一端。初始化电路迫使DLL总是从与延迟和电压关系特性曲线的一端相对应的初始延迟开始搜索锁定点，并允许DLL仅在一个方向上改变受控的延迟，直到达到最终锁定。在达到最终锁定后，DLL可以根据需要而增大或减小受控延迟，从而动态地维持锁定点。根据本发明提供的方法，还迫使DLL跳过第一锁定点，而且通过对DLL内部时钟信号进行移相而使该跳过过程更容易和更快。
在本发明的特定实施例中，DLL从延迟与控制电压关系特性曲线上与最小延迟相对应的端点开始搜索锁定点。在初始化期间，锁定点的搜索方向被限制为仅增大延迟，即迫使相位检测器仅产生与增大延迟相对应的UP和DOWN信号的组合，这取决于相位检测器的内部结构。DLL增大延迟，直到DLL达到第一锁定点。然后，对延迟的时钟信号进行移相。在一个实施例中，将时钟信号反相。这迫使DLL跳过第一锁定点，并前进至下一个锁定点。作为移相的结果，相位检测器检测到其两个输入时钟信号之间的新的相位差，并开始再次产生UP和DOW信号，直到达到特性曲线上的工作点。这导致VCDL延迟时间的总增大大约等于一个完整时钟周期的持续时间。在达到工作点后，可以增大或减小延迟变化。在DLL初始化后，DLL对输入时钟信号相位漂移和工作条件变化进行补偿，从而动态地维持稳定的锁定。
在其他实施例中，DLL从延迟与控制电压关系特性曲线中接近最大延迟的点开始搜索锁定点。在初始化期间，锁定点的搜索方向被限制为仅减小延迟，即迫使相位检测器仅产生与减小延迟相对应的UP和DOWN信号的组合，这取决于相位检测器的内部结构。这个实施例应用于如下情况：延迟与控制电压关系特性曲线的非线性不如图2的示例中的非线性，并具有与边界控制电压值相对应的有限最大延迟。换句话说，应用于VCDL能够在最小和最大延迟上良好工作时，即在两个控制电压边界值上良好工作时。在这种情况下，也可以应用VCDL输出时钟反相和移相。
延迟锁定环包括锁定检测器和与所述锁定检测器的输出端相连的初始化控制。所述锁定检测器检测与锁定点的临近度。所述初始化控制从初始延迟开始在一个方向上改变延迟。所述初始化控制跳过第一锁定点，并在检测到与所述第一锁定点临近时继续在所述同一个方向上改变所述延迟，以搜索工作点。在检测到与所述工作点临近时，所述初始化控制启用对所述延迟的增大和减小。所述工作点可以是第二锁定点。
所述锁定检测器可以包括具有不同预置时间间隔的多个级，每一级指示具有不同精确度的锁定点临近度。初始化状态可以是上电或复位。通过对时钟信号进行移相(在最简单的情况下是对信号进行反相)，跳过所述第一锁定点。时钟信号的相位的移动量是时钟信号周期的片段。压控延迟线抽头输出用于对时钟信号进行移相。可以通过对所述延迟锁定环中的内部时钟信号执行移相，对所述时钟信号进行移相。所述内部时钟信号可以是压控延迟线输入时钟信号或压控延迟线输出时钟信号。
根据基准时钟和延迟的反馈时钟的沿对齐来检测锁定点临近度。通过施加多个预置时间间隔中至少一个来分析所述临近度。所述预置时间间隔的值可以基于压控延迟线中的级的拷贝，而且可以小于时钟周期的四分之一或两个相邻压控延迟线抽头输出之间的延迟时间的片段。
附图说明
根据下文对附图中所示的本发明的优选实施例进行更为具体的描述，本发明的前述和其他目标、特性和优点将会变得明显，附图中相似的附图标记表示相同的部分。附图不需按比例绘制，而把重点放在对本发明原理的解释。
图1是现有技术的常规延迟锁定环(DLL)的框图；
图2是示出了典型的控制电压Vc与VCDL延迟之间的关系的特性曲线的图表；
图3A是示出了接近控制电压与延迟关系特性曲线的左端的锁定点的图表；
图3B是与图3A中的控制电压与延迟关系特性曲线相对应的时钟信号图；
图4A是示出了在某个搜索方向上对锁定点进行搜索的图表，该搜索导致在达到锁定前碰到VCDL的延迟界限；
图4B是与图4A所示锁定点搜索相对应的时钟信号图；
图5是根据本发明原理的延迟锁定环(DLL)的实施例的框图，包括用于对DLL进行初始化的DLL初始化控制；
图6A是示出了控制电压与延迟关系特性曲线上的初始化过程的图表，其中使用了图5所示的DLL中的DLL初始化控制；
图6B是与图6A所示初始化过程相对应的时钟信号图；
图7是图5所示VCDL的单端实施例的框图；
图8是差分端VCDL的框图；
图9是锁定检测器的实施例的示意图；
图10是示出了图9所示锁定检测器的一级中的信号的时序图；
图11是示出了用于对DLL进行初始化的算法的流程图；以及
图12-15是根据本发明原理的包括DLL初始化的DLL的备选实施例的框图。
具体实施方式
下文描述本发明的优选实施例。
在下面的描述中，提出多个具体细节以提供对本发明的完整理解。然而，可以理解的是本发明可以在不具有这些具体细节的情况下得以实践。在其他实例中，没有详细描述或示出公知结构和/或过程，以便使本发明清晰。在描述和附图中，相似的附图标记表示相似的结构或过程。一般地，延迟锁定环(DLL)的操作是本领域中公知的，所以不会做进一步的描述，除非需要对本发明的方面进行阐述。
图5是根据本发明原理的延迟锁定环(DLL)500的实施例的框图，包括用于在上电或复位后对DLL500进行初始化的DLL初始化控制112。如同结合图1所示现有技术的DLL所描述的那样，DLL500包括压控延迟线(VCDL)102、相位检测器(PD)104、控制电压发生器107、以及拷贝延迟103。DLL还包括多路复用器113、锁定检测器111以及用于在上电或复位后对DLL500进行初始化的DLL初始化控制112。
把基准时钟信号CKref耦合至压控延迟线(VCDL)102的输入端、相位检测器(PD)104的两个输入端之一、以及锁定检测器111。VCDL102产生抽头相移输出时钟信号116，每一个信号116都是基准时钟信号CKref的延迟形式。取决于从DLL初始化控制112输出的MX代码152，通过多路复用器113从抽头VCDL输出116中选择DLL输出时钟信号CKout。例如，通过被称作时钟树的缓冲结构把输出时钟信号CKout路由至半导体芯片上的各个电路。
反馈时钟信号CKf是基准时钟信号CKref被VCDL102和拷贝延迟电路103延迟后的信号。反馈时钟信号CKf在时钟树分支的终端节点上抽头。备选地，可以通过把输出时钟信号CKout施加到时钟树分支的拷贝，这里是指拷贝延迟电路103，而获得反馈时钟信号CKf。反馈时钟信号CKf被反馈至PD104和锁定检测器111。拷贝延迟电路103还被称作延迟模型或时钟树分支拷贝，再现由时钟树的多级缓冲结构添加到CKout信号的所有延迟。该延迟包括经过逻辑门和缓冲器的所有传播延迟，以及由长引线的寄生阻抗而引起的延迟。反馈时钟信号CKf复制了时钟树分支的终端节点处的时钟信号。例如，在半导体芯片中，终端节点处的时钟信号被施加到同步模块的时钟输入端，而且这些时钟信号通常与基准时钟信号CKref同步。
把DLL输入或基准时钟信号CKref耦合至VCDL102。VCDL102包括具有可变延迟的类似缓冲器链。该链可以包含几十个或甚至几百个缓冲器。VCDL102所产生的延迟是可变的，而且可以通过可变控制电压Vc来控制，其中可变控制电压Vc通过控制电压发生器107而施加到VCDL102中的每一个缓冲器。
在初始化过程开始时，把控制电压Vc设置为边界电压电平(端点)，即设置为VCDL102的延迟被设置为最小延迟处的电压电平。例如，该边界电压电平可以是电源电压或地。把DLL初始化控制112所产生的RST信号耦合至控制电压发生器107以设置初始控制电压Vc。例如，可以通过单晶体管开关把Vc节点与电源节点(干线)或地短路而执行对初始控制电压Vc的设置。
相位检测器104产生UP和DOWN输出信号上的可变宽度脉冲，取决于基准时钟信号CKref与反馈时钟信号CKf之间的相位差。把这两个时钟信号耦合至相位检测器104的输入端。来自相位检测器104的UP和DOWN输出信号上的可变宽度脉冲由控制电压发生器107进行积分，以提供直流(DC)模式控制电压Vc。在一个实施例中，正如结合图1中的DLL100而描述的那样，控制电压发生器107可以包括电荷泵105和环路滤波器106。控制电压发生器107通过应用本领域技术人员所公知的滤波和电压电平移位操作，对PD输出信号(UP、DOWN)进行积分。稍后结合图7和8来描述VCDL的实施例。
待审美国专利申请“High Output Impedance Charge Pump forPLL/DLL”，Dieter Haerl e(美国专利申请No.60/528,958)中描述了控制电压发生器中的电荷泵的实施例，将其全体内容在此引入作为参考。电荷泵的另一个示例可以在“A2-1600MHz1.2-2.5V CMOS ClockRecovery PLL with Feedback Phase-Selection and AveragingPhase-Interpolation for Jitter Reduction”，Patrik Larsson，1999IEEE ISSCC，WA 20.6，0-7803-5129-0/99，Fig.20.6.3中找到，将其全体内容在此引入作为参考。
相位检测器104可以是产生如下输出信号(UP、DOWN)的任意相位检测器：该输出信号(UP、DOWN)在电特性(例如电压电平或脉宽)上与施加到输入端的时钟信号(CKref、CKf)之间的相位差成比例。相位检测器是本领域技术人员所公知的，而且不在本发明的范围之内。“An All-Analog Multiphase Delay-Locked Loop Using a ReplicaDelay Line for Wide Range Operation and Low-Jitter Performance”，Yongsam Moon et al.，JSSC Vol.35，No.3，March2000，pp377-384中描述了相位检测器的示例，将其全体内容在此引入作为参考。
DLL100使用对VCDL102产生的延迟进行改变的能力，通过把基准时钟信号CKref和反馈时钟信号CKf各自的上升沿进行对齐，从而对这两个信号进行同步。控制电压Vc确定了将由VCDL102添加到基准时钟信号CKref的延迟，以对齐反馈时钟信号CKf和基准时钟信号CKref的上升沿。
还把基准时钟信号CKref和反馈时钟信号CKf耦合至锁定检测器111的输入端。锁定检测器111对输入时钟信号(CKref、CKf)的上升沿的相互定位进行估计，并产生LOCK指示信号154，该信号指示所述两个时钟信号的上升沿之间的定时差。LOCK指示信号154可以是单比特信号或多比特代码。稍后结合图9来讨论锁定检测器111的实施例的内部结构和操作。
多路复用器113是本领域中已知的任意适合类型的多路复用器，它根据多比特代码(MX152)的值选择多个输入信号(本说明书中为抽头VCDL输出116)之一传输至多路复用器113的单一输出端(本说明书中为Ckout)。稍后结合图7和8来描述抽头VCDL输出。
DLL初始化控制112管理初始化过程，并负责维持初始化过程的适当顺序。DLL初始化控制112还根据从锁定检测器111接收到的LOCK指示信号154而选择代码(MX152)和信号(HLD、RST)的适当值。
在上电或复位后，DLL初始化控制112断言RST信号以复位锁定检测器111和控制电压发生器107。把从控制电压发生器107输出的控制电压Vc设置为提供最小VCDL延迟的电压电平。DLL初始化控制112还断言被耦合至相位检测器104的HLD信号。在断言HLD信号时，相位检测器104只可以通过产生适当的UP/DOWN信号而增加VCDL102的延迟。在根据锁定指示信号154的状态而检测出工作点与第一锁定点接近时，DLL初始化控制单元112输出适当的MX代码152，以切换输出时钟信号CKout的相位。在相位被切换后，相位检测器104通过产生适当的UP/DOWN信号来修改控制电压Vc，从而继续增大VCDL延迟，直到达到由锁定指示信号154所指示的下一个锁定点为止。
多路复用器113具有多个输入端和单一输出端。MX代码152选择抽头VCDL输出信号之一以传递至单一输出端。一次仅有一个抽头VCDL输出信号能够被传递至多路复用器的输出端，该信号与MX代码的当前值相对应。相邻抽头VCDL输出之间存在有限数目的延迟级，因此，多个抽头VCDL输出创建了“相位栅格”，其中两个相邻抽头信号之间的相位差相对较小，是时钟信号周期的片段。在相邻抽头之间的小相位差的情况下，必须跳过相对大数目的抽头，以产生更大的相移。因此，如果多路复用器的输出端所需的相移接近180度(大跳)，则使用抽头VCDL信号的补码(complement)，并且如果需要的话，然后使用抽头之间的小相位差(较小的跳)执行更加精确的调整。
在达到下一锁定点后，初始化过程完成。DLL初始化单元112去断言HLD信号，而且相位检测器104可以在DLL的正常操作期间增大或减小VCDL102的延迟。
因此，DLL初始化控制单元112控制初始化过程，使得VCDL延迟以最小延迟开始，该延迟增大至第一锁定点，跳过第一锁定点并进一步增大延迟，直到DLL500被锁定至第二锁定点。稍后结合图11来讨论DLL初始化控制单元112的更多操作细节。
图6A是示出了控制电压与延迟关系特性曲线上的初始化过程的图表，其中使用了图5所示的DLL500。图6B是与图6A中特性曲线所示初始化过程相对应的时钟信号图。结合图5来描述图6A和6B。
最初把控制电压Vc复位至边界电压电平，即复位至与VCDL102所产生的最小延迟相对应的电压。例如，边界电压电平可以是电源电压或地。
在复位或上电后，由于控制电压Vc根据从PD104输出的UP/DOWN信号而增大，所以压控延迟线(VCDL)102从图6A所示的最小延迟点602(延迟与控制电压关系特性曲线上最左边的点)开始沿方向600增大延迟。
在初始化过程开始时，锁定检测器111对两个时钟信号(CKref、CKf)的上升沿的相对位置进行估计。根据这个估计，锁定检测器111产生LOCK信号154，该信号指示两个时钟信号上升沿的临近度。在一个实施例中，LOCK信号154是多比特代码。LOCK信号由DLL初始化控制单元112所接收。DLL初始化控制单元112根据LOCK信号154的值而产生多比特输出选择代码MX152。输出选择代码MX152用于选择从VCDL102接收到的抽头相移输出信号116之一。
从最小延迟点602开始，在一个方向上逐渐增大通过VCDL102的延迟。在初始化期间，对从DLL初始化控制单元112输出、并被耦合至PD104的HLD信号进行断言，从而保持PD104处于初始化状态。在初始化状态中，PD仅产生UP或DOWN信号，从而仅通过适当修改控制电压Vc而增大VCDL延迟。初始化过程继续进行，直到以预置的临近度将基准时钟信号CKref和反馈时钟信号CKf的上升沿对齐。该临近度被设置为大致上小于基准时钟信号CKref的半个周期。
在检测到基准时钟信号CKref和反馈时钟信号CKf的上升沿以所选的临近度而对齐后，通过适当地选择输出选择代码MX152，DLL初始化控制单元112对输出时钟信号CKout进行反相(即针对50％占空比的时钟信号是移相180度)。因此，跳过了第一锁定点604。受DLL初始化控制单元112控制的HLD信号继续保持PD104处于初始化状态，导致继续增大VCDL延迟。
在已经跳过第一锁定点604后，DLL500通过逐渐增大控制电压Vc而继续增大延迟，直到完成把基准时钟信号CKref和反馈时钟信号CKf的上升沿精确地对齐。该精确对齐由LOCK信号154来指示，或由PD104的UP和DOWN输出信号的状态来指示。如果PD104用作前一句所述初始化过程中的精确对齐指示设备，PD104可以具有专门用于初始化且不耦合至控制电压发生器107的输入端的分离的UP和DOWN输出对。取决于PD104的方案，这可能是必需的，因为与控制电压发生器107的输入端相连的UP和DOWN输出可能在初始化期间被禁用。
在达到第二锁定点606后，HLD信号的状态被切换至去断言，从而允许PD104的正常操作。然后，允许DLL500根据需要而增大或减小VCDL延迟。通过释放PD104，初始化过程终止，且DLL的正常操作得以启用。
在一个实施例中，锁定指示信号154是多比特锁定代码。多比特LOCK代码154允许DLL500通过选择与期望的锁定点606相对应的抽头VCDL输出116而快速地向期望的锁定点移动。这允许快速地达到第二(期望的)锁定点606，而不需要等待控制电压Vc逐步改变。在备选实施例中，LOCK信号154是单一比特。
图7是图5所示VCDL102的单端实施例的框图。VCDL102包括串联的多个单端缓冲器115，从而提供了延迟线。每一个缓冲器115具有单端输入和单端输出。VCDL102中一个缓冲器115的单端输出被耦合至后续缓冲器的单端输入。控制电压Vc直接提供给每一个缓冲器115，并确定由每一个缓冲器所产生的延迟时间。为了简便起见，图7中未示出控制电压Vc与每一个缓冲器115的连接。在这个实施例中，VCDL输出信号117也是单端的。反相的(对于50％占空比的时钟，移相180度)VCDL输出信号117’通过反相器109的输出端提供，而反相器109的输入端耦合至VCDL输出信号117。
通过缓冲器组114的抽头输出来获得适度延迟的基准时钟信号CKref。多个抽头116组成了图5所示的抽头VCDL输出116。每一个抽头116是延迟的或移相的基准时钟信号CKref。在本发明的不同实施例中，VCDL102可以输出多个抽头输出116或单一的输出信号117，具有或不具有其相应的补码117’。
图8是VCDL102的差分端实施例的框图。在这个实施例中，VCDL102包括受控制电压Vc控制的多个差分缓冲器115a，其中控制电压Vc耦合至每一个差分缓冲器115a(为了简便起见未示出)。差分缓冲器115a是串联的。在这个实施例中，差分缓冲器115a具有差分输入端和差分输出端。第一缓冲器115b具有用于接收单端基准时钟信号CKref的单端输入端和差分输出端。VCDL102的差分端实施例趋于获得比VCDL的单端实施例更好的抗噪性。此外，VCDL输出117a和每个抽头输出116a具有信号及其补码。利用所提供的每一个抽头输出信号的补码，不需要图7中的单端实施例所示的反相器109。VCDL102可以具有多个抽头差分输出端116a，或具有单一的差分输出端117a。
图9是锁定检测器111的实施例的示意图。锁定检测器111提供了锁定指示信号(LC)154，该信号基于基准时钟信号CKref和反馈时钟信号CKf之间的相位差而指示DLL与锁定点的接近程度。锁定检测器111中的每一级118在输入端接收两个时钟信号(CKref、CKf)，并输出单比特LOCK信号(LC)，该信号指示每一级118的输入时钟信号之一的上升沿与其另一输入时钟信号的上升沿之间的时间差。
每一级118是自包含(self-containing)单元，它包括两个触发器119a、119b以及三个延迟线122a、122b、122c。延迟线122a、122b、122c中的每一个具有嵌入在该延迟线中的各自的延迟时间间隔(T1、T2)。在最简单的实施方式中，锁定检测器111具有输出单比特锁定指示信号的单一级118。
图10是示出了图9所示锁定检测器111的一级中的信号的时序图。图10结合图9一同使用，以解释锁定检测器111的操作。假定基准时钟信号CKref的上升沿位置和延迟的基准时钟信号CKref_del的上升沿位置是稳定的。该时序图示出了反馈时钟信号CKf的上升沿从左向右的移动，从“早”(’E’)位置移动到“晚”(’L’)位置。E位置在基准时钟信号CKref的上升沿之前，而L位置在延迟的基准时钟信号CKref_del的上升沿之后。
参考图9，在每一级118中，级118的输入时钟信号CKref由具有延迟时间T1的延迟线122c进行延迟。延迟的输入时钟信号CKref_del被耦合至触发器119a、119b的“D”输入端。触发器119a的时钟输入端耦合至反馈时钟信号CKf。触发器119b的时钟输入端耦合至延迟的反馈时钟信号CKf_del，该信号已通过具有延迟时间间隔T1的延迟线122a和具有延迟时间间隔T2的延迟线122b而被延迟。延迟线122a、122b是串联的。
延迟时间间隔T1和T2被嵌入延迟线122a-c，而且可以是相同或不同的值。取决于应用，还可以修改延迟时间间隔。一般地，锁定检测器111包括具有与图9所述类似结构的多个级118。然而，对于不同的实施方式，级118可以在嵌入延迟线122a-c的T1和T2延迟值方面不同。T1和T2的优选值是基准和反馈时钟信号(CKref、CKf)的周期的片段，该片段小于最高时钟信号频率上的时钟周期的四分之一。在一些实施例中，该延迟时间间隔小于两个相邻VCDL抽头116、116a之间的延迟时间的一半。对于其他实施例，延迟时间间隔稍大于两个相邻VCDL抽头116、116a之间的延迟时间的一半。
在所示实施例中，延迟时间间隔T1和T2是不同的。如果期望在初始化期间反馈时钟信号CKf的上升沿从一侧(例如图6的时序图中的左侧)“逼近”基准时钟信号CKref的上升沿，则延迟时间间隔T2“打开锁定窗口”且延迟时间间隔T1构成锁定检测器的富余。通常，T1和T2是不同的值。典型地，在这个示例中，选择延迟时间间隔T1小于延迟时间间隔T2，以确保用于指示锁定点正在逼近的“早警告”，并确保对锁定点另一侧更紧密的控制。
典型地，延迟时间间隔(T1、T2)较短，因为需要占据大量的硅面积开销以获得更长的延迟。然而，延迟时间间隔不能过短，因为LC信号154需要在VCDL延迟由DLL500进行调整时的多个时钟周期中保持稳定。
参考图9的示意图，当反馈时钟信号CKf的上升沿处于“E”位置时，反馈时钟信号CKf的上升沿关于基准时钟信号CKref是早的。LC信号154是‘0’，因为反相器120的输出端上的ER信号是‘1’且触发器119b的Q输出端上的LT信号是‘0’。
AND逻辑门121把ER和LT信号进行组合，以在输出端提供LC信号。LT信号上的‘0’和ER信号上的‘1’的组合导致AND逻辑门121的输出端处LC信号上的‘0’。
当VCDL延迟增大时，反馈时钟信号CKf的上升沿向右移动并达到“i”位置。LC信号切换至‘1’，因为‘ER’信号和‘LT’信号均为‘1’。
参考该示意图，延迟的反馈时钟信号CKf_del也达到其相应的“i”位置。在延迟的反馈时钟信号CKf_del的上升沿处，延迟的基准时钟信号CKref_del是‘1’，而且触发器的D输入端上的‘1’被锁存至触发器119b的Q输出端。LT信号上的‘1’和ER信号上的‘1’的组合导致AND逻辑门121’的输出端处LC信号上的‘1’。
LC信号维持为‘1’的同时，反馈时钟信号CKf的上升沿的位置继续向图10的示例中的右侧移动，直到该上升沿达到“ii”位置。在‘ii’位置，延迟的基准时钟信号CKref_del是‘1’，因为触发器119a的D输入端是‘1’，反馈时钟信号CKf的下一个上升沿把‘1’定时至触发器119a的Q输出端，而且反相器120输出端上的ER信号切换至‘0’。LT信号上的‘1’和ER信号上的‘0’的组合导致AND逻辑门121’的输出端处LC信号上的‘1’。
LC信号的状态提供了对反馈时钟信号CKf的上升沿与基准时钟信号CKref的上升沿之间的时间的指示。在反馈时钟信号CKf的上升沿与CKref时钟信号的上升沿的距离处于时间T2和T1内时，即在位置(i)和(ii)之间时，LC信号维持‘1’。
如果多个级118包括在锁定检测器111中，且每一级从VCDL102接收相同的反馈时钟信号CKf和基准时钟信号CKref的不同抽头116，则可以容易地识别上升沿与反馈时钟信号CKf的上升沿最接近的基准时钟信号CKref的抽头。一种方法是，使DLL继续推进反馈信号CKf的上升沿，即通过逐步改变控制电压Vc的值而增大VCDL延迟，并监测多个LC信号中哪个信号切换至‘1’。
另一种方法是，直接监测ER和LT信号而不是LC信号。ER和LT信号的组合提供了4种可能的状态(00、01、10和11)。当反馈时钟信号CKf的上升沿比基准时钟信号CKref的上升沿早到的时间大于T2，该状态为‘10’(ER信号是‘1’且LT信号是‘0’)。当反馈时钟信号CKf的上升沿比基准时钟信号CKref的上升沿晚到的时间大于T1，该状态为‘01’(ER信号是‘0’且LT信号是‘1’)。因此，如果反馈时钟信号CKf的上升沿比序号为“N”的VCDL抽头116、116a上的基准时钟信号CKref的上升沿要晚，但反馈时钟信号CKf的上升沿比序号为“N+1”的抽头116、116a上的基准时钟信号CKref的上升沿要早，那么抽头“N”上的状态(ER和LT信号的组合)是“11”或“01”，而抽头“N+1”上的状态(ER和LT信号的组合)是“10”或“11”。如果值T1和T2都被选为相邻抽头之间的时间延迟的小部分，例如，两个相邻抽头N、N+1之间的时间延迟的十分之一，那么“11”的组合不会同时出现在两个相邻的抽头上，而且容易看出的是锁定点(状态‘11’)处于这两个抽头之间。
仅使用从每一级118输出的单一LC信号的方法比使用ER和LT信号的方法的实现更为简单。然而，使用ER和LT信号组合的方法是使DLL达到锁定点的更快的方法。本领域技术人员可以理解，在备选实施例中，所有三个信号LC、LT和ER的组合也可以用于对DLL工作点进行初始化。
回到图5，DLL初始化控制112控制初始化过程。初始化控制112是状态机。该过程包括在DLL初始化过程期间为所施加的信号(RST、HLD、MX)选择正确的值。本领域技术人员可以理解，存在多种方式来实现或合成状态机。因此，对用于合成具有期望的DLL初始化控制112的功能的状态机的算法进行描述，而不描述DLL初始化控制自身的内部结构的示意图或元件。还要注意的是，这里讨论的且在图11中所示的算法不是可用于实现初始化过程的唯一逻辑方案。步骤的次序可以改变，而且可以增加、去除或修改步骤。
图11是示出了DLL初始化控制112中实现的DLL初始化过程的流程图。每当发生上电或系统复位时，开始DLL初始化过程。结合图9和图5来描述图11。
在步骤200，参考图5，把系统复位信号(为了简便起见未示出)耦合至DLL500和DLL500内的各个模块。把RST信号输入锁定检测器111和控制电压发生器107。如果需要，RST信号对锁定检测器111进行复位。例如，当把复位信号耦合至触发器119a、119b的清除输入端时，通过对图9所示的触发器119a、119b进行清除以使每一个触发器的各个Q输出端被设置为‘0’，从而对锁定检测器111进行复位。复位信号还把控制电压节点Vc放电至边界值，即产生最小延迟的值。复位信号还断言HLD信号为“保持”模式，设置MX控制代码152的初始值，并设置被搜索的锁定点的期望临近度。
在上电时，把MX代码值152设置为初始值，从而选择具有最小相移的VCDL抽头输出116或116a(图7和8所示的最左侧的抽头输出(相位1))。通过选择锁定检测器111而不是PD104作为用于估计时钟信号(CKref、CKf)上升沿的临近度的设备，对期望的锁定临近度进行设置。
在上电时来自DLL初始化控制112的MX输出152的值取决于实施方式而不同。MX输出152可以是单比特或多比特。在图5所示的实施例中，MX是多比特代码。稍后讨论单比特和多比特的实施方式。当把HLD信号设置为“保持”时，PD104处于“保持模式”且PD104控制UP和DOWN输出信号，从而VCDL102的延迟仅能够增大。当PD104处于“保持模式”时，其分离的专用输出信号仍能够用于以更高的精确度测量输入时钟信号(CKref、CKf)上升沿的临近度。
即使是最精确的相位检测器，也只能以特定的有限精确度进行边沿对齐。这个精确度尤其确定了DLL时钟对齐的精确度。例如，如果PD误差是20ps且DLL处于稳定锁定，且排除其他因素，则时钟边沿彼此处于20ps内。因此，当时钟边沿之间的时间差为20ps或更小时，PD输出信号指示时钟边沿对齐。
DLL的初始化以最小VCDL102延迟开始，而且延迟只能增大。回到图11，在步骤202，时钟(CKref、CKf)前进1个周期，(即一个时钟周期)，如之前讨论的，通过锁定检测器和/或PD104来测量各个时钟周期中的时钟(CKref、CKf)的上升沿对齐。
在步骤204处，DLL初始化控制112根据从锁定检测器111(图5)转发来的LOCK代码154(图5)，确定是否已经以期望的临近度达到锁定。锁定临近度是查找锁定点的精确度。锁定临近度存储在DLL初始化控制112中，作为寄存器中的可加载代码或熔丝编程代码。锁定临近度用于对锁定检测器111中的T1和T2时间间隔的值进行设置。
如前所述，锁定检测器111可以确定粗略对齐或精确对齐，即上升沿的临近度(粗略或精确)，临近这由T1和T2时间间隔值的设置以及是否将ER、LT、LC信号或其组合用于选择锁定点来确定。
对齐精确度可以在DLL初始化过程中改变。在初始化过程的开始，粗略地检测对齐是足够的。典型地，正如结合图9和10所述的那样，该粗略对齐由锁定检测器111来执行。在DLL初始化过程开始时，当适合的边沿对齐令人满意时，使用具有长的T1和T2时间间隔和简单的LOCK代码的锁定检测器级118。当需要更加精确的对齐时，使用更短的T1和T2时间间隔和LOCK代码中更加复杂的ER、LT、LC信号组合。备选地，PD104可以参与到这个级中，作为边沿对齐检测器。
继续执行初始化过程：在每一个上升时钟沿，DLL估计时钟信号上升沿之间的临近度(对齐)并产生校正信号。根据来自相位检测器104的UP、DOWN信号的值，对控制电压Vc不断进行修改。
在若干最初的时钟周期后，LOCK代码指示DLL逼近第一锁定点。在以期望的临近度达到第一锁定点后，过程继续执行到步骤206。
在步骤206，通过修改MX代码从而通过多路复用器113对反馈时钟信号CKf进行移相，以跳过第一锁定点。通过在上电或复位后很少的时钟周期后执行移相，可以快速增大VCDL延迟。在这种情况下，使用具有高粒度VCDL抽头的精确锁定检测器，它允许对第一和第二锁定点604、606进行快速和精确定位，这又允许快速产生与第二锁定点相对应的MX代码的值。
参考图6B的时序图和图6A的图表，在达到并跳过第一锁定点604后，通过修改控制电压Vc的值使延迟继续增大，从而DLL移向下一个、第二锁定点606。该延迟最初通过移相而增大，之后通过逐步修改控制电压Vc而逐步增大，即在每一个时钟周期做出相对小的改变。该时序图还示出通过逐步增大VCDL延迟而达到第二锁定点604。控制电压Vc的值的逐步改变比相移要慢，然而仍旧会增大VCDL延迟，并允许DLL达到与第二锁定点相对应的控制电压Vc值。
利用被设置为与VCDL最小延迟相对应的值的控制电压Vc，可在单次相移中使DLL达到最终锁定点(例如第二锁定点606)。为了执行该操作，选择抽头116、116a，使得DLL跳过第一锁定点并达到与第二锁定点很近的地方，其中保持Vc产生最小延迟。然而，在当工作条件发生改变从而释放Vc后，DLL将不会有太多空间来减小延迟，因为控制电压Vc离产生最小延迟的值不是太远。因此，DLL将容易失去锁定，需要明显地减小延迟以补偿时钟信号边沿的漂移和工作条件的改变。
由于Vc电压电平的修改仅需大于或至少等于DLL正常操作期间所需的最大VCDL延迟减小(图3B中的范围304)加上一些安全富余，所以在最终锁定前可以实现VCDL延迟增大的一部分。明显地，选择更长的定时间隔将使针对最终锁定的搜索也变得更长。然而，如上所述，该定时间隔由最大VCDL延迟修改(减小)来确定，在时钟信号边沿漂移和工作条件改变的影响下，在正常的DLL操作期间的任意时刻可能需要该修改。
在一个实施例中，锁定检测器111包括多个级118，其中仅有锁定检测器111中使用的每一个级118的LC输出才会输出LOCK代码。这个实施例中的级118具有嵌入其各自延迟线122a-c中的不同的T1和T2延迟时间值。这种情况下的延迟线122a-c是VCDL102缓冲器链114的一部分的拷贝。第一级118a在延迟线122a-c中具有较少数目的缓冲器，而且当基准时钟信号CKref和反馈时钟信号CKf的上升沿彼此更近时，断言下一级的LC信号(设置为逻辑‘1’)。
每一个下一级118b相比于前一级具有更多的缓冲器。因此，每一个下一级118b的临近度更不精确(更粗略)，而且当时钟信号(CKref、CKf)的上升沿进一步彼此远离时，断言相应LC输出(设置为逻辑‘1’)。从所有级输出组合的LC，即在这个实施例中是锁定检测器111的LOCK输出代码。LOCK代码指示需要向VCDL中基准时钟信号CKref的路径中添加多少个单一VCDL缓冲器，以便使时钟信号CKref和CKf的上升沿彼此接近。换句话说，LOCK输出代码154标识由MX代码152应从抽头VCDL输出中选择的抽头，以便跳过第一锁定点604，从而使DLL工作点与第二锁定点606接近。
因此，在步骤208，DLL初始化控制112通过断言与第二锁定点相对应的MX代码值并切换至PD104控制，将期望的临近度变为精确的。在初始化过程的这个阶段，使用专用的UP和DOWN信号来以高精确度估计精确度时钟上升沿定位，同时UP和DOWN输出仍由HLD信号来保持，以便仍旧仅增大VCDL102延迟。备选地，锁定检测器111可以保留受控，同时保持PD104产生UP和SOWN输出信号以增大VCDL102的延迟时间。
在步骤210，时钟(CKref、CKf)前进一个周期。检测基准时钟信号CKref和反馈时钟信号CKf的下一上升沿，并测量临近度。
在步骤212，如果以期望的临近度达到第二锁定点，则过程继续到步骤214。如果不是，则过程回到步骤210以继续监测基准时钟信号CKref和反馈时钟信号CKf之间的对齐度。
在步骤214，达到更加精确的最终锁定，而且通过把HLD信号切换至“释放”状态而释放PD104。
在步骤216，PD104控制控制电压Vc，而且正常的DLL操作开始。
图12-15中示出了DLL的其他实施例。
图12是根据本发明原理包括DLL初始化的DLL140的备选实施例框图。这个实施例更适于需要更快的DLL初始化的情况，即当达到最终DLL锁定点且切换至正常DLL操作所需的时间是关键时。
DLL140具有多个与结合图5所述的DLL500的实施例共同的元件。正如在图5所示实施例中所讨论的，DLL包括具有多个抽头输出116或116a的VCDL102、PD104、控制电压发生器107、多路复用器113以及DLL初始化控制112。与图5所示DLL500中的单一拷贝延迟103不同，DLL140包括多个拷贝延迟块103，VCDL102抽头输出116或116a中的每一个都对应一个拷贝延迟块103。
锁定检测器111具有图9所示的内部结构，具有与VCDL抽头输出116或116a的数目相等数目的多个级118。把所有级118中的定时间隔T1和T2设置为相同的值。定时间隔T1、T2的值远小于两个相邻VCDL抽头116或116a之间的延迟时间。锁定检测器111输出的LOCK代码包括所有级118的LC、LT和ER输出。这允许以更高的精确度确定时钟信号上升沿的相互位置。使用两个多路复用器113a-b：多路复用器113a，用于从多个VCDL102抽头输出中选择DLL输出时钟信号；以及多路复用器113b，用于选择反馈时钟信号CKf。两个多路复用器113a-b由相同的MX多比特代码来控制。与结合图5所述的实施例相比较，需要额外的硅面积开销以容纳这两个多路复用器113a-c、多个拷贝延迟103以及锁定检测器111中的锁定检测器级118，以提供更高的精确度和更快的锁定时间。
来自抽头VCDL输出116或116a的时钟信号被转发到拷贝延迟103和第一多路复用器113a。在经过拷贝延迟103后，时钟信号被转发到锁定检测器111和第二多路复用器113b。DLL初始化控制112控制结合图11所述的初始化过程。在上电或系统复位时，控制电压发生器107把控制电压Vc复位至边界值，从而VCDL102产生最小延迟。为了简便起见，去除了图5的实施例中所示的复位信号。HLD信号值的状态被设置为“保持”，以保持PD104处于延迟增大模式，锁定检测器111被复位，而且MX多比特代码此时要么被设置为缺省值，要么仍处于初始随机值。
通过允许锁定检测器111对控制电压Vc进行控制并保持PD104处于“保持”模式，来设置期望的临近度。在若干时钟周期后，LOCK代码值根据拷贝延迟103的输出端上多个时钟信号的上升沿相对于基准时钟信号CKref的上升沿的位置，以高精确度稳定并指示时钟信号CKref、DKf之间的相位差。使用从锁定检测器111接收到的LOCK代码值，DLL初始化控制112通过多路复用器113a为输出时钟信号CKout选择VCDL102输出的最接近的时钟，并通过多路复用器113b选择拷贝延迟单元103输出的相应时钟信号CKf以反馈至PD104。
为了确定MX代码的值，重要的是注意，由两个多路复用器113a、113b所选择的时钟信号涉及VCDL102的相同抽头输出。因此，时钟信号由MX代码来选择，而几乎是在复位或上电后直接执行移相。在移相后，DLL的工作点接近于第二锁定点606(图6A)，而且DLL初始化控制112通过PD104逐步增大控制电压Vc，同时HLD信号保持PD104的输出，从而PD104仅增大VCDL延迟。控制电压Vc继续增大，直到达到第二锁定点606(图6A)。在达到第二锁定点606(图6A)后，DLL初始化控制112把HLD信号的状态改变为“释放”，而且通过把对控制电压Vc的控制转移给PD104而把期望的锁定临近度切换至“精确”。DLL的正常操作开始。即使在这个“加速锁定”实施例中，也不能在Vc维持与最小延迟相对应的值时仅通过相移而使DLL精确地达到第二锁定点。如上所述，需要针对VCDL延迟变化的富余，对时钟边沿漂移和工作条件改变进行补偿。因此，移相使DLL与第二锁定点接近达到所述富余，并通过逐步修改Vc来覆盖余下的路线(所述富余)。
图13-15所示的DLL的实施例包括先前结合图5所述的DLL的实施例或结合图1所述的现有技术的DLL中未使用的反相单元110。
参考图13，在最简单的情况下，反相单元110包括反相器109和多路复用器108。反相单元109的功能是把输入信号分为反相的和非反相的形式，并根据单比特MX信号的逻辑值而选择一个形式以提供至输出端。例如，当MX信号是‘0’时，输出非反相的信号，当MX信号是‘1’时，输出反相的信号，或者相反。因此，反相单元110与先前结合图12所示实施例而描述的多路复用器113类似。
如本领域技术人员所公知的，存在多种可能的方式来实现反相单元110的功能。由于反相单元110不是本发明的主题，所以这里不对这些方式进行讨论。可以选择能够提供该单元功能的任意变体。本领域技术人员可以理解，反相单元110的内部结构可以和图13所示的不同。例如，反相单元110可以具有单端或差分输入端以及差分输出端，具有由MX信号所选择的相位或相反相位输出端。反相单元110还可以包括附加链，用于平衡该单元内两个路径——反相和非反相——的延迟。还可以理解的是，在VCDL102输出提供信号和补码对117a(图8)或信号和补码117以及117’(图7)的情况下，反相器109可不必在反相单元110中。在这种情况下，反相单元110包括2输入和1输出形式的多路复用器113。
图13所示的DLL的实施例不会像结合图12所述的实施例那样快速地查找锁定点。然而，图13中的实施例实现起来更简单且需要更少的硅面积开销。
DLL142仅包括一个VCDL输出、一个反相单元110和仅具有一个级118的锁定检测器111。备选地，在VCDL102如图8所示提供输出信号及其补码117a的情况下，反相单元110可以被2输入和单输出的多路复用器113所取代。锁定检测器111中的定时间隔T1和T2被设置为时钟周期的小片段。锁定检测器111仅当基准时钟信号CKref和反馈时钟信号CKf的上升沿彼此接近时才检测锁定点。
在复位或上电后，DLL初始化控制112从初始延迟开始逐步增大延迟。在根据锁定信号的状态而检测到第一锁定点604(图6A)后，反相单元110根据DLL初始化控制112输出的MX信号而切换至反相的时钟，从而跳过第一锁定点。在反相单元110执行切换后，HLD信号仍保持PD104仅通过增大控制电压Vc而增大延迟。DLL142通过根据基准时钟信号CKref和反馈时钟信号CKf的上升沿之间的时间延迟而增大控制电压Vc，从而继续逐步增大延迟。在检测到第二锁定点606(图6A)后，通过改变HLD信号的状态而释放PD104，并且开始正常操作。
在图14和15所示的DLL的实施例中，把反相单元110连接在与先前讨论的实施例不同的位置。
参考图14，DLL144包括两个反相单元110a、110b。反相单元110a的输入端与拷贝延迟103的输出端相连。反相单元110b的输入端与VCDL102的输出端相连。反相单元110a的输出端是DLL输出时钟信号CKout。反相单元110b的输出端是DLL内部反馈时钟信号CKf，该信号被耦合至PD104的输入端和锁定检测器111的输入端。
参考图15，DLL146包括一个反相单元110，该单元连接在基准时钟信号CKref与VCDL102的输入端之间，即连接在基准时钟信号CKref的路径中。
DLL144(图14)或DLL146(图15)均没有示出复位信号或MX、RST、HLD内部DLL信号。为了简便起见，把这些信号从图中去除。本领域技术人员可以理解，所有这些信号出现在系统中，并以和所有先前讨论的实施例相同的方式而施加。
本领域技术人员可以理解，使用DLL初始化过程的DLL结构不限于所述的结构。从这里关于DLL初始化过程所描述的思想中，有经验的设计者可以设计其他的DLL结构。
在其他实施例中，DLL通过从延迟与控制电压关系特性曲线上与最大延迟接近的点开始搜索锁定点。在初始化期间，锁定点的搜索方向被限制为仅减小延迟，即迫使相位检测器仅产生与减小延迟相对应的UP和DOWN信号的组合，这取决于相位检测器的内部结构。在一个实施例中，起始点是与最大延迟相对应的陡峭区之下的点，以避开这个区域。由于工作点将小于初始延迟，所以可以仅使用DLL中的某些级，其他级在初始化期间可以被禁用。
虽然本发明参考优选实施例而得以具体示出和描述，本领域技术人员可以理解，在不背离所附权利要求包括的本发明的范围的前提下，可以在形式和细节上做出各种改变。

Claims (40)

1.一种延迟锁定环，该延迟锁定环具有不同延迟的多个潜在锁定点，所述延迟锁定环包括：
锁定点临近度检测器，检测与所述多个潜在锁定点中的第一潜在锁定点的临近度；以及
初始化控制，与所述锁定点临近度检测器的输出端相连；
所述初始化控制从初始延迟开始在一个方向上改变时钟信号的延迟，所述初始化控制跳过该第一潜在锁定点，并在所述同一个方向上继续改变延迟，以搜索从所述多个潜在锁定点中选择的工作点并工作于该工作点。
2.根据权利要求1所述的延迟锁定环，其中，所述延迟变化仅是延迟增大。
3.根据权利要求1所述的延迟锁定环，其中，所述初始化控制在检测到与所述工作点临近时启用所述延迟的增大或减小。
4.根据权利要求1所述的延迟锁定环，其中，所述工作点是第二潜在锁定点。
5.根据权利要求1所述的延迟锁定环，其中，所述锁定点临近度检测器包括：
具有不同预置时间间隔的多个级，每一级指示具有不同精确度的锁定点临近度。
6.根据权利要求1所述的延迟锁定环，其中，所述初始化控制在上电后工作。
7.根据权利要求1所述的延迟锁定环，其中，所述初始化控制在复位后工作。
8.根据权利要求1所述的延迟锁定环，其中，通过对时钟信号进行移相而跳过所述第一潜在锁定点。
9.根据权利要求8所述的延迟锁定环，其中，所述时钟信号相位的移动量小于或约等于所述时钟信号周期的一半。
10.根据权利要求8所述的延迟锁定环，其中，压控延迟线抽头输出连接到初始化控制，并用于对所述时钟信号进行移相。
11.根据权利要求8所述的延迟锁定环，其中，通过执行所述延迟锁定环中的内部时钟信号的移相而对所述时钟信号进行移相。
12.根据权利要求11所述的延迟锁定环，其中，所述内部时钟信号是压控延迟线输入时钟信号。
13.根据权利要求11所述的延迟锁定环，其中，所述内部时钟信号是压控延迟线输出时钟信号。
14.根据权利要求1所述的延迟锁定环，还包括与锁定点临近度检测器的输入耦合的基准时钟信号以及与锁定点临近度检测器的输入耦合的延迟的反馈时钟信号，其中，根据所述基准时钟信号和所述延迟的反馈时钟信号的沿对齐，检测与第一潜在锁定点的临近度。
15.根据权利要求14所述的延迟锁定环，其中，通过施加多个预置时间间隔来分析与所述第一潜在锁定点的临近度。
16.根据权利要求15所述的延迟锁定环，其中，所述预置时间间隔的值基于压控延迟线中的级的拷贝的延迟时间。
17.根据权利要求15所述的延迟锁定环，其中，所述预置时间间隔的值小于所述基准时钟周期的四分之一。
18.根据权利要求15所述的延迟锁定环，其中，所述预置时间间隔的值是两个相邻压控延迟线抽头输出之间的延迟时间的片段。
19.根据权利要求15所述的延迟锁定环，其中，所述预置时间间隔的值被设置用于粗略的锁定点临近度估计。
20.一种用于初始化延迟锁定坏的方法，包括：
检测与多个潜在锁定点中的第一潜在锁定点的临近度；
从初始延迟开始在一个方向上改变具有多个潜在锁定点的时钟信号的延迟；以及
跳过所述多个潜在锁定点中的第一潜在锁定点，在所述同一个方向上继续改变所述时钟信号的延迟，以搜索从所述多个潜在锁定点中选择的工作点且工作于该工作点。
21.根据权利要求20所述的方法，其中，所述延迟变化仅是延迟减小。
22.根据权利要求20所述的方法，其中，所述初始延迟在上电后出现。
23.根据权利要求20所述的方法，其中，所述初始延迟在复位后出现。
24.根据权利要求20所述的方法，还包括：
在检测到与所述工作点临近时，启用所述延迟的增大或减小。
25.根据权利要求20所述的方法，其中，所述工作点是所述多个潜在锁定点中的第二潜在锁定点。
26.根据权利要求20所述的方法，其中，通过对时钟信号进行移相而跳过所述多个潜在锁定点中的所述第一潜在锁定点。
27.根据权利要求26所述的方法，其中，所述时钟信号相位的移动量小于或约等于所述时钟信号周期的一半。
28.根据权利要求26所述的方法，其中，压控延迟线抽头输出用于对所述时钟信号进行移相。
29.根据权利要求26所述的方法，其中，通过执行所述延迟锁定环中的内部时钟信号的移相而对所述时钟信号进行移相。
30.根据权利要求29所述的方法，其中，所述内部时钟信号是压控延迟线输入时钟信号。
31.根据权利要求29所述的方法，其中，所述内部时钟信号是压控延迟线输出时钟信号。
32.根据权利要求20所述的方法，其中，根据基准时钟和延迟的反馈时钟的沿对齐，检测与所述多个潜在锁定点中的第一潜在锁定点的临近度。
33.根据权利要求32所述的方法，其中，通过施加多个预置时间间隔来分析与所述多个潜在锁定点中的第一潜在锁定点的临近度。
34.根据权利要求33所述的方法，其中，所述预置时间间隔的值基于压控延迟线中的级的拷贝的延迟时间。
35.根据权利要求33所述的方法，其中，所述预置时间间隔的值小于所述基准时钟周期的四分之一。
36.根据权利要求33所述的方法，其中，所述预置时间间隔的值是两个相邻压控延迟线抽头输出之间的延迟时间的片段。
37.根据权利要求32所述的方法，其中，所述预置时间间隔的值被设置用于粗略的锁定点临近度估计。
38.一种延迟锁定环，该延迟锁定环具有不同延迟的多个潜在锁定点，所述延迟锁定环包括：
用于检测与多个潜在锁定点中的第一潜在锁定点的临近度的装置；
用于从初始延迟开始在一个方向上改变时钟信号的延迟的装置；以及
用于跳过所述多个潜在锁定点中的第一潜在锁定点的装置；以及
用于在所述同一个方向上继续改变所述时钟信号的延迟以搜索从所述多个潜在锁定点中选择的工作点且工作于该工作点的装置。
39.一种延迟锁定环，该延迟锁定环具有不同延迟的多个潜在锁定点，所述延迟锁定环包括：
初始化控制器，所述初始化控制器包括执行如下步骤的逻辑：
检测与多个潜在锁定点中的第一潜在锁定点的临近度；
从初始延迟开始在一个方向上改变时钟信号的延迟；
跳过第一潜在锁定点，并在所述同一个方向上继续改变所述延迟以搜索从所述多个潜在锁定点中选择的工作点且工作于该工作点；以及
在检测到与所述工作点的期望临近度时，允许所述延迟锁定环的正常操作。
40.一种延迟锁定环，该延迟锁定环具有不同延迟的多个潜在锁定点，所述延迟锁定环包括：
锁定点临近度检测器，检测与所述多个潜在锁定点中的第一潜在锁定点的临近度，所述第一潜在锁定点与时钟信号的最小延迟相对应；以及
初始化控制，与所述锁定点临近度检测器的输出端相连，所述初始化控制从初始延迟开始增大时钟信号的延迟，其中所述初始化控制跳过所述第一潜在锁定点，并继续增大所述延迟以搜索从所述多个潜在锁定点中选择的工作点并工作于该工作点。
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