CN101120417A - 擦除扇区检测机构 - Google Patents

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Abstract

本发明涉及一种当所擦除扇区由于单元发生故障或其它问题而含有少数零位，且由于被破坏位的数目在ECC校正限度内而仍可使用所述扇区时，允许即时且精确地检测擦除扇区的非易失性存储器及其操作方法。此方法允许存储系统容许擦除扇区的破坏，因为如果所述系统可通过ECC校正方法稍后在经写入的数据中校正此误差，那么所述扇区可用于进一步数据存储。

Description

擦除扇区检测机构
技术领域
本发明大体上涉及一种非易失性存储器及其操作，且特定来说，涉及用于确定可重写存储器的若干部分是否已被擦除以及其破坏程度的技术。
背景技术
快闪EEPROM(电可擦可编程只读存储器)装置的一般应用是作为电子装置的大容量数据存储子系统。所述子系统一般被建构为可插入多个主机系统中的抽取式记忆卡或作为嵌入主机系统内的非抽取式存储装置。在两种实施方案中，所述子系统均包括一个或一个以上快闪装置，且通常还包括子系统控制器。
快闪EEPROM装置包括一个或一个以上晶体管单元阵列，每一单元能够非易失性存储一个或一个以上数据位。因此快闪存储器不需要功率来保持其中经编程的数据。然而单元经编程，那么在其可以新数据值重新编程之前必须将其擦除。所述单元的阵列分割成群组，以便有效地实施读取、编程和擦除功能。用于大容量存储的典型快闪存储器架构将较大单元群组排列成可擦除区块，其中一区块含有可一次擦除的最少数目的单元(擦除单位)。
在一种商业形式中，每一区块含有足够的单元以存储一个扇区的用户数据附加一些与所述用户数据和/或存储有所述用户数据的区块相关的额外开销数据。在一类所述存储器系统中包括在扇区中的用户数据的量为标准512字节，但也可为某种其它大小。因为使个别单元区块可个别擦除所需的所述个别单元区块彼此的隔离占据集成电路芯片上的空间，所以另一类快闪存储器使区块显著变大从而使这种隔离所需的空间变小。然而因为又要求在更小的扇区中处理用户数据，所以每一大区块通常被进一步分割成作为读取和编程用户数据的基本单位的个别可寻址页。每一页通常存储一个扇区的用户数据，但一页可存储一部分扇区或多个扇区。本文使用“扇区”指称作为单元转移到主机和从主机转移的用户数据的量。
大区块系统中的子系统控制器执行许多功能，包括在所述存储器子系统从主机接收的逻辑地址与所述存储器单元阵列中的实体地址之间的转译。此转译通常涉及使用逻辑区块号码(LBN)和逻辑页的中间项。所述控制器还通过其经由接口总线向快闪存储器装置发布的一系列命令来管理低层级快闪电路操作。控制器执行的另一功能是通过不同方法(例如通过使用纠错码(ECC))保持存储到子系统的数据的完整性。
在快闪和一些其它存储器系统中，重写数据页之前，必须将其擦除。因此，选择数据页用于存储数据之前，必须寻找擦除页。因此，重要的是系统能够尽可能快速和便利地确定存储器的哪些部分处于擦除状态，因为所述部分仍需加以使用或其为已经历擦除过程的先前写入扇区。这并不总是仅跟踪控制器在其中已建置擦除操作的区块的简单情况。举例来说，在所述存储器电路操作期间出现停电的情况下，比如从主机移除记忆卡或具有集成的存储器的装置断电时，存储器可能停顿于擦除操作的中途，从而导致不完全操作。另外，扇区被已擦除，但含有一些被破坏的位，其中仅读取所述扇区将使其看似其保持着数据。
已知有许多擦除扇区技术。举例来说，可仅读取扇区的内容；然而，除了可能被破坏的位的问题外，这无法区分实际被擦除扇区与碰巧已以对应于相同数据(即，全部FF)的内容写入的扇区。第5,928,370号美国专利(其以引用的方式并入本文中)中所述的一种现有技术解决方案中使用ECC引擎来检测“理想”的擦除扇区。使用扇区数据产生可与对于全部FF预先产生的参考ECC字段相比的新ECC字段。如果所述ECC字段相同，那么认为扇区被擦除(含有全部FF)。然而，仍存在的问题是，可能存在误检测；另外，此方法不允许检测甚至具有单个零位的擦除扇区。
发明内容
根据第一方面，本发明提供一种当擦除扇区由于单元发生故障或其它问题而含有少数零位，且由于被破坏的位的数目在ECC校正限度内而仍可使用所述扇区时允许即时且精确地检测擦除扇区的非易失性存储器及其操作方法。此方法允许存储系统容许擦除扇区的破坏，因为如果系统可通过ECC校正方法稍后在所写入的数据中校正此误差那么所述扇区可用于进一步数据存储。
第一组实施例反转页的内容(包括ECC字段)，因此受到某些破坏(0位)的擦除页(全部FF)变为具有零数据的页，除非由于破坏而出现一些高位。所述系统接着可将擦除页解译为有效数据且对其应用系统标准ECC方法。产生新的检验子且使用此新的检验子来校正所述页。如果成功校正所述页，那么检查其是否含有全0；如果是，那么已找到擦除扇区。
在本发明的另外方面，其它实施例描述检测部分擦除扇区(主要数据以及额外开销和ECC区域)的方法，其中不仅检测所述页而且量化破坏程度使得可能确定进一步使用所述页是否适当。当扇区数据被转移到控制器时，固件或ECC定制电路对扇区中(或如果所述扇区被划分成多个相邻或交叉存取的代码字，那么每一代码字中)的零位(对于BCH)或具有至少一个零位的符号(对于Reed-Solomon)进行检测和计数。因此，计数器的值接着将含有扇区中(或所述扇区的每一代码字中)未经擦除的位或符号的数目。这些值揭示擦除扇区的破坏程度。
在本发明的额外方面，对于这些实施例中的任一者来说，擦除扇区检测过程之前可预先检查页是否为未被破坏的擦除状态，且进行确定所述页是否含有有限数目的零位的过程。
以下对示范性实施例的描述中包括本发明的额外方面、特征和优点，所述描述内容应结合附图加以理解。
附图说明
图1是非易失性存储器系统的方框图，描述将在所述非易失性存储器系统中实施本发明的各方面；
图2说明NAND型时图1的存储器阵列的现有电路和组织；
图3展示形成于半导体衬底上的NAND型存储器阵列沿列的横截面图；
图4是图3的存储器阵列在其截面4-4处截取的横截面图；
图5是图3的存储器阵列在其截面5-5处截取的横截面图；
图6说明擦除机构的此种配置；
图7是允许一破坏程度的擦除页检测机构的第一实施例的流程图；
图8是允许量化破坏程度的擦除页检测机构的第二实施例的流程图；且
图9是允许量化破坏程度的擦除页检测机构的第三实施例的流程图。
具体实施方式
实例非易失性存储器系统
参看图1-6，描述实施本发明的各方面的特定非易失性存储器系统，以提供特定实例。为了降低擦除过程中的干扰量，本发明将未经选择的存储元件的控制栅极保持在与其下伏阱结构相同的电压电平处。在示范性实施例中，存储元件形成于阱结构上。在擦除过程期间，阱上经选择的与未经选择的存储元件均上升到擦除电压，同时在阱中建立此电压电平。然后在阱和未经选择的存储元件上保持此电压，从而减小任何擦除相关干扰的可能性，同时允许经选择的存储元件放电，产生所需的擦除条件。另外，这可在不增加电路的任何间距区域或在存储器阵列中增加新导线的情况下完成，从而导致最小额外外围区域添加到所述电路。
特定来说，本发明针对一种NAND型的EEPROM快闪存储器而进行描述，但下文将进一步讨论通用性。特别地，本说明将使用第6,522,580号美国专利和上文以引用的方式并入的与NAND系统相关的其它申请案中描述的种类的系统。当随后需要特定电压时，擦除电压Verase取在15-20伏范围内，低逻辑电平取作接地电平，且高逻辑电平Vdd取在1.5-3伏范围内，但根据设计可使用其它值。
图1是快闪存储器系统的方框图。包括多个按矩阵排列的存储单元M的存储器单元阵列1由列控制电路2、行控制电路3、c源极控制电路4和c-p阱控制电路5控制。列控制电路2连接到存储器单元阵列1的位线(BL)，用于读取存储在存储器单元(M)中的数据，在编程操作期间确定存储器单元(M)的状态，以及控制位线(BL)的电位电平以促进编程或抑制编程。行控制电路3连接到字线(WL)以选择字线(WL)中的一者，施加读取电压，施加与由列控制电路2控制的位线电位电平组合的编程电压，以及施加与上面形成有存储器单元(M)的p型区域(图3中标记为“c-p阱”11)的电压耦合的擦除电压。c源极控制电路4控制连接到存储器单元(M)的共用源极线(图2中标记为“c源极”)。c-p阱控制电路5控制c-p阱的电压。
存储在存储器单元(M)中的数据由列控制电路2读出且经由I/O线和数据输入/输出缓冲器6而输出到外部I/O线。待存储在存储器单元中的编程数据经由外部I/O线而输入到数据输入/输出缓冲器6，且转移到列控制电路2。外部I/O线连接到控制器20。用于控制快闪存储器装置的命令数据输入到连接到与控制器20相连的外部控制线的命令接口。命令数据告知快闪存储器请求何种操作。输入命令转移到控制列控制电路2、行控制电路3、c源极控制电路4、c-p阱控制电路5和数据输入/输出缓冲器6的状态机8。状态机8可输出快闪存储器的状态数据(例如，READY(预备)/BUSY(占用)或PASS(通过)/FAIL(失败))。
控制器20连接到主机系统(例如，个人计算机、数码相机或个人数字助理)或可与主机系统连接。主机启始命令，例如将数据存储到存储器阵列1或从存储器阵列1读取数据，且分别提供或接收所述数据。控制器将所述命令转换成可由命令电路7解译和执行的命令信号。控制器一般还包含写入到存储器阵列或从存储器阵列读取的用户数据的缓冲器存储器。典型的存储器系统包括一个包括控制器20的集成电路芯片21和一个或一个以上集成电路芯片22，每一芯片22含有存储器阵列及相关联的控制、输入/输出和状态机电路。当然，趋势是在一个或一个以上集成电路芯片上将系统的存储器阵列与控制器电路集成在一起。存储器系统可作为主机系统的一部分嵌入，或可包括于可抽取式插入主机系统的配合插口中的记忆卡中。所述卡可包括整个存储器系统，或可在单独的卡中提供控制器和存储器阵列以及相关联的外围电路。
参看图2，描述存储器单元阵列1的实例结构。作为实例描述NAND型快闪EEPROM。将存储器单元(M)分割成许多区块，特定实例中为1,024个区块。同时擦除存储在每一区块中的数据。因此，区块是许多可同时擦除的单元的最小单位。每一区块中，将N行(此实例中N＝8,512)划分成左行与右行，如第6,522,580号另一美国专利中所述。还将位线划分成左位线(BLL)与右位线(BLR)。每一栅电极处连接到字线(WL0到WL3)的四个存储器单元串联连接以形成一NAND单元单位。NAND单元单位的一个端子经由栅电极耦合到第一(漏极)选择栅极线(SGD)的第一选择晶体管(S)而连接到相应的位线(BL)，且另一端子经由栅电极耦合到第二选择栅极线(SGS)的第二(源极)选择晶体管(S)而连接到c源极。尽管为了简单起见展示每一单元单位中包括四个浮动栅极晶体管，但使用其它数目的晶体管(例如，8、16或甚至32)。图2还包括用于供应阱电压的连接C-p阱。
每一区块中(此实例中)，将8,512行划分成偶数行与奇数行。位线也被划分成偶数位线(BLe)与奇数位线(BLo)。每一栅电极处连接到字线(WL0到WL3)的四个存储器单元串联连接以形成一NAND单元单位。NAND单元单位的一个端子经由栅电极耦合到第一选择栅极线(SGD)的第一选择晶体管(S)而连接到相应的位线(BL)，且另一端子经由栅电极耦合到第二选择栅极线(SGS)的第二选择晶体管(S)而连接到c源极。尽管为了简单起见展示每一单元单位中包括四个浮动栅极晶体管，但使用更多数目的晶体管(例如，8、16或甚至32)。
在另一组实施例中(如2002年2月27日申请的第10/086495号美国专利申请案所述，其以引用的方式并入本文中)，可将阵列划分成左右两部分而非奇偶排列。左右两侧可另外具有单独的阱结构，阵列的右和左两侧各形成于所述单独的阱结构上，从而允许图1的c-p阱控制电路5独立地设定电压电平。在另一变化形式中，这也可允许擦除小于区块的所有分区的子区块。第10/086495号申请案中还描述与本发明兼容的其它变化形式。
在示范性实施例中，页大小为512字节，其小于相同字线上的单元数目。此页大小基于用户偏好和惯例。允许字线大小对应于多于一页的单元节省X解码器(行控制电路3)空间，因为不同页的数据可共享所述解码器。在用户读取数据和编程操作期间，此实例中同时选择N＝4,256个单元(M)。经选择的单元(M)具有相同字线(WL)(例如，WL2)，和相同种类的位线(BL)。因此，可同时对532字节的数据进行读取或编程。同时读取或编程的此532B数据在逻辑上形成一“页”。因此，一个区块可存储至少八页。当每一存储器单元(M)存储两个数据位(即，多层级单元时)，在每一单元存储两个位的情况下一个区块存储16页。在此实施例中，存储器单元的每一者的存储元件(在此情况下为存储器单元的每一者的浮动栅极)存储两个用户数据位。
图3展示图2中示意展示的类型的NAND单元单位沿位线(BL)方向的横截面图。在p型半导体衬底9的表面处形成p型区域c-p阱11，左右c-p阱的每一者由n型区域10包围以使c-p阱与p型衬底电隔离。n型区域10经由第一接触孔(CB)和n型扩散层12连接到由第一金属M0制成的c-p阱线。p型区域c-p阱11同样经由第一接触孔(CB)和p型扩散层13连接到c-p阱线。c-p阱线连接到c-p阱控制电路5(图1)。
示范性实施例使用快闪EEPROM存储单元，其中每一存储器单元具有存储对应于存储在单元中的数据的电荷量的浮动栅极(FG)，字线(WL)形成栅电极，且漏电极和源电极由p型扩散层12制成。浮动栅极(FG)经由穿隧氧化膜(14)而形成于c-p阱的表面上。字线(WL)经由绝缘膜(15)而堆叠于浮动栅极(FG)上。源电极经由第二选择晶体管(S)和第一接触孔(CB)连接到由第一金属(M0)制成的共用源极线(c源极)。共用源极线连接到c源极控制电路(4)。漏电极经由第一选择晶体管(S)、第一接触孔(CB)、第一金属(M0)的中间配线和第二接触孔(V1)连接到由第二金属(M1)制成的位线(BL)。位线连接到列控制电路(2)。
图4和5分别展示存储器单元(图3的截面4-4)和选择晶体管(图3的截面5-5)沿字线(WL2)方向的横截面图。每一行通过形成于衬底的中且填充有隔离材料的沟槽而与相邻行隔离，其称为浅沟槽隔离(STI)。浮动栅极(FG)通过STI和绝缘膜15及字线(WL)而彼此隔离。因为选择晶体管(S)的栅电极(SG)在与浮动栅极(FG)和字线(WL)相同的形成过程步骤中形成，因此其展示堆叠栅极结构。这两个选择栅极线(SG)在线的末端分路。
上文以引用的方式并入的第6,522,580号美国专利描述经施加以操作存储器单元阵列1的各种电压，在特定实例中，每一存储器单元的浮动栅极存储两个位，其状态为“11”、“10”、“01”、“00”中的一者。这里针对选择字线“WL2”和位线“Ble”用于擦除、读取或编程的情况对此进行简要评述。通过使c-p阱上升到擦除电压Verase＝15-20V并使经选择的区块的字线(WL)接地，擦除经选择的区块的数据。因为未经选择的区块的字线(WL)、位线(BL)、选择线(SG)和c源极全部处于浮动状态，因此其由于与c-p阱电容式耦合的缘故而同样上升到接近Verase。因此，强电场仅施加到经选择的存储器单元(M)的穿隧氧化膜14(图4和5)，且当穿隧电流流经穿隧氧化膜14时擦除经选择的存储器单元的数据。在此实例中，经擦除的单元是四种可能经编程的状态中的一者，即“11”。
用于擦除和编程值中的高电压值可使用电荷泵(图1中未图示)从较低供应值中产生。这些较高电压值可产生于存储器芯片22本身上，或由存储器系统中的另一芯片供应。在以引用的方式并入本文中的第6,282,130号美国专利和其中引用的额外参考中更加充分地讨论了高电压源的使用和位置。
图6示意说明此种现有技术配置。三种代表性字线WLA、WLB和WLC分别连接到通过晶体管101、103和105供应各种电压电平的线路107。晶体管101、103和105与线路107将是图1的行控制电路3的一部分。图1的c-p阱控制电路5向阱结构c-p阱11提供电压。字线接着在阱结构11上延续一直到图2中所示的存储器1的不同区块的各种字线的任一者。在擦除过程中，在字线WLC对应于经选择的字线且WLA和WLB均未经选择的情况下，c-p阱中的电压上升到擦除电压(比如，17伏)且线路107设定为接地。将晶体管105的栅极设定为高电平Vdd，使字线WLC接地，同时通过将晶体管101和103的栅极设定为接地而关闭晶体管101和103两者，使WLA和WLB浮动。这导致上文描述的擦除情况，其中未经选择的擦除栅极通过来自阱的电容式耦合而被充电(例如，如上文并入的第5,546,341号美国专利中所述)，且强制经选择的擦除栅极接地。擦除过程的其它方面在2001年9月17日申请的第09/956,201号美国专利申请案中有所描述，所述专利申请案以引用的方式并入本文中。明确地说，第09/956,201号美国专利申请案描述可使未经选择的字线浮动的过程，所述过程也可并入本发明的各个方面的替代实施例中。
为了在编程操作期间将电子存储在浮动栅极(FG)中，将经选择的字线WL2连接到编程脉冲Vpgm且经选择的位线BLe接地。另一方面，为了抑制不应发生编程的存储器单元(M)上的编程，相应的位线Ble连接到电源Vdd(例如，3V)以及未经选择的位线BLo。未经选择的字线WL0、WL1和WL3连接到10V，第一选择栅极(SGD)连接到Vdd且第二选择栅极(SGS)接地。因此，将正编程的存储器单元(M)的通道电位设定为0V。编程抑制过程中的通道电位由于通道电位通过与字线(WL)的电容式耦合而拉升的缘故而上升到约6V。如上文解释，强电场仅在编程期间施加到存储器单元(M)的穿隧氧化膜14，且穿隧电流以与擦除相比相反方向流经穿隧氧化膜14，且逻辑状态接着从“11”变成其它状态“10”、“01”或“00”中的一者。
为了在编程操作期间将电子存储在浮动栅极(FG)中，将经选择的字线WL2连接到编程脉冲Vpgm且经选择的位线BLe接地。另一方面，为了抑制不应发生编程的存储器单元(M)上的编程，相应的位线BLe连接到电源Vdd(例如，3V)以及未经选择的位线BLo。未经选择的字线WL0、WL1和WL3连接到10V，第一选择栅极(SGD)连接到Vdd且第二选择栅极(SGS)接地。因此，将正编程的存储器单元(M)的通道电位设定为0V。编程抑制过程中的通道电位由于通道电位通过与字线(WL)的电容式耦合而拉升的缘故而上升到约6V。如上文解释，强电场仅在编程期间施加到存储器单元(M)的穿隧氧化膜14，且穿隧电流以与擦除相比相反方向流经穿隧氧化膜14，且逻辑状态接着从“11”变成其它状态“10”、“01”或“00”中的一者。
在读取和验证操作中，选择栅极(SGD和SGS)和未经选择的字线(WL0、WL1和WL3)上升到读取通过电压4.5V以使其成为通过栅极。经选择的字线(WL2)连接到为每一读取和验证操作规定的电压电平以便确定相关存储器单元的阈值电压是否已达到此电平。举例来说，在READ(读取)10操作中，经选择的字线WL2接地，使得检测到阈值电压是否高于0V。在此读取情况下，可认为读取电平为0V。在VERIFY(验证)01操作中，经选择的字线WL2连接到2.4V，使得验证出阈值电压是否已达到2.4V。在此验证情况下，可认为验证电平为2.4V。同样，对于所有所述过程，所引用的电压电平仅为示范性数值。
经选择的位线(BLe)预先充电到高电平，例如0.7V。如果阈值电压高于读取或验证电平，那么相关位线(BLe)的电位电平由于非传导存储器单元(M)而保持高电平。另一方面，如果阈值电压低于读取或验证电平，那么相关位线(BLe)的电位电平由于传导的存储器单元(M)而减少到低电平，例如小于0.5V。下文进一步解释读取和验证操作的更多细节。
擦除扇区检测机构的实例
本发明的主要方面是当扇区由于单元发生故障或其它问题而含有较少(但一定为非零)数目的零位且由于被破坏的位的数目在ECC校正限度内而仍可使用所述扇区时，即时且精确地检测擦除扇区的技术。目前，现有技术系统不容许所述情况，且会认为扇区先前被写入和破坏，导致系统可能停止工作。此方法允许存储系统容许所述擦除扇区的破坏，允许如果系统可通过ECC校正方法稍后在经写入的数据中纠正此误差那么所述扇区用于进一步数据存储。另外，这些技术可结合2003年12月31日申请的第10/751,096号美国专利申请案中描述的种类的擦除扇区中止检测机构。
更特定来说，本发明描述检测部分擦除扇区(主要用户数据以及额外开销和ECC区域)的方法，其中不仅检测页而且量化破坏程度，因此可能确定所述页是否适于进一步使用。当扇区数据转移到控制器时，固件或ECC定制电路对扇区中(或如果所述扇区划分成多个相邻或交叉存取的代码字，那么每一代码字中)的零位(对于BCH)或具有至少一个零位的符号(对于Reed-Solomon)进行检测和计数。因此，计数器的值接着将含有扇区中(或所述扇区的每一代码字中)未经擦除的位或符号的数目。这些值指示擦除扇区的破坏程度。举例来说，在BCH情况下，计数器将对零位的数目进行计数。如果所述数目完全在ECC可校正限度内，那么可使用所述页进行编程。如果ECC方法允许4位校正，那么可以相当安全地使用具有1或2个错误位的擦除扇区。
示范性实施例基于伽罗瓦域(Galois field)和使用所述伽罗瓦域的ECC算法的特性。举例来说，BCH和Reed-Solomon方法将产生零数据的零ECC算法，因为全零代码字是有效代码字。类似策略可用于其它更复杂的纠错方法。以下讨论也将常常涉及数据扇区的单元，因为其是计算ECC代码字所针对的一般单元。然而更一般来说，所述技术可容易地针对其它数据单元而实施。
图7展示使用ECC算法帮助检测擦除页(全部FF)的本发明的第一示范性实施例。如果扇区不含有全部FF，且数据不可通过纠错算法校正，那么所述技术又试图通过假设所述扇区是擦除(全部FF)扇区但一些位有错(0)来校正扇区数据。首先反转所述扇区数据以使“擦除的”扇区数据为有效代码字。经反转的擦除的扇区(包括ECC字段)将具有全0，其在零数据产生零ECC时为有效代码字。因此，如果一些(在ECC限度内)位较高，那么其可通过系统正常使用的相同纠错常用程序来进行校正。
第一阶段710是初始数据误差检测和校正操作，包括初始检查扇区是否被擦除。其后是第二阶段750，其中执行擦除扇区检测方法。初始阶段710为任选的且可跳过，因为可在无所述初始阶段的情况下检测到擦除页；然而，优选地包括此初始阶段，因为其提供关于页被擦除(没有被破坏)还是含有有效数据的初始检查。
所述过程开始于701，且在步骤711处执行初始检查以明确是否在没有任何破坏的情况下擦除所述页(全部FF)。如果是，那么过程可直接进入步骤763且结束；如果否，那么过程继续到步骤713以检查其是否含有正确的未经擦除的数据。或者，步骤711的检查可放在步骤719之后，然后进入阶段750。
步骤713确定页是否含有有效且未经擦除的数据(715)。如果否，那么过程继续且执行数据校正操作(717)。如果这产生了经校正的数据，那么过程结束(721)，因为已使用ECC提取经校正的数据。如果数据无法校正，那么开始纠错阶段，在纠错阶段中假设所述部分已被擦除且主要含有FF。
所述过程进入阶段750以确定页是否含有经擦除但被破坏的数据。这通过反转所有扇区数据(包括ECC字段)而开始于步骤751。经反转的擦除页是给定ECC算法的有效代码字。步骤753产生新的纠错检验子，其似乎由ECC区块产生。举一个每扇区4个代码字并具有1字节检验子的非常特定的实例，对于每四个子代码字，可使用数据字节0-128和129产生第一字节，使用数据字节0-128和130产生第二字节，且使用数据字节0-128和131产生第三字节。随后容易了解代码字的数目和大小的更一般的情况。使用此新的检验子，对经反转的数据使用新的检验子执行校正操作。如果所述过程不成功(757到759)，那么确定扇区具有不可校正的误差量。如果校正所述数据(757到761)，那么在步骤761中进行检查以明确其是否全部由0组成。如果否(761到759)，那么再次存在无法校正的误差且进入阶段750的初始假设很可能有误。扇区的误差很可能非常严重而无法校正，且未适当纠错。如果步骤761中扇区并非含有全0，那么已找到擦除扇区(763)，但其具有可处理的破坏量。
图7中的各个步骤以及参看以下图式而论述的实施例可实施于硬件或固件/软件中。一些步骤以一种形式实施比以另一种形式实施更容易。举例来说，可通过检查存储器总线上的传入数据而在硬件中非常简单地检查步骤711(检查数据确认其是否为全部FF)。将相对较不频繁地且其可在固件中执行执行步骤761(检查数据缓冲器中是否为全0)。
如果步骤711硬件可对数据中的零位的数目进行计数，那么可跳过步骤761，因为系统仅需了解零位的初始数目和由纠错双态触发的一位的数目；如果它们相等，那么页将具有全零。对于在校正期间对位进行双态触发的基于BCH的程序码，这可容易地实施。在校正符号的Reed-Solomon中，将对非FF符号进行计数。在任一情况下，优选地针对每一代码字进行此操作。(如下文所论述，这与图9的步骤711中进行的操作几乎相同。)
图7的实施例使用ECC检查方法而不量化擦除页的破坏程度。在此情况下，基于所使用的ECC方法来确定擦除页中所允许的零位的数目(Z)。举例来说，如果使用BCH，那么擦除页的可校正为全FF状态(如果错误均匀分布)的擦除位的最大数目Z将为Z＝(每一代码字可校正位的最大数目)×(每扇区(或其它数据单元)的代码字的数目)。对于Reed-Solomon，相应公式为Z＝(每一代码字可校正符号的数目)×(每一符号的位)×(每扇区(或其它数据单元)的代码字)。在实际实施方案中，接受标准可为每一代码字中未经擦除的位(BCH中)或符号(Reed-Solomon)不超过某一允许的数目Z，其中Z在此实施例中等于可校正位或符号的数目。图8和9中所示的实施例允许量化擦除页的破坏程度。
图8中所示的实施例包括基于上文所述的方法的ECC检查，还包括擦除页的破坏程度的量化。所述擦除页中所允许的零位的数目(Z)由ECC算法识别。举例来说，BCH给出其可校正的位误差的数目；Reed-Solomon给出可校正的多位符号的数目，在此情况下可基于被破坏的符号的数目来检测破坏程度为可接受。如果扇区由一个以上代码字组成，那么可通过破坏程度最严重的代码字来界定扇区的优度。
参照图7的实施例的图8的新元件出现在误差检测常用程序750的子阶段770中，此实施例将所述子阶段770直接放在产生经反转的数据的新检验子的步骤753之后。图8的其它步骤(包括跳过阶段710的选择和步骤711的定位)可看作与上文参看图7所描述的内容基本相同。然而，在擦除页样式对应于全0的情况下，在随后量化破坏程度之前无需步骤751的反转。(更一般来说，如果擦除页仅在经反转时才产生有效代码字，那么应包括反转步骤)。
步骤771如上所述量化破坏程度。在此实施例中，当步骤771量化最近有效代码字(其可为全零，但也可为任何其它代码字)的相关误差量时，步骤757用于确定经校正的页是否被擦除。
步骤773确定破坏程度是否在可接受限度内；如果否，那么认为误差高到不可校正的程度且常用程序直接进入759而不试图校正数据。如果确定破坏程度为可接受，那么所述过程可继续到步骤755且类似于图7的步骤而继续，只是如果在步骤763中找到擦除扇区，那么最终结果包括破坏程度。注意，如果在此实施例中从步骤711直接到达763，那么将没有破坏程度。
在图8的变化形式中，可使步骤771成为步骤755的一部分。以此方式，当完成校正时完成破坏的量化，因此组合的结果就是经校正的位或符号的数目。如果组合步骤771与755，那么步骤773将放在组合步骤771/755之后。
图9是包括擦除页的破坏程度的量化的第二示范性实施例。图9的常用程序再次开始于如上所述用于其它实施例的初始任选阶段710，再进入不同阶段750。图9同样包括擦除页的破坏程度的量化，类似于图8中所示的内容，但可在不使用基于ECC检查的方法的情况下执行。事实上，举例来说，通过对零位(BCH)或非全零符号(Reed Solomon)进行计数来识别擦除页中所允许的零位的数目(Z)。
图9的过程再次开始于任选阶段710，与先前所述实施例中一样。同样如前所述，步骤711可放在阶段710开始或结束时。如果步骤711由可对数据中的零位的数目进行计数的硬件执行，那么可跳过稍后步骤761，因为系统仅需了解零位的初始数目和通过纠错而双态触发的一位的数目；如果它们相等，那么所述页将具有全零。这可对在校正期间对位进行双态触发的基于BCH的程序码容易地实施。在校正符号的Reed-Solomon中，将对非FF符号进行计数。在任一情况下，优选地针对每一代码字进行此操作。
在图9的实施例中，不使用ECC算法本身，而仅使用关于ECC算法特征的知识。可再次通过硬件(控制器或存储器中)或通过固件进行计数。因此，在图9的步骤771中量化破坏程度，而无需图8的步骤751和753。一旦在步骤771中量化了破坏程度，就与之前一样在步骤773中确定其可接受性。如果破坏程度超过可接受性限度，那么认为所述数据具有无法校正的误差量(759)。
因为步骤771已确定相对于擦除扇区样式为不正确的位或符号的数目，所以如果在步骤773中确定误差量可接受，那么可将其直接校正为全0。因此，图8的步骤755和757是多余的且从流程中去除，而步骤761现为将数据设定为经校正的值的步骤。不同于图8，无需步骤757来确定经校正的页是否被擦除。
先前讨论一直基于检测擦除扇区，其中擦除对应于全部FF的样式，且ECC基于Reed-Solomon或BCH算法。如上所述，所属领域的技术人员将了解，这些方法可扩展到其它ECC算法。另外，同样应了解的是，这些技术可应用于检测其它样式的数据，例如可能出现于其它存储器类型中的由全0组成的擦除页。
关于其它存储器类型，同样如上文所述，本发明不仅可应用于示范性实施例的NAND型快闪存储器，而且可应用于其它架构和存储器技术，例如2004年5月7日申请的美国专利申请案10/841,379中描述的那些架构和存储器技术，所述专利申请案以引用的方式并入本文中。举例来说，其它EEPROM或电荷存储单元可受益，例如具有阱擦除的NOR型快闪存储器。其同样可扩展到存储元件不是浮动栅极晶体管的情况，例如2002年10月25日由Eliyahou Harari、George Samachisa、Jack H.Yuan和Daniel C.Guterman申请的题为“Multi-State Non-Volatile Integrated Circuit Memory Systems That Employ DielectricStorage Elements”的美国专利申请案中所描述的种类的介电存储元件，所述专利申请案以引用的方式并入本文中。并且，尽管目前为止论述内容着重于使用例如浮动栅极EEPROM或快闪单元的电荷存储装置作为存储器装置的实施例，但其可应用于其它实施例，例如，也可使用如Eitan的美国专利5,768,192和Sato等人的第4,630,086号美国专利中分别描述的那些NROM和MNOS单元，或如Gallagher等人的美国专利5,991,193和Shimizu等人的第5,892,706号美国专利中分别描述的那些磁性RAM和FRAM单元，所有这些专利均以此引用的方式并入本文中。
尽管已参照特定实施例描述本发明的各个方面，但将了解，本发明在所附权利要求书的完全范围内受到保护。

Claims (32)

1.一种确定存储器的数据单元是否被擦除的方法，其包括：
反转所述数据单元的数据内容；
产生用于所述经反转的数据内容的纠错码检验子；
使用所述检验子对所述经反转的数据内容执行数据校正；以及
基于所述经校正的反转的数据内容，确定所述数据单元的数据内容是否被擦除。
2.根据权利要求1所述的方法，其中所述数据单元是数据扇区。
3.根据权利要求1所述的方法，其中所述反转所述数据内容包括反转相关联的ECC字段。
4.根据权利要求1所述的方法，其中所述纠错码使用里德-所罗门(Reed-Solomon)算法。
5.根据权利要求1所述的方法，其中所述纠错码使用BCH算法。
6.根据权利要求1所述的方法，其中所述方法由固件执行。
7.根据权利要求1所述的方法，其进一步包括：
在反转所述数据内容之前，执行所述数据内容是否对应于擦除状态的初始确定。
8.根据权利要求7所述的方法，其中通过检查存储器总线上的传入数据而在硬件中执行所述初始确定。
9.根据权利要求1所述的方法，其进一步包括：
在反转所述数据内容之前，确定所述数据单元是否含有有效的未经擦除的数据。
10.根据权利要求9所述的方法，其中所述确定所述数据单元是否含有有效的未经擦除的数据包括：
对所述数据单元的内容执行数据校正操作。
11.一种处理存储器的数据单元的方法，其包括：
基于所述数据单元的内容的相关联纠错码，量化所述数据单元的内容的破坏程度；
确定所述破坏程度是否可接受；
响应于确定所述破坏程度可接受，校正所述数据内容；以及
基于所述经校正的数据内容，确定所述数据单元的数据内容是否被擦除。
12.根据权利要求11所述的方法，其进一步包括：
在量化所述破坏程度之前，产生所述数据内容的纠错码检验子，其中对所述数据内容且使用所述检验子执行所述数据内容的所述校正，且其中所述数据单元的数据内容是否被擦除的所述确定基于所述经校正的数据内容。
13.根据权利要求12所述的方法，进一步包括：
在产生所述数据内容的纠错码检验子之前，反转所述数据单元的数据内容，其中使用所述经反转形式的数据内容产生所述纠错码检验子，对所述经反转形式的数据内容且使用所述检验子执行所述数据内容的所述校正，且其中所述数据单元的数据内容是否被擦除的所述确定基于所述经校正的经反转形式的数据内容。
14.根据权利要求13所述的方法，其中所述反转所述数据内容包括反转所述相关联的ECC字段。
15.根据权利要求12所述的方法，其进一步包括：
在产生所述数据内容的纠错码检验子之前，执行所述数据内容是否对应于擦除状态的初始确定。
16.根据权利要求15所述的方法，其中通过检查存储器总线上的传入数据而在硬件中执行所述初始确定。
17.根据权利要求12所述的方法，其进一步包括：
在产生所述数据内容的纠错码检验子之前，确定所述数据单元是否含有有效的未经擦除的数据。
18.根据权利要求17所述的方法，其中所述确定所述数据单元是否含有有效的未经擦除的数据包括：
对所述数据单元的内容执行数据校正操作。
19.根据权利要求11所述的方法，其中所述数据单元是数据扇区。
20.根据权利要求11所述的方法，其中所述纠错码使用里德-所罗门(Reed-Solomon)算法。
21.根据权利要求11所述的方法，其中所述纠错码使用BCH算法。
22.根据权利要求11所述的方法，其中所述方法由固件执行。
23.一种处理存储器的数据单元的方法，其包括：
基于所述数据单元的内容的相关联纠错码，相对于擦除状态确定和量化所述数据单元的内容的破坏程度；以及
确定所述破坏程度是否可接受。
24.根据权利要求23所述的方法，其进一步包括：
响应于确定所述破坏程度可接受，校正所述数据内容。
25.根据权利要求23所述的方法，其进一步包括：
在确定和量化所述破坏程度之前，执行所述数据内容是否对应于擦除状态的初始确定。
26.根据权利要求25所述的方法，其中通过检查存储器总线上的传入数据而在硬件中执行所述初始确定。
27.根据权利要求23所述的方法，其进一步包括：
在确定和量化所述破坏程度之前，确定所述数据单元是否含有有效的未经擦除的数据。
28.根据权利要求27所述的方法，其中所述确定所述数据单元是否含有有效的未经擦除的数据包括：
对所述数据单元的内容执行数据校正操作。
29.根据权利要求23所述的方法，其中所述数据单元是数据扇区。
30.根据权利要求23所述的方法，其中所述纠错码使用里德-所罗门(Reed-Solomon)算法。
31.根据权利要求23所述的方法，其中所述纠错码使用BCH算法。
32.根据权利要求23所述的方法，其中所述方法由固件执行。
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