CN101140935A - 存储单元阵列以及形成该存储单元阵列的方法 - Google Patents

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Abstract

本发明公开了一种具有多个存储单元的存储单元阵列。在一个实施例中，每个存储单元包括存储电容器和存取晶体管、多条定向于第一方向的位线、多条定向于第二方向的字线(第二方向垂直于第一方向)、具有表面的半导体衬底，多个有源区形成在半导体衬底中，每个有源区在第二方向上延伸，存储电容器部分地形成在有源区中且将相应的存储电容器连接于相应的位线，其中每个存取晶体管的栅电极连接于相应的字线，该存储电容器的电容器介电质具有大于8的介电常数，并且字线设置在位线的上方。

Description

存储单元阵列以及形成该存储单元阵列的方法
技术领域
本发明涉及具有多个存储单元的存储单元阵列，所述存储单元诸如动态随机存取存储器(DRAM)单元。
背景技术
动态随机存取存储器(DRAM)的存储单元通常包括用于存储代表待存储信息的电荷的存储电容器，以及与存储电容器相连接的存取晶体管。存取晶体管包括第一和第二源/漏极区、连接第一和第二源/漏极区的沟道、以及控制在第一和第二源/漏极区之间流动的电流的栅电极。栅电极通过栅极介电质与沟道电绝缘。该晶体管通常部分地形成于半导体衬底(诸如硅衬底)中。晶体管形成有其中的部分通常表示为有源区。
在传统的DRAM存储单元阵列中，栅电极形成字线的部分。通过由相应的字线对存取晶体管寻址，而读出存储在存储电容器中的信息。
在通常使用的DRAM存储单元中，存储电容器作为沟槽式电容器实施，在该沟槽式电容器中，两个电容器电极设置在沟槽中，该沟槽在垂直于衬底表面的方向上延伸至衬底。根据DRAM存储单元的另一个实施方案，电荷储存在叠层电容器中，该叠层电容器形成在衬底表面的上方。
通常，需要其中存储单元的区域减小的DRAM存储单元阵列。而且，存储电容器的电容应该超过最小值。
由于这些和其他的原因，需要本发明。
发明内容
本发明提供了一种存储单元阵列和形成存储单元阵列的方法。在一个实施例中，根据本发明，存储单元阵列包括：多个存储单元，每个存储单元包括存储电容器和存取晶体管；多条定向于第一方向的位线；多条定向于第二方向的字线，第二方向垂直于第一方向；具有表面的半导体衬底，多个有源区形成在半导体衬底中，每个有源区在第二方向上延伸；所述存取晶体管部分形成在有源区中且将相应的存储电容器电连接于相应位线，其中每个存取晶体管的栅电极连接于相应的字线，该存储电容器的电容器介电质具有大于8的介电常数，并且字线设置在位线的上方。
在另一个实施例中，存储单元阵列包括：多个存储单元，每个存储单元包括存储电容器和存取晶体管；多条定向于第一方向的位线；多条定向于第二方向的字线，第二方向垂直于第一方向；具有表面的半导体衬底，多个有源区形成在半导体衬底中，每个有源区在第二方向上延伸；存取晶体管部分形成在有源区中且将相应的存储电容器电连接于相应的位线，每个晶体管具有：连接于该存储电容器的电极的第一源/漏极区、邻近于衬底表面的第二源/漏极区、将第一和第二源/漏极区连接的沟道，沟道区设置在有源区中、以及沿着沟道区设置的栅电极，所述栅电极控制在第一和第二源/漏极区之间流动的电流，该栅电极连接于一条字线，其中每个栅电极包括底侧，每条字线包括底侧，栅电极的底侧设置在字线底侧的下方，并且字线设置在位线的上方，其中，每个存储电容器包括第一和第二电容器电极，以及设置在第一和第二电容器电极之间的介电层，电容器介电质具有大于8的相对介电常数。
在另一实施例中，本发明提供了一种存储单元阵列，包括多个存储单元，每个存储单元包括：存储电容器和存取晶体管；多条定向于第一方向的位线；多条定向于第二方向的字线，第二方向垂直于第一方向；具有表面的半导体衬底，多个有源区形成在半导体衬底中，每个有源区在第二方向上延伸；存取晶体管部分形成在有源区中且将相应的存储电容器电连接于相应的位线，其中电容器的电极通过设在半导体衬底上方的导电结构与存取晶体管连接，其中每个存取晶体管的栅电极连接于相应的字线，并且其中字线设置在位线的上方。
在另一实施例中，本发明提供了一种存储单元阵列，包括多个存储单元，每个存储单元包括：存储电容器和存取晶体管；多条定向于第一方向的位线；多条定向于第二方向的字线，第二方向垂直于第一方向；具有表面的半导体衬底，多个有源区形成在半导体衬底中，每个有源区在第二方向上延伸；存取晶体管部分形成在有源区中且将相应的存储电容器电连接于相应的位线，其中每个晶体管的栅电极设置于在半导体衬底中延伸的凹槽中，栅电极包括盘状部分，从而栅电极在晶体管沟道的三侧围起晶体管沟道，每个存取晶体管的栅电极连接于相应的字线，并且其中字线设置在位线的上方。
在另一实施例中，本发明提供一种形成存储单元阵列的方法，该方法包括：提供具有表面的半导体衬底；提供存储电容器；在半导体衬底中限定有源区；在相应的有源区中提供存取晶体管；提供多条在第一方向上延伸的位线；以及提供多条在第二方向上延伸的字线，每条字线连接于多个栅电极，其中有源区在第二方向上延伸，其中提供位线发生在提供字线之前，并且其中提供存储电容器的电容器介电质发生在提供位线之后。
在另一实施例中，本发明提供了一种形成存储单元阵列的方法，该方法包括：提供具有表面的半导体衬底；通过在半导体衬底中形成具有侧壁的沟槽、并用适合材料填充沟槽以使得部分材料从该衬底中突出进而形成突出部分而提供存储电容器；在半导体衬底中限定有源区；通过提供第一和第二源/漏极区、将第一和第二源/漏极区连接的沟道以及沿着沟道提供的栅电极而在相应的有源区中提供存取晶体管；提供多条沿第一方向延伸的位线，每条位线与相应的第二源/漏极区相接触；以及提供多条沿第二方向延伸的字线，每条字线连接于多个栅电极，其中有源区在第二方向上延伸，提供位线发生在提供字线之前，并且执行附加的离子注入以便将离子注入到第二源/漏极区，该附加的离子注入是采用突出部分作为遮蔽掩模的成角度的离子注入。
在另一实施例中，本发明提供了一种形成存储单元阵列的方法，该方法包括：提供具有表面的半导体衬底；提供存储电容器；在半导体衬底中限定有源区；通过提供分别沿晶体管的沟道设置的相应的栅电极而在相应的有源区中设置存取晶体管；提供多条在第一方向上延伸的位线；以及提供多条在第二方向上延伸的字线，每条字线连接于多个栅电极，其中有源区在第二方向上延伸，其中提供位线发生在提供字线之前，并且其中提供栅电极发生在提供位线之后。
在另一实施例中，本发明提供了一种存储单元阵列，存储单元阵列包括：多个存储单元，每个存储单元具有用于存储电荷的装置和存取晶体管；多条定向于第一方向的位线；多条定向于第二方向的字线，第二方向垂直于第一方向；存取晶体管将相应的用于存储电荷的装置连接于相应的位线，其中每个存取晶体管包括用于控制电流流动的装置，所述装置连接于相应的字线，用于存储电荷的装置的电容器介电质具有大于8的相对介电常数，并且字线设置在位线的上方。
在上面所列举的实施例中，其中列示有各个工艺的次序不必非限定工艺实际执行的次序。此外，每个工艺可以包括各种子工艺，从而一个工艺的子工艺可以与另一工艺的子工艺混合。为了使其更为精确，如果方法描述了“提供存储电容器”和“提供存取晶体管”，可以在提供存取晶体管的第一部分组件之前或者之后提供存储电容器的部分组件，可以在提供存储电容器的第二部分组件之前或者之后提供存取晶体管的第二部分组件。
附图说明
附图用于提供对本发明的进一步了解，且被并入说明书中作为说明书的一部分。该附图示出了本发明的实施例，并与描述一起用于解释本发明的原理。本发明的其他实施例以及本发明的可能优势可通过参考下述详细说明而被进一步了解。附图中的元件并不一定互成比例。相同的参考标号代表的是对应的相同部分。
图1A示出了完成的存储单元阵列的上部分的横截面图；
图1B示出了存储单元阵列的沟槽式电容器形成部分的横截面图；
图1C示出了完成的存储单元阵列的平面图；
图2示出了包括沟槽的衬底的横截面图；
图3示出了进行第一工艺步骤之后衬底的横截面图；
图4示出了在沟槽的上部分中沉积一层之后衬底的横截面图；
图5示出了在沟槽底部中拓宽沟道之后衬底的横截面图；
图6示出了在沉积第一电容器电极之后衬底的横截面图；
图7示出了在使第一电容器电极凹进之后衬底的横截面图；
图8示出了在沉积二氧化硅层之后衬底的横截面图；
图9示出了在提供牺牲填充物之后基本的横截面图；
图10A示出了包括若干沟槽的上部分的衬底的横截面图；
图10B示出了包括多个沟槽的衬底的平面图；
图11示出了在凹进沟道上部分中的材料之后衬底的横截面图；
图12示出了在沉积非晶硅层之后衬底的横截面图；
图13示出了当进行倾斜离子注入步骤时衬底的横截面图；
图14示出了在进行蚀刻步骤之后衬底的横截面图；
图15示出了在进行进一步的蚀刻步骤之后衬底的横截面图；
图16示出了在沉积另一个二氧化硅层之后衬底的横截面图；
图17A示出了在提供导电带材料之后衬底的横截面图；
图17B示出了在沉积导电带材料之后衬底的平面图；
图18A示出了在形成另一个二氧化硅层之后衬底的横截面图；
图18B示出了在限定出绝缘沟槽之后衬底的平面图；
图19示出了在沉积另一个二氧化硅层之后衬底的横截面图；
图20示出了在去除衬垫氮化物层之后衬底的横截面图；
图21示出了当进行倾斜离子注入步骤时衬底的横截面图；
图22示出了在设置另一氮化硅层之后衬底的横截面图；
图23示出了当进行倾斜的离子注入步骤时衬底的横截面图；
图24示出了在去除未掺杂部分时衬底的横截面图；
图25A示出了在进行氧化步骤之后衬底的横截面图；
图25B示出了在进行氧化步骤之后衬底的平面图；
图26示出了在提供另一硅层之后衬底的横截面图；
图27示出了在提供另一硅层之后衬底的横截面图；
图28示出了在去除另一硅层之后衬底的横截面图；
图29示出了在提供构成位线的叠层之后衬底的横截面图；
图30示出了外围部分中衬底的横截面图；
图31A示出了在图案化位线之后衬底的横截面图；
图31B示出了在图案化位线之后衬底的平面图；
图32A示出了在图案化栅电极之后外围部分的横截面图；
图32B示出了在提供氮化硅衬垫之后阵列部分的横截面图；
图33示出了在提供另一硅层之后衬底的横截面图；
图34示出了在设置硬掩模层之后衬底的横截面图；
图35示出了在选择性地去除硅材料之后衬底的横截面图；
图36示出了在限定栅极槽之后的横截面图；
图37示出了在提供栅极绝缘层之后衬底的横截面图；
图38示出了在提供二氧化硅隔离物之后衬底的横截面图；
图39A示出了在限定出袋状结构后衬底的横截面图；
图39B示出了在另一个方向上图39A中所示出的结构的横截面图；
图40示出了在沉积另一个二氧化硅层之后衬底的横截面图；
图41A示出了在沉积栅电极材料之后衬底的横截面图；
图41B示出了沿着不同方向截取的图41A中所示出结构的横截面图；
图42示出了在沉积另一氮化硅层之后衬底的横截面图；
图43示出了在去除硅材料之后衬底的横截面图；
图44示出了在打开沟槽的上部分之后衬底的横截面图；
图45示出了在去除沟槽的牺牲填充物之后衬底的横截面图；
图46示出了在沉积介电质材料和光刻胶材料之后衬底的横截面图；
图47示出了在使光刻胶材料凹进之后衬底的横截面图；
图48示出了在提供电容器介电质和第二电容器电极之后衬底的横截面图；
图49A示出了在提供另一绝缘材料之后衬底的横截面图；
图49B示出了在沉积另一绝缘材料之后衬底的平面图；以及
图50示出了具有本发明存储单元的存储装置的示意图。
具体实施方式
在以下的详细说明中，对附图进行参考，所述附图构成本发明说明书的部分并示出了可实践本发明的示例性具体实施例的图。在这些说明中，使用例如“顶部”、“底部”、“前”、“后”、“前列”、“后曳”等方向性用语来表示所说明的图示的方向。由于本发明的实施例的部件可以被置于多种不同的方位中，因此这些方向性用语仅用于说明的目的，而不是用于限制本发明。需了解的是，也可以利用其它的实施方式，或是在不背离本发明的范围下，进行结构上与逻辑上的改变。因此，下述说明并非作为限制本发明之用，而本发明的范围是由所附权利要求所限定。
图1A示出了本发明的存储单元阵列的上部分的横截面图。每个存储单元包括作为沟槽式电容器3实施的存储电容器。沟槽式电容器的完整的示意图在图1B中示例性地示出。沟槽式电容器3形成在半导体衬底1中延伸的沟槽中。例如，半导体衬底可以是硅衬底1，并且该沟槽式电容器垂直地延伸至衬底表面。该沟槽式电容器包括邻接于沟槽的侧壁形成的第一电容器电极31、形成在第一电容器电极31表面上的栅极介电层38，以及形成在介电层38的表面上的第二电容器电极37。特别地，在沟槽的上部分中，第二电容器电极37完全充满沟槽开口。此外在沟槽的上部分中，形成隔离环32以便避开寄生垂直的晶体管，所述寄生垂直的晶体管有可能形成在沟道的上部分中。
第二电容器电极37连接于沿着沟槽式电容器的一侧设置的导电带材料43。该导电带材料设置在沟槽一侧上的隔离环32的上面。该导电带材料43将第二电容器电极37电连接于设置在半导体衬底表面10上的导电材料47。第一源/漏极区121设置在该导电材料47的下方。另外指出的是，将第二电容器电极37与第一源/漏极区121连接的带完全设置在衬底表面10的上面。
晶体管16通过第一和第二源/漏极区121、122构成。例如，第一和第二源/漏极区121、122可以掺杂有第一导电性类型的掺杂物。特别是，沟道形成在该第一和第二源/漏极区121、122之间。沟道14的导电性由栅电极19来控制。例如栅电极19可以以形成所谓的EUD(“扩展U形槽装置”)的方式形成。在这样的EUD中，栅电极19设置在形成于衬底表面中的栅极槽中。此外，如图1A中通过虚线所示的，在图中所示平面之前或之后的平面中，形成栅电极的盘状部分192，从而沟道14由盘状部分192横向封闭。例如，连接于相应位线的第二源/漏极部分可以被高掺杂，从而减小接触电阻。任选地，可以提供掺杂有第二导电性类型掺杂物的掺杂部分41。第二源/漏极部分122连接于相应的位线9A。特别是，如在图1A中可以看到，通过打开相应的介电层40而形成位线接触90，从而，使得位线9A直接接触于硅层47。
如在图1A中可以进一步看到，栅电极19连接于相应的字线8。该字线8在平行于附图平面且平行于有源区12的方向上延伸。特别是，有源区12的方向平行于连接第一和第二源/漏极区121、122的方向。此外，如可以在图1A中看到，位线9设置在字线8的下方。更具体地，位线9形成得非常接近于衬底表面10，而字线8设置在位线9的上方。直接接触于第二源/漏极区122的位线9被称作有源位线9a，而绝缘于第一源/漏极区121的字线被称作无源(passing)位线9b。第二电容器电极37通过绝缘材料75绝缘于字线8。此外，可以在图1A中看出，以如下方式设置位线9，即，使得该位线没有直接地设置在沟槽式电容器3的上方。换句话说，第二电容器电极37的上表面未由任何位线9a、9b覆盖。因此，如在随后描述的，可以在没有去除或破坏部分位线9的情况下进入每一个沟槽式电容器3的内部部分。
图1B示出了衬底的横截面图，该图示出了形成在衬底1中的沟槽式电容器3。例如，该沟道可以延伸至衬底表面10的下方3至8μm的深度。例如，该沟道在上部分中的直径可以为约27至80nm，而在其下部分中的直径可以为约37至150nm。在垂直于所示出的横截面图的横截面图中，直径可以是不同的，例如该直径可以更大。第一电容器电极31邻近于沟道的侧壁而形成。例如，第一电容器电极31可以作为重p掺杂区实施。可选地，第一电容器电极可以由导电材料(诸如金属层或者其它)形成。此外，第一电容器电极31可以作为碳电极实施。特别是，在这方面“碳”是指由元素碳制成的层，例如，未包含在化学化合物中的碳。例如，一种添加剂(诸如氢)可以被添加到这种碳层中。如此，碳层可以通过CVD方法沉积。
邻近于第一电容器电极31形成电容器介电质38。例如，通常已知的介电质可以用作介电层。此外，可以使用所谓的高k介电质，以便增加所形成的电容器的电容。例如，术语“高k介电质”涉及具有大于8的相对电容率εr/ε0，例如大于20，进一步例如，大于30。绝缘材料的实例包括二氧化硅、氮化硅、钛酸锶钡(BST)、钛酸锶(SrTiO3)、氧化锆(ZrO2)、二氧化铪(HfO)、氧化铝(Al2O3)、HfSiON以及具有这些层的叠层。此外，第二电容器电极37形成在电容器介电质38的表面上。例如，适于作为第二电容器电极37的材料包括多晶硅、导电材料(诸如金属)，例如一氮化钛或者导电碳(石墨)。介电层38的厚度约为3至12nm，例如4至10nm。在沟槽式电容器3的上部分中，如传统那样提供隔离环32。
图1C示出了图1A中示出的存储单元阵列的平面图。如所示，多条字线8彼此平行设置。字线8连接于形成部分相应晶体管的相应的栅电极19。该栅电极19以棋盘形图案设置。特别是，在这种棋盘形图案中，相邻行的栅电极19被错开，从而第一行的栅电极19设置在与第二行栅电极19的空隙相对应的位置处，反之亦然。在相邻的栅电极19之间，设置沟槽式电容器3。多条字线8设置成在第一方向上延伸，而多条位线9设置成在第二方向上延伸。
如所示，字线8形成为直线。作为实例，位线可以形成为包括线的直段，位线围绕栅电极摆动。因此，将某一位线的最外部位置连接于该位线另一侧的另一个最外部位置的线可以被连接于一条直线。该直线沿着第二方向延伸。在所示出的平面图中，栅电极19具有肾形的形状，以便更好地使用所需要的区域。
尽管在图1A中示出的实施例中，储存电容器作为沟槽式电容器实施，该储存电容器可以任意的方式实施。例如至少部分电容器可以在衬底表面上延伸。例如，第一和第二电容器电极31、37以及电容器介电质38可以设置在衬底表面10的上方。
下面，将更为详细地阐述用于形成图1A至1C中示出的存储单元的方法。
在下面的示意图中，将示出在II和II之间的横截面图。例如，可以从图10B中截取横截面图的一部分。
在下面的描述中，进行多种选择性蚀刻工艺。在本说明书的内容中，术语“选择性蚀刻步骤”意味着，相对于第二材料(任选地，相对于第三材料)选择性地蚀刻第一材料。特别是，这意味着，第二和第三材料相比于第一材料以更低的蚀刻速率被蚀刻。例如，蚀刻速率的比率可以约为1∶3至1∶10。
用于实施本发明的方法的起始点(starting point)为半导体衬底，例如掺杂p的硅衬底1。具有约为100至150nm厚度的氮化硅层17(衬垫氮化物层)沉积在半导体衬底的表面10上。此外如传统那样，沟槽33蚀刻到衬底表面10中。例如硬掩模层沉积在氮化硅层17的表面上。利用光刻掩模图案化该硬掩模层，以便限定开口，在该开口中将要蚀刻沟槽。此后，利用图案化的硬掩模层作为蚀刻掩模，以传统方法蚀刻沟槽。此后，硬掩模层的剩余部分从表面被剥去。例如，在横截面图中，从衬底表面10测量，沟槽33可以具有20至81nm的宽度和3至8μm的深度。形成的结构在图2中示出。
在下一工艺中，具有约10至17nm厚度的二氧化硅层32a形成在所得到的表面上。例如，二氧化硅层32a可以通过热氧化工艺形成，之后是沉积氮化硅层的工艺。形成的结构在图3中示出。
此后，覆盖层39沉积在沟槽33的上部分中。例如覆盖层39可以由Al2O3制成。例如，如传统那样，可以通过等向地沉积一层并在其下部分中回蚀该层而提供覆盖层39。此外，可以使用一种特殊的沉积方法，通过该方法，覆盖层39的材料仅沉积在上部沟槽部分。该形成的结构在图4中示出。如所示，二氧化硅层32a由覆盖层39覆盖。
在下一工艺中，把覆盖层39作为蚀刻掩模，蚀刻二氧化硅层32a的暴露的部分。在蚀刻下部沟槽部分中的二氧化硅层32a之后，执行蚀刻衬底材料1的蚀刻工艺，以便扩大沟槽33在其部分中的的直径。例如，这可以通过干法或例如利用NH4OH的湿法蚀刻来完成。形成的结构在图5中示出。如所示，在沟道槽33的上部分中，设置二氧化硅层32a，该二氧化硅层32a由覆盖层39覆盖。而且，在下部沟槽部分中，沟槽的直径相对于其上部分被扩大。例如，直径可以被扩大10至60nm。那么，沟道的表面高掺杂有例如n掺杂剂，以便形成埋板且减少接触电阻。例如，这可以通过气相掺杂来完成。
此后，覆盖层39通过通常已知的方法去除。那么，任选地，限定第一电容器电极31。例如，可以使用化学气相沉积方法，以便沉积具有约5nm厚度的碳层。然而对本领域技术人员显而易见，也可以沉积其它材料来构成第一电容器电极31。此外，第一电容器电极也可以作为n高掺杂部分而实施。形成的结构在图6中示出。如所示，碳层31沉积在整个表面上。如所能清楚理解地，也可以在提供栅电极和位线之后提供第一电容器电极。在这种情况下，在取代形成第一电容器电极而限定出隔离环32之后，可以提供牺牲填充物。
在下一工艺中，进行凹入蚀刻工艺。因此，该碳电极仅存在于沟槽的下侧壁部分上。更具体而言，从二氧化硅层32a的表面去除碳层31。可选择地，碳电极可以通过选择性碳沉积的方法形成，通过该方法，碳可以选择性地沉积在硅材料上。在该方法过程中，没有碳沉积在二氧化硅层32a上。此后，进行另一碳凹入工艺，以便提供暴露的侧壁部分34。例如，蚀刻工艺可以利用含O2的化学物质而执行。
形成的结构在图7中示出。如可以看到，第一电容器电极31形成在沟槽33的下部分中，留下未覆盖的侧壁部分34。在下一工艺中，保护层60设在露出侧壁部分34的表面上。例如，该保护层60可以通过氧化工艺或者氮化工艺形成，以便分别形成SiO2或Si3N4。在图8中示出了形成的结构。如所示，在第一电容器电极31的上方，在每一个侧壁上形成保护层60。
在下一工艺中，设置牺牲填充物61，以便完全充满沟槽33的上部分。例如，可以通过LPCVD(液相化学汽相淀积)方法在约550℃的温度下沉积未掺杂的多晶硅层。此后，进行CMP(化学机械抛光)方法，以便获得平面型表面。如在图9中看到，提供牺牲填充物61，从而在下部沟道部分中产生了一个空间。因此在随后的工艺步骤中，可更为容易地从沟槽中去除牺牲填充物61。
图10A示出了衬底表面1的上部分的横截面图。如可以看到，在衬底表面10上形成氮化硅层17。沟槽33形成在衬底表面10中。隔离环32形成在沟槽的上部分中，并且提供牺牲填充物61，从而沟槽表面被完全封闭。
图10B示出了图10A中所示的衬底的平面图。如可以看到，多个沟槽33以棋盘形图案形成。该沟槽具有椭圆形形状，其中，在第一方向96中的直径小于在第二方向97中的直径。在图10B的左下部部分中，示出了待形成的存储单元的尺寸。如可以看到，每个存储单元的长度约为4×F，其中F表示最小结构特征尺寸，该尺寸可以通过所使用的技术获得。此外每个单独存储单元的宽度约为2×F。因此，存储单元的总面积总计约为8×F×F。
基于在图10A中示出的结构，首先进行蚀刻工艺，以便蚀刻每个隔离环32的上部分。此后，通过通常使用的蚀刻方法使得牺牲填充物61被凹进。此后，进行氧化工艺，以便提供具有厚度约为1至3nm的薄二氧化硅层62。形成的结构在图11中示出。如可以看到，牺牲填充物61的表面由该二氧化硅层62来覆盖。
此后，沉积具有厚度约为10至15nm的未掺杂无晶硅层63。例如，该无晶硅层63可以具有12至14nm的厚度。形成的结构在图12中示出。
在下一工艺中，进行倾斜离子注入工艺64。在该离子注入工艺中，离子束64相对于衬底表面64a上的法线的角度α可以约为5至30°。在该离子注入工艺构成中，部分离子束由氮化硅层17和无晶硅层63的突出部分遮蔽。因此该未掺杂无晶硅层的预定部分将被掺杂，而其它的预定部分仍保持未掺杂。例如，该离子注入工艺可以利用p掺杂剂(例如BF2-离子)来进行。形成的结构在图13中示出。如从图13中可以看到，无晶硅层63的部分65仍然保持未掺杂，这些部分邻近于每一个突出氮化硅层部分17的左侧边缘。可执行用于选择性地相对于掺杂的非结晶硅来蚀刻未掺杂非结晶硅的蚀刻工艺。例如，这可以通过利用NH4OH的蚀刻来完成。形成的结构在图14中示出。如可以看到，在每个沟槽的右侧上去除未掺杂非结晶硅层63。
此后，执行可选择地相对于多晶硅蚀刻二氧化硅的蚀刻工艺。因此，环部分32在未被硅层63覆盖的那些部分上凹进。特别是，进行该蚀刻工艺，以使该环不会凹进到位于半导体衬底表面10的下方位置的一个位置。例如，可以蚀刻约为85至115nm。该形成的结构在图15中示出。如可以看到，在每一个沟槽33的右侧部分中环被凹进，从而所得到的环的表面设置在衬底表面10的上方。而且，非结晶硅层63的厚度被减少。
在进行预清洁工艺以便去除聚合体残余物之后，进行氧化工艺，以便提供二氧化硅层66。特别是，该氧化工艺使非结晶硅层63氧化，以形成二氧化硅层66。该形成的结构在图16中示出。
在下一工艺中，沉积导电层。例如导电层可以包括可适于表面带形成的任何材料。举例来说，WSix(硅化钨)可以用作导电带材料。此后，进行凹入工艺，以便蚀刻导电材料。因此，仅导电材料的一部分仍然保留在环32的凹入部分上。例如，当WSix作为导电材料时，该WSix可以利用适合的蚀刻剂(诸如H2O、H2O2和NH4OH的混合物)来进行湿法蚀刻。可选择地，该WSix可以利用SF6化学物质进行干法蚀刻。该形成的结构在图17A中示出。如可以看到，导电带材料43设置在牺牲填充物61与氮化硅层部分17之间的部分中。该导电带材料完全地设置在衬底表面10的上方。
图17B示出了图17A中示出的结构的平面图。如可看到的，导电带材料43设置在每一个沟槽33的一侧上。在每个沟槽33的另一侧上，环32延伸至该表面。
此后，以传统方式限定出绝缘沟槽2。特别是，绝缘沟槽以光刻法方式(photolithographically)被限定和蚀刻。例如，该绝缘沟槽2在图18A中所示出的图示平面之前或者之后延伸。绝缘沟槽在这样的方向上延伸，该方向平行于图18A中所示出的横截面图所沿的方向。通过蚀刻绝缘沟槽2，限定出设置在两个相邻的绝缘沟槽之间的有源区12。在限定出绝缘沟槽2之后，进行氧化工艺。因此，牺牲填充物61的表面也由二氧化硅层覆盖。此外，绝缘沟槽填充有绝缘材料，之后是CMP步骤。因此，牺牲填充物61的表面覆盖有二氧化硅层44，如在图18A中所示出的。
图18B示出了形成的结构的平面图。如可以看到，多个绝缘沟槽2设置成在第一方向96上延伸。在相邻的绝缘沟槽之间，形成有源区12。该有源区12同样在第一方向96上延伸。沟槽式电容器3定位于该有源区中，以便与设置在一行中的相邻存储单元绝缘。
此后，二氧化硅衬45沉积在整个表面上。该形成的结构在图19中示出。
如随后将参照图50进行阐述的，存储装置通常包括具有多个存储单元的存储单元阵列，以及外围部分。例如多个晶体管设置在外围部分中。通常，希望通过同样的工艺处理阵列部分以及外围部分。到目前为止，采用适合的光刻掩模在外围部分中已经同样进行了所有工艺，用于限定独立结构。
在下一工艺过程中，全部的外围部分将由二氧化硅衬45来保护。因此，抗蚀性材料应用在整个表面上。该抗蚀性材料(未示出)可选择地在阵列部分中被打开，留下被覆盖的外围部分。此后，进行用于蚀刻二氧化硅的蚀刻工艺，从而阵列部分的表面现在被暴露。之后，将抗蚀性材料从外围部分上去除。因此，整个外围部分由二氧化硅衬45来保护，而阵列部分未被覆盖。
此后，去除氮化硅层17。此外，进行使用n掺杂剂的离子注入工艺，以便提供掺杂部分124。形成的结构在图20中示出。如可以看到，存在突出的沟槽结构33a。该沟槽结构从衬底表面10突出。牺牲填充物61在其顶壁处由二氧化硅层44覆盖。导电带材料43设置在侧面部分上，以便能够电接触。导电带材料43定位于衬底表面10之上。掺杂部分124邻近于衬底表面10设置。
在下一工艺中，进行利用n掺杂剂(诸如磷或砷)的倾斜离子注入工艺。倾斜离子束46与衬底表面的法线64a之间的角度β约为5至30°。在该离子注入工艺中，突出沟槽结构33a用作遮蔽掩模，以便提供不对称的掺杂部分42。特别是，这些不对称的掺杂部分42设置在这样的位置上，即在该位置上，将在后面的工艺步骤中形成位线接触。由于不对称的掺杂部分42，第二源/漏极区122的掺杂物浓度将相对于第一源/漏极区121的掺杂物浓度而增加。
形成的结构在图21中示出。如可以看到，掺杂部分42设置在邻近于每一个沟槽33的左侧上的位置处。在下一工艺中，导电层(特别是具有约为25至35nm厚度的掺杂硅层)被沉积。之后，进行蚀刻工艺，以便凹入掺杂的多晶硅层。此后，氮化硅衬48被沉积。例如，氮化硅衬可以具有约为2nm的厚度。形成的结构在图22中示出。如可以看到，掺杂的多晶硅层47直接地邻接于衬底表面10。此外，掺杂的多晶硅层47连接于导电带材料43。此外，氮化硅层48形成在多晶硅层47的表面上，该氮化硅层48还覆盖二氧化硅层42。
在下一工艺中，沉积了具有厚度为大约20到40nm的未掺杂的非结晶硅层。此后，该非结晶硅层49凹进，以使得其具有适当的厚度。然后，进行成角度的离子注入工艺，以提供位线接触。例如，离子束46和衬底表面的法线64a之间的角度β可以为大约5到30°。这个注入工艺使用了p-掺杂剂，如BF2-离子执行。因此，在这个注入工艺期间，突起的沟槽部分33a也作为遮蔽掩模，使得只有非结晶硅层的预定部分变为掺杂的，而非结晶硅层49的邻近每条沟槽33的左侧的部分保持不掺杂。形成的结构在附图23中示出。如所看到的，现在每个层49的左侧部分为掺杂的硅部分49a，而右侧部分保持未掺杂。
在下一工艺中，进行相对于掺杂的非结晶硅选择性地蚀刻未掺杂的非结晶硅的蚀刻工艺。例如，NH4OH可以作为蚀刻剂。形成的结构在附图24中示出。如所看到的，在邻近每条沟槽33的左侧位置处的部分非结晶硅层49被移除。
此后，进行氧化工艺，以将非结晶的掺杂硅层氧化成二氧化硅层40。形成的结构在附图25A中示出。如所看到的，在邻近每条沟槽33一侧的位置处形成了位线接触开口93。而且，剩余表面被二氧化硅层40覆盖。
图25B示出了形成的结构的平面图。如所看到的，位线接触开口93形成于每条沟槽33的一侧上。在每条沟槽33的另一侧上设置了传导带43，该传导带材由二氧化硅部分44覆盖。
在下一工艺中，相对于二氧化硅选择性地蚀刻氮化硅层。结果，从位线接触开口93处移除氮化硅层。然后，沉积n-掺杂的多晶硅层67。例如，多晶硅层67可以具有20nm的厚度。可选的，多晶硅层67可以沉积为更厚的厚度，之后是CMP步骤。例如，该多晶硅67可以掺杂磷。形成的结构在附图26中示出。如所看到的，现在，整个表面都被掺杂的多晶硅层覆盖。掺杂的多晶硅层67与掺杂的多晶硅层47电接触。尤其是，掺杂的多晶硅层67与掺杂的多晶硅层47在位线接触开口部分93处接触。
在下一工艺中，进行了多种用于处理外围部分的工艺。尤其是，首先，打开该外围部分，之后是多个蚀刻和离子注入工艺。此后，形成二氧化硅层，以覆盖外围部分以及阵列部分。此后，沉积具有厚度为大约70到90nm的未掺杂的多晶硅层。该未掺杂的多晶硅层用作外围部分中堆叠的栅极电极的一部分。阵列部分的横截面图在附图27中示出。如所看到的，在掺杂的多晶硅层67的表面上，形成了二氧化硅层68。该二氧化硅层68用作外围部分中的栅极氧化层。而且，在该二氧化硅层68的表面上，形成了未掺杂的多晶硅层69。此后，施加另外一种抗蚀性材料并形成图案，使得只有阵列部分未被覆盖。然后，进行蚀刻工艺，以相对于二氧化硅选择性地蚀刻硅材料。此后，从外围部分去除该抗蚀性材料。此后，进行相对于硅选择性地蚀刻二氧化硅材料的蚀刻工艺。结果，在阵列部分中得到了附图28中示出的结构。如所看到的，现在，掺杂的多晶硅层67的表面未被覆盖。
在下一工艺中，提供了用于在阵列部分中提供位线和在外围部分中提供栅电极的剩余层。例如，可以沉积TiN层92，之后是氮化硅层91。形成的结构在附图29中示出。如所看到的，在掺杂的多晶硅层67的顶部，现在提供了传导层92和氮化硅层91。
图30示出了取自IV和IV之间的外围部分的横截面图，如在图50中也可看到的。如所看到的，在外围部分中，设置了外围的绝缘沟槽71。在半导体衬底1的表面10上，设置了栅极氧化层76。在外围的栅极氧化层的顶部，设置了包括外围多晶硅层72、TiN层92和氮化硅层91的外围栅极堆叠。此后，进行图案化工艺，以使用适当的掩模使得外围的栅极堆叠和阵列部分98的位线堆叠形成图案。尤其是，在阵列部分中，形成了位线，在外围部分形成了栅电极。该层堆叠被蚀刻，以使得在阵列部分中得到了在附图31A中所示出的结构。如所看到的，现在，单个的位线9a、9b形成于衬底表面10上方。每个有源位线9a与掺杂的多晶硅层47直接接触。
图31B示出了形成的结构的平面图。如所看到的，位线9被图案化，使得它们不必是直线，而也可以是带有角度的线。如果位线体现为带有角度的位线，它们可以沿形成于衬底表面中的沟槽行进，使得该沟槽的开口不被位线覆盖。如所看到的，位线以这种方式定位，即它们与每个位线接触90接触。
因为外围的多晶硅层72具有大于阵列部分的多晶硅层67的厚度，有必要执行蚀刻外围部分中的多晶硅的另一蚀刻工艺。因此，阵列部分被适合的抗蚀性材料覆盖，并且执行蚀刻外围部分中的硅的工艺。在从阵列部分中去除抗蚀性材料之后，等向地沉积具有大约2到5nm厚度的氮化硅层95。在外围部分中形成的结构的横截面图在附图32A中示出。如所看到的，现在，限定了单个的外围栅电极7。而且，沉积该氮化硅层95，以侧面保护该外围栅极电极7的传导层。
所形成结构的阵列部分的横截面图在附图32B中示出。如所看到的，现在，形成了单个的位线9a、9b，氮化硅层95被等向沉积。因此，在阵列部分中，传导层也被该氮化硅层95侧面保护。
在下一工艺中，沉积并且凹进多晶硅层53，使得该多晶硅层53的表面与氮化硅层95的表面在同一高度。凹进可以通过蚀刻或CMP步骤来完成。所形成结构的横截面图在附图33中示出。如从图33中所看到的，现在，相邻位线9之间的空间被多晶硅材料53填充。
然后，沉积第一硬掩模层51(例如可以为具有大约15到25nm厚度的二氧化硅层)，之后是碳硬掩模层52。然后，通过普通的已知方法图案化该碳硬掩模层52。例如，可以使用椭圆形、圆形或线段形开口的掩模来图案化碳硬掩模层52。结果，二氧化硅层51的预定部分未被覆盖。所形成的结构在附图34中示出。如所看到的，现在，在每条沟槽上方的部分被碳硬掩模层部分52覆盖，同时在待形成的沟槽晶体管上方的多晶硅层53的部分未被暴露。
在下一工艺中，首先，相对于硅和氮化硅选择性地蚀刻二氧化硅，该蚀刻停止于暴露部分中的多晶硅层53的顶部。此后，相对于氮化硅选择性地蚀刻多晶硅，该蚀刻停止于氮化硅层95的水平部分的顶部。形成的结构在附图35中示出。如所看到的，现在，从其上待形成栅电极的部分去除该多晶硅层53。
此后，将碳硬掩模层52以及氮化硅盖层91作为蚀刻掩模，进行多个蚀刻工艺。例如，如一般的过程那样，蚀刻氮化硅层95的暴露部分，之后是蚀刻二氧化硅层40的工艺。在蚀刻了氮化硅层48的暴露部分之后，进行选择性的蚀刻工艺，以选择性地将硅材料蚀刻至氮化硅和二氧化硅。例如，可执行该蚀刻工艺，以形成延伸到衬底表面10的下方大约10到200nm深度的栅极凹槽5，例如，10到100nm。此后，去除碳硬掩模层52的剩余部分。形成的结构在附图36中示出。如从图36中所看到的，现在，栅极凹槽5形成在半导体衬底表面10内。该栅极凹槽5延伸到大约为10到100nm的深度并且将第一源/漏极区121与第二源/漏极区122相分离。
在下一工艺中，进行氧化工艺，以在每个栅极凹槽5的侧壁上提供二氧化硅隔离物18。形成的结构在附图37中示出。如所看到的，在该栅极凹槽的下部，其中该栅极凹槽邻近硅材料，形成了二氧化硅隔离物18。
此后，沉积具有大约8到12nm厚度的另外的二氧化硅层54。形成的结构在图38中示出。如所看到的，现在，二氧化硅层54被等向地形成在整个表面上。然后，进行蚀刻栅电极的盘状部分55的蚀刻工艺。尤其是，袋状部55被限定在绝缘沟槽中邻近栅极凹槽的位置处。例如，这可以通过各向异性的蚀刻工艺来完成，该工艺相对于硅和氮化硅选择性地蚀刻二氧化硅。结果，获得了图39中示出的结构。如所看到的，现在，二氧化硅层54的水平部分被去除。而且，在附图示出的平面之前或之后的平面内，在绝缘沟槽内限定出袋状部55。
可以进行各向同性地蚀刻硅材料的工艺，以进一步使有源区变薄。
图39B示出了取自垂直于图39A中所示方向的方向的横截面图。例如，图39B的横截面图取自III和III之间，如从图31B中所看到的。如从图39B中可获知的，绝缘沟槽2给有源区12在其两侧划定界限。袋状部55被限定在绝缘沟槽2的邻近该有源区的部分中，该袋状部55邻近于该栅极凹槽5。因此，有源区12具有脊13的形状，其中衬底材料被袋状部55以及栅极凹槽5围绕。例如，从脊13的上表面测量，该袋状部55可以延伸到大约50到80nm的深度。如同进一步示出的，有源区12的鳍部分13，即在其中有源区具有脊形的有源区的部分被进一步变薄。
可以进行有角度的具有p-掺杂剂的注入工艺，以提供掺杂的部分41。例如，离子束相对于衬底表面10的法线64a的角度可以为大约3到8°。具体地，掺杂部分41是指所谓的抗-穿孔注入，进行该注入以避免孔击穿，其意味着第一和第二源/漏极区的损耗区域互相接触。然后，设置栅极绝缘层191。例如，可以进行氧化工艺，以提供二氧化硅层。所形成结构的横截面图在图40中示出。如所看到的，在多晶硅部分53的顶部，现在，提供了栅极绝缘层191。而且，在栅极凹槽中，该栅极绝缘层设置在栅极凹槽和硅衬底材料之间的界面上。此后，沉积栅极材料。例如，可以沉积任何适合作为栅电极材料的材料。具体实例包括金属或掺杂的多晶硅。然后，该栅极材料凹进，使得栅极电极材料的表面在位线盖层91的最顶部表面的下方。图41A示出了所形成结构的横截面图。如所看到的，现在，栅极凹槽5填入了栅极电极19。通过厚的二氧化硅隔离物54，该栅极电极19与第一和第二源/漏极区121、122隔离。而且，如通过断线显示的，提供了栅电极的盘状部分192。
图41B示出了取自沿III和III垂直于图41A中示出的横截面图的方向的横截面图。如所看到的，现在，限定了栅电极19的盘状部分192，该盘状部分在绝缘沟槽2以及有源区12中部分地延伸。该盘状部分192与形成在栅极凹槽内的栅电极连接。该有源区12通过栅极绝缘层191与栅电极19绝缘。
在形成栅极凹槽和栅电极的工艺期间，外围部分并未被处理。接下来，进行多个工艺，以进一步处理该外围部分。例如，去除多晶硅材料53，沉积二氧化硅层，执行相对于硅选择性地蚀刻二氧化硅的工艺，执行多个注入工艺，以沉积氮化硅内衬57。图42示出了在阵列部分中所形成结构的横截面图。如所看到的，现在，整个表面被氮化硅衬57覆盖。而且，该栅电极19的上部填充了二氧化硅层56。
在下一工艺中，将去除电容器沟槽的牺牲填充物并且由电容器介电质以及第二电容器电极替代。因此，首先，施加并且图案化合适的抗蚀性材料，以使得外围部分整个由抗蚀性材料覆盖，留下未被覆盖的阵列部分。此后，进行蚀刻氮化硅的干法蚀刻工艺，以从阵列部分去除氮化硅衬57。此后，从外围部分去除抗蚀性材料。结果，整个外围部分由氮化硅衬57覆盖。然后，进行用于相对于氮化硅选择性蚀刻硅材料的蚀刻工艺，以去除多晶硅填充物53的剩余部分。形成的结构在图43中示出。如所看到的，牺牲填充物61只是被氮化硅衬95覆盖，并且多晶硅填充物53被去除。
在下一工艺中，每条位线的侧壁将由附加的二氧化硅隔离物58保护。为了达到这个目的，首先，等向地沉积二氧化硅层，之后是各向异性的蚀刻步骤。从而，二氧化硅层的水平部分将被蚀刻。结果，具有大约4到7nm厚度的隔离物58保持在位线的侧壁部分上。在该各向异性的蚀刻工艺期间，氮化硅层95的水平部分同样被蚀刻。形成的结构在图44中示出。如所看到的，现在，牺牲填充物61的表面未被覆盖。
此后，将从沟槽33去除牺牲填充物61。例如，这可以通过干法或湿法的各向同性蚀刻步骤完成。结果，如图45中所显示的，沟槽的侧壁不再由牺牲材料覆盖，并且第一电容器电极31的表面未被覆盖。图45的右侧部分示出了牺牲填充物61从中去除的沟槽33。
在下一工艺中，沉积形成电容器介电质38的介电质材料。例如，可沉积具有至少为8的相对介电常数的所谓高-K介电质，所述介电常数例如超过20和超过30。例如，具有4到12nm厚度的任何上述提及的介电质材料都可以被沉积。而且，沉积抗蚀性材料59。形成的结构在图46中示出。
此后，从沟槽的上部去除抗蚀性材料59。例如，这可以通过第一各向同性的蚀刻工艺，之后是各向异性的蚀刻工艺来完成。例如，这些蚀刻步骤应以这种方式进行，即沟槽的环部分不再由抗蚀性材料59覆盖，反之，设在环部分的下方的较低的沟槽部分由抗蚀性材料59覆盖。图47示出了在这个凹进蚀刻步骤后的沟槽的横截面图。如从图47中可看到的，设置电容器介电质38，以覆盖第一电容器电极、环以及结构的表面。该抗蚀性材料59以这种方式凹进，即使得环部分未被覆盖，而设在环的下方的沟槽的部分仍然由抗蚀性材料覆盖。抗蚀性凹进的位置由参考标号73表示。
此后，介电质材料将从沟槽的上部剥去。具体地，介电质材料从未由抗蚀性材料59覆盖的那些部分去除。例如，这可以通过湿法蚀刻来完成。可选的，在这个工艺中，氧化硅层44的剩余部分同样被去除，这个部分邻近于传导带材料43的侧表面。然后，例如通过湿法蚀刻，抗蚀性材料59也被去除。结果，在设于环32的下方的沟槽的下部中，第一电容器电极沉积在沟槽的侧壁上，介电质层38被沉积在该第一电容器电极31之上。
此后，将沉积第二电容器电极的材料。例如，将沉积具有大约35到50nm厚度的氮化钛。然后，例如通过各向同性的蚀刻工艺，凹进该氮化钛材料。具体地，第二电容器电极的材料凹进到一个高度，使得隔离环的上表面设在比第二电容器电极的表面更高的高度。形成的结构在图48中示出。如所看到的，该第二电容器电极37延伸到一高度，该高度低于设在左侧的隔离环32的上表面的高度。在沟槽的右侧上，传导带材料沉积在衬底表面10之上。该传导带材料43与第二电容器电极37电连接。可选的，薄的、传导二氧化硅层设在传导带材料43与第二电容器电极37之间。在该传导带材料之上，沉积有另一个二氧化硅部分44。第二电容器电极延伸到衬底表面10之上的高度。
在下一工艺中，将提供另一绝缘材料。例如，可以沉积旋涂玻璃75，之后是CMP步骤。形成的结构在图49A中示出。如所看到的，第二电容器电极37通过旋涂玻璃75与上方的部分绝缘。而且，栅电极19的表面被暴露。
图49B示出了所形成结构的平面图。如所看到的，位线9延伸得邻近单个的栅电极19。而且，该位线9并不会在沟槽式电容器3之上延伸。因此，位线例如可以具有弯曲线的形状，使得它们可以接触相应的第二源/漏极部分，而且同时不会在沟槽式电容器3之上延伸。
此后，可以通过提供相应的字线来完成存储单元阵列。具体地，沉积用于构成字线层堆叠的材料。此后，层堆叠被图案化，以形成单独的字线。例如，字线的材料可以包括钨和其它常用的材料。以实例的方式，可以使用化学蒸汽沉积法(CVD)或物理蒸汽沉积法(PVD)来沉积这些材料。所形成的结构在图1A和1C中分别示出。图50示出了所形成结构的示意图。
图50示出了包含本发明存储单元的存储装置的布置。在所描述的存储装置的中心部分，设有包括存储单元100的存储单元阵列106。该存储单元100以棋盘图案排列，使得各个存储单元相对于彼此呈对角线地排列。每个存储单元包括具有第一电容器电极31、电容器介电质38和第二电容器电极37的存储电容器，以及存取晶体管16。晶体管16的第一源/漏极区121与第二电容器电极37连接，并且晶体管的第二源/漏极区122与相应的位线9连接。字线8与晶体管16的栅电极19连接。
在操作中，例如，通过激励字线8选择一个存储单元10。该字线8与相应的一个晶体管16的栅电极19耦合。位线9与一个晶体管16的第二源/漏极区122耦合。然后，开启晶体管16，将电容器3中存储的电荷耦合到关联的位线9。读出放大器104读出从电容器3耦合到位线9的电荷。该读出放大器104将所获得的信号与从相邻位线9获得的参考信号比较，读出来自连接到未激活的相邻字线8的存储单元100的信号。
读出放大器6形成了核心电路的一部分，在其中也排列有字线驱动器103。外围部分101进一步包括配置在核心电路102外侧的支撑区域105。多个晶体管形成在外围部分101中。如上所述，例如，外围部分101的栅电极可以从也形成阵列部分100的位线9的相同层堆叠图案化。
如所清楚理解的，存储装置的布置的特定描述并没有任何限制，本发明可以体现为任何其它的结构。
尽管在本文中已经示出并描述了特定的实施例，但本领域的技术人员应该理解，在不背离本发明的精神和范围的情况下，可用各种改变和/或等同实施替换特定实施例。本申请目的在于覆盖本文所讨论的特定实施例的任何修改或变化。因此，本发明仅由权利要求和其等同物定义。

Claims (41)

1.一种包括存储单元阵列的集成电路，包括：
多个存储单元，每个所述存储单元包括存储电容器和存取晶体管；
多条定向于第一方向的位线；
多条定向于第二方向的字线，所述第二方向垂直于所述第一方向；
具有表面的半导体衬底，多个有源区形成在所述半导体衬底中，每个有源区在所述第二方向上延伸；
所述存取晶体管将所述存储电容器中的相对应存储电容器电耦接于相应的所述位线，其中：
每个所述存取晶体管的栅电极连接于相应的字线，
所述存储电容器的电容器介电质具有大于8的相对介电常数，
所述字线设置在所述位线的上方。
2.根据权利要求1所述的集成电路，其中，每个栅电极设置在凹槽中，所述凹槽延伸于所述半导体衬底中。
3.根据权利要求1所述的集成电路，其中，每个所述栅电极包括盘形部分，以使所述栅电极包围所述晶体管沟道的三侧。
4.根据权利要求1所述的集成电路，其中，每个存储电容器是沟槽式电容器，所述沟槽式电容器包括第一电容器电极、第二电容器电极、以及设在所述第一和第二电容器电极之间的介电层，其中，所述第一和第二电容器电极以及介电层设置于延伸进入所述半导体衬底的沟槽中。
5.根据权利要求1所述的集成电路，其中，所述栅电极通过栅极接触部连接于相应的字线。
6.根据权利要求1所述的集成电路，其中，每个所述存取晶体管包括：
第一和第二源/漏极区以及形成在所述第一和第二源/漏极区之间的沟道，所述栅电极控制所述沟道的导电性；
绝缘隔离物，使所述栅电极电绝缘于所述第一和第二源/漏极区，所述隔离物相对于所述衬底表面垂直地延伸。
7.根据权利要求1所述的集成电路，其中，连接所述第一和第二源/漏极区的所述沟道包括相对于所述衬底表面的垂直部分和水平部分，所述水平部分邻接于所述栅电极的底侧。
8.根据权利要求1所述的集成电路，其中，所述字线由金属制成。
9.一种包括存储单元阵列的集成电路，包括：
多个存储单元，每个存储单元包括存储电容器和存取晶体管；
多条定向于第一方向的位线；
多条定向于第二方向的字线，所述第二方向垂直于所述第一方向；
具有表面的半导体衬底，多个有源区形成在所述半导体衬底中，每个所述有源区在所述第二方向上延伸；
所述存取晶体管将所述存储电容器的相对应存储电容器电耦接于相应的位线，每个晶体管包括：
第一源/漏极区，连接于所述存储电容器的电极，
第二源/漏极区，邻近于所述衬底表面，
沟道，将所述第一和第二源/漏极区连接，沟道区设置在所述有源区中，以及
栅电极，沿着所述沟道区设置，所述栅电极控制在所述第一和第二源/漏极区之间的电流流动，所述栅电极连接于所述多条字线中的一条字线，
其中每个所述栅电极包括底侧，每条字线包括底侧，所述栅电极的底侧设置在所述字线的底侧的下方，并且所述字线设置在所述位线的上方，其中，每个存储电容器包括第一和第二电容器电极，以及设置在所述第一和第二电容器电极之间的介电层，电容器介电质具有大于8的相对介电常数。
10.一种包括存储单元阵列的集成电路，包括：
多个存储单元，每个存储单元包括存储电容器和存取晶体管；
多条定向于第一方向的位线；
多条定向于第二方向的字线，所述第二方向垂直于所述第一方向；
具有表面的半导体衬底，多个有源区形成在所述半导体衬底中，每个有源区在所述第二方向上延伸；
所述存取晶体管将所述存储电容器中的相对应存储电容器电耦接于相应的位线，其中所述电容器的电极通过设置在所述半导体衬底上方的导电结构连接于所述存取晶体管，其中每个所述存取晶体管的栅电极连接于相应的字线，并且其中所述字线设置在所述位线的上方。
11.根据权利要求10所述的集成电路，其中，每个栅电极设置在凹槽中，所述凹槽延伸于所述半导体衬底中。
12.根据权利要求10所述的集成电路，其中，每个存储电容器是沟槽式电容器，所述沟槽式电容器包括第一电容器电极、第二电容器电极、以及设置在所述第一和第二电容器电极之间的介电层，所述第一和第二电容器电极以及介电层设置于延伸进入所述半导体衬底的沟槽中。
13.根据权利要求10所述的集成电路，其中，所述栅电极通过栅极接触部连接于相应的字线。
14.根据权利要求10所述的集成电路，其中，每个所述存取晶体管包括：
第一和第二源/漏极区以及形成在所述第一和第二源/漏极区之间的沟道，所述栅电极控制所述沟道的导电性；以及
绝缘隔离物，使所述栅电极电绝缘于所述第一和第二源/漏极区，所述绝缘隔离物相对于所述衬底表面垂直地延伸。
15.根据权利要求10所述的集成电路，其中，每个所述存取晶体管包括第一和第二源/漏极区，连接所述第一和第二源/漏极区的所述沟道包括相对于所述衬底表面的垂直部分和水平部分，所述水平部分邻近于所述栅电极的底侧。
16.根据权利要求10所述的集成电路，其中，所述字线由金属制成。
17.根据权利要求10所述的集成电路，其中，每个所述栅电极包括盘形部分，以使所述栅电极包围所述晶体管沟道的三侧。
18.根据权利要求10所述的集成电路，其中，每个栅电极设置在凹槽中，所述凹槽延伸于所述半导体衬底中。
19.一种包括存储单元阵列的集成电路，包括：
多个存储单元，每个存储单元包括存储电容器和存取晶体管；
多条定向于第一方向的位线；
多条定向于第二方向的字线，所述第二方向垂直于所述第一方向；
具有表面的半导体衬底，多个有源区形成在所述半导体衬底中，每个所述有源区在所述第二方向上延伸；
所述存取晶体管将存储电容器中的相对应存储电容器电耦接于相应的位线，其中：
每个所述晶体管的栅电极设置在延伸于所述半导体衬底中的凹槽中，
所述栅电极包括盘形部分，以使所述栅电极包围所述晶体管沟道的三侧，
每个所述存取晶体管的栅电极连接于相应的字线，并且其中所述字线设置在所述位线的上方。
20.根据权利要求19所述的集成电路，其中，每个存储电容器是沟槽式电容器，所述沟槽式电容器包括第一电容器电极、第二电容器电极、以及设置在所述第一和第二电容器电极之间的介电层，所述第一和第二电容器电极以及所述介电层设置于延伸进入所述半导体衬底中的沟槽中。
21.根据权利要求19所述的集成电路，其中，所述栅电极通过栅极接触部连接于相应的字线。
22.根据权利要求19所述的集成电路，其中，每个所述存取晶体管包括：
第一和第二源/漏极区以及形成在所述第一和第二源/漏极区之间的沟道，所述栅电极控制所述沟道的导电性；以及
绝缘隔离物，使所述栅电极电绝缘于所述第一和第二源/漏极区，所述绝缘隔离物相对于所述衬底表面垂直地延伸。
23.根据权利要求19所述的集成电路，其中，连接所述第一和第二源/漏极区的所述沟道包括相对于所述衬底表面的垂直部分和水平部分，所述水平部分邻近于所述栅电极的底侧。
24.根据权利要求19所述的集成电路，其中，所述字线由金属制成。
25.一种形成集成电路的方法，所述集成电路包括存储单元阵列，所述方法包括：
提供具有表面的半导体衬底；
提供存储电容器；
在所述半导体衬底中限定有源区；
在相应的所述有源区中提供存取晶体管；
提供多条沿第一方向延伸的位线；
提供多条沿第二方向延伸的字线，每条字线连接于多个栅电极，
其中所述有源区在所述第二方向上延伸，
其中提供所述位线发生在提供字线之前；以及
其中提供所述存储电容器的电容器介电质发生在提供所述位线之后。
26.根据权利要求25所述的方法，其中，提供所述存储电容器包括：
形成延伸于所述半导体衬底中的沟槽，所述沟槽具有侧壁，
提供邻近于所述侧壁的第一电容器电极，给所述沟槽填充牺牲材料，所述牺牲材料在提供所述位线后被去除。
27.根据权利要求26所述的方法，包括：
在给所述沟槽填充所述牺牲材料之后，部分所述牺牲材料从所述衬底表面中突出，从而形成突出部分；
提供存取晶体管，所述存取晶体管包括第一和第二源/漏极区、将所述第一和第二源/漏极区连接的沟道、以及沿着所述沟道设置的所述栅电极；
进行附加的离子注入以便将离子注入到所述第二源/漏极区，所述附加的离子注入为用突出部分作为遮蔽掩模的成角度的离子注入。
28.根据权利要求25所述的方法，其中，电容器介电质是具有大于8的相对介电常数的介电质。
29.根据权利要求25所述的方法，进一步包括：
提供第一和第二源/漏极区；
提供绝缘隔离物，所述绝缘隔离物使所述栅电极电绝缘于所述第一和第二源/漏极区，所述绝缘隔离物相对于所述衬底表面垂直地延伸。
30.根据权利要求25所述的方法，其中，提供所述栅电极发生在提供所述位线之后。
31.一种形成集成电路的方法，所述集成电路包括存储单元阵列，所述方法包括：
提供具有表面的半导体衬底；
通过在所述半导体衬底中形成具有侧壁的沟槽、用适合的材料填充所述沟槽以使部分所述材料从所述衬底表面中突出而形成突出部分来提供存储电容器；
在所述半导体衬底中限定出有源区；
通过提供第一和第二源/漏极区、将所述第一和第二源/漏极区连接的沟道、以及沿着所述沟道设置的栅电极，而在相应的有源区中提供存取晶体管；
提供沿第一方向延伸的多条位线，每条所述位线与相应的第二源/漏极区相接触；以及
提供沿第二方向延伸的多条字线，每条字线连接于多个栅电极，其中
所述有源区在第二方向上延伸，
提供位线发生在提供字线之前；以及
进行附加的离子注入，以便将离子注入到所述第二源/漏极区，所述附加的离子注入为用突出部分作为遮蔽掩模的成角度的离子注入。
32.根据权利要求31所述的方法，其中，电容器介电质是具有大于8的相对介电常数的介电质。
33.根据权利要求31所述的方法，进一步包括
提供绝缘隔离物，所述绝缘隔离物使所述栅电极电绝缘于所述第一和第二源/漏极区，所述绝缘隔离物相对于所述衬底表面垂直地延伸。
34.根据权利要求31所述的方法，其中，提供所述栅电极发生在提供所述位线之后。
35.一种形成集成电路的方法，所述集成电路包括存储单元阵列，所述方法包括：
提供具有表面的半导体衬底；
提供存储电容器；
在所述半导体衬底中限定有源区；
通过分别提供沿着所述电容器的沟道设置的相应的栅电极在相应的所述有源区中提供存取晶体管；
提供沿第一方向延伸的多条位线；以及
提供沿第二方向延伸的多条字线，每条字线连接于多个栅电极，
其中所述有源区在所述第二方向上延伸，
其中提供所述位线发生在提供字线之前；以及
其中提供所述栅电极发生在提供所述位线之后。
36.根据权利要求35所述的方法，其中，提供所述栅电极包括限定延伸于所述半导体衬底中的凹槽。
37.根据权利要求35所述的方法，其中，电容器介电质是具有大于8的相对介电常数的介电质。
38.根据权利要求35所述的方法，进一步包括
提供第一和第二源/漏极区；
提供绝缘隔离物，所述绝缘隔离物使所述栅电极电绝缘于所述第一和第二源/漏极区，所述绝缘隔离物相对于所述衬底表面垂直地延伸。
39.一种包括存储单元阵列的集成电路，包括：
多个存储单元，每个存储单元包括用于存储电荷的装置和存取晶体管；
多条定向于第一方向的位线；
多条定向于第二方向的字线，所述第二方向垂直于所述第一方向；
所述存取晶体管将用于存储电荷的装置中相对应的存储电荷的装置电耦接于相应的位线，其中：
每个所述存取晶体管包括用于控制电流流动的装置，所述装置连接于相应的字线，
所述用于存储电荷的装置的电容器介电质具有大于8的相应介电常数，并且
所述字线设置在所述位线的上方。
40.根据权利要求1所述的集成电路，其中，存取晶体管部分地形成在所述有源区中。
41.根据权利要求1所述的集成电路，其中，所述有源区定向于不同于位线方向的方向上。
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