CN101174633A - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

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CN101174633A
CN101174633A CNA2007101941407A CN200710194140A CN101174633A CN 101174633 A CN101174633 A CN 101174633A CN A2007101941407 A CNA2007101941407 A CN A2007101941407A CN 200710194140 A CN200710194140 A CN 200710194140A CN 101174633 A CN101174633 A CN 101174633A
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西田彰男
吉田安子
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    • H—ELECTRICITY
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    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Abstract

本发明提供一种具有多个存储单元的半导体集成电路器件，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；在所述第一导电层上方形成的下电极；在所述下电极上方形成的电容绝缘薄膜；在所述电容绝缘薄膜上方形成的上电极；以及与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。

Description

半导体集成电路器件及其制造方法
本申请是申请日为2001年12月26日、申请号为01814905.7、发明名称为“半导体集成电路器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及半导体集成电路器件以及制造半导体集成电路器件的技术，并且特别涉及应用于具有SRAM(静态随机存取存储器)的半导体集成电路器件的技术。
背景技术
SRAM已经被用作为个人计算机和工作站的高速缓冲存储器。
SRAM包括一个用于存储1比特信息的触发器电路和两个信息传输MISFET(金属绝缘半导体场效应晶体管)。例如，触发器电路包括一对驱动MISFET和一对负载MISFET。
在此类存储器的每个存储单元中，其问题是由α射线引起的软错误。由α射线引起的软错误是指以下现象：外部宇宙辐射中的α射线，或LSI之封装材料中的放射性原子发射的α射线，进入存储单元，从而损坏存储单元中存储的信息或造成信息讹误。
为了对付此类α射线，人们提出以下方法，即，增加存储单元中信息存储单元(相当于触发器电路的输入/输出部分)的电容，以增加信息存储单元的电容量。
例如，未经审查的专利公开No.Hei 11(1999)-17027说明了利用与FET Qp′和Qnd′之漏极区域相连的多晶硅10，以及与FET Qp和Qnd之漏极区域相连的多晶硅11，形成电容器或电容，以改进软错误之电阻的技术。
另外，未经审查的专利公开No.Hei 10(1998)-163440，公开了一种为增加各存储单元之存储节点的容量而利用局部布线L1和L2以及二者之间的绝缘薄膜构造电容器C，以防止减少基于α射线的软错误的电阻的技术，其中在局部布线L1和L2，交叉连接用于存储信息的触发器电路的输入/输出端。
然而，由于各存储单元之高度集成性而造成的存储单元之尺寸的缩小，使得能够形成电容的区域也随之减少。因此，增加存储单元之容量是有限度的。
另一方面，电容的目标值可以随特定目的之产品而增加。图48表示供电电压(Vcc)为1.2V的产品和供电电压(Vcc)为1.5V的产品的α射线的入射能(MeV)，与噪声电荷(C)量之间的关系。正如图48所示，当将α射线应用于信息存储单元时，信息存储单元中存储电荷(噪声)。在1.2V产品的情况中，电荷的最大值导致6.2fC。由于该产品的临界电荷量为4.3fF，因此每个节点均需要增加能够存储1.9(＝6.2-4.3)fC之电荷量的电容器或电容。在1.5V产品的情况中，由于电荷的最大值为6.1fF，而临界电荷量为3.4fC，所以每个节点必须增加能够存储2.7(＝6.1-3.4)fC之电荷量的电容器或电容。附带地，临界电荷量表示使信息存储单元中存储的信息(1或0)反相的电荷量。
尽管由于各存储单元之尺寸减少而使得形成电容的区域越来越小，但需要的电容正变得越来越大。
本发明的目的在于提供一种半导体集成电路器件，即，一种能够确保SRAM之各存储单元之信息存储单元的电容，以减少由α射线引起的软错误的技术。
本发明的另一目的在于提供一种半导体集成电路器件，即，能够减少SRAM之各存储单元中生成的软错误的半导体集成电路器件。
通过参照附图阅读本发明的详细说明，本发明的上述目的和全新功能将更加显而易见。
发明内容
以下简单叙述本申请公开的本发明之典型发明的概要。
(1)本发明的半导体集成电路器件具有多个存储单元，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；在所述第一导电层上方形成的下电极；在所述下电极上方形成的电容绝缘薄膜；在所述电容绝缘薄膜上方形成的上电极；以及与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。
(2)本发明的半导体集成电路器件具有多个存储单元，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；在所述负载MISFET的源极上方形成的第二导电层；在所述第一导电层上方形成的下电极；在所述下电极上方形成的电容绝缘薄膜，该薄膜在所述第二导电层上方具有一个开口；在所述电容绝缘薄膜和所述开口上方形成的上电极；以及在所述上电极上方形成的、与所述第二导电层电连接的第三导电层。
(3)本发明的半导体集成电路器件具有多个存储单元，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，所述半导体集成电路器件包括：在所述一对n沟道型MISFET上方形成的夹层绝缘薄膜；交叉连接所述一对n沟道型MISFET的所述栅极和漏极的一对导电层，所述各个导电层在从所述栅极延伸到所述漏极的连接孔内形成；分别在所述一对导电层上方形成的一对下电极；在所述一对下电极上方形成，并且在所述一对下电极上方具有开口的电容绝缘薄膜；以及在所述电容绝缘薄膜和所述开口上方形成的上电极。
(4)本发明的半导体集成电路器件具有多个存储单元，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极彼此分别交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极的第一导电层，所述第一导电层在从所述栅极延伸到所述漏极的连接孔内形成，并具有在其表面形成的凹面部分；在包括所述凹面部分内部在内的所述第一导电层上方形成的电容绝缘薄膜；在所述电容绝缘薄膜上方形成的上电极；以及与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。
(5)本发明的半导体集成电路器件具有多个存储单元，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极彼此分别交叉连接，所述半导体集成电路器件包括：在所述驱动MISFET上方形成的夹层绝缘薄膜；连接所述栅极和漏极的第一导电层，所述第一导电层在从所述栅极延伸到所述漏极的连接孔内形成，并具有在其表面形成的凹面部分；在包括所述凹面部分内部在内的所述第一导电层上方形成的电容绝缘薄膜，该薄膜在第二导电层上方具有一个开口；在所述电容绝缘薄膜和所述开口上方形成的上电极；以及在所述上电极上方形成的、与所述第二导电层电连接的第三导电层。
(6)本发明的半导体集成电路器件具有多个存储单元，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，所述半导体集成电路器件包括：在所述一对n沟道型MISFET上方形成的夹层绝缘薄膜；交叉连接所述一对n沟道型MISFET的栅极和漏极的一对导电层，所述各个导电层在从所述栅极延伸到所述漏极的连接孔内形成，并具有在其表面形成的凹面部分；在包括所述凹面部分内部在内的所述导电层上方形成的电容绝缘薄膜，所述电容绝缘薄膜在一对下电极上方具有开口；以及在所述电容绝缘薄膜和所述开口上方形成的上电极。
(7)一种根据本发明的半导体集成电路器件的制造方法，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，该方法包括以下步骤：在所述一对n沟道型MISFET上方形成夹层绝缘薄膜；形成从所述一对n沟道型MISFET的一个MISFET的栅极上方延伸到其另一个MISFET的漏极的第一连接孔，和从其另一个MISFET的栅极上方延伸到其一个MISFET的漏极的第二连接孔；在包括所述第一和第二连接孔内部在内的所述夹层绝缘薄膜上方淀积导电薄膜；对所述导电薄膜进行抛光直至露出所述夹层绝缘薄膜的表面，以便形成嵌在所述第一和第二连接孔内的第一和第二导电层；分别在所述第一和第二导电层上方形成第一和第二下电极；在所述第一和第二下电极上方形成电容绝缘薄膜；选择性去除所述第一下电极上方的所述电容绝缘薄膜，以形成一个开口；以及在包括所述开口内部在内的所述电容绝缘薄膜上方形成上电极。
(8)一种根据本发明的半导体集成电路器件的制造方法，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，该方法包括以下步骤：在所述一对n沟道型MISFET上方形成夹层绝缘薄膜；形成从所述一对n沟道型MISFET的一个MISFET的栅极上方延伸到其另一个MISFET的漏极的第一连接孔，和从所述另一个MISFET的栅极上方延伸到所述一个MISFET的漏极的第二连接孔；在包括所述第一和第二连接孔内部在内的所述夹层绝缘薄膜上方淀积导电薄膜，所述导电薄膜的厚度小于所述每个连接孔的半径；对所述导电薄膜进行抛光直至露出所述夹层绝缘薄膜的表面，以便形成嵌在所述第一和第二连接孔内的第一和第二导电层，分别在其上部形成凹面部分；对所述导电薄膜进行抛光直至露出所述夹层绝缘薄膜的表面，以便形成嵌在所述第一和第二连接孔内的第一和第二导电层；在所述第一和第二导电层上方形成电容绝缘薄膜；选择性去除所述第一导电层上方的所述电容绝缘薄膜，以便形成开口；以及在包括所述开口内部在内的所述电容绝缘薄膜上方形成上电极。
附图说明
图1是一个等效电路图，说明用于表示本发明之第一实施方式的SRAM的存储单元；
图2是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图3是衬底的部分平面图，说明本发明之第一实施方式的SRAM的制造方法；
图4是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图5是衬底的部分平面图，说明本发明之第一实施方式的SRAM的制造方法；
图6是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图7是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图8是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图9是衬底的部分平面图，说明本发明之第一实施方式的SRAM的制造方法；
图10是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图11是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图12是衬底的部分平面图，说明本发明之第一实施方式的SRAM的制造方法；
图13是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图14是衬底的部分平面图，说明本发明之第一实施方式的SRAM的制造方法；
图15是衬底的部分截面图，说明本发明之第一实施方式的SRAM的制造方法；
图16是衬底的部分平面图，说明本发明之第一实施方式的SRAM的制造方法；
图17是衬底的部分平面图，说明本发明之第一实施方式的SRAM的制造方法；
图18用于说明本发明的效果。
图19是衬底的部分截面图，说明本发明之第二实施方式的SRAM的制造方法；
图20是衬底的部分平面图，说明本发明之第二实施方式的SRAM的制造方法；
图21是衬底的部分截面图，说明本发明之第二实施方式的SRAM的制造方法；
图22是衬底的部分平面图，说明本发明之第二实施方式的SRAM的制造方法；
图23是衬底的部分截面图，说明本发明之第三实施方式的SRAM的制造方法；
图24是衬底的部分截面图，说明本发明之第三实施方式的SRAM的制造方法；
图25是衬底的部分截面图，说明本发明之第四实施方式的SRAM的制造方法；
图26是衬底的部分截面图，说明本发明之第四实施方式的SRAM的制造方法；
图27是衬底的部分截面图，说明本发明之第五实施方式的SRAM的制造方法；
图28是衬底的部分截面图，说明本发明之第五实施方式的SRAM的制造方法；
图29是衬底的部分平面图，说明本发明之第五实施方式的SRAM的制造方法；
图30是衬底的部分截面图，说明本发明之第五实施方式的SRAM的制造方法；
图31是衬底的部分平面图，说明本发明之第五实施方式的SRAM的制造方法；
图32是衬底的部分截面图，说明本发明之第五实施方式的SRAM的制造方法；
图33表示用于说明本发明之第六实施方式的SRAM之存储单元的布局；
图34描述用于说明本发明之第六实施方式的SRAM之存储单元阵列的布局；
图35是衬底的部分平面图，说明本发明之第六实施方式的SRAM的制造方法；
图36是衬底的部分截面图，说明本发明之第七实施方式的SRAM的制造方法；
图37是衬底的部分截面图，说明本发明之第七实施方式的SRAM的制造方法；
图38是衬底的部分平面图，说明本发明之第七实施方式的SRAM的制造方法；
图39是衬底的部分截面图，说明本发明之第七实施方式的SRAM的制造方法；
图40是衬底的部分平面图，说明本发明之第七实施方式的SRAM的制造方法；
图41是衬底的部分截面图，说明本发明之第七实施方式的SRAM的制造方法；
图42是衬底的部分平面图，说明本发明之第七实施方式的SRAM的制造方法；
图43是衬底的部分截面图，说明本发明之第七实施方式的SRAM的制造方法；
图44是衬底的部分平面图，说明本发明之第七实施方式的SRAM的制造方法；
图45是衬底的部分截面图，说明本发明之第七实施方式的SRAM的制造方法；
图46是衬底的部分平面图，说明本发明之第七实施方式的SRAM的制造方法；
图47描述了本发明的效果；以及
图48描述了本发明所要解决的问题。
具体实施方式
以下参照附图，详细说明本发明的最佳实施方式。附带地，利用相同参考号数表示用于说明各种实施方式的所有附图中具有相同功能的构件，并且省略其重复说明。
(第一实施方式)
图1是一个等效电路图，说明用于表示第一实施方式的SRAM的存储单元。正如图1所示，将存储单元MC放置在一对互补数据线(数据线DL和数据线/(总线)DL)与字线WL的相交位置，存储单元MC包括一对驱动MISFET Qd1和Qd2，一对负载MISFET Qp1和Qp2，以及一对传输MISFET Qt1和Qt2。驱动MISFET Qd1和Qd2与传输MISFETQt1和Qt2分别包括n沟道型MISFET，而负载MISFET Qp1和Qp2分别包括p沟道型MISFET。
在构成存储单元MC的6个MISFET中，驱动MISFET Qd1与负载MISFET Qp1构成CMOS反相器INV1，驱动MISFET Qd2与负载MISFET Qp2构成CMOS反相器INV2。彼此连接以上各对CMOS反相器INV1和INV2的双向输入/输出端(存储节点A和B)，从而交叉组成作为信息存储单元的触发器电路，以便存储1比特信息。将触发器电路的一个输入/输出端(存储节点A)，连接到传输MISFET Qt1的一个源极和漏极区域，而将其另一个输入/输出端(存储节点B)，连接到传输MISFETQt2的一个源极和漏极区域。
另外，将传输MISFET Qt1的其他源极和漏极区域连接到数据线DL，而将传输MISFET Qt2的其他源极和漏极区域连接到数据线/DL。将触发器电路的一端(负载MISFET Qp1和Qp2的源区域)连接到供电电压(Vcc)，而将其他端(驱动MISFET Qd1和Qd2的源区域)连接到参考电压(Vss)。
以下说明上述电路的操作。当一个CMOS反相器INV1的存储节点A为高电平(H)时，驱动MISFET Qd2接通，从而将另一个CMOS反相器INV2的存储节点B变为低电平(L)。于是驱动MISFET Qd1断开，从而存储节点A保持高电平(H)。即，利用门闩电路保持双向存储节点A和B的状态，其中彼此交叉连接COMS反相器对INV1和INV2，从而在施加供电电压时存储信息。
将字线WL连接到传输MISFET Qt1和Qt2的相应栅极，字线WL控制是否接通传输MISFET Qt1和Qt2。即，当字线WL为高电平(H)时，传输MISFET Qt1和Qt2接通，从而触发器电路与互补数据线(DL和/DL)彼此以电气方式连接。因此，存储节点A和B的电平状态(H或L)出现在数据线DL和/DL上，其中依次读取以上电平作为存储单元MC的信息。
为了将信息写入存储单元MC中，将字线WL变为H电平，并且分别将传输MISFET Qt1和Qt2变为接通状态，从而将有关数据线DL和/DL的信息传输到存储节点A和B中。
以下利用图2-17说明根据本实施方式之SRAM的制造方法。
正如图2和图3所示，首先在半导体衬底1中形成器件绝缘体2。图3是半导体衬底的平面图，表示与大约一个存储单元相对应的区域，图2是图3的截面图，对应于图3所示线段A-A的截面。按以下方式形成器件绝缘体2。蚀刻由电阻率为1Ωcm至10Ωcm之p型单晶硅组成的半导体衬底1，以形成深度约为250nm的器件绝缘沟槽。
此后，以大约1000℃的温度对半导体衬底1进行热氧化处理，以便在沟槽的内壁上形成厚度约为10nm的二氧化硅膜(未示出)。形成二氧化硅膜的目的是恢复沟槽内壁上出现的干蚀刻损伤，同时减轻在下一个工序中在沟槽内部嵌入的二氧化硅膜5与半导体衬底1之间的边界面中产生的应力。
接着，利用CVD(化学气相淀积)方法，在包含沟槽内部的半导体衬底1上淀积厚度约为450nm至500nm的二氧化硅膜5。利用CMP(化学机械抛光)方法，抛光或研磨位于沟槽上面的二氧化硅膜5，以弄平其表面。
接着，在半导体衬底1中离子注入p型杂质(硼)和n型杂质(如磷)，此后，以大约1000℃的温度，利用热处理进行扩散，以便在半导体衬底1中形成p型阱3和n型阱4。正如图3所示，在半导体衬底1中形成与两个p型阱3和两个n型阱4的主表面相对应的作用区An1，An2，Ap1和Ap2。内部嵌有二氧化硅膜5的器件绝缘体2围绕作用区。
正如下面详细说明的那样，在作用区Ap1(p型阱3)上形成构成存储单元MC的6个MISFET(Qt1，Qt2，Qd1，Qd2，Qp1和Qp2)的n沟道型MISFET(Qt1和Qd1)，在作用区Ap2(p型阱3)上形成n沟道型MISFET(Qt2和Qd2)。另外，在作用区An1(n型阱4)上形成一个p沟道型MISFET(Qp2)，在作用区An2(n型阱4)上形成一个p沟道型MISFET(Qp1)。
接着，在半导体衬底1的主表面上，形成n沟道型MISFET(Qt1，Qd1，Qt2和Qd2)与p沟道型MISFET(Qp1和Qp2)。
首先使用氢氟酸清洗液，湿洗半导体衬底1的表面(p型阱3和n型阱4)。此后，正如图4所示，在约800℃的热氧化作用下，在p型阱3和n型阱4的对应表面上形成厚度约为6nm的清洁栅极氧化膜8。
接着，在栅极氧化膜8上形成栅极G。图5是半导体衬底的平面图，表示与一个存储单元相当的区域，图4对应于图5所示线段部分A-A的截面。按以下方式形成栅极G。首先利用CVD方法，在栅极氧化膜8上淀积厚度约为100nm的低电阻多晶硅薄膜9。
接着，利用光刻胶膜(未示出)作为掩模，干蚀刻多晶硅薄膜9，从而形成包括多晶硅薄膜9的栅极G。正如图5所示，在其对应作用区Ap1上，形成传输MISFET Qt1的栅极G和驱动MISFET Qd1的栅极G，而在其对应作用区Ap2上，形成传输MISFET Qt2的栅极G和驱动MISFET Qd2的栅极G。此外，在其对应作用区An1上，形成负载MISFETQp2的栅极G，并且在其对应作用区An2上，形成负载MISFET Qp1的栅极G。沿与附图中之线段A-A正交的方向，分别形成以上栅极。负载MISFET Qp1的栅极G和驱动MISFET Qd1的栅极G是通用的，负载MISFET Qp2的栅极G和驱动MISFET Qd2的栅极G是通用的。
接着，在每个p型阱3上的栅极G的两面注入n型杂质(磷)，从而形成n-型半导体区域。此外，在n型阱4中注入p型杂质(砷)，从而形成p-型半导体区域14。
接着，利用CVD方法，在半导体衬底1上淀积厚度约为40nm的氮化硅薄膜，此后，进行非均质蚀刻，从而在各栅极G的对应侧壁上形成侧壁间隔器16。
接着，在p型阱3中离子注入n型杂质(磷或砷)，以形成n+型半导体区域(源极和漏极)，在n型阱4中离子注入n型杂质(硼)，以形成p+型半导体区域18(源极和漏极)。
按照上述工序，加工构成存储单元MC的6个MISFET(驱动MISFETQd1和Qd2，传输MISFET Qt1和Qt2与负载MISFET Qp1和Qp2)。
其后，清洁半导体衬底1的表面，然后利用溅射法，接连在半导体衬底1上淀积Co薄膜和Ti薄膜。接着，正如图6所示，以600℃的温度，热处理经过加工的半导体衬底一分钟，以便在半导体衬底1的暴露部分(n+型半导体区域和p+型半导体区域18)和栅极G上，形成CoSi2层19。
接着，通过蚀刻去除不起反应的Co和Ti薄膜。此后，以700℃至800℃的温度，热处理经过加工的半导体衬底一分钟，以降低CoSi2层19的电阻。
然后，正如图7所示，利用CVD方法，在半导体衬底1上淀积厚度约为50nm的氮化硅薄膜17。附带地，氮化硅薄膜17作为形成各接触孔C1(稍后说明)时的蚀刻制动器。
其后，在氮化硅薄膜17上涂抹PSG(磷硅酸盐玻璃)，并进行热处理。在平整处理后，在PSG薄膜20上淀积二氧化硅薄膜21。例如，用四乙氧基甲硅烷作为原料，利用等离子体CVD方法形成二氧化硅薄膜21。PSG薄膜20、二氧化硅薄膜21和氮化硅薄膜17，导致各栅极G和第一层布线M1之间的夹层绝缘薄膜。利用CVD方法，在氮化硅薄膜17上淀积厚度约为700nm至800nm的二氧化硅薄膜21。此后，利用CMP(化学机械抛光)方法，抛光二氧化硅薄膜21的表面，以弄平其表面。
接着，正如图8和图9所示，利用光致抗蚀剂(未示出)作为掩模，干蚀刻二氧化硅薄膜21和PSG薄膜20，然后干蚀刻氮化硅薄膜17，从而在n+型半导体区域(源极和漏极)与p+型半导体区域18(源极和漏极)上，形成接触孔C1和布线沟槽HM。此外，在传输MISFETQt1和Qt2的栅极G上形成接触孔C1。在图9所示的两个布线沟槽HM中，一个布线沟槽HM经由负载MISFET Qp1的漏极，从驱动MISFET Qd1的漏极，延伸到驱动MISFET Qd2的栅极。此外，另一个布线沟槽HM经由负载MISFET Qp2的漏极，从驱动MISFET Qd2的漏极，延伸到驱动MISFET Qd1的栅极(见图9)。
接着，在接触孔C1和布线沟槽HM中嵌入导电薄膜，以形成插头P1和布线MD1与MD2(导电层)。首先，在二氧化硅薄膜21上，包括接触孔C1和布线沟槽HM的内部，接连淀积厚度约为10nm的Ti薄膜和厚度约为50nm的TiN薄膜，然后以500℃至700℃的温度，热处理一分钟。接着，利用CVD方法，淀积W薄膜，然后进行深腐蚀或CMP处理，直至露出二氧化硅薄膜21的表面，以便去除位于接触孔C1和布线沟槽HM外部的Ti薄膜、TiN薄膜和W薄膜，由此在接触孔C1的内部形成插头P1，在布线沟槽HM的内部形成布线MD1和MD2。此时，二氧化硅薄膜21的表面与插头P1和布线MD1以及MD2的表面基本重合。
接着，正如图10所示，进一步蚀刻二氧化硅薄膜21的表面。此时，露出插头P1与布线MD1和MD2的侧壁上部。附带地，在形成PSG薄膜20时，必须调整二氧化硅薄膜21的厚度，以避免露出PSG薄膜20的表面。
接着，正如图11所示，在二氧化硅薄膜21、插头P1和布线MD2上，形成氮化硅薄膜23。在作为下电极和上电极24(稍后说明)的布线MD1和MD2之间形成氮化硅薄膜23，作为电容绝缘薄膜。
接着，利用溅射法，在氮化硅薄膜23上淀积TiN薄膜，并形成布线图案，从而形成遍布布线MD1和MD2以及位于负载MISFET Qp1和Qp2之源极上的插头P1的上电极24(见图12)。在上电极24上形成布线图案，免得遍布位于传输MISFET Qt1和Qt2之一端(连接数据线的一端)上的插头P1，以及驱动MISFET Qd1和Qd2的源极上的插头P1。
可以根据上述工序形成电容器或电容C，包括作为下电极的布线MD1和MD2，氮化硅薄膜23以及上电极24。
根据上述实施方式，由于形成与布线MD1和MD2相连的电容C，所以能够降低因进入SRAM之各存储单元的α射线引起的软错误。由于在形成布线MD1和MD2后进一步蚀刻二氧化硅薄膜21的表面，所以能够露出布线MD1和MD2的侧壁的上部，并能够沿侧壁形成作为电容绝缘薄膜的氮化硅薄膜23，从而能够增加电容。
图18表示二氧化硅薄膜21之表面的蚀刻量与氮化硅薄膜23之厚度之间的关系，以及各存储单元之电容增加量(fF)。图18(a)、18(b)和18(c)分别表示二氧化硅薄膜21之表面的蚀刻量为200nm、100nm和0nm的电容增加量。正如图18所示，当二氧化硅薄膜21之表面的蚀刻量为200nm，氮化硅薄膜23之厚度为10nm时，电容增加量约为6fF。另一方面，当二氧化硅薄膜21之表面的蚀刻量为100nm，氮化硅薄膜之厚度为10nm时，电容增加量约为4fF。
此后，在上电极24上形成第一层布线M1和第二层布线M2，其间放入夹层绝缘薄膜。以下继续解释形成以上布线的工序。
正如图13和14所示，首先利用CVD方法，在上电极24上淀积二氧化硅薄膜25。接着，通过蚀刻去除插头P1上的二氧化硅薄膜25，以限定接触孔C2。除二氧化硅薄膜25之外，由于负载MISFET Qp1和Qp2的源极上的插头P1上有氮化硅薄膜23，所以通过蚀刻去除上电极24和氮化硅薄膜23。
接着，在接触孔C2内嵌入导电薄膜，以形成插头P2。在二氧化硅薄膜25上，包括接触孔C2的内部，利用溅射法接连淀积厚度约为10nm的Ti薄膜(未示出)和厚度约为50nm的TiN薄膜，然后以500℃至700℃的温度，热处理一分钟。接着，利用CVD方法，淀积W薄膜，然后进行深腐蚀或CMP处理，直至露出二氧化硅薄膜25的表面，以便去除位于接触孔C2外部的Ti薄膜、TiN薄膜和W薄膜，由此形成插头P2。附带地，图14的平面图中省略了栅极G和作用区An1等。
其后，正如图15和16所示，在二氧化硅薄膜25和插头P2上形成第一层布线M1。利用溅射法接连淀积厚度约为10nm的Ti薄膜(未示出)和厚度约为50nm的TiN薄膜，然后以500℃至700℃的温度，热处理一分钟。接着，利用CVD方法，淀积W薄膜，并形成布线图案，以形成第一层布线M1。关于第一层布线M1，经由插头P1连接传输MISFET Qt1和Qt2之栅极G的第一层布线M1，导致字线WL。
接着，正如图17所示，利用CVD方法，在第一层布线M1和二氧化硅薄膜25上，淀积二氧化硅薄膜27(图17中未示出)。接着，通过蚀刻去除第一层布线M1上的二氧化硅薄膜27，以限定接触孔C3。
接着，在接触孔C3内嵌入导电薄膜，以形成插头P3。以与插头P2类似的方式，形成插头P3。
其后，在二氧化硅薄膜27和插头P3上形成第二层布线M2。首先，利用溅射法接连形成厚度约为10nm的Ti薄膜(未示出)和厚度约为50nm的TiN薄膜，然后以500℃至700℃的温度，加热一分钟。接着，利用CVD方法，淀积W薄膜，并形成布线图案，以形成第二层布线M2。通过第二层布线M2，向驱动MISFET Qd1和Qd2的源极提供基准电压(Vss)。
另外，通过第二层布线M2，向负载MISFET Qp1和Qp2的源极提供供电电压(Vcc)。正如图13所示，由于上电极24接近与负载MISFETQp1和Qp2之源极相连的插头P2之侧壁，所以可向其提供供电电压(Vcc)。因此，上述电容C导致存储节点A或B与图1所示供电电压(Vcc)之间连接的电容器或电容。
与驱动MISFET Qd1和Qd2之一端相连的第二层布线导致数据线(DL和/DL)。
根据以上工序，基本上完成了图1描述的SRAM存储单元。
(第二实施方式)
以下参照图19至22说明根据本实施方式之SRAM的制造方法。附带地，由于利用图2至9说明的直至形成插头P1以及布线MD1和MD2的工序与第一实施方式类似，故省略其描述。
首先准备第一实施方式说明的图8和9表示的半导体衬底1。正如图19所示，利用溅射法在二氧化硅薄膜21、插头P1和布线MD2上淀积TiN薄膜，并形成布线图案，以便在布线MD1和MD2上形成下电极22。用于形成下电极22的区域比用于形成布线MD1和MD2的区域更大(见图20)。
接着，正如图21和22所示，在下电极22和二氧化硅薄膜21上形成氮化硅薄膜23。在稍后说明的下电极22和上电极24之间形成氮化硅薄膜23，导致电容绝缘薄膜。
接着，利用溅射法在氮化硅薄膜23上淀积TiN薄膜，并形成布线图案，以形成上电极24，后者遍布下电极22以及负载MISFET Qp1和Qp2之源极上的插头P1。在上电极24上形成布线图案，免得遍布位于传输MISFET Qt1和Qt2之一端(连接数据线的一端)上的插头P1，以及驱动MISFET Qd1和Qd2的源极上的插头P1。
可以根据上述工序形成电容器或电容C，包括下电极22、氮化硅薄膜23以及上电极24。
根据上述实施方式，由于形成与布线MD1和MD2相连的电容C，所以能够降低因进入SRAM之各存储单元的α射线引起的软错误。由于形成下电极22的区域比形成布线MD1和MD2的区域更大，所以可增加电容。
接着，利用CVD方法，在上电极24上淀积二氧化硅薄膜25，然后形成第一层布线M1和第二层布线M2。然而，由于形成上述布线的工序与参照图13至17说明的第一实施方式采用的工序类似，故省略其描述。
(第三实施方式)
以下参照图23和24说明根据本实施方式之SRAM的制造方法。附带地，由于利用图2至10说明的直至蚀刻二氧化硅薄膜21之表面的工序与第一实施方式采用的工序类似，故省略其描述。
首先准备第一实施方式说明的图10表示的半导体衬底1。正如图23所示，利用溅射法在二氧化硅薄膜21、插头P1和布线MD2上淀积TiN薄膜，并形成布线图案，以便在其对应布线MD1和MD2上形成下电极22。此时，由于布线MD1和MD2之每条布线的表面与二氧化硅薄膜21的表面之间有一道工序，所以每个下电极22的表面上还有一道与此工序对应的工序。用于形成下电极22的区域比用于形成布线MD1和MD2的区域更大(与图20类似)。
接着，正如图24所示，在下电极22、二氧化硅薄膜21和插头P1上形成氮化硅薄膜23。在稍后说明的下电极22和上电极24之间形成氮化硅薄膜23，导致电容绝缘薄膜。
接着，利用溅射法在氮化硅薄膜23上淀积TiN薄膜，并形成布线图案，以形成上电极24，后者遍布布线MD1和MD2以及负载MISFETQp1和Qp2之源极上的插头P1(与图2 2类似)。在上电极24上形成布线图案，免得遍布位于传输MISFET Qt1和Qt2之一端(连接数据线的一端)上的插头P1，以及驱动MISFET Qd1和Qd2的源极上的插头P1。
可以根据上述工序形成电容器或电容C，包括下电极22、氮化硅薄膜23以及上电极24。
根据上述实施方式，由于形成与布线MD1和MD2相连的电容C，所以能够降低因进入SRAM之各存储单元的α射线引起的软错误。此时，由于已经在每个下电极22的表面上，进行了与布线MD1和MD2之每条布线的表面与二氧化硅薄膜21的表面之间的工序关联的工序，所以能够在该工序中形成作为电容绝缘薄膜的下电极22和氮化硅薄膜23，因此可以增加电容。由于形成下电极22的区域比形成布线MD1和MD2的区域更大，所以可以增加电容。
接着，利用CVD方法，在上电极24上淀积二氧化硅薄膜25，然后形成第一层布线M1和第二层布线M2。然而，由于形成上述布线的工序与参照图13至17说明的第一实施方式采用的工序类似，故省略其描述。
(第四实施方式)
以下说明根据本实施方式之SRAM的制造方法。附带地，由于利用图2至7说明的直至形成二氧化硅薄膜21的工序与第一实施方式采用的工序类似，故省略其描述。
首先准备第一实施方式说明的图7表示的半导体衬底1。正如图25所示，利用光刻胶膜(未示出)作为掩模，干蚀刻二氧化硅薄膜21和PSG薄膜20，然后干蚀刻氮化硅薄膜17，从而在n+型半导体区域(源极和漏极)与p+型半导体区域18(源极和漏极)上，形成接触孔C1和布线沟槽HM。此外，在其对应栅极G上形成接触孔C1(与图9相同)。对于该图中的两个布线沟槽，一个布线沟槽HM经由负载MISFET Qp1的漏极，从驱动MISFET Qd1的漏极，延伸到驱动MISFETQd2的栅极。另一个布线沟槽HM经由负载MISFET Qp2的漏极，从驱动MISFET Qd2的漏极，延伸到驱动MISFET Qd1的栅极。
接着，利用溅射法，在二氧化硅薄膜21上，包括接触孔C1和布线沟槽HM的内部，接连淀积厚度约为10nm的Ti薄膜和厚度约为50nm的TiN薄膜，然后以500℃至700℃的温度，热处理一分钟。接着，利用CVD方法，淀积W薄膜。此时，使得W薄膜的厚度小于各接触孔C的半径。然后，对Ti薄膜、TiN薄膜和W薄膜进行深腐蚀或CMP处理，直至露出二氧化硅薄膜21的表面，以便去除位于接触孔C1和布线沟槽HM外部的Ti薄膜、TiN薄膜和W薄膜。因此，在接触孔C1的内部嵌入插头P1，并形成各具有凹面部分a的布线MD1和MD2。
接着，正如图26所示，在二氧化硅薄膜21、插头P1和布线MD2上，形成氮化硅薄膜23。在作为下电极和上电极24(稍后说明)的布线MD1和MD2之间形成氮化硅薄膜23，导致电容绝缘薄膜。
接着，利用溅射法，在氮化硅薄膜23上淀积TiN薄膜，并形成布线图案，从而形成遍布布线MD1和MD2以及位于负载MISFET Qp1和Qp2之源极上的插头P1的上电极24(与图22类似)。在上电极24上形成布线图案，免得遍布位于传输MISFET Qt1和Qt2之一端(连接数据线的一端)上的插头P1，以及驱动MISFET Qd1和Qd2的源极上的插头P1。
可以根据上述工序形成电容器或电容C，包括作为下电极的布线MD1和MD2，氮化硅薄膜23以及上电极24。
根据上述实施方式，由于形成与布线MD1和MD2相连的电容C，所以能够降低因进入SRAM之各存储单元的α射线引起的软错误。由于利用厚度小于各接触孔C之半径的W薄膜形成布线MD1和MD2，所以在布线MD1和MD2上形成凹面部分a。另外，由于沿凹面部分a形成作为电容绝缘薄膜的氮化硅薄膜23，所以能够增加电容。
接着，利用CVD方法，在上电极24上淀积二氧化硅薄膜25，然后形成第一层布线M1和第二层布线M2。然而，由于形成上述布线的工序与参照图13至17说明的第一实施方式采用的工序类似，故省略其描述。
附带地，在本实施方式中，也可以像第一实施方式那样，在形成插头P1和布线MD1和MD2，并且蚀刻二氧化硅薄膜21的表面后，形成氮化硅薄膜23。此时，由于沿着通过蚀刻处理暴露出的布线MD1和MD2的侧壁形成氮化硅薄膜23，所以能够进一步增加电容。
为了增加电容，也可以像第二实施方式那样，在形成布线MD1和MD2，并且在布线MD1和MD2上形成下电极22后，形成氮化硅薄膜23。正如第三实施方式那样，形成插头P1与布线MD1和MD2，此后，在蚀刻二氧化硅薄膜21的表面的后形成氮化硅薄膜23，以形成下电极22。
(第五实施方式)
在第一实施方式中(第二至第四实施方式类似)，通过插头P2(与负载MISFET Qp1和Qp2的源极相连)的侧壁，向上电极24提供源极电压(Vcc)。然而，也可以通过每个插头P2的底部提供供电电压(Vcc)。
以下参照图27至32说明根据本实施方式之SRAM的制造方法。附带地，由于利用图2至10说明的直至蚀刻二氧化硅薄膜21之表面的工序与第一实施方式采用的工序类似，故省略其描述。
首先准备第一实施方式说明的图10表示的半导体衬底1。正如图27所示，在二氧化硅薄膜21、插头P1和布线MD2上形成氮化硅薄膜23。在作为稍后说明的下电极和上电极24的布线MD1和MD2之间，形成氮化硅薄膜23，作为电容绝缘薄膜。
接着，正如图28和29所示，去除位于负载MISFET之源极上的插头P1上的氮化硅薄膜23，以限定开口OP1。
接着，正如图30和31所示，利用溅射法，在氮化硅薄膜23上(包括开口OP1的内部)淀积TiN薄膜，并形成布线图案，以形成上电极24，后者在布线MD1和MD2上延伸，遍布负载MISFET Qp1和Qp2之源极上的插头P1。在上电极24上形成布线图案，免得遍布位于传输MISFET Qt1和Qt2之一端(连接数据线的一端)上的插头P1，以及驱动MISFET Qd1和Qd2的源极上的插头P1。
可以根据上述工序形成电容器或电容C，包括作为下电极的布线MD1和MD2、氮化硅薄膜23以及上电极24。
接着，正如图32所示，利用CVD方法，在上电极24上淀积二氧化硅薄膜25。接着，通过蚀刻处理去除插头P1上的二氧化硅薄膜25，以限定接触孔C2。
在本实施方式中，由于预先去除位于负载MISFET Qp1和Qp2之源极上的插头P1上的氮化硅薄膜23，因此，只需去除插头P1上的二氧化硅薄膜25，所以能够轻而易举地形成位于插头P1上的接触孔C2。
即使各插头P1与接触孔C2之间存在对准移位，在接触孔C2内形成的插头P1和P2也能与其间放置的上电极24相连。因此，能够减少插头P1和P2之间的传导(即，连续性)故障。并且能够确保各栅极G与其对应插头P2之间短接余量。
接着，在二氧化硅薄膜25上形成第一层布线M1和第二层布线M2。然而，由于形成上述布线的工序与参照图15至17说明的第一实施方式采用的工序类似，故省略其描述。
附带地，如果去除位于负载MISFET Qp1和Qp2之源极上的插头P1上的氮化硅薄膜23，形成开口OP1，然后形成上电极24和插头P2，则通过采用与上述方式类似的方式，第二至第四实施方式也能达到上述效果。
(第六实施方式)
第一实施方式(第二至第四实施方式类似)主要说明用于一个存储单元的区域，以下说明将本发明应用于存储单元阵列的情况。
正如图33所示，在数据线对(DL和/DL)与字线WL分别交叉的点上，以矩阵形式放置存储单元MC。除正常存储单元之外，按照存储单元阵列的形式形成冗余调剂存储单元。在数据线对(DL和/DL)与字线WL的每个交叉点上，放置冗余调剂存储单元。当一个正常存储单元失效时，通过切断熔丝(FUSE)，利用冗余调剂存储单元列替换与同一数据线(DL和/DL)相连的存储单元序列(列)。图34表示位于一块芯片上的存储单元阵列的布局。正如图34所示，每个存储单元阵列包括多个存储块。分别在存储单元阵列周围放置诸如输入缓冲区、输出电路和熔丝之类的外围电路。附带地，无需在所有存储块中形成上述冗余调剂存储单元列。
图35是半导体衬底的部分平面图，表示根据本实施方式的SRAM。图中放置了可水平或垂直分为两部分的存储单元MC11、MC12、MC21和MC22。由于存储单元MC11和MC12的配置，与参照图2至17说明的第一实施方式中采用的存储单元的配置相同，故省略其描述。另外，存储单元MC21和MC22分别具有沿图中所示线段B-B与存储单元MC11和MC12对称的结构。尽管该图未示出，但是图中放置了沿该图中所示线段C-C相对于存储单元MC11和MC12对称的存储单元。另外，图中放置了沿该图中所示线段C-C相对于存储单元MC21和MC22对称的存储单元。
这里，连接存储单元MC11和MC12的上电极24。另外，连接存储单元MC21和MC22的上电极24。与一个数据线对(DL和/DL)相连的存储单元(MC11和MC12)的上电极24，和与另一个数据线对(DL和/DL)相连的存储单元(MC21和MC22)的上电极24彼此独立(彼此断开)。
因此，如果上电极24分开每个数据线对(DL和/DL)，则可以轻而易举地冗余调剂同一数据线对(DL和/DL)连接的各存储单元列。
附带地，在第二至第四实施方式中，如果上电极24以上述方式分开每个数据线对(DL和/DL)，则可以轻而易举地冗余调剂同一数据线对(DL和/DL)连接的各存储单元列。
当冗余调剂同一字线对(WL)连接的各存储单元行时，上电极24可以分开每条字线(WL)。另一方面，当冗余调剂每个存储单元(各个比特)时，上电极24可以分开每个存储单元。
(第七实施方式)
在第一实施方式中(第二至第四实施方式类似)，向上电极24提供源极电压(Vcc)，并且在图1所示存储节点A或B与源极电压(Vcc)之间形成电容C，可以在图1所示存储节点A和B之间形成电容。
以下利用图36至46说明根据本实施方式之SRAM的制造方法。附带地，由于利用图2至10说明的直至蚀刻二氧化硅薄膜21之表面的工序与第一实施方式采用的工序类似，故省略其描述。
首先准备第一实施方式说明的图10表示的半导体衬底1。正如图36、37和38所示，在二氧化硅薄膜21、插头P1与布线MD1和MD2上形成氮化硅薄膜23。在作为稍后说明的下电极和上电极24的布线MD1和MD2之间，形成氮化硅薄膜23，作为电容绝缘薄膜。图38为衬底的部分平面图，说明根据本实施方式之SRAM的制造方法。图36和37分别对应于图38所示线段A-A的截面和图38所示线段D-D的截面。
接着，去除布线MD1上的氮化硅薄膜23，以限定开口OP2。
正如图39和40所示，利用溅射法，在氮化硅薄膜23上(包括开口OP2的内部)淀积TiN薄膜，并形成布线图案，以形成上电极24，后者遍布布线MD1和MD2。通过开口OP2，将上电极24连接到布线MD1。
可以根据上述工序形成电容器或电容C，包括作为下电极的布线MD2，氮化硅薄膜23以及与布线MD1相连的上电极24。电容C作为图1所示存储节点A与B之间连接的电容器或电容。
根据上述实施方式，由于电容C是由作为下电极的布线MD2、氮化硅薄膜23以及与布线MD1相连的上电极24构成的，所以能够降低因进入SRAM之各存储单元的α射线引起的软错误。当在图1所示存储节点A与B之间形成电容时，与在图1所示存储节点A或B与供电电压(Vcc)之间形成电容C的情况相比，本实施方式中的临界电荷量(C)增加。
图47表示通过对存储节点(A或B)施加噪声(电流)脉冲而使得该节点中存储的数据反相时，通过模拟临界电荷量获得的结果。该图的水平轴表示脉冲宽度(s)，其垂直轴表示临界电荷量(C)。当不形成电容器或电容C(a)时，图47所示的临界电荷量在以下两种情况中将增加：(c)在存储节点A和B之间形成电容(2fF)，(b)在存储节点A(B)和源极电压(Vcc)之间形成电容(2fF)。然而，在存储节点A和B(c)之间形成电容而不是在存储节点A(B)和源极电压(Vcc)之间形成电容，其临界电荷量更大。例如，当脉冲宽度为20nm时，与情况(a)相比，情况(b)中的电容增加量为2.4fC，而与情况(a)相比，情况(c)中的电容增加量为3.5fC，约为前一种情况的1.5倍。
接着，利用CVD方法，在上电极24上淀积二氧化硅薄膜，然后形成第一层布线M1和第二层布线M2。然而，由于形成上述布线的工序与参照图13至17说明的第一实施方式采用的工序类似，故省略其描述。附带地，正如图40所示，由于上电极24并未延伸到负载MISFETQp1和Qp2的表面，所以负载MISFET Qp1和Qp2之源极上的插头P1和P2与上电极24彼此断开。
与上述方式类似，在第四实施方式(不形成下电极22)中，去除布线MD1上的氮化硅薄膜23，以限定开口OP2，此后，在氮化硅薄膜23上(包括开口OP2的内部)形成上电极24，由此形成图1所示存储节点A和B之间的电容。
以下说明各具有下电极22的第二和第三实施方式。
首先准备第一实施方式说明的图8表示的半导体衬底1。正如图41和42所示，利用溅射法在二氧化硅薄膜21、插头P1与布线MD1和MD2上形成TiN薄膜并形成图形，以便在布线MD1和MD2上形成下电极22a和22b。用于形成下电极22a和22b的区域比用于形成布线MD1和MD2的区域更大。图42是衬底的部分平面图，说明根据本实施方式之SRAM的制造方法。图41对应于沿图42所示线段D-D所取的截面。
接着，在下电极22a和22b与二氧化硅薄膜21上形成氮化硅薄膜23。在下电极22a和22b与稍后说明的上电极24之间形成氮化硅薄膜23，作为电容绝缘薄膜。
接着，正如图43和44所示，去除布线MD1上的氮化硅薄膜23，以限定开口OP2。
接着，正如图45和46所示，利用溅射法，在氮化硅薄膜23上(包括开口OP2的内部)淀积TiN薄膜，并形成布线图案，以形成上电极24，后者遍布布线MD1和MD2。通过开口OP2，将上电极24连接到布线MD1上的下电极22a。
可以根据上述工序形成电容C，包括下电极22b，氮化硅薄膜23以及与布线MD1相连的上电极24。电容C导致图1所示存储节点A与B之间连接的电容。
与上述方式类似，在第三实施方式中，去除位于布线MD1和MD2上的下电极22a和22b之下电极22a上的氮化硅薄膜23，以限定开口OP2，然后在氮化硅薄膜23上(包括开口OP2的内部)形成上电极，由此形成图1所示存储节点A和B之间的电容器或电容。另外，在第四实施方式中，下电极22的形成工序与以上工序类似。
尽管利用带有附图的实施方式具体描述本发明人提出的发明，但本发明并不限于上述实施方式。不用说，可以在其范围内做出多个变更而并不背离其实质。
以下简单叙述本申请公开的本发明之典型发明获得的有利效果：
(1)由于在具有一对n沟道型MISFET(Qd1和Qd2)的SRAM存储单元的交叉连接布线(MD1和MD2)上形成电容绝缘薄膜(氮化硅薄膜23)和上电极24，所以能够形成由布线、电容绝缘薄膜和上电极构成的电容，其中分别交叉连接n沟道型MISFET的栅极和漏极。因此，能够降低由α射线引起的软错误。
由于每条布线之表面均从夹层绝缘薄膜(氮化硅薄膜17、PSG薄膜20和二氧化硅薄膜21)的表面突出，所以即使在此类突出的侧壁上，也能形成电容器或电容，因此可以增加容量。
(2)由于在具有一对n沟道型MISFET的SRAM存储单元的交叉连接布线(MD1和MD2)上形成下电极22、电容绝缘薄膜(氮化硅薄膜23)和上电极24，所以能够在布线上形成由下电极22、电容绝缘薄膜和上电极构成的电容，其中分别交叉连接n沟道型MISFET的栅极和漏极。因此，能够降低由α射线引起的软错误。如果用于形成下电极的区域分别比用于形成布线的区域更大，则可以增加电容。
(3)由于具有一对n沟道型MISFET的SRAM存储单元的交叉连接布线(MD1和MD2)的表面，分别从夹层绝缘薄膜的表面突出，并且形成由下电极、电容绝缘薄膜和上电极构成的电容，所以能够降低由α射线引起的软错误，并增加容量，其中分别交叉连接n沟道型MISFET的栅极和漏极。
(4)由于在具有一对n沟道型MISFET的SRAM存储单元的交叉连接布线(MD1和MD2)的表面上分别形成凹面部分，所以可以在每个凹面部分上形成电容，并增加容量，其中分别交叉连接n沟道型MISFET的栅极和漏极。
(5)可以制造能够减少由α射线引起的软错误的高性能SRAM存储单元。
如上所述，本发明特别涉及不仅能够应用于个人计算机或工作站使用的高速缓冲存储器，而且能够应用于诸如移动电话之类的移动通信器件、存储卡和IC卡上安装的半导体集成电路器件的技术。

Claims (8)

1.一种具有多个存储单元的半导体集成电路器件，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：
在所述驱动MISFET上方形成的夹层绝缘薄膜；
连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；
在所述第一导电层上方形成的下电极；
在所述下电极上方形成的电容绝缘薄膜；
在所述电容绝缘薄膜上方形成的上电极；以及
与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。
2.一种具有多个存储单元的半导体集成电路器件，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极分别彼此交叉连接，所述半导体集成电路器件包括：
在所述驱动MISFET上方形成的夹层绝缘薄膜；
连接所述栅极和漏极并在从所述栅极延伸到所述漏极的连接孔内形成的第一导电层；
在所述负载MISFET的源极上方形成的第二导电层；
在所述第一导电层上方形成的下电极；
在所述下电极上方形成的电容绝缘薄膜，该薄膜在所述第二导电层上方具有一个开口；
在所述电容绝缘薄膜和所述开口上方形成的上电极；以及
在所述上电极上方形成的、与所述第二导电层电连接的第三导电层。
3.一种具有多个存储单元的半导体集成电路器件，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，所述半导体集成电路器件包括：
在所述一对n沟道型MISFET上方形成的夹层绝缘薄膜；
交叉连接所述一对n沟道型MISFET的所述栅极和漏极的一对导电层，所述各个导电层在从所述栅极延伸到所述漏极的连接孔内形成；
分别在所述一对导电层上方形成的一对下电极；
在所述一对下电极上方形成，并且在所述一对下电极上方具有开口的电容绝缘薄膜；以及
在所述电容绝缘薄膜和所述开口上方形成的上电极。
4.一种具有多个存储单元的半导体集成电路器件，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极彼此分别交叉连接，所述半导体集成电路器件包括：
在所述驱动MISFET上方形成的夹层绝缘薄膜；
连接所述栅极和漏极的第一导电层，所述第一导电层在从所述栅极延伸到所述漏极的连接孔内形成，并具有在其表面形成的凹面部分；
在包括所述凹面部分内部在内的所述第一导电层上方形成的电容绝缘薄膜；
在所述电容绝缘薄膜上方形成的上电极；以及
与所述负载MISFET的源极电连接并在其侧壁与所述上电极连接的第二导电层。
5.一种具有多个存储单元的半导体集成电路器件，每个所述存储单元具有包括一对驱动MISFET和一对负载MISFET的一对反相器和一对传输MISFET，所述一对驱动MISFET的栅极和漏极彼此分别交叉连接，所述半导体集成电路器件包括：
在所述驱动MISFET上方形成的夹层绝缘薄膜；
连接所述栅极和漏极的第一导电层，所述第一导电层在从所述栅极延伸到所述漏极的连接孔内形成，并具有在其表面形成的凹面部分；
在包括所述凹面部分内部在内的所述第一导电层上方形成的电容绝缘薄膜，该薄膜在第二导电层上方具有一个开口；
在所述电容绝缘薄膜和所述开口上方形成的上电极；以及
在所述上电极上方形成的、与所述第二导电层电连接的第三导电层。
6.一种具有多个存储单元的半导体集成电路器件，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，所述半导体集成电路器件包括：
在所述一对n沟道型MISFET上方形成的夹层绝缘薄膜；
交叉连接所述一对n沟道型MISFET的栅极和漏极的一对导电层，所述各个导电层在从所述栅极延伸到所述漏极的连接孔内形成，并具有在其表面形成的凹面部分；
在包括所述凹面部分内部在内的所述导电层上方形成的电容绝缘薄膜，所述电容绝缘薄膜在一对下电极上方具有开口；以及
在所述电容绝缘薄膜和所述开口上方形成的上电极。
7.一种具有多个存储单元的半导体集成电路器件的制造方法，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，该方法包括以下步骤：
在所述一对n沟道型MISFET上方形成夹层绝缘薄膜；
形成从所述一对n沟道型MISFET的一个MISFET的栅极上方延伸到其另一个MISFET的漏极的第一连接孔，和从其另一个MISFET的栅极上方延伸到其一个MISFET的漏极的第二连接孔；
在包括所述第一和第二连接孔内部在内的所述夹层绝缘薄膜上方淀积导电薄膜；
对所述导电薄膜进行抛光直至露出所述夹层绝缘薄膜的表面，以便形成嵌在所述第一和第二连接孔内的第一和第二导电层；
分别在所述第一和第二导电层上方形成第一和第二下电极；
在所述第一和第二下电极上方形成电容绝缘薄膜；
选择性去除所述第一下电极上方的所述电容绝缘薄膜，以形成一个开口；以及
在包括所述开口内部在内的所述电容绝缘薄膜上方形成上电极。
8.一种具有多个存储单元的半导体集成电路器件的制造方法，每个所述存储单元包括作为部件的一对其栅极和漏极分别交叉连接的n沟道型MISFET，该方法包括以下步骤：
在所述一对n沟道型MISFET上方形成夹层绝缘薄膜；
形成从所述一对n沟道型MISFET的一个MISFET的栅极上方延伸到其另一个MISFET的漏极的第一连接孔，和从所述另一个MISFET的栅极上方延伸到所述一个MISFET的漏极的第二连接孔；
在包括所述第一和第二连接孔内部在内的所述夹层绝缘薄膜上方淀积导电薄膜，所述导电薄膜的厚度小于所述每个连接孔的半径；
对所述导电薄膜进行抛光直至露出所述夹层绝缘薄膜的表面，以便形成嵌在所述第一和第二连接孔内的第一和第二导电层，分别在其上部形成凹面部分；
对所述导电薄膜进行抛光直至露出所述夹层绝缘薄膜的表面，以便形成嵌在所述第一和第二连接孔内的第一和第二导电层；
在所述第一和第二导电层上方形成电容绝缘薄膜；
选择性去除所述第一导电层上方的所述电容绝缘薄膜，以便形成开口；以及
在包括所述开口内部在内的所述电容绝缘薄膜上方形成上电极。
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