CN101179030A - 超级自对准的沟-栅双扩散金属氧化物半导体器件 - Google Patents

超级自对准的沟-栅双扩散金属氧化物半导体器件 Download PDF

Info

Publication number
CN101179030A
CN101179030A CNA2007101618092A CN200710161809A CN101179030A CN 101179030 A CN101179030 A CN 101179030A CN A2007101618092 A CNA2007101618092 A CN A2007101618092A CN 200710161809 A CN200710161809 A CN 200710161809A CN 101179030 A CN101179030 A CN 101179030A
Authority
CN
China
Prior art keywords
ditch
grid
accompanying
semiconductor body
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101618092A
Other languages
English (en)
Other versions
CN100568470C (zh
Inventor
理查德·K·威廉斯
韦恩·格拉博斯基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Analog Technology Inc
Advanced Analogic Technologies Inc
Original Assignee
Advanced Analog Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Analog Technology Inc filed Critical Advanced Analog Technology Inc
Publication of CN101179030A publication Critical patent/CN101179030A/zh
Application granted granted Critical
Publication of CN100568470C publication Critical patent/CN100568470C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Abstract

一种新颖的超自对准(SSA)结构和制造方法，利用单光掩模层以限定沟栅垂直功率DMOSFET的主要特征和尺寸。单主要掩模确定了沟表面尺寸、在沟之间的硅源极－本体台面宽度和硅台面接触区的尺寸和位置。该接触区与沟自对准，消除了在常规的沟型DMOS器件中需要接触区对沟的掩模对准，以避免在制造过程中所产生的栅源短接而施加的限制。还降低了在硅表面上氧化物台阶的高度，从而避免了金属台阶覆盖问题。也降低了多栅极总线台阶高度。所描述的其它的特征包括多晶硅二极管的形成、控制漏极－本体二极管击穿的位置、降低了栅极对漏极的重叠电容，以及利用降低的热集聚处理技术。

Description

超级自对准的沟-栅双扩散金属氧化物半导体器件
本申请是申请日为2000年4月21日、申请号为200410094656.0、发明名称为“超级自对准的沟-栅双扩散金属氧化物半导体器件”的专利申请的分案申请。
技术领域
本发明涉及金属氧化物半导体器件及其制造方法，具体涉及超级自对准的沟-栅双扩散金属氧化物半导体器件及其制造方法。
背景技术
附图1所示为常规的垂直双扩散MOSFET(DMOS)10，该MOSFET 10具有沟栅(trench gate)11、扩散的P-型本体(body)扩散区(PB)、浅N+源极区12和P+本体接触区13，并形成在N-型外延层Nepi中，在N+衬底上生长。利用对接的接触结构通过源极金属14使源极和本体接触区12，13短接。栅极11埋入在外延层Nepi中腐蚀出的沟15中，进行氧化并填充掺杂的多晶硅。在硅区中沿着沟的侧壁形成该该器件的沟道，该硅区在N+源极到PB本体结到在PB本体和N型外延漏极之间形成的结之间延伸。在常规器件中，同时形成在沟侧壁和底部上的栅氧化物16，由此具有均匀的厚度(除了由于在曲面上压缩氧化效应和在不同的结晶面上的不同的氧化率造成的细微的变化以外)。
漏极掺杂在浓度上通常低于PB本体区，以对于任何可适用的电压在漏极中保证显著的贫化扩展而在沟道中形成最小的贫化扩展。在PB本体中更大浓度的掺杂可以避免穿通击穿和短沟道的其它的不希望的效应，这种短沟道通常的有效长度为0.3到1微米。
通过对在附图2中所示的电阻分量进行求和确定这种器件的接通电阻，即对它的衬底电阻(Rsub)、它的外延漏极电阻(Repi)、它的沟道电阻(Rch)、它的源极接触电阻(Rc)和它的金属互连电阻(RM)进行求和。在更厚的外延层的情况下在从沟道中流出的电流传播的区域(Repi1)和电流变得均匀的另一区域(Repi2)之间对外延电阻(Repi)再进行细分。
RDS＝RM+Rc+Rch+Repi+Rsub    (1)
其中
Repi＝Repi1+Repi2    (2)
用作开关的功率MOSFET的主要设计目标是通过同时使它的每个电阻分量最小来实现最低的接通电阻。下面的因素必须考虑：
1.通过利用更厚的金属层使金属电阻最小化。
2.将晶片研磨到尽可能的最薄的尺寸以使衬底的电阻最小。必须在制造的过程中接近最后进行研磨以使操作造成断裂的危险最小。
3.在该器件的雪崩击穿电压和接通电阻之间进行必要的折衷。更高的击穿电压要求更厚的浓度更低掺杂的外延层，导致了更高的外延电阻。通常，选择掺杂的外延层以提供能够承受所要求的断态阻断电压(即，它的特定雪崩击穿电压)的最高的掺杂层。
4.对于给定的面积通过使沟道的周长最大来使沟道电阻最小。可以将MOSFET的每个单元(cell)构成任何带状或多边形。理想情况下，所选择的形状应该是这样的一种形状，即能够以规则的间距重复的形状以使更多的单元可以在给定的面积中并联。通过并联许多单元并级联地运行它们可以实现非常低的接通电阻。
5.更高的单元密度具有的优点是在外延漏极中的电流变得均匀，越接近表面，越充分地利用外延层的传导性，并降低外延电阻的扩展电阻项(Repi1)。通过比较附图3A和附图3B可以看出，更小的单元间距减少了没有电流流经而浪费的面积，以外延层的总厚度的更大的百分比均匀地传导电流。更均匀导通外延层使漏极电阻更低。
由于MOSFET沟道导通方程取决于器件的栅极的总的“周长”而不是器件的面积，所以使给定面积的沟栅的周长最大能够降低沟道电阻(Rch)。
利用常规的横向MOSFET的沟道电阻方程可以逼近垂直DMOS的沟道电阻。
R ch = 1 μ · C ox · W L ch · ( V GS - V l ) - - - ( 3 )
其中
C ox = ϵ ox χ ox - - - ( 4 )
组合提供：
R ch · W = 1 μ · C ox · 1 L ch · ( V GS - V l ) - - - ( 5 )
利用指标A/W的几何参数值以面积表示，得到如下形式：
RchA＝RchW·A/W    (6)
R ch · A = 1 μ · C ox · 1 L ch · ( V GS - V l ) · A W - - - ( 7 )
由于比较理想的是使W最大并使A最小，需要减少指标A/W的数值以降低沟道电阻。为确定各种单元几何形状的A/W，根据沟宽度(沟的表面尺寸YG，区别于“栅极宽度W”)和在沟之间的源极本体“台面(mesa)”的宽度YSB确定面积A和周长W的方程。如附图4A所示，对于表面长度Z的连续带，有形成：
A＝Z·(YG+YSB)    (8)
和
W＝2Z    (9)
形成：
A W = ( Y G + Y SB ) 2 - - - ( 10 )
换句话说，对于带状几何形状的A/W仅仅为间距的一半。对于附图4B的方形单元，周长为
A＝(YG+YSB)2    (11)
W＝4YSB    (12)
A W = ( Y G + Y SB ) 2 4 Y SB - - - ( 13 )
与带状几何形状相比较，只要当与源极-本体尺寸相比栅极较小时方形单元几何形状具有更低的电阻。由于在常规的沟栅DMOS中，制造较小的沟并不象制造较小的硅台面一样困难，紧密的单元几何形状在性能方面更优越。即使栅极尺寸比源极本体台面尺寸更大，带形几何尺寸仍然具有优越的性能。在实际中这种情况很难实现，特别是在较狭窄的沟栅结构中，在这种较狭窄的沟栅结构中形成源极和本体区并建立与它们所需的接触区的对准公差导致了较宽的台面。只要栅极尺寸Yc和源极本体台面尺寸YSB相等，就使A/W最小而言，这两种几何形状不存在差别。
已经发现在沟栅DMOS单元阵列中在方形角落中存在源极，导致了在该器件中的断态泄漏，可能是由沿着沟角上的缺陷或沿着角落上源极的某些扩散增强引起的。对于这种问题的一种解决方案是利用光致抗蚀掩膜阻止N+源极被注入到沟的角落中，如附图4C所示。然而，不幸的是，这种角落区(corner block)的特征降低了该器件的栅极周长并增加了沟道电阻。假设环形形状的源极的宽度为Ys，该宽度必须小于台面的宽度YSB的一半。如图所示，如果我们仅从源极掩模消除角落，则该器件的周长不再是4YSB，而是减少为：
W＝4·(YSB-YS)    (14)
因此
A W = ( Y G + Y SB ) 2 4 · ( Y SB - Y S ) - - - ( 15 )
由于角落区引起的预期电阻的损失呈线性，因此如果Ys是YSB的20％，栅极周长将减少20％，因此沟道电阻增加。这种解释是一种最糟糕的情况，因为它假设在角落区中没有导通。而实事上，有些电流流经在角落区，但它们对应于具有更长的长度和可能具有不同的阈值电压的晶体管。此外，当单元成比例地缩小到更小的尺寸时，它不大可能继续利用角落区的概念，因为角落紧密连接在一起。在这种情况下显著减少了源极周长并也减少了接触面积。
可以想像，在六边形单元沟型DMOS(参见附图4D)中消除了角落区，这是由于在六边形台面的周边的角度是更小的锐角(实际是钝角)。在另一方面，沟的腐蚀表面并不与在硅中的自然结晶面平行。通过横穿多晶面切割，沟道的表面粗糙度增加，沟道的迁移率降低，并且沟道的电阻增加。尽管有些人在商业性和工业性的杂志中声称了相反的情况，但是六边形单元的填元密度并不好于常规的方形单元设计，导致了完全相同的A/W。
因此，为使单元密度最大并使垂直沟栅DMOS的单元间距最小，只要A/W减少了，应该使沟栅表面尺寸和台面的表面尺寸都最小化。可能的最小的沟尺寸是沟刻设备、沟宽度和深度、沟的形状(包括圆化)和沟回填过程的函数。除了所有这些变量以外，沟的最小的拉制特征尺寸是单层尺寸，即通过印制、蚀刻和填充沟的晶片制造(fab)的能力确定它的最小特征尺寸，而不是由与其它的光学掩蔽层的某些相互作用确定。然后指定最小的沟尺寸作为单层掩模特征。单掩模层结构特征通常称为单层尺寸或SLD。由于现在专门用作微处理器和DRAM制造的光学掩蔽设备可用于功率半导体的生产，因此沟宽度SLD很可能收缩。
通过与不止一层光学掩蔽层相关的设计规则确定源极本体台面的最小尺寸，即它涉及多层尺寸(MLD)设计规则。该规则考虑了在关键尺寸(称为ΔCD)方面和一掩模层对另一掩模层的对准误差(通称为重叠或OL)方面的可变性，在特征尺寸方面的ΔCD变化是由于光致抗蚀剂厚度和粘度的变化率、曝光时间、光学反射、在蚀刻过程中的光致抗蚀剂腐蚀、蚀刻时间、蚀刻速率等影响的结果。由于OL层间错位引起的变化率更显著。
附图5A-5E所示为在设定沟型DMOS台面的最小尺寸的过程中变化量。在这种情况下通过三种设计规则设定台面宽度。
1.接触区(contact)对沟的最小间隔。在附图5A所示的设计规则的目的是防止金属接触区与栅极短接(参见附图5D所示的严重损坏的情况)。假设金属接触区与沟对准，OL表示单一重叠错位，ΔCD1表示在沟宽度方面的宽度变化，而ΔCD2表示在接触区尺寸方面的变化。对于半个单元将ΔCD1和ΔCD2的值除以2。考虑所有的变量的最小间隔必须超过零以防止在埋入的栅极多晶硅和源极金属之间的短路。
Figure S2007101618092D00051
2.金属接触区和N+源极的最小重叠。在附图5B中所示的设计规则的目的是保证在金属接触区层和N+源极之间的接触(参见附图5E的错位实例)。假设接触区掩模与在晶片上的沟特征对准，OL表示至少两个连续的错位，即一种错位可以产生在接触区掩模与沟的对准中，第二种(在统计上独立)错位产生在N+源极掩模和沟之间。ΔCD3表示在N+源极区的宽度中的变化，而ΔCD2表示接触区(与金属)的尺寸的变化。考虑所有的变量在每侧上最小间隔必须超过净重叠δN+以保证在金属接触区和N+源极区之间的欧姆接触。
Figure S2007101618092D00052
3.在P+本体接触区和金属接触区之间的最小接触。在附图5C中所示的设计规则的目的是通过确保N+源极区并不完全覆盖P+本体接触区来保证在金属接触区和P+本体区之间的欧姆接触。ΔCD3是N+源极区的宽度的变化。由于穿过N+源极区的开口的总尺寸在每侧上缩小ΔCD/2，尺寸总共可能变化ΔCD。考虑所有的变量最小间隔必须超过净重叠δp+以保证在金属接触区和P+源极区之间的欧姆接触。在这种极端的情况下，如附图5F所示，通过重叠在该单元的中心的N+区的横向延伸覆盖整个P+区域。对于半个单元，
DRP+≥ΔCD3+δP+    (18)
总之，利用两个接触区对沟的规则(rule)(在台面的每侧各一个)、两个N+接触区规则(确保与在台面的两侧上的N+源极的接触)和单个P+规则确定最小台面宽度。但由于在朝一个沟的接触区掩模中的错位增加了到另一个沟的距离，当计算最小的台面尺寸时每种设计规则必须仅考虑一次。假设所有的OL和ΔCD规则，台面的最小宽度是：
YSB(最小台面)＝3ΔCD+3OL+2δN++δP+    (19)
例如，假设0.25微米的±3-∑OL误差、0.1微米的3-∑ΔCD、0.1微米的最小N+重叠(如图所示对于每个N+)和0.3微米的最小N+开口(以接触P+)，则最小的源极-本体台面尺寸是：
YSB(最小台面)＝3(0.1)+3(0.25)+2(0.15)+0.65＝2.0  (20)
然而，实际上可能需要附加0.5微米以实现较高的产量，较好的缺陷容差和提高P+接触面积。在2微米台面以下利用接触区掩模和对接N+/P+源极-本体接触区它很难实现沟型DMOS。在这种情况下，必须利用在N+源极区从沟到沟之间横穿硅台面延伸的结构设计。用于连接到底层PB本体扩散区的P+本体接触区可在z-方向(沿带长度方向)形成接触。然后利用两个接触区-至-沟的特征和接触区尺寸确定台面宽度。
YSB(最小台面)＝2ΔCD+2OL+δN+    (21)
利用相同的公差但具有0.4微米N+接触窗口，得到
YSB(最小台面)＝2(0.1)+2(0.25)+0.4＝1.1    (22)
实际上，为实现更高产量和较好的缺陷容差，可能要求更大的尺寸，大至1.5微米。在大约0.9到1.1微米的台面宽度之下，甚至细微的线条接触和精确的层间对准都变得困难。此外，在这些尺寸下还存在其它的与制造相关的问题。
在沟栅DMOS中另一种设计和过程考虑是本体区PB的电阻和将它短接到源极金属的本体接触区的质量。通过使发射极和基极保持在相同的电位，源极到本体的短路防止了寄生NPN双极性晶体管的导通和快速反向击穿(见附图7A的剖面图)。使发射极和基极端短路在理想地防止了发射极-基极结点的正向偏置并避免随后的少数载流子(电子)注入到MOSFET的本体(即基极)中。
本体拾取(pick up)频率确定了沿z方向的基极电阻。在“阶梯”设计中，P+本体接触区偶尔中断N+源极带以电学方式拾取本体区(见附图7B的平面视图和附图7C的三维投影视图)。位于N+源极区之下的P-本体区PB部分的“夹断(pinch)电阻”必须保持在较低的值而不会对其它的器件的特性比如阈值电压产生不利的影响。用于形成P-本体区的方法和用于实现与本体较低的电阻欧姆接触的浅P+区的结合都是专用于每个沟栅DMOS设计和过程。如今许多商用功率MOSFET在这方面并不适合，结果造成快速反向和强度问题。P+接触区越小或频率越低，越可能产生快速反向。
主要利用较小的接触区特征来实现较小的台面和较高的单元密度，在金属接触区的台阶覆盖方面存在另外的问题。如附图8A所示，通过顶部金属比如铝硅、铝铜或铝铜硅的溅射进行淀积形成相似的接触区形状，在金属层70的中部形成凹口或间隙。在薄金属层的情况下凹口并不严重。但对利用在功率器件中，薄金属层的电阻(特别是在0.2微米厚以下)太高。表面金属电阻将毫欧姆的电阻横向地加入到沟栅DMOS中(当电流沿着器件的表面流到连接导线或源极拾取部分(pick up)，使较大的电路片(die)产品的接通电阻显著部分地增加。需要厚的金属层(例如3到4微米厚)以便使接通电阻最小。然而，如附图8B所示，厚金属层72具有末端开口，其在由氧化层71所形成的接触区台阶处导致形成薄金属。由于所有的电流都必须流经薄金属和台阶，尽管较厚的金属淀积，该器件仍然具有较高的金属电阻，但也具有较差的电迁移性能。
通过淀积更薄的中间层电介质(ILD)可以减少在活性(active)接触区域上的氧化物台阶的高度，但无论在什么情况下只要金属运行在多晶硅栅极总线上更薄的电介质可能会因金属击穿。更薄的ILD还可以使在源极金属和到对ESD破损敏感的薄氧化物的多晶硅栅极总线或引线之间短路。例如，附图9A所示为在栅极总线92上交叉的金属层90。在源极金属与多晶硅栅极总线交叉之处的电路片中任何地方都可能产生金属台阶覆盖问题，因为表面多晶硅太厚。因为位于电路片表面上设置的多晶硅栅极总线具有由于沟的多晶硅平面化产生的厚度，所以出现了这种情况。该多晶硅的这种厚度必须足够厚以填充它的最宽的点上的沟。假设1-微米宽的沟，最宽的点产生在对角线上的沟角上，尺寸大约为1.4微米(见附图9B)。在淀积之后在电路片的表面上多晶硅的厚度需要至少是对角尺寸的一半以填充沟，如附图9C所示，以确保在后面的内腐蚀的过程中多晶硅并不浸入(dip)到电路片之下。例如在0.7微米的情况下，整个多晶硅厚度加上底层的氧化物都出现在栅极总线中的电路片的顶部上，因此1到1.5微米的台阶是可能的。在多晶硅的平面化内腐蚀的过程中通常对栅极总线区进行掩模，形成台阶。较厚的多晶硅还限制了可能的制造方法的工序，因为对通过它引入杂质来说多晶硅太厚。
总之，已有的常规沟栅垂直DMOS器件存在的一个问题是单元密度不能增加和几何形状面积和栅极周长比不能进一步减小以进一步改善低接通电阻开关的面积效率，由于常规的沟栅极垂直DMOS的结构基本限制强加在单元尺寸上。对于低压器件，总的电阻中的大部分基于MOS沟道电阻(Rch)，因此电阻损失特别大。对单元密度的限制主要是在沟之间的台面的最小宽度的结果。通过利用多掩模层确定台面的最小宽度，特别是由与接触区掩模相关的设计规则确定。
带状几何形状减少了或消除了对频繁或更大的面积对接源极/本体短接的需要，实现了更紧密的单元间距但在实现良好的击穿和快速反向特性方面可能产生问题。增加最小可能的接触区尺寸要求能够解决在活性接触区域和栅极总线上的金属台阶覆盖问题。但没有将这些设计规则利用到在台面宽度等于沟栅宽度之处，带状几何形状的A/W比具有类似单元间距的方形单元几何形状的A/W更差。
发明内容
为了解决上述问题，本发明提供一种制造沟型MOSFET的方法，包括：提供具有表面的半导体材料的本体；在该表面上形成第一掩模，第一掩模在要在该本体上设置沟之处具有开口；通过在第一掩模中的开口腐蚀该半导体材料以形成在该半导体本体中的沟；在该沟中淀积氧化物；腐蚀该氧化物以在该沟的底部上形成第一氧化物层；在该沟的侧壁上形成第二氧化物层，该第一氧化物层比第二氧化物层更厚；以及将多晶硅引入到该沟中；氧化所暴露的多晶硅的表面以在该沟的顶部上形成第三氧化物层，该第三氧化物层向下延伸到该沟之内并比第二氧化物层更厚；将第一导电型的掺杂剂引入到半导体本体中以形成本体区，该本体区的结与第一氧化物层的上表面处于同一平面。
本发明还提供一种沟-栅功率MOSFET，包括：具有在其中形成沟的半导体本体，该沟的壁与在沟的角落上的半导体本体的主表面相交，该半导体本体包括：在该沟和本体主表面附近的第一导电型的源极区；与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及与本体区形成结的第一导电型的漏极区；以及设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和覆盖在该栅极上的第二部分，第二部分比第一部分更厚，第二部分的底部表面在半导体本体的表面的平面之下；以及与半导体本体的顶部表面相接触的金属层，在金属层和顶部表面之间的接触区横向地延伸到沟角落。
本发明还提供一种沟-栅功率MOSFET，包括：具有在其中形成沟的半导体本体，该沟的壁与在沟的角落上的半导体本体的主表面相交，该半导体本体包括：在该沟和本体主表面附近的第一导电型的源极区；与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及与本体区形成结的第一导电型的漏极区；以及设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和覆盖在该栅极上的第二部分，第二部分比第一部分更厚；其中栅极氧化物层还包括在沟的底部附近的第三部分，该第三部分比第一部分更厚，该第三部分的上表面与在本体区和漏极区之间的结处于相等的水平面；以及与半导体本体的顶部表面相接触的金属层，在金属层和顶部表面之间的触点横向地延伸到沟角落。
本发明还提供一种沟-栅功率MOSFET，包括：具有主表面的半导体本体和在该半导体本体中形成的沟，该半导体本体包括：在该沟和本体主表面附近的第一导电型的源极区；与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及与本体区形成结的第一导电型的漏极区；以及设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和覆盖在该栅极上的第二部分，第二部分比第一部分更厚，第二部分并不与在沟之外的半导体本体的主表面重叠，该第二部分的底部表面在半导体本体的表面的平面之下；以及与半导体本体的顶部表面相接触的金属层。
本发明还提供一种沟-栅功率MOSFET，包括具有主表面的半导体本体和在该半导体本体中形成的沟，该半导体本体包括：在该沟和本体主表面附近的第一导电型的源极区；与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及与本体区形成结的第一导电型的漏极区；以及设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和覆盖在该栅极上的第二部分，第二部分比第一部分更厚，第二部分并不与在沟之外的半导体本体的主表面重叠；其中栅极氧化物层还包括在沟的底部附近的第三部分，该第三部分比第一部分更厚，该第三部分的上表面与在本体区和漏极区之间的结处于相等的水平面；以及
与半导体本体的顶部表面相接触的金属层。
本发明还提供一种沟-栅功率MOSFET，包括具有主表面的半导体本体和在该半导体本体中形成的沟，该半导体本体包括：在该沟和本体主表面附近的第一导电型的源极区；与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及与本体区形成结的第一导电型的漏极区；以及设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和在沟底部上的第二部分，该第二部分比第一部分更厚，第二部分的上表面与在本体区和漏极区之间的结处于相等的水平面。
本发明还提供一种制造MOSFET的方法，包括：提供半导体本体；在该半导体本体的表面上形成沟，该沟限定台面；沿该沟的壁形成第一绝缘层；在该沟中形成栅极，通过绝缘层使该栅极与半导体本体绝缘；将第一导电型的掺杂剂注入到台面中以形成本体区；将第二导电型的掺杂剂注入到台面中以形成源极区；在该台面上形成第二绝缘层；在该第二绝缘层上腐蚀开口；以及将金属层淀积到接触开口中以形成与源极区的电接触区，在大于大气压的压力下进行淀积。
根据本发明在超自对准(SSA)沟型DMOSFET中解决了这些问题。根据本发明的SSA沟型MOSFET包括具有在其中形成有沟的半导体本体、在沟角落上与半导体本体的主要表面相交的沟壁。半导体本体包括在沟和半导体本体的主要表面的附近的第一导电型的源极区；与源极区形成结的第二导电型的本体区，该本体区包括在沟壁附近的沟道区；以及形成本体区的结点的第一导电型的漏极区。栅极设置在沟中。栅极邻接栅极氧化物层。栅极氧化物层包括在沟道区附近的第一部分和覆盖在栅极上的第二部分，第一部分比第二部分更厚。金属层与半导体本体的主表面接触，在金属层和主表面之间的接触区横向地延伸到沟角落。栅极氧化物层的第一部分防止在栅和源之间短路，由此使在金属层和主表面之间的接触区延伸到沟角落。因此，该接触区与沟“自对准”而不存在栅源短路的危险，避免了上文所讨论的设计规则，在沟的各分段之间的台面宽度可以形成得比常规的MOSFET可能的台面宽度更小。如上文所解释，反过来这种设计又使单元密度增加和指标A/W的数值减小。
根据本发明的另一方面，栅极氧化物层还包括在沟底部附近的第三部分，第三部分比第一部分更厚。这就减少了栅极-漏极电容并避免了场电极导致的击穿。
根据本发明的另一方面，高浓度掺杂埋入层其图形形成基本符合沟栅极形状，并用于减少DMOSFET的接通电阻。实现这种结构的一种方法是在已经形成沟之后植入埋入层。
有利的是通过在此所描述的方法生产SSA沟型MOSFET。该方法包括：形成具有表面的半导体材料的本体；在该表面上形成第一掩模，该第一掩模具有在其中将要在本体上设置沟的开口；通过在第一掩模上的开口腐蚀半导体材料以在半导体本体上形成沟；在该沟中在侧壁上形成第一氧化物层；以多晶硅填充沟；在适当位置上利用第一掩模氧化所暴露的多晶硅表面以在沟的顶部上形成第二氧化物层，该第二氧化物层朝下延伸到沟内；除去第一掩模；以及在第二氧化物层的表面和半导体本体的表面上淀积金属层。
根据本发明另一方面，填充沟的多晶硅栅淀积在两个多晶硅层之间。第一多晶硅层并不覆盖台面，由此在形成沟之后容易对台面进行离子注入。
根据本发明另一方面，在覆盖在半导体本体的表面上的多晶硅层中形成多晶硅二极管。
根据本发明另一方面，通过接触区掩模所确定的氧化物特征可以设置在沟的顶部上以减少源极接触区金属和栅极的电极间电容。
根据本发明另一方面，即使在利用较小的特征的接触区掩模的情况下，可以利用金属比如钨平面化该接触区以避免台阶覆盖的问题。
在已有技术中，各单独的掩模通常用于分别限定沟和源极金属接触区。这就导致上文所讨论的对准的问题。根据本发明的方法，利用相同的掩模限定沟和源极金属接触区两者。沟与源极金属接触区“自对准”，覆盖栅极的较厚的氧化物层防止了在栅极和源极之间的短路。
附图说明
附图1所示为常规的垂直沟型DMOSFET的剖面图。
附图2所示为常规的垂直沟型DMOSFET的剖面图，该剖面图说明器件的电阻部分。
附图3A和3B所示为常规的垂直沟型DMOSFET的剖面图，该剖面图说明了在提高外延漏极扩展电阻方面单元密度的优点。
附图4A-4D所示为各种沟型DMOS源极几何形状的平面图和剖面图。附图4A所示为带状几何形状。附图4B所示为方形单元几何形状。附图4C所示为带有源极角落区(block)的方形单元几何形状。附图4D所示为六边形单元几何形状。
附图5A-5F所示为常规的沟型DMOSFET的台面的设计规则。附图5A所示为接触区对沟的设计规则。附图5B所示为接触区到源极的设计规则。附图5C所示为P+接触区到本体的设计规则。附图5D所示为栅源短路的实例。附图5E所示为未接触或不充分接触的源极的实例。附图5F所示为未接触的本体的实例。
附图6所示为所示为常规的垂直沟型DMOSFET的剖面图，该DMOSFET带有接触区掩模特征和横穿相邻的沟之间的整个台面延伸的N+源极。
附图7A，7B和7C所示分别为带有接触区掩模的“梯状”源极沟型DMOS的剖面图、平面图和透视图。
附图8A所示为说明共形的薄金属层的台阶覆盖问题的常规的沟型DMOSFET的剖面图。
附图8B所示为说明厚金属层的台阶覆盖问题的常规的沟型DMOSFET的剖面图。
附图8C说明了厚金属层的键孔(keyhole)问题。
附图9A所示为说明在常规的沟型DMOSFET中的多晶硅栅极总线上的金属层的台阶覆盖问题的剖面图。
附图9B所示为在常规的沟型DMOSFET的沟栅极的交点上的平面图。
附图9C所示为说明在沟型DMOSFET中的最小多晶硅再填充厚度的剖面图。
附图10A所示为作为台面宽度的函数的等效垂直MOSFET单元密度的曲线。
附图10B所示为作为单元间距的函数的等效垂直MOSFET单元密度的曲线。
附图11A-11E所示为说明制造在沟栅MOSFET中的超自对准(SSA)源极接触区的方法的工序的步骤的剖面图。
附图12A-12B利用常规的接触区掩模所制造的MOSFET(附图12A)和利用SSA方法所制造的MOSFET(附图12B)的比较的剖面图。
附图12C所示为通过SSA方法所制造的并带有覆盖沟的接触区掩模确定的氧化物特征的MOSFET。
附图13所示为作为台面宽度函数的垂直DMOS单元周长比A/W的曲线。
附图14所示为作为单元密度函数的垂直DMOS单元周长比A/W的曲线。
附图15A-15D所示为SSA沟型DMOSFET的各种实施例的剖面图。附图15A所示为整个台面N+源极，其中P-本体以三维形成接触区。附图15B所示为与在附图15A中所示的实施例类似的实施例，但该MOSFET还包括较深的箝位二极管。附图15C所示为与附图15B所示的实施例类似的实施例，但该MOSFET还包括相对的较浅层的箝位二极管。附图15D所示为在其中源极金属与P+本体接触区接触并且不存在箝位二极管的实施例。
附图16A所示为在雪崩击穿开始时在沟角落上产生的碰撞电离概况的剖面图。
附图16B所示为作为栅极氧化物层的厚度的函数的击穿电压BVDSS的曲线。
附图17A所示为在沟栅DMOSFET中在栅极和漏极(CGD)、本体(CGB)和源极(CGS)之间的寄生电容的曲线图。
附图17B所示为作为栅极电荷Qg的函数的栅极电压Vg的曲线图。
附图18所示为在沟中带有“梯状”P+源极本体设计结构和较厚的底部氧化物的带状几何形状的SSA沟型DMOSFET的透视图。
附图19A-19F所示为各种源极本体设计结构的平面图。附图19A所示为带有连续的N+源极的“波纹状”P+本体接触区。附图19B所示为带有周期性P+条的“波纹状”P+本体接触区。附图19C所示为带有“岛状”的N+源极连续P+本体接触区。附图19D所示为“竹状”阶梯结构(替代N+和P+区域)。附图19E所示为带有P+本体接触区“窗口”的连续的N+源极区。附图19F所示为以周期性P+“带”替代的P+本体接触区窗口。
附图20A，20B和20D所示为使沟栅MOSFET的栅极到源极的电压箝位的多晶硅二极管配置的电路示意图。附图20C所示为多晶硅二极管配置的剖面图。
附图21A所示为在与高浓度掺杂埋入层重叠的沟的底部处具有较厚的氧化物层的SSA沟型DMOSFET的剖面图，在形成外延层之后立即注入该高浓度掺杂埋入层。
附图21B和21C所示为与在附图21A中所示的实施例类似的实施例，但在形成该沟之后并在以栅极材料填充该沟之前注入埋入层。
附图22所示为制造SSA沟型DMOSFET的方法(包括变型)流程图。
附图23所示为SSA沟型DMOSFET的剖面图，包括有源单元阵列、栅极总线、多晶硅ESD二极管和边缘末端。
附图24A-24Q所示为制造SSA沟型DMOSFET的一步一步的过程的剖面图，包括有源单元阵列、栅极总线、多晶硅ESD二极管和边缘末端。
附图25A-25C所示为制造在底部具有厚氧化物层的沟的过程的剖面图。
附图26A所示为在常规的MOSFET中的杂质分布。
附图26B所示为根据本发明的一方面利用链接的本体注入所形成的MOSFET的杂质分布。
附图27A-27D所示为利用高压方法淀积金属接触区层所制造的MOSFET结构。
附图28A-28D所示为根据本发明制造另一MOSFET的过程步骤。
具体实施方式
附图10A和10B所示为通过减小源极/本体台面的宽度和单元间距所能够获得的在单元密度方面的优点。
附图10A所示为相对于1.0、0.8和0.5微米的沟栅所绘表面尺寸YG等效单元密度的台面尺寸YSB的曲线。通过下式以(M单元/英寸2)Mcells/in2(兆单元/英寸2)(左轴)和Mcells/cm2(兆单元/厘米2)(右轴)绘制该密度曲线：
D = 1 ( Y G + Y SB ) 2 · 10 8 μm 2 cm 2 · Mcells 10 6 - - - ( 23 )
将该曲线分为三个区段，即：
1.YSB＞2微米的区段III，在这个区段中可以利用常规的对接源极本体接触区。虽然在生产的过程中30到400Mcells/in2密度最高，但是这种类型的器件的单元密度的界限范围为从67到100Mcells/in2。
2.0.9微米＜YSB＜2微米的区段II，在这个区段中利用可以通过光刻使沟对准接触区来采用掩模源极带状设计结构。利用这种结构的最大的密度可以达到170到320Mcells/in2的范围，但仅提供一定的设计结构并可克服与制造过程相关的问题(其解决方案将在下文描述)。
3.YSB＜0.9微米的区段I，在这个区段中要求一种新技术在有源(active)沟型DMOS晶体管单元中形成接触区特征。如果这可能的话，仅利用光刻处理设备的能力设定这种结构的界限以分辨(构图)并蚀刻更小的特征尺寸。
只有区段III代表利用本技术可制造的器件。然而，附图10A的曲线表示如果可以克服在区段I和II中所遇到的技术问题则可获得的可能的单元。
附图10B所示为利用不同的技术某些特定的实例的可能的单元密度，反映了各种晶片制造设备的复杂性(和最初基本设备投资成本)。例如需要具有0.8微米的晶片制造能力来制造32Mcells/in2沟型DMOS，而180Mcells/in2的设计结构需要按0.6微米来制造。在本文中，术语“0.6微米的制造”是指在所要求的通风水平和水的清洁度下设备所能够制造的最高的密度CMOS IC过程的特征尺寸。因此术语“0.6微米”不仅指栅极尺寸，而且还指最小接触窗口、金属规则甚至所需的表面平面化的类型。特别是，金属台阶覆盖是利用较小的接触区窗口的问题，它要求在0.8微米的制造中所没有采用的技术和设备。因此实现较高的单元密度不是简单利用更好的更现代的晶片制造的问题。而是需要新的研究开发以解决制造可靠的、高产量的超密集的功率MOSFET的问题。
附图11A-11E所示为形成超自对准(SSA)沟型DMOSFET的过程的基本元件。该过程描述了形成沟式电容器的密集阵列的方法，该沟式电容器能够利用在沟之间的表面或背面上的硅，而不需要接触区掩模与硅台面区的顶部接触。这种SSA电容器与形成沟栅DMOSFET的构成一致，但并不限于此。例如，在绝缘栅双极性晶体管(IGBT)、MOS栅双极性器件以及其它类型的器件中都可以利用SSA阵列。
选择氮化物层102(或另一“硬”材料比如氧化物层)以限定沟104(附图11A)以继续后续的过程操作，某些过程操作将在比光致抗蚀剂所能耐的温度更高的温度中进行。氮化物是比较可取的，因为通过化学蚀刻技术可以清除它，而这种化学蚀刻技术对用于保护沟栅极的氧化物并没有损害。通常在硅本体108的主表面103上的薄氧化物层106上形成氮化物层102，以降低在硅本体108和氮化物层102之间的热膨胀系数(TCE)产生的任何应力。在某些过程中，不需要薄的氧化物层106。在氮化物层102上还可以形成其它的氧化物层(未示出)以避免在沟蚀刻过程中的腐蚀。在硅腐蚀的过程中用于限定氮化物特征的光致抗蚀剂层(未示出)也可以留在氮化物或氮化物-氧化物夹层的顶部上。在已经限定沟之后，通过公知的蚀刻方法(比如反应离子蚀刻(RIE))来形成沟。这就得到在附图11A中所示的结构。在沟104的各分段之间形成“台面”114。如图所示，在本实施例中，硅本体108包括外延层，但本发明并不限于此。
正如我们将要理解到，附图11A-11E所示为在功率MOSFET中的几种MOSFET的阵列单元，该阵列通常包括几百万的单元。如图所示，所制造的结构是一种大面积电容器，该电容器是沟功率MOSFET的结构元件。
然后将沟氧化以形成牺牲氧化物(未示出)以减少由沟蚀刻过程所造成的任何表面损坏。随后除去牺牲氧化物。形成栅极氧化物层110并利用多晶硅填充该沟。内腐蚀该多晶硅以连同硅本体108的主表面一起平面化栅极12(附图11B)。
根据器件所需的结构和它所要求的PN结，在这些步骤中通过预先淀积或离子注入可以引入各种杂质。这些细节将在下文的沟功率MOSFET的实例性制造过程中进行描述。接着，将多晶硅栅极112的所暴露的表面氧化以形成覆盖栅极112的厚的氧化物层116(附图11C)。厚的氧化物层116保护栅极112不受随后的蚀刻的影响并将栅极112“埋入”在沟104中以使栅极112不与覆盖在整个器件中的沟104上的(源极)金属短路。氮化物层102防止了在台面114上的氧化物层106被氧化。在这一点上，在器件的制造的过程中，单掩模(氮化物层102)形成了受氧化物层116保护的硅台面114和埋入的栅沟104。在常规的方法中用于埋入栅极的氧化物并不定位或与沟区“自对准”，但可以在台面上或横穿台面延伸。
由于与覆盖栅极112的厚的氧化物层116相比，选择在氮化物层102之下的氧化物层106为较薄的氧化物层，所以在SSA方法流程中消除氮化物层102实质上是区掩模操作。在附图11D中所示为在消除氮化物层102之后的结构。
如附图11E所示，短时间浸渍在氢氟酸(通常稀释在水中的HF)中或短时间均质等离子体氧化腐蚀从台面114上清除了氧化物层106而不暴露埋入的多晶硅栅112。原始的沟掩模本身限定的特征使在硅和金属层(将要淀积的)之间所形成的接触区118横穿台面114从沟104的一段到下一段一直延伸。因此接触区本身与沟本身对准并延伸到沟角落120，在该处，沟104的壁与硅的表面103相交。因此由限定沟104和厚的氧化物层116的相同的掩模特征限定了所暴露的台面118或接触区。这样就可以减少台面114的宽度。
相反，在常规的沟器件中通过另一特征(所谓“接触区掩模”)限定接触区。接触区掩模特征需小于台面的宽度以实现完美的对准并考虑到在氧化物腐蚀中的偏差(参见附图12A)。
因为在多晶硅内腐蚀之后形成厚的氧化物层116(附图11B)，厚的氧化物层116的顶部表面与台面114的表面几乎是平面，结果在台面和氧化物之间的台阶小于在利用淀积的氧化物和传统的接触区掩模所形成的台阶。从附图12A和附图12B的比较中可以清楚地看出这一点，附图12所示为常规的沟型DMOSFET，而附图12B所示为根据本发明具有与台面114的顶部表面相接触的金属层122的台面。
结果，对台面对金属(源极金属)接触区的尺寸没有限制，因为在单元阵列本身中没有使用单独的接触区掩模，虽然仍然需要单独的接触区掩模以形成实现稳定的ESD性能所需的多晶硅栅极总线、末端和多晶硅PN二极管阵列的接触区。同样，由于台阶高度降低了，所以在有源阵列(active array)中不存在金属带覆盖的问题。如附图12C所示，即使希望接触区掩模(例如，为减少在多晶硅栅极和顶部金属之间的电极间电容)，由于某些氧化物是在硅表面“之下”，因此台阶高度可以减小。
功率MOSFET的公知的指标数值是面积与宽度比A/W，它是对要求提供给定的“通道宽度”的电路片的面积的量度(大致说是MOSFET单元的总的周长)。利用A/W比率作为器件性能和接通电阻的指标可以对各种器件设计进行比较。A/W越小，性能越好。
附图13所示为作为硅台面宽度YSB的函数的这种A/W比较(利用先前的定义式)。该方形单元具有U-形曲线，当台面和沟的宽度相等时该曲线具有一个最小值。只要源极-本体尺寸小于栅极尺寸，台面宽度的任何减小都会比它所节省的面积更大程度地减小单元周长，因此增加了A/W比率。对于1微米宽度的栅极，将产生2微米的单元间距。在这个最小的点上，对于2微米间距的器件的封闭单元或带状几何形状的A/W都相同。
然而，在商业实际情况中，在沟角落中由于活性沟道导通封闭的单元设计具有异常的泄漏，并且由于各种原因包括短通道效应、瞬时增强扩散和结晶缺陷造成阈值降低。如前文参考附图4C所述，这种问题的解决方案是在防止离子注入到每个台面角落的N+源极注入掩模中引入“角落区(block)”特征。应注意，沟栅极的内部角落是与形成在形成沟之后仍然保留的硅台面的外部角落相同的特征。
由于这种角落区特征，单元间距的每次递增的降低都将比它所节省的面积更显著地减小沟道周长。因此，随着YSB减少，比沟栅尺寸更小的台面尺寸进一步降低使A/W快速增加。还要注意的是，在具有在1微米和2微米之间的YSB值的区段II中出现两种1微米的单元设计的A/W的最小值。如前文所述，在区段II中，在仅有带状结构设计的实用场合，接触区尺寸导致了金属台阶覆盖问题。如在该曲线上的两个最右的圆圈所示的利用实际的已有技术所生产的器件仍然处于远离它们的A/W最佳状态的区域III中。
附图13也说明了为0.8微米和0.5微米带状设计继续改善(即降低)了完全在1微米之下方形单元设计的A/W比率。利用对较小的接触区金属台阶覆盖问题的解决方案，仍然利用基于带状设计(区段II)的接触区掩模，1.2微米的台面可以实现子单位A/W值。但由于A/W值完全不接近它们的最佳值，利用自对准进一步将台面收缩到区段I，以实现台面宽度在0.9微米以下，这仍然是有利的并且是有保证的。如附图所示，利用这种自对准技术，在0.5微米之下的A/W是实际可行的。
参看以单元密度而不是台面宽度所定义的横坐标(附图14)所绘制的相同几何形状设计的A/W比率，可以清楚地看到利用将更高的密度以降低的A/W的优点。应注意，比实现可比较的A/W性能的封闭单元方法带状设计要求更高的单元密度。例如，仅要求70Mcell/in2带状设计以实现与32Mcell/in2方形单元设计等效。换句话说，需要通过本发明可形成的自对准和成比例延伸的尺寸以补偿在带状几何形状的A/W特性中的内在缺点。幸运的是，通过更紧密的尺寸本体的连续性和源极扩散(在沿带的z方向)或在带状设计中可能的远的本体区(与z-方向相对的方向)有助于补偿A/W的缺陷。在附图14的曲线中，利用本发明在此所描述的方法，所制造的实际的沟型DMOS结构预计达到每平方英寸(1Gcell/in2)上接近十亿个单元的密度。利用这种方法，这种设计的规模甚至并不限于这个数字，而是约略估计，仅受光蚀刻技术进展的限制。
附图15A-15D所示为各种沟型DMOS设计的剖面图，每种沟型DMOS沿着沟侧壁和底部具有均匀的栅极氧化物厚度。在这种情况下，均匀定义为不是以如下的方式有意制造栅极氧化物：在沟侧壁上而不是在它的底部表面上形成不同的氧化物厚度。当然，根据与沟本身相交的各种结晶面的不同的氧化率和应力造成的增强或延迟氧化，预计氧化物厚度会沿着沟表面变化。
在附图15A中，本体区PB是均匀的，并没有设计特定的区域以使其比本体到漏极的结150具有更低的击穿电压，即起电压箝位的作用。这种器件会受到栅极氧化物的热载流子的剥蚀作用，并在栅极氧化物附近不希望地产生雪崩。通过使本体到漏结150尽可能地接近多晶硅栅极的底部可以使热载流子的产生最少。
在附图15B中，利用深P区域152来降低局部击穿并作为电压箝位(在剖面图上示意地表示作为在深P区域152和N埋入层156之间的齐纳二极管154)。如在申请号为08/459,555(1995年1月2日申请，在此以引用参考的方式结合在本申请中)的申请中所述，电压箝位可以在整个器件或单元阵列中随机地或以规则的间隔地重复。利用在公知的已有技术中的方法在超密集器件中不能够实现箝位原理。利用不与栅极形成短路常规的方法，通常不可能与较小的尺寸的箝位部分接触。
除了下述不同之外在附图15C中所示的器件与附图15B的器件类似：设定电压夹的雪崩击穿的高浓度掺杂位于在PB本体区内，不过具有更高的浓度。利用不与栅极形成短路常规的方法，通常不可能与较小的尺寸的箝位部分接触。
在附图15D中，所示为对接源极/本体接触区。可利用于封闭单元或带状结构设计中。金属层与N+源极区159和P+本体接触区160都接触，由此使源极和本体一起短接。在附图15A，15B和15C中假设在z方向的本体区(沿着沟而不是在附图中所示的剖面)。可替换的是，还可以设计并生产没有P+接触区到PB区的那些器件以使本体区在它的断态中完全耗尽。因为自对准接触区延伸到沟的边缘，因此N+源极的长度变短并仍然确保较好的欧姆接触。不利用在此所描述的技术就不能实现N+源极区及其台面的尺寸。
附图16A说明了在薄的栅极氧化物沟型DMOS器件中的场电极感应(FPI)击穿现象。如附图16A所示，在与漏极重叠的沟角落上出现了在有限的FPI器件中的离子化。由于氧化物变薄，因此击穿电压降低，如附图16B所示。在FPI击穿比较普遍的情况下，在沟栅附近和它的栅极氧化物中出现雪崩和产生载流子，使栅极造成了热载流子损坏和氧化物消耗。
薄的栅极氧化物沟型DMOSFET的另一缺点是在栅极和漏极之间所造成的覆盖电容，这种电容造成了栅电荷的增加(参见附图17A)。通过密勒效应(Miller effect)进一步加剧了在输入电容上的栅极漏极电容CGD的效应和相应的栅极电荷。由于栅极漏极电容的反馈使在输入电容中的密勒效应增加。该效应可以看作在附图17B的栅极电压曲线中的平稳段，在附图17B中栅极电压上升随着栅极电荷的增加而停止同时漏极电压降低，该器件导通。加在该器件上的电压较低即它完全导通之后，栅极电压与输入电荷成比例再继续上升。实质上，利用栅极电荷来抵消在栅极到漏极电容上出现的ΔVDG。由于附加平稳段要求更多的电荷(在x-轴上绘出的值)，则“有效的”输入电容增加，在开关的过程中器件具有更高的能量损失。在栅极本体和栅极源极电容CGB和CGS也存在的同时，它们对输入栅极电荷的贡献的量值(如附图17B中所示按在平稳段之前的曲线斜率)显著小于漏极项，即平稳段更宽。从该曲线中可以清楚地看出，较薄的氧化物以较低的栅极偏置下接通(在许多利用中希望较低的阈值电压)，但要求更多的栅极电荷以达到栅极偏置的相同的最终值(并同样地实现相同的沟道增强)。更希望实现较低的阈值和较高的跨导而不增加覆盖电容，但需要特定的方法和器件结构来实现这些。
附图18所示为本发明的实施例。在带状设计中在N-外延层188中形成MOSFET 180，该MOSFET 180的沟栅181、硅台面182和接触区掩模的特征完全自对准。横穿台面(在y-方向)，N+源极区183和PB本体区184同样自对准该沟。N+源极区183在z-方向上由于P+本体接触区185周期性中断以与在下面的PB本体区184接触。在带状设计中在设定单元间距的过程中这种特征并不重要，因此对于z-方向特征并不要求自对准。如图所示，沟顶部氧化物层186将栅极埋入在表面之下以避免与表面金属(未示出)短接，但不显著地凸伸到硅台面182的顶部表面之上。因此避免了带有源极金属的台阶覆盖问题。在N-外延层188和N+衬底189中示出了均匀的N-型埋入层(NBL)187，表明在N+外延层188生长之后通过离子注入可以设定从顶部表面到NBL的距离。为减少覆盖电容，并在希望薄栅极氧化物时避免场电极感应击穿效应，在沟底部而不是在与该器件的沟道区191相重叠的沟侧壁上形成薄氧化物层部分190。
在本实施例中，选择栅极尺寸YG为0.5微米，形成器件的源极本体元件的硅台面的尺寸YSB为0.5微米。作为带状设计，器件结构要求没有角落区(除了可能在较长的指状结构端部以外)，因此不会使器件的A/W效率受损。此外，只要YSB＝YG(如在这种设计的优选实施例中所示的情况)，对于方形和带状几何形状A/W都相同，因此利用带状结构并不会造成任何电阻损失。
对于带状设计，源极和本体接触结构还可以在几何形状上变化，如附图19A-19F的平面视图所示。选择该设计以使N+源极周长最大(以实现可能的最低的电阻)或使对本体区的P+接触区最大(为抑制寄生双极性导通、防止快速反向并使器件坚固)或在这两者之间的折衷。在附图19A中，N+源极区和P+本体接触区形成连续的带，但带有P+开口(在N+中的孔)的周期性变宽以改善本体区。可将N+区域的较窄的部分形成得与光蚀刻对准所允许的一样小，而不会造成N+区域消失的危险。例如，N+区域可以形成为0.2微米宽(每侧)，留下P+区域的0.4微米孔。因此，对于1.3微米的间距(假设0.5微米的沟栅极)、59Mcell/cm2(381Mcell/in2)和0.65微米的A/W，最小的可制造的台面宽度大约为0.8微米。这种“波纹状”设计是在电阻和强度之间的一种折衷。在N+源极区比P+区更宽的部分中，P+区可以变得很窄以仅提供相当的电阻接触。例如，如果N+区为0.3微米宽，则P+区变窄到0.2微米。在这种情况下，在N+注入之后通过限制高温处理量(优选快速热退火)必须使N+区向P+区的横向扩散最小。
在强度方面的稍作改善就可以实现附图19B的“波纹带状状(strappedcorrugated)”设计，在附图19B的设计中P+带周期性地与台面宽度横切。A/W与沿带方向上它的使用周期成线性比例地减小。实际上，通过沿沟长度的横向电流在P+区域中发生有某些导通并最终导致垂直导通。
附图19C所示的分段的N+源极设计减少了N+接触区和沟道的周长，并对接通电阻进行折衷以实现坚固度增加。可取的是，对于1.4微米的间距(假设0.5微米的沟栅)、51Mcell/cm2(329Mcells/in2)的密度和0.7微米的A/W，这种结构设计的最小的可制造的台面宽度大约是0.9微米。然而，由于因为每个N+岛状物本身要求良好的接触质量，因此在制造过程中可极大地改变这种设计的N+接触区电阻。
不损害N+接触区电阻的另一种结构设计是附图19D所示的竹状或梯状结构，在这种结构中沿着N+源极的长度上除了在个别P+带以外与N+源极相接触。最小可制造的台面宽度并不受它的结构的限制。0.5微米的台面宽度产生了1.0微米的间距(假设0.5微米沟栅)、100Mcell/cm2(645Mcells/in2)的单元密度和0.5微米的A/W(按P+带的周期性线性地增加)。在将来这种结构可成比例地达到1Gcell/in2的密度(0.8微米间距)和0.4微米的A/W。基于附图19E和19F的设计的窗口和带状窗口分别与附图19A和19B的波纹状和波纹带状设计具有类似的几何形状特征，但它还具有更好的N+接触电阻和更小的接触区域(更小的坚固度)。
考虑到已经讨论的几何形状和器件特征，可以预计的是，SSA沟型DMOSFET的优选实施例具有在下表1中所概述的结构特性和电特性。
表1
    特征   特性   益处/优点
    单元密度  高密度D＝100Mcells/cm2＝645Mcells/in2   较低的沟道电阻(许多平行单元/区域)
    单元间距  较小YSB＝0.5微米，YG＝0.5微米，间距＝1微米   较低的沟道电阻均匀的漏极电流能够5X I-线条分级
    对准  超自对准SSA沟/顶部氧化物/台面/接触区   最大的接触面积避免了栅源短接较小的A/W
    台阶覆盖  较低的台阶高度，顶部氧化物延伸到台面之下   良好的电迁移特性；较低的横向金属电阻
    栅极周长A/W  较小的A/W＝0.5微米   较低的沟道电阻，
    较高的gm，漏极到本体电容量较小
    阵列的几何形状     YSB＝YG的带     良好的本体区没有角落区损失与方形单元的A/W相同
    沟的底部氧化物(可选)     较厚(1千埃至3千埃)     较低的栅-漏覆盖电容较低的栅极电荷最小的FPI雪崩
    沟的侧壁栅氧化物     较薄(50埃至700埃)     较高的跨导较低的沟道电阻较低的阈值没有发生穿通
    ESD保护     poly二极管     保护薄栅极ESD容差DC过电压箝位
在表1中所示的ESD保护实行在多晶硅层中所形成的背对背PN结二极管D1，D2的组合并将沟功率DMOS的栅极到源极电旁路。在所指定的电压之下，通常在每串联的二极管对为6.5至8伏特，二极管D1，D2仍然保持开路(除非在亚微安范围内的结型泄漏)。在该二极管电压之上，它们被雪崩击穿并导通，对最大的栅电压箝位。在附图20A中所示的单对二极管能够在一定程度上保护不受ESD脉冲影响，但仍然可能出现栅氧化物的某些过电压。此外，在稳态情况下单级设计经不住DC过电压。
附图20B所示的2-级箝位电路避免了这个问题，并通过选择串联的栅极电阻R1的阻值限制了电流流进第二对二极管D3，D4。只要内部二极管对D1，D2击穿并保护该氧化物而同时在该器件端子上的电压不超过外部二极管对D3，D4的击穿电压，则该网络能够一直经得住在该栅极击穿电压之上的DC过压情况。在某些实施例中，二极管对D3，D4的阻断(blocking)电压等于二极管对D1，D2的阻断电压。
在附图20C中示出了背对背串联连接的二极管对D5，D6，D7，D8(即NPNPN)的poly(多)二极管结构，该结构利用从源极注入的N+作为N+电极，并同样地利用专门的P-型注入当阳极掺杂时以设定击穿值。在覆盖在氧化物或电介质层199上的多晶硅层198中形成二极管D5-D8。通过金属层197形成到二极管D5和D8的阴极接触区。如果要保护能够耐低于6.5伏特的电压的栅极氧化物层，则内部雪崩二极管组必须以并联的正向偏置二极管阵列替代(参见附图20D)。
附图21A所示为带有N埋入层NBL212的SSA沟型DMOSFET 210，通过消除了漏极电阻的外延部分，该N埋入层NBL 212覆盖在沟栅的底部上的较厚的氧化物层214上，以在较低的击穿电压器件中改善接通电阻(特别是对于低于12伏特的雪崩击穿电压)。可以在外延层生长之后，即在形成沟之前或在形成沟之后并在填充该沟之前立即注入N埋入层(NBL)。
如附图21B和21C所示，当在沟形成之后注入NBL时，它具有与在注入的过程中硅顶部表面的形状一致的形状。因此，NBL进一步延伸到在沟之下的区域中而不是在沟之间的台面区域中的衬底中。在台面之下的区域中，NBL进一步延伸到外延层并朝沟延伸，甚至与在沟之间的台面区重叠。在附图21C中，NBL的轮廓形状符合该沟的形状，在沟的底部上在较厚的氧化物之间的台面区成为掺杂区。通过在沟形成的某些中间阶段注入离子可以形成这种形状，例如，在较厚的氧化物淀积之后但还没有以栅多晶硅填充该沟之前，或在填充多晶硅并内蚀刻之后但在淀积第二层多晶硅层之前。
在附图22的流程图中简要概述了SSA沟型DMOSFET的制造过程。主要包括如下相关的部分：
·漏极的形成
·SSA沟的形成
·栅极的形成
·本体的形成
·栅极总线/多晶硅二极管的形成
·SSA源极/台面的形成
·SSA接触区的形成
·可选的P+本体接触区的形成
·金属接触区的形成
附图22的流程图详细地给出了用于形成每个结构元件的一系列标记的方块的步骧。对于特定的实施例如果不要求某些结构特征，切去一角的方形块所表示的步骤是可选的，因此可以省略。箭头所示的多条路径表示的是一种可选的方法流程。在此所描述的流程并不排除能够形成类似的结构元件的其它的顺序，因此该流程并不是限制性的。
附图23所示为通过这个过程顺序所形成的SSA沟型MOSFET的剖面图。虽然所示的器件是N-沟道SSA沟型DMOS，但是通过将N-型掺杂剂替换P-型掺杂剂，该流程还可以生产SSA P-沟道器件，反之亦然。在优选实施例中由于该过程是低热集聚制造工序，因此，为生产P-沟道器件，该扩散循环并不需要显著地改变。
附图23所示为包括有源单元阵列(active cell array)260、栅极总线区270、多晶硅二极管区280和边沿末端区290的器件250的重要特征。该附图为示意性的，因此在各种区域之间的空间关系一定意义上可以基于器件的设计变化，根据所选择的剖面线的不同，该器件可以以各种组合出现。附图23的目的是在单幅图中示出各种区域以说明这种器件的制造。
在有源单元阵列260中，许多沟栅段262形成了阵列或栅极，该阵列或栅极包含有带有在沟道区263附近的侧壁上的薄的栅氧化物层部分266和覆盖在多晶硅栅极264上的更厚的氧化物层部分268(以将栅极与覆盖的源极金属层269电绝缘)的埋入的多晶硅栅极264，在优选实施例中，还包含位于在沟的底部上的更厚的栅氧化物层部分261。埋入型多晶硅栅极264延伸到本体区(以PB表示)的底部范围之下，并延伸进外延漏极材料267之中，该漏极材料267可以是均匀掺杂的并浓度上逐渐变化或形成等级，在沟附近形成最高的掺杂浓度，或可以包含如图所示的注入的埋入层265。埋入层265可以与注入层相同，因为它的中心(在x-方向垂直)并不位于在外延层267和N+衬底300之间的界面附近。
N+源极区320横穿由交叉的沟的分段所形成的台面延伸，并从沟间与埋入金属夹层303(比如Ti/TiN或W)相接触。在升高的温度下阻挡层金属可以与硅台面进行反应以形成硅化物。通过较厚的源极金属层269覆盖阻挡层金属，可取的是该源极金属层有纯铝(Al)、掺有1％的铜的铝(AlCu)、掺有1％的铜和1％的硅的铝(AlCuSi)或可能的纯铜。根据附图19A-19F，在阵列的边沿上或整个阵列上沿着带周期性地引入在其中没有N+的浅的P+掺杂区来实现本体接触区。
栅极总线区270包括栅极272，该栅极272带有埋入在沟271中的高浓度掺杂的多晶硅部分并延伸在搭接金属层273的顶部表面上，该搭接金属层273可以用作栅极总线或栅极焊接区。在沟之外的多晶硅层278位于氮化物层274的顶上，而薄氧化物层275在氮化物层274之下。在它的边沿氧化多晶硅，并以在顶上的另一氮化物层276，295封装该整个结构。
除了利用PA阳极注入对在二极管区280中的多晶硅层278的部分适当掺杂并通过N+源极注入有选择性地反掺杂(counterdaped)以形成一系列的二极管288不同以外，多晶硅二极管区280包括与栅极总线相同的结构。在栅极总线上沿表面横向地延伸的任何多晶硅(比如多晶硅层278)或多晶硅二极管结构包括在其下但不在末端区290中的PB本体结。多晶硅栅极272和多晶硅层278通过金属层269，273与插入其间的位于在接触窗口的Ti/TiN阻挡层金属281接触。与有源阵列260不同的是，通过接触区掩模限定与多晶硅层278相接触的接触窗口281的开口，通过封装的氮化物层276和薄的多晶硅氧化物283蚀刻该接触区掩模。串联的多晶硅二极管288通常在一端上电连接到源极金属层269，而在另一端上电连接到多晶硅栅极272。通过金属层(未示出)或通过埋入在沟中的N+多晶硅将多晶硅栅极272和多晶硅层278的N+部分连接到其它的多晶硅栅极区比如在有源阵列区260中的栅极264。
外部末端区290包括多晶硅场电极291(多晶硅层278的一部分和多晶硅电极293的延伸端)，该多晶硅场电极291位于氮化物层274和氧化物夹层275的顶部并延伸通过P-本体292。可以将多晶硅电极293/场电极291偏置在栅极或源极电位。通过源极金属层269形成与多晶硅电极293/场电极291的接触区。如果源极金属层269不从多晶硅电极293/场电极291分离，则通过塔接金属层273另外将多晶硅电极293/场电极291电短接到栅电极272。由于在断态下在对器件进行偏置时，功率MOSFET的栅极和源极通常短接在一起，因此栅极272和场电极291的工作相同。在接通状态下在源极电位之上附加的栅极偏置实质上并不改变场电极的操作，因此场电极能够执行在所有的栅极偏置条件下的末端任务。
按漏极电位偏置的第二多晶硅电极294和第二场电极299外接在该器件的外部边缘上并朝本体结横向地延伸，终止以在它和源极场电极291之间形成横向地插入的间隙。以氮化物295填充该间隙，该氮化物295还封装多晶硅场电极299并保护薄氧化物夹层275。通过金属296使外部多晶硅电极294和场电极291、299与该器件的外部边缘(即漏极电位)短接，通过N+接触区297短接到外延层267在电路片边缘上的部分。可替换的是，第二场电极299可延伸到电路芯片的外部边缘并延伸进划线区中，在划线区中可以利用锯来分离该电路芯片并通过场电极299切割，由此使它与漏极短路。
虽然有许多制造顺序将掺杂剂引入到有源器件的区域中，但是所公开的发明的主要结构特征是由氮化物层274所限定的它的SSA(超自对准)。在附图24A-24Q中限定了该方法的流程。
漏极的形成
如附图24A所示，过程以N+衬底300开始，在该N+衬底300上以公知的方式生长N-外延(epi)层267。形成应力减轻氧化物层275，注入埋入附面层的层265，如附图24B所示。对于有源阵列区260、栅极总线区270、多晶硅二极管区280和边缘末端区290，该台阶是均匀的。可以调节NBL的注入的能量以设置器件的BVDSS。表2所示为典型的过程参数。符号B+、P+和P++分别表示一次离子化的硼、一次离子化的磷和二次离子化的磷。
表2
  特征    范围     目标值  要求 P-沟道
  N++衬底300    1至5mΩcm砷/磷     1至3mΩ-cm 可能的最低的电阻率 P++硼相同的规格
  N-epi层267(厚度和掺杂浓度)    1至10微米1015至4·1017cm-3磷     3微米 由BVDSS设定 P-外延
  应力减轻氧化物层275(厚度、退火温度和时间)    30至700埃800至1100℃5至60分钟干燥的O2     90埃850℃15分钟 在后续过程中通过它注入砷；防止在多晶硅顶部氧化过程中氮化物升高 由于B+注入容易渗透所以层可以更厚；可取的是与用于N-沟道过程的相同
  N埋入层265(注入剂量和能量)   1012至5·1013cm-2500KeV至2.3MeVP+或P++     5·1012cm-2P++1.7MeV 自表面的深度：XNBL(顶部)＞3微米  PBL注入1.3MeVB+或B++
(注：MeV为兆电子伏特；mΩcm为毫欧厘米)
沟的形成
栅沟的形成涉及利用氮化物层274的硬掩模或经得住腐蚀过程的另一电介质形成光掩模和沟的腐蚀。通过化学汽相淀积(CVD)淀积氮化物层274并以薄的氧化物盖顶以有助于减少它的腐蚀。氮化物层274或其它电介质都必须在以后的蚀刻的过程中相对于氧化物具有较好的干蚀刻选择性。附图24C所示为氮化物层274的淀积。与氧化物相比具有这种选择性的任何其它的电介质也都是可以的。
附图24D所示为具有细微线条和间隔以形成在有源阵列区260中的沟段262的沟掩模台阶。光致抗蚀剂层320淀积在氮化物层274上并利用公知的光刻工艺进行构图(掩模I)。在栅极总线区(未示出)中每总线上仅开一个或两个沟以进行蚀刻，在末端区290中开两个沟，在多晶硅二极管区280中没有开沟。利用RIE蚀刻器执行在附图24E中所示的沟蚀刻(用于多晶硅蚀刻的相同的设备)。在硅沟蚀刻的过程可以适当地留下光致抗蚀剂层320，甚至氮化物或氮化物-氧化物叠层作为掩模。在高于平均温度的温度下(例如高于常规的焙烧温度的10-20℃)强烈地焙烧光致抗蚀剂以改善光致抗蚀剂的交联可以使光致抗蚀剂更坚固。将其暴露在紫外(UV)光中具有类似效果。因此，在蚀刻的过程中将保持光致抗蚀剂的陡峭的外形轮廓。特别是，这些台阶在硅沟蚀刻的过程中使氮化物的腐蚀最小。此后，剥去光致抗蚀剂。在表3中示出了典型的过程参数。
表3
特征   范围 目标值 要求 P-沟道
氮化物层274淀积(CVD)(厚度)   500至3000埃 2000埃 B+本体注入必须渗透良好的氧化物腐蚀选择性 P+本体注入必须渗透
氧化物层(未示出)淀积(厚度)   200至5000埃 未示出(1000埃) 在硅的蚀刻的过程中防止氮化物腐蚀 相同
沟掩模(掩模1)(间隙宽度)   2至1.5微米线条&间隔 0.5微米 构图/蚀刻氧化物&氮化物 相同
沟蚀刻(深度)   0.3至4微米深 2微米 圆整的角落 相同
  陡峭的侧壁<100>对准
栅极的形成
在已经对沟进行蚀刻之后，对沟进行氧化并对牺牲氧化物层进行腐蚀(未示出)以消除任何损坏。如附图24F所示，然后对沟进行氧化以形成栅极氧化物层266。在优选实施例中，在最终的侧壁栅极氧化物层266生长之前在沟的底部上形成了较厚的氧化物层261。结合附图25下文描述了较厚的底部氧化过程的一个实例。再次参考附图24F，淀积第一多晶硅层322，可取的是在原位上同时掺杂使其电阻率较低，对于N-沟道器件优选用磷掺杂，而对于P-沟道器件优选利用硼掺杂。可替换的是，淀积多晶硅层322，不进行掺杂，并注入能量为60至100KeV剂量为1至7×1015cm-2的磷，然后在900至1100℃下退火10分钟到2小时。
如附图24G所示，对第一多晶硅层322进行内腐蚀直到沟，或至少腐蚀到氮化物层274的表面之下。在本步骤中从多晶硅二极管区280中完全清除多晶硅层322。在表4中示出了在附图24F和24G中所示的步骤中的实例性过程参数。
表4
特征 范围 目标值 要求     P-沟道
牺牲氧化物(厚度、退火温度和时间) 70至200埃800至900℃15至40分钟干的O2 300埃850℃28分钟 消除随后的氧化物内腐蚀所带来的破坏     相同
较厚的底部氧化物层261(可选)(厚度) 在沟的底部1000至3000埃 2000埃 各种方法方向性淀积/抗蚀剂内蚀刻侧壁氮化物/LOCOS     相同
栅极氧化物层266(厚度、退火温度和时间) 70至700埃800至950℃5至130分钟 175埃或300埃850℃16或60分钟 活性沟道栅极氧化物     相同
干燥的O2
多晶硅层322(厚度) 2000至12000埃在原位置掺杂的N+＜75Ω/sq. 7000埃18Ω/sq. 栅极poly必须填充沟Xpoly1＞1.4·yG/2     相同
多晶硅层322内蚀刻 在氮化物顶部之下源极底部之上 甚至带有氮化物 为进行本体注入，清除表面     相同
从氮化物的顶部清除氧化物 消除所有的氧化物(0至5000埃) 3500埃 为随后的注入剥去氧化物     相同
(注：Ω/sq.为欧/方形)
即使在利用较厚的底部氧化物工艺或在沟腐蚀之前利用氧化物硬掩模，在进行多晶硅的内腐蚀之后氧化物层仍然保留在氮化物层274的顶部上(在附图24G中没有示出)。可取的是，在进行随后的离子注入之前在本步骤中清除这种氧化物。必须注意在氧化物腐蚀的过程中不能腐蚀或损坏栅极氧化物。
本体的形成
如附图24H所示，接着通过氮化物层274引入本体区PB。由于硼是较小的离子，因此它是优选的P-型掺杂剂。硼容易透过氮化物层274并能够仅通过离子注入深深地注入到形成本体掺杂分布特性的外延层267中，而不需要较长的主扩散。即使在最终的分布是离子注入的情况下，用于阻塞从末端区290的注入所需的光致抗蚀剂层324必须足够厚，通常大于1至3微米，以阻止掺杂剂达到MeV范围。推荐剂量为8×1012cm-2至8×1013cm-2的在800keV至3MeV范围内的硼注入。光致抗蚀剂层324的特征尺寸并不严格，因为只有末端要求注入阻塞。此外，在该循环中还可以引入本体注入，但在这个阶段中注入比较有利，所得的本体漏极结均匀，并避免了任何的局部的结的击穿问题。
在常规的扩散方式中的本体注入的剂量在1·1013cm-2至1·1014cm-2的范围内能量为60至100keV。然后通过在1050℃至1150℃下深入(drive-in)扩散6至15小时进行这种浅注入，得到1.7微米深的典型的结深度。表5给出了关于典型的过程参数的更多的信息。
表5
特征 方位     目标值   要求 P-沟道
本体掩模(掩模2)(光致抗蚀剂) 除了末端以外没有小的掩模特征     在电路片边沿4微米   阻塞本体注入达MeV范围 相同但阻塞磷
本体注入(常规) 1013至1014cm-260至150keV B+     6·1013cm-2，80keV   在扩散之后；400至900Ω/sq P+注入；120keV
本体注入(高能量) 8×1012至8×1013cm-2800keV至3Mev硼     3×1013cm-2，1.6MkeV   设定阈值V；避免穿通 磷注入，35％的更高的能量
深入扩散 1050至1150℃，6至15小时     1100℃12小时   1＜XjB＜2微米通常1.6微米 相同
可替换的是，可以利用“链式注入(chained implant)”技术来形成本体区。例如，以7·10cm的剂量在1MeV、700keV、525keV、375keV、225keV和125keV的能量下进行连续的“链式”硼注入。在另一实施例中，可以利用不同的剂量和能量，在单个器件中可以使用不止一种剂量。这个过程产生在附图26B中所示的普通形式的掺杂剂分布特性(其中所示链式的四种注入)，这种掺杂剂分布可以与在附图26A中所示的单次注入本体的常规的掺杂剂分布特性进行比较。链式的注入方法产生更均匀的本体掺杂浓度和更陡峭的浓度梯度(在本体漏结)，并且对于给定的阈值电压产生了更高的总的本体电荷，由此降低了器件穿通击穿的易损性。这种技术还具有的优点是，当它使用在由常规的扩散本体过程所形成的DMOS器件中时，源极本体结的深度并不首先影响器件的阈值电压。在与常规的扩散本体MOSFET相同的深度下可以对准本体漏结。选择最大的注入能量以透过氮化物并在所需的深度上设置结。注入到台面区并不需要渗透较厚的第一多晶硅层322，因为在上文所描述的内腐蚀的步骤中从台面上清除了多晶硅层322。
栅极总线/二极管的形成
在第二电极多晶硅层278中形成栅极总线和多晶硅二极管，并横穿如附图24I中所示的与多晶硅层322的所暴露剩余部分相接触的所有器件的区域进行淀积。未掺杂或轻微掺杂地淀积多晶硅层278以便通过随后的注入(比如二极管注入或源极注入)容易进行反掺杂(counterdoped)。在多晶硅层322和278之间没有出现界面氧化物。接着利用硼对多晶硅层278进行附面层注入以形成在多晶硅二极管中的PN结的阳极。
如在附图24J所示，然后在多晶硅层278的顶部上形成可选的薄氧化物层328，通过化学汽相淀积法淀积氮化物层330并通过“多掩模(polymask)”(未示出)进行构图。氮化物图案结构称为“多掩模”，因为它具有这样的掩模特征：它确定在沟之外和在该表面上之处露出多晶硅以便形成到多晶硅的接触区。多掩模还确定在之处多晶硅层278位于在场氧化物的顶上以限定栅极总线和在漏极和二极管区中的场电极。如果多掩模是清洁的(假设正性光致抗蚀剂)，将对氮化物层330以及多晶硅层278进行内腐蚀，由此从该表面除去多晶硅并内腐蚀到沟中(即埋入)。因此，在有源阵列区260中除去氮化物层330，但留下保护栅极总线区270和多晶硅二极管区280。由氮化物层330保护在末端区290中留下的两个区，并，一个用于源极场电极291，另一个用于漏极场电极299。氮化物层330有两个作用：第一它确定在之处对多晶硅层278进行内腐蚀，第二它防止多晶硅总线278、源极和漏极场电极291，299和多晶硅二极管区280的随后的氧化。
如附图24K所示，在暴露的区域内腐蚀多晶硅层278到甚至与氮化物层274的底部平齐。氮化物层274暴露在末端区290的中心并在有源阵列区260中的所有的硅台面的顶部上。在表6中给出了在附图24I-24K中所示的步骤的典型的过程参数。
表6
特征 范围  目标值  要求 P-沟道
多晶硅层278(厚度)和附面层的硼注入(剂量和能量) 1000至8000埃未掺杂，则B+注入，20至80keV，1012至1013cm-2  5000埃，则60keV3·1012cm-2 当掺杂N-型并与poly1形成欧姆接触时，栅极poly必须填充沟 类似，但注入磷
多晶硅氧化物层328(厚度、退火温度和时间) 70至700埃800至1000℃5至60分钟，干燥的O2  300埃850℃28分钟 在后续过程中通过它注入砷N+ 更厚较好由于注入B+能够渗透
氮化物层330(厚度) 500至3000埃  2000埃 良好的氧化物腐蚀选择性 类似
多晶硅掩模(掩模 0.5至3.5微米线条&间  1.5微米线条& 构图/蚀刻氮化物/ 相同
  3)   隔    间隔 氧化物&poly
  多晶硅层278内蚀刻   在氮化物顶部之下在源极底部之上   甚至与氮化物底部一致 清除表面以便从本体注入     相同
源极/台面的形成
如附图24L所示，氧化在沟分段262中所暴露的多晶硅层278的表面以在有源阵列中形成氧化物层268。在栅极总线区270和末端区290中的多晶硅层278的侧边(即没有由氮化物层330覆盖的所暴露的区域)也被氧化了。通过氮化物层274保护在有源阵列260中的台面不被氧化，以及通过氮化物层330保护在栅极总线区270、多晶硅二极管区280和末端区290中的多晶硅层278不被氧化。
接着，如附图24M所示，从有源阵列区260上剥离氮化物层274，自从该过程开始之后首次暴露出在硅台面顶部的薄氧化物层275。还除去氮化物层330，剩下仅由薄多晶硅二极管328所覆盖的场电极291，299、多晶硅二极管和多晶硅栅极总线的顶部表面，该薄多晶硅二极管328是在多晶硅层278淀积之后形成的。以P-型杂质(未示出)的附面层阳极注入对多晶硅二极管278进行掺杂，因此除了下列之处以外多晶硅层成为P-型：多晶硅层278在原地与掺杂的多晶硅层322接触之处，在其中可发生某些外扩散到层278中。在这些区域中，高浓度的N+多晶硅层322的上扩散可以使多晶硅层278的某些重叠的未掺杂部分成为N-型杂质掺杂，且其浓度高于阳极注入的P-型掺杂剂的浓度。例如，在末端区290中，多晶硅层278中的直接在沟之上的部分具有N+掺杂剂浓度，而多晶硅层278在场电极291，299中的部分仍然保留P-型直至N+源极注入(如下文所述)。
然后涂敷光致抗蚀剂层332，在有源阵列区260限定N+源极区302和在多晶硅二极管区280中形成二极管的阴极。光致抗蚀剂层332还填充在栅极总线区270和末端区290中的氮化物层274中的间隙。对包括栅极总线、多晶硅场电极291，299和多个二极管的阴极的整个结构注入砷，如附图24N所示。然后清除光致抗蚀剂层332。在表7中示出了在附图24L-24N中所示的步骤的典型过程参数。
表7
    特征     范围     目标值     要求     P-沟道
多晶硅层278的氧化(厚度、退火温度和时间)     800至3000埃800至1050℃5至80分钟 1500埃950℃50分钟 保护沟栅免于氧化物下降(dip)和金属短(自对准接触区)     相同
剥去氮化物层274     清除所暴露的氮化物 清洁 对在下面poly良好的选择性     相同
源极掩模(光致抗蚀剂)掩模4     阻止砷注入 3微米的特征 限定poly二极管阴极和N+源极     阻止BF2注入
N+(砷)注入(能量和剂量)     20至180keV1015至1016cm-2砷 100keV8·1015cm-2 N+必须渗过最初的和poly氧化物     BF2通常60keV
SSA接触区的形成
由于在多晶硅总线、多晶硅二极管和多晶硅场电极291，299上的氧化物层328是较薄的，然后通过化学汽相淀积法淀积钝化氮化物层276，如附图24O所示。接下来是接触区掩模(未示出)，打开氮化物层276并在该区域中暴露多晶硅层278(仅由薄的氧化物层328所覆盖)以进行电连接。在有源阵列区260中完全清除氮化物层276。接着进行浅的硼注入作为附面层注入，可取的是以较低的能量和较低的浓度利用BF2以便不对N+区域进行反掺杂。氮化物层276还保护在末端区290中的场电极291，299之间的区域。可替换的是，通过光掩模限定的光致抗蚀剂执行硼注入，并限制在要形成本体接触区的区域中(将在下文描述)。与多晶硅二极管阴极和栅极总线形成接触区。通过接触区掩模实现本步骤，该接触区掩模给这些选择的接触区打开区域，因为它们并不由氮化物层276的剩余部分限定。如果该接触区掩模覆盖了这些有源阵列，在接触窗口中腐蚀氧化物328，然后可以清除该掩模，接着浸渍以清除保留在活性区中的氮化物下的剩余氧化物。如果光掩模在多晶硅二极管区280、边沿末端区290和有源阵列区260中具有开孔特征，则必须注意不要对在沟上的氧化物层过腐蚀而造成短接。
然后浸渍暴露在活性接触区中的薄氧化物层328，不要对氧化物层268进行过度腐蚀，该氧化物层在埋入在沟中的多晶硅栅极的顶部。如在附图24P和24Q所示，然后将阻挡层金属303附加到如下的区域中：在该区域中已经暴露了在有源阵列区260中的台面的硅表面和多晶硅层278。表8示出了在附图24O-24Q所示的步骤中的过程步骤的典型参数。
表8
特征 范围     目标值   要求     P-沟道
氮化物层276(CVD)(厚度) 500至4000埃     2000埃   保护末端、栅极总线&poly二极管     相同
接触区掩模(掩模5) 腐蚀并清除在氮化物层276中的接触区开孔     清洁2微米接触区   在栅极总线上打开较小的特征部分     相同
P+(B)注入(能量和剂量) 20至80keVBF2 +7·1014至3·1015cm-2     Xj＜0.8微米30keV2·1015cm-2   Xj(P+)＜xj(N+)以避免Vt变化     砷+60keV5·1015cm-2
氧化物浸渍(dip) 清除开始的氧化物     清洁接触区   不清除在沟上的poly顶部氧化物     相同
阻挡层金属(组分和厚度) Ti/TN300埃至2000埃RAT烧结     1000埃900℃20秒   与N+&P+硅欧姆接触，N+poly     相同
P+本体的接触区的形成
这是可选的过程步骤(未示出)，在该步骤中通过掩模选择P+注入区而不是进入到每个接触区(如在附图24O中所示)。这允许利用较高的剂量进行注入。掩模应该保持P+掺杂剂沿着沟侧壁进入沟道区，但除了要接触的本体区以外。表9所示为本可选步骤的一些过程变量。
表9
特征      范围   目标值   要求     P-沟道
P+掩模(光致抗蚀剂)     阻止BF2注入   2微米的特征   限定本体接触区     阻止砷注入
P+注入(能量和剂量)     20至80ekVBF2 +7·1014至8·1015cm-2   0.8微米   没有深度限制     砷+60keV5·1015cm-2
顶部金属的形成
金属层269的淀积和构图完成了该制造过程。不需要钝化掩模，因为氮化物层276钝化了末端和多晶硅栅极总线。表10所示为用于金属层269的过程变量。
表10
特征   范围  目标值     要求     P-沟道
金属层269(厚度和成分)   5至5微米AlCu，AlCuSi，AlSi  3微米AlCu     欧姆接触     相同
金属掩模(掩模6)(光致抗蚀剂/腐蚀)   1至20微米线条1至3微米间隔  2微米线条和间隔     没有短接     相同
附图25A-25C所示为在沟的底部上形成厚的氧化物层的一种方法的步骤(参见附图24F)。在已经腐蚀沟262之后，如附图24E所示，通过热处理在沟的底部和侧壁上形成牺牲栅极氧化物层352以补救由腐蚀过程所造成的对硅的损坏。然后清除氧化物层352。然后通过CVD在垂直方向上淀积氧化物以填充沟262并溢出氮化物层274，如附图25A所示。最后得到氧化物层350。然后内腐蚀氧化物层350直到仅保留在沟262的底部上的较厚的氧化物层261，如附图25B所示。然后通过热过程在沟262侧壁上生长薄氧化物层266。如表4所示，栅极氧化物层266的厚度通常为70至700埃。
根据本发明的另一方面，通过几种附加技术中一种能够克服与将接触区掩模与较窄的台面组合导致台面台阶覆盖问题相关的问题，如附图8B和8C所示。这些技术可以制造在附图12A中所示的结构，但横向地充分地降低了“较大的”接触区尺寸以生产在附图13的区段II中的器件，或结合在此所描述的SSA技术生产在区段I中的器件。
附图27A所示为沟型MOSFET，该沟型MOSFET中与台面接触的接触区宽度为亚微米型，即氧化物层400的厚度大于接触区的宽度δN+。通过在较高的压力下(通常为几倍大气压，例如1.2-4个大气压)通过淀积金属层402(例如铝)来制造这种结构。高压有助于迫使金属离子(通常为铝或铜)进入接触窗口，由此避免造成如附图8B和8C所示的凹口和空隙的淀积特性。例如，在这样的条件下执行铝-铜-硅淀积能够改善台阶覆盖：即与通常所使用的但压力高于大气压的条件相同的条件。例如，在两个大气压和250℃的晶片温度下，台阶覆盖好于在大气压下的台阶覆盖。
如附图27B所示，较厚的金属层402的高压淀积可以与阻挡层404的形成相结合。如果使用阻挡层比如Ti和TiN夹层，则可以在升高的温度例如在400℃下甚至在接近金属(例如铝)的熔化温度下进行淀积，而不会使在层402中的金属与阻挡层金属形成合金或烧结以致形成能够将N+源极区(或P-本体)与栅极电极短接的金属“钉(spike)”或降低栅极氧化物层质量的晶体缺陷。如果温度足够高(例如400至450℃)，则在大气压下可以进行淀积。例如通过溅射、蒸发、化学汽相淀积(CVD)或等离子体增强化学汽相淀积(PECVD)方法都可以执行淀积。
如附图27C和27D所示，以另一种材料比如钨或铜填充接触窗口，然后利用公知的工艺平面化，以形成将顶部金属层408与阻挡层金属404互连的栓针形接点(plug)406。利用包括接触区掩模的方法流程形成在附图27C中所示的器件。淀积、加掩模并腐蚀氧化物层400以形成接触区开口。虚线表示在从氧化的栅极多晶硅中所得的氧化物和淀积的氧化物层400之间的边界。
利用本发明的SSA方法形成在附图27D中所示的器件。然后在SSA结构上回流玻璃层412比如硼磷硅酸盐玻璃(borophosphosilicate glass(BSPS))，并利用接触区掩模限定在玻璃层412中的接触区开口414，利用形成针形接点406的金属填充在玻璃层412中的接触开口414。在多晶硅埋入栅极的氧化表面的顶部(即顶部氧化物)上淀积玻璃层412。层413是从在SSA方法中所使用的氮化物层中剩下的氮化物。在SSA流中接触区掩模和插入玻璃的效能主要是降低在源极金属和埋入的沟栅的顶部之间的耦合电容。
附图28A-28D所示为根据本发明的这一方面形成器件的方法的工序。在附图28A中，在已经完成了SSA方法之后，沟型MOSFET已经由玻璃层420覆盖了以使其具有相对较平整的顶部表面，该玻璃层例如可以是硼磷硅酸盐玻璃(BPSG)。如附图28B所示，然后对该器件施加掩模并腐蚀以形成接触窗口422，在N+源极区的表面上淀积可选的阻挡金属层424。如附图28C所示，使用比如钨的材料层428以填充接触孔422，层428充分延伸到玻璃层420的表面之上的平面。钨层428的设计规则与用于填充与在附图9B和9C中所示的沟的多晶硅的设计规则类似。接着，如在附图28D中所示，钨层428是内腐蚀或是利用化学-机械抛光的磨光平面，而金属层430淀积在层428上。钨层428提供了平整的表面，因此金属层430并不必延伸到由玻璃层420所形成的台阶上。
上文所描述的实施例仅是说明性的而不是限制性的。对于本领域的熟练人员来说根据本发明的原理显然可以有其它的实施例。

Claims (10)

1.一种制造沟型MOSFET的方法，包括：
提供具有表面的半导体材料的本体；
在该表面上形成第一掩模，第一掩模在要在该本体上设置沟之处具有开口；
通过在第一掩模中的开口腐蚀该半导体材料以形成在该半导体本体中的沟；
在该沟中淀积氧化物；
腐蚀该氧化物以在该沟的底部上形成第一氧化物层；
在该沟的侧壁上形成第二氧化物层，该第一氧化物层比第二氧化物层更厚；以及
将多晶硅引入到该沟中；
氧化所暴露的多晶硅的表面以在该沟的顶部上形成第三氧化物层，该第三氧化物层向下延伸到该沟之内并比第二氧化物层更厚；
将第一导电型的掺杂剂引入到半导体本体中以形成本体区，该本体区的结与第一氧化物层的上表面处于同一平面。
2.一种沟-栅功率MOSFET，包括
具有在其中形成沟的半导体本体，该沟的壁与在沟的角落上的半导体本体的主表面相交，该半导体本体包括：
在该沟和本体主表面附近的第一导电型的源极区；
与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及
与本体区形成结的第一导电型的漏极区；以及
设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和覆盖在该栅极上的第二部分，第二部分比第一部分更厚，第二部分的底部表面在半导体本体的表面的平面之下；以及
与半导体本体的顶部表面相接触的金属层，在金属层和顶部表面之间的接触区横向地延伸到沟角落。
3.根据权利要求2所述的沟-栅功率MOSFET，其中栅极氧化物层的第二部分的上表面是在半导体本体的表面的水平面上。
4.根据权利要求2所述的沟-栅功率MOSFET，其中栅极氧化物层包括在沟的底部附近的第三部分，该第三部分比第一部分更厚。
5.一种沟-栅功率MOSFET，包括
具有主表面的半导体本体和在该半导体本体中形成的沟，该半导体本体包括：
在该沟和本体主表面附近的第一导电型的源极区；
与源极区形成结的第二导电型的本体区，该本体区包括在沟的壁附近的沟道区；以及
与本体区形成结的第一导电型的漏极区；以及
设置在该沟中的栅极，该栅极以栅极氧化物层为边界，栅极氧化物层包括在沟道区附近的第一部分和覆盖在该栅极上的第二部分，第二部分比第一部分更厚，第二部分并不与在沟之外的半导体本体的主表面重叠，该第二部分的底部表面在半导体本体的表面的平面之下；以及
与半导体本体的顶部表面相接触的金属层。
6.根据权利要求5所述的沟-栅功率MOSFET，其中栅极氧化物层的第二部分的上表面是在半导体本体的表面的水平面上。
7.根据权利要求5所述的沟-栅功率MOSFET，其中栅极氧化物层包括在沟的底部附近的第三部分，该第三部分比第一部分更厚。
8.一种制造MOSFET的方法，包括：
提供半导体本体；
在该半导体本体的表面上形成沟，该沟限定台面；
沿该沟的壁形成第一绝缘层；
在该沟中形成栅极，通过绝缘层使该栅极与半导体本体绝缘；
将第一导电型的掺杂剂注入到台面中以形成本体区；
将第二导电型的掺杂剂注入到台面中以形成源极区；
在该台面上形成第二绝缘层；
在该第二绝缘层上腐蚀开口；以及
将金属层淀积到接触开口中以形成与源极区的电接触区，在大于大气压的压力下进行淀积。
9.根据权利要求8所述的方法，其中在两个大气压的压力下淀积金属层。
10.根据权利要求8所述的方法，进一步包括在台面的表面上淀积阻挡层。
CNB2007101618092A 1999-04-22 2000-04-21 超级自对准的沟-栅双扩散金属氧化物半导体器件 Expired - Fee Related CN100568470C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/296,959 US6413822B2 (en) 1999-04-22 1999-04-22 Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US09/296,959 1999-04-22

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB008083932A Division CN1192425C (zh) 1999-04-22 2000-04-21 超级自对准的沟－栅双扩散金属氧化物半导体器件

Publications (2)

Publication Number Publication Date
CN101179030A true CN101179030A (zh) 2008-05-14
CN100568470C CN100568470C (zh) 2009-12-09

Family

ID=23144273

Family Applications (3)

Application Number Title Priority Date Filing Date
CNB2004100946560A Expired - Fee Related CN100367478C (zh) 1999-04-22 2000-04-21 自对准的沟-栅双扩散金属氧化物半导体器件
CNB2007101618092A Expired - Fee Related CN100568470C (zh) 1999-04-22 2000-04-21 超级自对准的沟-栅双扩散金属氧化物半导体器件
CNB008083932A Expired - Fee Related CN1192425C (zh) 1999-04-22 2000-04-21 超级自对准的沟－栅双扩散金属氧化物半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB2004100946560A Expired - Fee Related CN100367478C (zh) 1999-04-22 2000-04-21 自对准的沟-栅双扩散金属氧化物半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB008083932A Expired - Fee Related CN1192425C (zh) 1999-04-22 2000-04-21 超级自对准的沟－栅双扩散金属氧化物半导体器件

Country Status (8)

Country Link
US (5) US6413822B2 (zh)
EP (1) EP1186023A4 (zh)
JP (1) JP4180800B2 (zh)
KR (1) KR100679538B1 (zh)
CN (3) CN100367478C (zh)
AU (1) AU4800100A (zh)
TW (1) TW494529B (zh)
WO (1) WO2000065646A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740395A (zh) * 2008-11-14 2010-06-16 半导体元件工业有限责任公司 半导体组件以及制造方法
CN109860293A (zh) * 2017-11-30 2019-06-07 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN111370463A (zh) * 2018-12-26 2020-07-03 深圳尚阳通科技有限公司 沟槽栅功率器件及其制造方法

Families Citing this family (270)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
US6555895B1 (en) * 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
US6921939B2 (en) * 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6657256B2 (en) * 2001-05-22 2003-12-02 General Semiconductor, Inc. Trench DMOS transistor having a zener diode for protection from electro-static discharge
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
GB0117949D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US6566710B1 (en) * 2001-08-29 2003-05-20 National Semiconductor Corporation Power MOSFET cell with a crossed bar shaped body contact area
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
GB0122122D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
GB0125710D0 (en) * 2001-10-26 2001-12-19 Koninkl Philips Electronics Nv Transistor device
JP3701227B2 (ja) * 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
GB0208833D0 (en) * 2002-04-18 2002-05-29 Koninkl Philips Electronics Nv Trench-gate semiconductor devices
US7701001B2 (en) * 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
JP2004022700A (ja) * 2002-06-14 2004-01-22 Sanyo Electric Co Ltd 半導体装置
KR100473476B1 (ko) * 2002-07-04 2005-03-10 삼성전자주식회사 반도체 장치 및 그 제조방법
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
US8629019B2 (en) * 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US6855985B2 (en) 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7557395B2 (en) * 2002-09-30 2009-07-07 International Rectifier Corporation Trench MOSFET technology for DC-DC converter applications
KR20050056223A (ko) * 2002-10-04 2005-06-14 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 파워 반도체 장치 및 이를 포함하는 회로 장치
US7141455B2 (en) * 2002-11-25 2006-11-28 Texas Instruments Incorporated Method to manufacture LDMOS transistors with improved threshold voltage control
FR2847593A1 (fr) * 2002-11-26 2004-05-28 St Microelectronics Sa Procede et dispositif de realisation d'une couche de pentoxyde de tantale sur un materiau porteur, en particulier du niture de titane, et circuit integre incorporant une couche de pentoxyde de tantale
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
DE10316530A1 (de) * 2003-04-10 2004-11-18 Infineon Technologies Ag Halbleiterbauelement und Verfahren
TWI223448B (en) * 2003-04-29 2004-11-01 Mosel Vitelic Inc DMOS device having a trenched bus structure
GB0312512D0 (en) * 2003-05-31 2003-07-09 Koninkl Philips Electronics Nv Termination structures for semiconductor devices and the manufacture thereof
JP3906184B2 (ja) * 2003-06-11 2007-04-18 株式会社東芝 半導体装置およびその製造方法
DE10350684B4 (de) * 2003-10-30 2008-08-28 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
US7368353B2 (en) * 2003-11-04 2008-05-06 International Rectifier Corporation Trench power MOSFET with reduced gate resistance
DE10353387B4 (de) * 2003-11-14 2008-07-24 Infineon Technologies Ag Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
US7279743B2 (en) * 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
US7259411B1 (en) * 2003-12-04 2007-08-21 National Semiconductor Corporation Vertical MOS transistor
JP4699692B2 (ja) * 2003-12-26 2011-06-15 ローム株式会社 半導体装置の製造方法および半導体装置
JP4059846B2 (ja) 2003-12-26 2008-03-12 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
KR100529655B1 (ko) * 2003-12-31 2005-11-17 동부아남반도체 주식회사 반도체 장치의 게이트 산화막 형성 방법
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
KR100574340B1 (ko) * 2004-02-02 2006-04-26 삼성전자주식회사 반도체 장치 및 이의 형성 방법
DE102004005774B4 (de) * 2004-02-05 2006-09-28 Infineon Technologies Ag Verfahren zur Herstellung von Gateelektroden in einem Feldplattentrench-Transistor sowie Feldplattentrench-Transistor
US7217976B2 (en) * 2004-02-09 2007-05-15 International Rectifier Corporation Low temperature process and structures for polycide power MOSFET with ultra-shallow source
JP4801323B2 (ja) * 2004-02-13 2011-10-26 富士通セミコンダクター株式会社 半導体装置の製造方法
GB0405325D0 (en) * 2004-03-10 2004-04-21 Koninkl Philips Electronics Nv Trench-gate transistors and their manufacture
US7045857B2 (en) * 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
US6927451B1 (en) * 2004-03-26 2005-08-09 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
US8183629B2 (en) * 2004-05-13 2012-05-22 Vishay-Siliconix Stacked trench metal-oxide-semiconductor field effect transistor device
US7268395B2 (en) 2004-06-04 2007-09-11 International Rectifier Corporation Deep trench super switch device
US7402863B2 (en) * 2004-06-21 2008-07-22 International Rectifier Corporation Trench FET with reduced mesa width and source contact inside active trench
CN100517719C (zh) * 2004-06-30 2009-07-22 先进模拟科技公司 有凹进箝位二极管的沟槽金属氧化物半导体场效应晶体管
US7102201B2 (en) * 2004-07-15 2006-09-05 International Business Machines Corporation Strained semiconductor device structures
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4913336B2 (ja) * 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5135663B2 (ja) * 2004-10-21 2013-02-06 富士電機株式会社 半導体装置およびその製造方法
US7371641B2 (en) * 2004-10-29 2008-05-13 International Rectifier Corporation Method of making a trench MOSFET with deposited oxide
DE102004052643B4 (de) * 2004-10-29 2016-06-16 Infineon Technologies Ag Verfahren zur Herstellung eines lateralen Trenchtransistors
US7501651B2 (en) * 2004-11-30 2009-03-10 Samsung Electronics Co., Ltd. Test structure of semiconductor device
FR2879024A1 (fr) * 2004-12-08 2006-06-09 St Microelectronics Sa Peripherie de composant unipolaire vertical
US9685524B2 (en) 2005-03-11 2017-06-20 Vishay-Siliconix Narrow semiconductor trench structure
JP4944383B2 (ja) * 2005-03-25 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US8022468B1 (en) * 2005-03-29 2011-09-20 Spansion Llc Ultraviolet radiation blocking interlayer dielectric
DE102005014743B4 (de) * 2005-03-31 2013-12-05 Infineon Technologies Austria Ag MOS-Feldplattentrench-Transistoreinrichtung
KR101236030B1 (ko) 2005-04-06 2013-02-21 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7179717B2 (en) * 2005-05-25 2007-02-20 Micron Technology, Inc. Methods of forming integrated circuit devices
US20060273384A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. Structure for avalanche improvement of ultra high density trench MOSFET
US20060273390A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. Gate contact and runners for high density trench MOSFET
US20060273380A1 (en) * 2005-06-06 2006-12-07 M-Mos Sdn.Bhd. Source contact and metal scheme for high density trench MOSFET
US7884483B2 (en) * 2005-06-14 2011-02-08 Cufer Asset Ltd. L.L.C. Chip connector
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
JP2007005657A (ja) * 2005-06-24 2007-01-11 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2007043123A (ja) * 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
US8264717B2 (en) * 2005-07-11 2012-09-11 Ricoh Company, Ltd. Image forming apparatus, information processing apparatus, information processing method, information processing program and storage medium
JP4939012B2 (ja) * 2005-08-26 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置
US20070075360A1 (en) * 2005-09-30 2007-04-05 Alpha &Omega Semiconductor, Ltd. Cobalt silicon contact barrier metal process for high density semiconductor power devices
JP2007142087A (ja) * 2005-11-17 2007-06-07 Nec Electronics Corp 半導体装置
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
TWI435430B (zh) * 2006-01-18 2014-04-21 Vishay Siliconix 具高靜電放電性能之低電壓輸出驅動器
US7667265B2 (en) * 2006-01-30 2010-02-23 Fairchild Semiconductor Corporation Varying mesa dimensions in high cell density trench MOSFET
US8409954B2 (en) * 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
US20070228463A1 (en) * 2006-04-03 2007-10-04 Jun Cai Self-aligned complementary ldmos
US8471390B2 (en) * 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
US20080042222A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with copper metal connections
US7629646B2 (en) * 2006-08-16 2009-12-08 Force Mos Technology Co., Ltd. Trench MOSFET with terraced gate and manufacturing method thereof
US20080042208A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with esd trench capacitor
US8476709B2 (en) 2006-08-24 2013-07-02 Infineon Technologies Ag ESD protection device and method
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
TWI496272B (zh) * 2006-09-29 2015-08-11 Fairchild Semiconductor 用於功率金氧半導體場效電晶體之雙電壓多晶矽二極體靜電放電電路
US7374980B2 (en) * 2006-10-13 2008-05-20 International Business Machines Corporation Field effect transistor with thin gate electrode and method of fabricating same
US9748346B2 (en) * 2014-11-25 2017-08-29 Alpha And Omega Semiconductor Incorporated Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
JP2008130983A (ja) * 2006-11-24 2008-06-05 Nec Electronics Corp 半導体装置およびその製造方法
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US8368126B2 (en) * 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
US7511357B2 (en) * 2007-04-20 2009-03-31 Force-Mos Technology Corporation Trenched MOSFETs with improved gate-drain (GD) clamp diodes
JP5138274B2 (ja) * 2007-05-25 2013-02-06 三菱電機株式会社 半導体装置
JP4427561B2 (ja) * 2007-05-29 2010-03-10 株式会社東芝 半導体装置
US7732848B2 (en) * 2007-05-31 2010-06-08 Infineon Technologies Ag Power semiconductor device with improved heat dissipation
US7646058B2 (en) * 2007-06-05 2010-01-12 Force-Mos Technology Corporation Device configuration and method to manufacture trench MOSFET with solderable front metal
US8217419B2 (en) * 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
TWI340435B (en) * 2007-07-11 2011-04-11 Nanya Technology Corp Dynamic random access memory with electrostatic discharge structure and method for manufacturing the same
US20090026533A1 (en) * 2007-07-24 2009-01-29 Force-Mos Technology Corporation Trench MOSFET with multiple P-bodies for ruggedness and on-resistance improvements
KR100848781B1 (ko) * 2007-08-14 2008-07-28 주식회사 동부하이텍 밀집한 패턴의 노광방법
JP2009076540A (ja) * 2007-09-19 2009-04-09 Nec Electronics Corp 半導体装置
JP2009088198A (ja) * 2007-09-28 2009-04-23 Rohm Co Ltd 半導体装置
JP5298488B2 (ja) * 2007-09-28 2013-09-25 富士電機株式会社 半導体装置
US7687352B2 (en) * 2007-10-02 2010-03-30 Inpower Semiconductor Co., Ltd. Trench MOSFET and method of manufacture utilizing four masks
US7799642B2 (en) 2007-10-02 2010-09-21 Inpower Semiconductor Co., Ltd. Trench MOSFET and method of manufacture utilizing two masks
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US8674434B2 (en) * 2008-03-24 2014-03-18 Micron Technology, Inc. Impact ionization devices
US20090242973A1 (en) 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon
US7683369B2 (en) * 2008-04-10 2010-03-23 Alpha & Omega Semiconductor, Inc. Structure for measuring body pinch resistance of high density trench MOSFET array
JP5337470B2 (ja) * 2008-04-21 2013-11-06 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
US7910439B2 (en) * 2008-06-11 2011-03-22 Maxpower Semiconductor Inc. Super self-aligned trench MOSFET devices, methods, and systems
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8193579B2 (en) * 2008-07-29 2012-06-05 Rohm Co., Ltd. Trench type semiconductor device and fabrication method for the same
US7867852B2 (en) * 2008-08-08 2011-01-11 Alpha And Omega Semiconductor Incorporated Super-self-aligned trench-dmos structure and method
JP5331497B2 (ja) * 2008-11-27 2013-10-30 株式会社東芝 半導体装置およびその製造方法
CN101764061B (zh) * 2008-12-26 2012-05-30 马克斯半导体股份有限公司 功率金属氧化物半导体场效晶体管结构及其制程方法
US7911260B2 (en) * 2009-02-02 2011-03-22 Infineon Technologies Ag Current control circuits
US8164162B2 (en) * 2009-06-11 2012-04-24 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes sharing same gate metal pad
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
JP2011071161A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体素子及びその製造方法
CN102034708B (zh) * 2009-09-27 2012-07-04 无锡华润上华半导体有限公司 沟槽型dmos晶体管的制作方法
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
US8575702B2 (en) * 2009-11-27 2013-11-05 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating semiconductor device
JP5452195B2 (ja) 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
US8217469B2 (en) * 2009-12-11 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact implement structure for high density design
US8698232B2 (en) * 2010-01-04 2014-04-15 International Rectifier Corporation Semiconductor device including a voltage controlled termination structure and method for fabricating same
CN102130121B (zh) * 2010-01-20 2012-10-03 上海华虹Nec电子有限公司 多晶硅二极管的串联结构
WO2011109559A2 (en) 2010-03-02 2011-09-09 Kyle Terrill Structures and methods of fabricating dual gate devices
US8431457B2 (en) * 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8143126B2 (en) 2010-05-10 2012-03-27 Freescale Semiconductor, Inc. Method for forming a vertical MOS transistor
US8373239B2 (en) 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
JP5691259B2 (ja) * 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US8929122B2 (en) 2010-08-20 2015-01-06 Shine C. Chung Circuit and system of using a junction diode as program selector for resistive devices
JP5616720B2 (ja) * 2010-08-30 2014-10-29 セイコーインスツル株式会社 半導体装置およびその製造方法
US8896064B2 (en) * 2010-10-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection circuit
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US8923085B2 (en) 2010-11-03 2014-12-30 Shine C. Chung Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access
US9496265B2 (en) 2010-12-08 2016-11-15 Attopsemi Technology Co., Ltd Circuit and system of a high density anti-fuse
US9685523B2 (en) * 2014-12-17 2017-06-20 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
JP5738653B2 (ja) * 2011-03-31 2015-06-24 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
WO2012158977A2 (en) 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US9136261B2 (en) * 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US9412883B2 (en) 2011-11-22 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for MOS capacitors in replacement gate process
JP5798024B2 (ja) * 2011-12-13 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
JP2013197122A (ja) * 2012-03-15 2013-09-30 Toshiba Corp 半導体装置
TWM435722U (en) * 2012-03-22 2012-08-11 Excelliance Mos Corp Power MOSFET
DE102012102533B3 (de) * 2012-03-23 2013-08-22 Infineon Technologies Austria Ag Integrierte Leistungstransistorschaltung mit Strommesszelle und Verfahren zu deren Herstellung sowie eine Anordnung diese enthaltend
CN103426738B (zh) 2012-05-17 2018-05-18 恩智浦美国有限公司 具有边缘端部结构的沟槽半导体器件及其制造方法
CN102789988A (zh) * 2012-05-23 2012-11-21 上海宏力半导体制造有限公司 沟槽型功率器件的形成方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10411111B2 (en) 2012-05-30 2019-09-10 Kyushu Institute Of Technology Method for fabricating high-voltage insulated gate type bipolar semiconductor device
US20150123165A1 (en) * 2012-05-30 2015-05-07 Kyushu Institute Of Technology High-voltage insulated gate type power semiconductor device and method of manufacturing the same
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9722041B2 (en) * 2012-09-19 2017-08-01 Vishay-Siliconix Breakdown voltage blocking device
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
JP5838176B2 (ja) 2013-02-12 2016-01-06 サンケン電気株式会社 半導体装置
US20140232451A1 (en) * 2013-02-19 2014-08-21 Qualcomm Incorporated Three terminal semiconductor device with variable capacitance
US10068834B2 (en) * 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
US9929698B2 (en) * 2013-03-15 2018-03-27 Qualcomm Incorporated Radio frequency integrated circuit (RFIC) charged-device model (CDM) protection
TWI511293B (zh) * 2013-06-24 2015-12-01 Chip Integration Tech Co Ltd 雙溝渠式ｍｏｓ電晶體結構及其製造方法
US9006063B2 (en) * 2013-06-28 2015-04-14 Stmicroelectronics S.R.L. Trench MOSFET
TWI566328B (zh) 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
CN104347422B (zh) * 2013-08-09 2017-10-24 上海华虹宏力半导体制造有限公司 带静电释放保护电路的沟槽式mos晶体管的制造方法
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
CN104600126B (zh) * 2013-10-31 2017-10-24 无锡华润华晶微电子有限公司 一种超势垒自偏置整流二极管
KR102089514B1 (ko) * 2013-12-23 2020-03-16 삼성전자 주식회사 반도체 메모리 장치 및 그 제조 방법
US9324830B2 (en) 2014-03-27 2016-04-26 International Business Machines Corporation Self-aligned contact process enabled by low temperature
US9496149B2 (en) * 2014-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US9293533B2 (en) * 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance
US9231049B1 (en) 2014-06-20 2016-01-05 Infineon Technologies Austria Ag Semiconductor switching device with different local cell geometry
US9349795B2 (en) * 2014-06-20 2016-05-24 Infineon Technologies Austria Ag Semiconductor switching device with different local threshold voltage
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
WO2016028944A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
KR102026543B1 (ko) 2014-08-19 2019-09-27 비쉐이-실리코닉스 전자 회로
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
US9553184B2 (en) * 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
US9397213B2 (en) 2014-08-29 2016-07-19 Freescale Semiconductor, Inc. Trench gate FET with self-aligned source contact
DE102014115464B4 (de) 2014-10-23 2019-10-24 Infineon Technologies Austria Ag Leistungs-halbleitervorrichtung mit temperaturschutz
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
JP6563689B2 (ja) * 2015-05-27 2019-08-21 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子の製造方法
CN106298920A (zh) * 2015-05-29 2017-01-04 北大方正集团有限公司 无接触孔的场效应管的制造方法和无接触孔的场效应管
JP6560059B2 (ja) * 2015-08-20 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6561723B2 (ja) * 2015-09-24 2019-08-21 豊田合成株式会社 半導体装置および電力変換装置
US9941266B2 (en) * 2015-12-16 2018-04-10 Rohm Co., Ltd. Semiconductor device
DE102016103384B4 (de) * 2016-02-25 2024-02-08 Infineon Technologies Austria Ag Halbleitervorrichtung mit nadelförmigen Feldplattenstrukturen in einem Transistorzellengebiet und in einem inneren Abschlussgebiet
KR102541563B1 (ko) * 2016-04-27 2023-06-08 삼성전자주식회사 반도체 장치, 반도체 칩 및 반도체 장치의 제조 방법
US10522674B2 (en) * 2016-05-18 2019-12-31 Rohm Co., Ltd. Semiconductor with unified transistor structure and voltage regulator diode
CN106206741B (zh) * 2016-08-30 2023-07-04 西安芯派电子科技有限公司 一种降低低压超结器件的栅极电阻的元胞结构及其制备方法
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10910313B2 (en) 2017-11-16 2021-02-02 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch
US10861950B2 (en) 2017-11-16 2020-12-08 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
CN108039372B (zh) * 2017-12-21 2021-12-07 上海领矽半导体有限公司 沟槽型垂直双扩散金属氧化物晶体管及其制作方法
JP2019114643A (ja) * 2017-12-22 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6998788B2 (ja) * 2018-02-09 2022-01-18 エイブリック株式会社 半導体装置
GB2572442A (en) * 2018-03-29 2019-10-02 Cambridge Entpr Ltd Power semiconductor device with a double gate structure
TWI729538B (zh) 2018-11-21 2021-06-01 大陸商上海瀚薪科技有限公司 一種整合箝制電壓箝位電路的碳化矽半導體元件
DE102019008556A1 (de) 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US10784373B1 (en) 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
IT201900006709A1 (it) 2019-05-10 2020-11-10 St Microelectronics Srl Dispositivo mosfet di potenza a super giunzione con affidabilita' migliorata, e metodo di fabbricazione
US10930510B2 (en) 2019-05-21 2021-02-23 International Business Machines Corporation Semiconductor device with improved contact resistance and via connectivity
US10892188B2 (en) 2019-06-13 2021-01-12 Semiconductor Components Industries, Llc Self-aligned trench MOSFET contacts having widths less than minimum lithography limits
JP7379882B2 (ja) 2019-06-26 2023-11-15 富士電機株式会社 窒化物半導体装置
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
CN110739303B (zh) * 2019-10-30 2020-11-06 珠海迈巨微电子有限责任公司 集成ESD防护的Trench VDMOS器件及制造方法
CN110797263A (zh) * 2019-11-14 2020-02-14 龙腾半导体有限公司 功率mosfet器件及其制造方法
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
US10910478B1 (en) 2020-03-04 2021-02-02 Shuming Xu Metal-oxide-semiconductor field-effect transistor having enhanced high-frequency performance
TWI804736B (zh) * 2020-03-25 2023-06-11 立錡科技股份有限公司 具有橫向絕緣閘極雙極性電晶體之功率元件及其製造方法
CN112701163A (zh) * 2021-02-05 2021-04-23 上海华虹宏力半导体制造有限公司 沟槽栅半导体器件及其制造方法
US11302776B1 (en) 2021-05-31 2022-04-12 Genesic Semiconductor Inc. Method and manufacture of robust, high-performance devices
EP4163981A1 (en) * 2021-10-11 2023-04-12 Nexperia B.V. Semiconductor device with a clamping diode
CN114725206B (zh) * 2022-03-08 2023-07-25 西南交通大学 一种基于低介电常数介质的SiCVDMOSFET器件

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US4967245A (en) * 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US4876214A (en) * 1988-06-02 1989-10-24 Tektronix, Inc. Method for fabricating an isolation region in a semiconductor substrate
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
US5527561A (en) * 1991-05-28 1996-06-18 Electrotech Limited Method for filing substrate recesses using elevated temperature and pressure
JP2837014B2 (ja) 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5554862A (en) * 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JPH05335582A (ja) * 1992-05-27 1993-12-17 Omron Corp 縦型ｍｏｓｆｅｔ装置およびその製造方法
US5539238A (en) 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
US5430315A (en) 1993-07-22 1995-07-04 Rumennik; Vladimir Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current
US5514604A (en) * 1993-12-08 1996-05-07 General Electric Company Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making
JP3338178B2 (ja) * 1994-05-30 2002-10-28 株式会社東芝 半導体装置およびその製造方法
US5455190A (en) * 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
US5672889A (en) * 1995-03-15 1997-09-30 General Electric Company Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US5648670A (en) * 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
JP3272242B2 (ja) * 1995-06-09 2002-04-08 三洋電機株式会社 半導体装置
JP3384198B2 (ja) * 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JPH09162399A (ja) * 1995-12-12 1997-06-20 Toshiba Corp 半導体装置
US6090700A (en) * 1996-03-15 2000-07-18 Vanguard International Semiconductor Corporation Metallization method for forming interconnects in an integrated circuit
US5770878A (en) * 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
JP4077529B2 (ja) * 1996-05-22 2008-04-16 フェアチャイルドコリア半導体株式会社 トレンチ拡散ｍｏｓトランジスタの製造方法
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6054365A (en) * 1998-07-13 2000-04-25 International Rectifier Corp. Process for filling deep trenches with polysilicon and oxide
US6080669A (en) * 1999-01-05 2000-06-27 Advanced Micro Devices, Inc. Semiconductor interconnect interface processing by high pressure deposition
US6316806B1 (en) * 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
US6188105B1 (en) * 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740395A (zh) * 2008-11-14 2010-06-16 半导体元件工业有限责任公司 半导体组件以及制造方法
CN101740395B (zh) * 2008-11-14 2014-01-08 半导体元件工业有限责任公司 半导体组件以及制造方法
CN109860293A (zh) * 2017-11-30 2019-06-07 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN109860293B (zh) * 2017-11-30 2022-01-28 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN111370463A (zh) * 2018-12-26 2020-07-03 深圳尚阳通科技有限公司 沟槽栅功率器件及其制造方法

Also Published As

Publication number Publication date
US7052963B2 (en) 2006-05-30
AU4800100A (en) 2000-11-10
TW494529B (en) 2002-07-11
US6924198B2 (en) 2005-08-02
US6413822B2 (en) 2002-07-02
CN1353863A (zh) 2002-06-12
CN100367478C (zh) 2008-02-06
JP2002543587A (ja) 2002-12-17
JP4180800B2 (ja) 2008-11-12
US6750507B2 (en) 2004-06-15
KR20010112439A (ko) 2001-12-20
EP1186023A4 (en) 2007-02-21
US20020168821A1 (en) 2002-11-14
CN100568470C (zh) 2009-12-09
US20020019099A1 (en) 2002-02-14
US20040191994A1 (en) 2004-09-30
KR100679538B1 (ko) 2007-02-07
CN1655331A (zh) 2005-08-17
WO2000065646A1 (en) 2000-11-02
US6756274B2 (en) 2004-06-29
CN1192425C (zh) 2005-03-09
US20040185622A1 (en) 2004-09-23
EP1186023A1 (en) 2002-03-13
US20020195657A1 (en) 2002-12-26

Similar Documents

Publication Publication Date Title
CN100568470C (zh) 超级自对准的沟-栅双扩散金属氧化物半导体器件
JP2988871B2 (ja) トレンチゲートパワーｍｏｓｆｅｔ
US6140678A (en) Trench-gated power MOSFET with protective diode
US5998837A (en) Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US5385852A (en) Method for manufacturing vertical MOS transistors
US6683347B1 (en) Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US6534366B2 (en) Method of fabricating trench-gated power MOSFET
US6621107B2 (en) Trench DMOS transistor with embedded trench schottky rectifier
US7015125B2 (en) Trench MOSFET device with polycrystalline silicon source contact structure
JPH09102606A (ja) 双方向電流阻止機能を備えたトレンチ型パワーｍｏｓｆｅｔ
CN102738239A (zh) 沟槽栅场效应晶体管及其制造方法
CN110718546A (zh) 在源极接触沟槽中具有集成的伪肖特基二极管的功率mosfet
US10692999B2 (en) High voltage MOSFET devices and methods of making the devices
JP4796220B2 (ja) 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
JP2011035410A (ja) 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
US20220052170A1 (en) Mosfet with distributed doped p-shield zones under trenches
CN109148557B (zh) 超结器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091209

Termination date: 20100421