CN101189815A - 使输出器和激励器时钟同步的方法 - Google Patents

Abstract

一种在IBOC广播系统中使激励器时钟与调制解调器帧时钟同步的方法，包括下述步骤：接收代表音频信号和数据信号的调制解调器帧的开始的多个调制解调器帧脉冲，其中调制解调器帧脉冲的计时由调制解调器帧时钟控制，产生激励器时钟信号，计数代表激励器时钟信号的脉冲，以产生代表每个输入的调制解调器帧脉冲的计时误差的计数，并且响应于所述计数，控制激励器时钟信号。还提供一种执行该方法的设备。

Description

使输出器和激励器时钟同步的方法

技术领域

本发明涉及无线电广播系统，更具体地说，涉及使演播室和发射器中的时钟同步的方法和设备。

背景技术

iBiquity Digital Corporation HD Radio^TM系统被用来允许从目前的模拟调幅(AM)和调频(FM)无线电到全数字带内同频道(IBOC)系统的平滑演化。该系统在现有的中频(MF)和甚高频(VHF)无线电频带中从地面发射器向移动接收器、便携式接收器和固定接收器提供数字音频和数据服务。广播公司可继续同时发射模拟AM和FM，以及新的更高质量、更稳健的数字信号，允许他们和他们的收听者从模拟无线电转换成数字无线电，同时保持他们目前的频率分配。

广播系统体系结构中的两个主要组件是输出器(exporter)和激励器。通常，输出器位于无线电台的演播室，激励器位于发射点，不过输出器和激励器可共同位于发射点。一般通过将以太网用于激励器链路，输出器和激励器之间的接口是单向的(通常通过数字演播室-发射器链路(STL))。

数字音频和数据信号可包括多种服务，包括主节目服务(MPS)和电台信息服务(SIS)。输出器包含MPS和SIS所需的软件和硬件。它通过音频接口接收模拟和数字音频，压缩音频，并通过单向激励器链路将压缩音频输出给激励器。

HD编译码器(HDC)可位于在演播室中的输出器中。输出器为STL路径输出信号，所述信号包含HDC编码音频和所有数据服务。模拟音频信号在输出器中被延迟，以便实现差异延迟，并以44.1kHz输出。模拟音频信号随后在现有的STL上被发送，或者在32kHz下被重新采样，并和HDC流一起在能够在300kHz STL分配范围内的多路复用STL上被发送。RF调制部分位于发射器。这便于实现带宽效率高的位流。

激励器包括一个激励器引擎(exgine)子系统和产生HD Radio^TM波形所需的必要硬件。输出器和引擎之间的所有界面连接通过单向激励器链路发生。通过链路传送的激励器链路消息包含将由引擎调制的逻辑信道数据，以及输出器和激励器之间需要的适当命令和控制。

在演播室中进行音频编码和数据操作的同时，编码的音频和数据在单一的传输流上被组合。通过激励器链路传递的一切都是基于消息的。每条消息具有标题和主体。标题包括至少一个标识符、主体、序列号和循环冗余码校验。消息的主体具有特定的格式。对于单向激励器链路，主体始终是命令消息，因为不存在传送响应的任何返回信道。

引擎系统的一个部件是输入器。所述输入器用软件实现，管理所有的数据，包括第三方数据，与节目相关的数据(PAD)或者辅助信道。它多路复用数据，加上来自数字IBOC信号的编码HDC信息，并将该信息作为一个位流供给激励器。

在某些HD Radio^TM系统中，HDC FM系统能够提供20kHz响应，而HDC AM系统提供15kHz响应。对于HDC FM的20kHz音频响应来说，STL系统必须采用44.1kHz或者更高的采样速率，以便传递更高的频谱。由于HDC系统需要44.1kHz主时钟，因此利用以44.1kHz工作的数字STL系统是有利的，因为这将消除采样速率转换器(SRC)。但是，也可以使用采用32kHz或48kHz采样的STL系统。

HDC系统采用主时钟使一切同步到44.1kHz采样速率。处理可以利用两种配置：两个独立的单元(一个用于HDC，一个用于常规传输)，或者为两个信道提供专用的处理音频的单个双输出组合处理器。

首先考虑时钟误差对输出器和引擎之间的时间同步的影响。如果这些设备中的时钟具有1ppm的误差，那么每一百万个时钟时间将漏失一个时钟。另一种表征方式是时间误差为总时间的百万分之一。例如，1ppm的误差偏移3.6毫秒/hr或者86.4毫秒/day，它分别等同于一小时或者一天内44.1kHz音频时钟的159时钟或者3810时钟。如果要求单一时钟样本的44.1kHz时钟样本容限，那么在1ppm时钟误差下，仅仅22.7秒时钟就将漂移到规范之外。从而显然需要某种类型的辅助同步。

当位于演播室的输出器和位于发射器的引擎通过STL链路连接时，为了保持这两个位置之间的同步，可在所述输出器和引擎中使用锁定GPS的10MHz时钟。但是由于高RF噪声的缘故，在一些情况下，难以在发射器位置接收GPS信号。

需要一种在发射器产生同步时钟的备选方法。

发明内容

本发明提供一种在广播系统中使激励器时钟与调制解调器帧时钟同步的方法。所述方法包括下述步骤：接收表示音频信号和数据信号的调制解调器帧的开始的多个调制解调器帧脉冲，其中调制解调器帧脉冲的计时由调制解调器帧时钟控制，产生激励器时钟信号，计数代表激励器时钟信号的脉冲，以产生代表每个输入的调制解调器帧脉冲的计时误差的计数，响应所述计数，控制激励器时钟信号。还提供一种执行所述方法的设备。

在另一方面，本发明提供一种在广播系统中使激励器时钟与调制解调器帧时钟同步的设备。所述设备包括：输入端，用于接收代表音频信号和数据信号的调制解调器帧的开始的多个调制解调器帧脉冲，其中调制解调器帧脉冲的计时由调制解调器帧时钟控制，压控振荡器，用于产生激励器时钟信号，计数器，用于计数代表激励器时钟信号的脉冲，以产生代表每个输入的调制解调器帧脉冲的计时误差的计数，和环路滤波器，用于响应所述计数，控制激励器时钟信号。

附图说明

图1是FM无线电台的演播室、发射器和演播室-发射器链路的方框图。

图2是AM无线电台的演播室、发射器和演播室-发射器链路的方框图。

图3是位于发射器的激励器的一部分的功能图。

图4是按照本发明构成的同步电路的方框图。

图5是按照本发明构成的电路的示意图。

图6是本发明的线性模型的示图。

图7a和7b是用于图解说明模型的时间常数的示图。

图8是本发明的数字模拟模型的示图。

图9是对1毫秒初始偏移和1毫秒rms输入相位抖动的PLL响应的示图。

图10是对10毫秒初始偏移和10毫秒rms输入相位抖动的PLL响应的示图。

具体实施方式

参见附图，图1是按照本发明构成的演播室10、发射器12和演播室-发射器链路(STL)14的相关组件的功能方框图。除了其它之外，演播室还包括总体工作中心(Ensemble operation center)(EOC)16，EOC 16包括输入器18、输出器20和同步器22。输入器和输出器由输出器数据链路24连接。同步器22包括与天线25连接的GPS接收器。输出器和同步器交换多种信号，包括数字主节目服务(MPS)音频，模拟主节目服务(MPS)音频，延迟的模拟主节目服务(MPS)音频，和旁路控制，如箭头26、28、30和32所示。EOC从演播室音频设备34接收多个音频和数据信号，包括线路36上的次要音频数据服务，线路38上的次要音频服务音频，线路40上的主节目服务数据，和线路42上的主节目服务音频。数据服务提供商44在线路46上供给服务数据。演播室发射器链路(STL)发射器48在线路50上接收延迟的模拟MPS音频，在线路52上接收激励器链路数据。

EOC将各个信号格式化成调制解调器帧，STL发射器借助STL链路14，以成帧数据的形式将调制解调器帧发给发射器12。调制解调器帧为在激励器的同步提供一系列脉冲。调制解调器帧时钟被用于控制信号计时。发射器包括STL接收器54，包括引擎子系统58和模拟激励器60的激励器56。发射器接收音频和数据信号，处理它们以便由大功率放大器62和天线64广播。激励器链路数据被提供给引擎，如箭头66所示。延迟的模拟MPS音频被提供给模拟激励器，如箭头68所示。激励器包括一个10MHz时钟和一个上变频器。

图2是按照本发明构成的演播室110、发射器112和演播室-发射器链路(STL)114的相关组件的功能方框图。除了其它之外，演播室还包括EOC 116，EOC 116包括输入器118、输出器120和同步器122。输入器和输出器由输出器数据链路124连接。同步器122包括与天线125连接的GPS接收器。输出器和同步器交换多种信号，包括数字主节目服务(MPS)音频，模拟主节目服务(MPS)音频，和旁路控制，如箭头126、128和130所示。EOC从演播室音频设备132接收多个音频和数据信号，包括线路134上的次要音频数据服务，线路136上的次要音频服务音频，线路138上的主节目服务数据，和线路140上的主节目服务音频。数据服务提供商142在线路144上供给服务数据。演播室发射器链路(STL)发射器146在线路148上接收将在激励器链路数据上发射的信号。

EOC将各个信号格式化成调制解调器帧，STL发射器借助STL链路114，以一系列脉冲的形式将调制解调器帧发给发射器112。调制解调器帧时钟被用于控制信号计时。发射器包括STL接收器150和激励器152，激励器152包括引擎子系统154。发射器接收音频和数据信号，处理它们以便由大功率放大器156和天线158广播。激励器链路数据被提供给引擎，如箭头160所示。激励器包括一个10MHz时钟和一个上变频器。

 同步问题的一种解决方案依赖于通过STL定期发射时间同步信号。这里假定STL时钟控制相对于位于发射器的10MHz时钟是异步的，从而STL时钟不可能是用作引擎中的基准时钟的候选者。但是，(几乎)与调制解调器帧速率一致的定期时间同步脉冲可被用于使引擎时钟同步。尽管时间同步信号可在足够长的时间间隔内相对于输出器基准时钟被锁频，不过由于异步STL时钟和软件计时的缘故，它具有峰-峰时间抖动。另外重要的是认为该抖动噪声很可能不是不相关的(白噪声)，可能具有长周期性，或者说拍频。如果某类锁相环(PLL)在引擎被用于重新生成10MHz时钟，则如果启动信号传输，那么在这些阶跃误差(step error)内，相位噪声和频率误差必须保持在规范之内。该PLL的所需频率容限、PLL稳定性、捕捉范围和时间常数规定供实现的设计参数。调制解调器帧时钟的到10MHz的不寻常的较高频率倍增(大约15000000)，连同来自STL的输入的抖动一起导致时间常数极大的非常规设计。

要考虑的另一因素是同步信息的精度或者说时间抖动。统计平均提供一种根据被抖动破坏噪声样本估计参数(即，调制解调器帧周期)的手段(采用高斯不相关分布进行分析，以便得到最佳的无偏估计)。估计平均值的统计方差等于每个样本的方差除以样本数。或者等同地，标准偏差被减少平均值中的样本数的平方根。利用PLL技术能够实现一类加权平均。

图3是图1和2的激励器的一部分的功能图。引擎子系统180在线路182上产生频率约为0.673Hz的时钟信号。该时钟信号来源于调制解调器帧计时。从输出器通过STL链路以同步消息的形式提供该时钟信号，随后当同步消息以0.637Hz的频率定期到达时，该时钟信号被解码，从而产生脉冲。该信号充当给10MHz时钟发生器184的输入。10MHz时钟发生器产生线路186上的10MHz时钟信号，该10MHz时钟信号被用于控制数字上变频器188。数字上变频器从引擎子系统接收波形数据，如箭头190所示，并在线路192上产生HDRadio^TM信号。

图4是图3的10MHz时钟的方框图。0.673Hz时钟信号在线路182上被输入现场可编程门阵列(FPGA)194。FPGA处理该时钟信号，从而在线路196上产生数字控制信号。数-模转换器198在线路200上产生模拟电压信号。响应模拟控制电压，压控振荡器(VCXO)202在线路186上产生10MHz时钟信号。10MHz时钟信号被反馈给FPGA，如箭头204所示。

本发明提供一种使引擎10 MHz时钟与来自输出器的调制解调器帧时钟同步的方法。图5是按照本发明构成的锁相环(PLL)电路的示意图。在图5的电路中，周期约为1.486秒(倒数＝0.673Hz)的调制解调器帧脉冲在线路210上被输入锁存电路212。调制解调器帧脉冲指示调制解调器帧的开始。门电路216对线路214上的初始同步信号和调制解调器帧脉冲进行逻辑与操作，从而在线路220上产生模2¹⁶计数器218的复位信号。可使用各种方法来开始初始同步采集。一种原型使用按钮来开始初始同步采集。商用硬件可从其中从图形用户界面(GUI)控制所有传输参数的计算机控制器，或者每当制造商认为方便的时候对此进行初始化。来自计数器218的计数被保存在锁存器212中。响应调制解调器帧脉冲的前沿，锁存该计数。

如方框222中所示进行锁存计数的负二进制数的求反，从而产生被传送给环路滤波器224的误差信号。二进制求反是一种表示计数器/鉴相器中的正负计时计数误差(相对于零计数误差)的便利方法。该计数(二进制补码)提供引擎的输入脉冲和再生调制解调器帧时钟之间的相对相位或计时误差的量度。PLL动作从而将该计数减为零。计数的分辨率为44.1kHz时钟样本，或者大约23微秒。在常规的锁相环中，二进制锁存器类电路被用于为每个冲击脉冲产生一个误差脉冲宽度，所述误差脉冲宽度等于输入和除降(divided-down)反馈信号之间的脉冲时差。该脉冲宽度一般在环路滤波器中被处理。相反，本发明使用计数器(而不是模拟脉冲宽度)来指示每个输入的调制解调器帧脉冲的计时误差。这种方法允许重置计数器，以保证PLL在其目标相位(时间)误差之内，并且更快地收敛(虽然仍然为几个小时)，否则PLL收敛需要数天时间。这种计数器重置允许初始采集特征，否则就常规的模拟脉冲宽度方法来说，初始采集特征是不可能的。其它情况下极长的采集时间是这种计数器鉴相器的动机，尽管采集时间仍然较长(数小时而不是数天)。

环路滤波器包括求和点226、228和230，限幅器232和234，放大器236和238，以及反馈部件240和242。反馈部件是单样本延迟部件。环路滤波器的输出被限幅，如方框244中所示，限幅器的数字输出由数-模转换器248转换成线路246上的模拟控制电压。压控振荡器250响应该控制电压，在线路252上产生10MHz时钟信号。

可变模数分频器254被用于根据10MHz时钟产生44.1kHz时钟。可变模数分频器254包括计数器256、258和检测器260，并在线路262上产生44.1kHz时钟信号。44.1kHz频率是便利的，因为它被用于音频采样率，并且是调制解调器帧速率的整数倍。可变模数分频器有效地将10MHz时钟频率乘以因数441/100000。44.1kHz时钟被输入16位计数器，所述16位计数器以产生大约1.486秒的调制解调器帧周期的44100/6556，或者说近似于0.673Hz的调制解调器帧速率循环。

计数器218具有16位的分辨率。这些16位表示虚拟调制解调器计数器和输入的基准调制解调器帧计时之间的相对相差。在输入调制解调器帧时钟的前沿锁存该计数。该计数(二进制补码)提供引擎的输入相位和再生调制解调器帧时钟之间的相对相位或计时误差的量度。随后通过环路滤波器和DAC处理该相位误差，以控制VCXO的瞬时频率。环路滤波器控制PLL的总性能。

VCXO被规定为具有10MHz±0.5ppm的标称频率。控制电压范围应允许VCXO频率达到10MHz±1.0ppm。此外，在所有条件下，VCXO频率的最大范围应被限制为10MHz±1.5ppm。这种限制防止频率超过它的±2ppm的系统最坏情况容限。

采用了16位DAC，不过只需要8MSB(例如8位DAC)就能获得足够的性能。DAC的满量程(full range)被限制为±2¹⁵，它应将VCXO控制到至少10MHz±1.0ppm，但是不大于±1.5ppm的范围，以保证和系统规范一致。在数字信号路径中的各个点应用限制功能，以避免数值上溢和下溢。

图5的PLL在线路252上产生10MHz时钟输出，关联的分频器被用于产生大约1.486秒的虚拟调制解调器帧周期。PLL相对于输入的调制解调器帧脉冲对虚拟调制解调器帧周期锁相，保证引擎中的10MHz时钟相干地与输出器中的输入调制解调器帧周期关联。

所述实施例中的一个特殊特征是在输入鉴相器中使用带复位的输入计数器。在已知的锁相环中，二进制锁存器类电路被用于为每个冲击脉冲产生一个误差脉冲宽度，所述误差脉冲宽度等于输入和除降反馈信号之间的脉冲时差。该脉冲宽度一般应在环路滤波器中被处理。本发明改为使用带复位的计数器来保证PLL在其目标相位(时间)误差内，并且更快速地收敛(尽管仍为几个小时)，否则PLL收敛需要几天。

通过利用PLL的理想线性模型近似，可在稳态操作下最便利地分析PLL的稳定性、衰减因数和其它性能参数。该线性模型允许常规的伺服控制理论分析技术确定控制工作稳定性和性能的适当设计参数(特别是环路滤波器)。图6中所示的该模型以弧度/秒为单位描述频率，以伏为单位描述信号值。

图6是图5的PLL的线性模型270的示图。该模型包括接收如线路274所示，输入的调制解调器帧脉冲的鉴相器272。线路276上鉴相器的输出由增益为Kd伏/弧度的放大器278放大。线路280上的放大信号由增益为“b”的积分器282放大和积分，并由增益为“a”的放大器284放大。线路286上的积分信号在求和点290与线路288上的放大信号相加。所得到的线路292上的信号被用于控制压控振荡器(相位积分器)294产生线路296上的输出信号，该输出信号被反馈给鉴相器。图6中所示的环路滤波可用软件，和由数-模转换器(DAC)控制的硬件压控晶体振荡器(VCXO)实现。

通过从在全分析(full analysis)中确定的a和b的导出值着手，利用常规的伺服控制理论技术，能够确定环路滤波器内的增益值a和b。随后，可用这些假定值表征所得到的PLL性能。参见图6，鉴相器增益Kd产生和锁存的16位计数器相关的值(电压)。于是，Kd被计算为

$\mathrm{Kd}=\frac{2^{16}}{2\·\mathrm{\π}}=10430$

包括分频器的VCXO产生周期P＝1.486秒 $(\mathrm{fo}\≅0.672\mathrm{Hz})$ 的方波。

2¹⁵(伏)的DAC值变化导致1ppm的频移。从而VCXO增益Ko被计算为

$\mathrm{Ko}=\frac{{10}^{-6}\·2\·\mathrm{\π}\·\mathrm{fo}}{2^{15}}=1.29\·{10}^{-10}$

或

$\mathrm{Ko}=\frac{{10}^{-6}\·2^{15}\·2\·\mathrm{\π}}{P},$ 其中fo＝1/P

两个因数Kd和Ko可被方便地表示成一个参数，其中

K＝Kd·Ko＝2.10^-6·fo＝1.3458·10^-6

PLL的线性模型的闭环传递函数H(s)可被用于评估性能和稳定性。图7a和7b是表示常规模拟环路滤波器环路设计的电路的示意图，该设计起便利常规伺服环路理论(拉普拉斯变换等)的使用的初始设计的作用。随后该设计可被转换成等同的数字形式。图7a是具有输入端302和输出端304的电路300。电阻器R1连接所述输入端和放大器306及308。放大器的输出在求和点310被相加。电容器C为放大器306提供反馈。电阻器R2为放大器308提供反馈。

图7b是具有输入端322和输出端324的电路320。输入端连接在第一放大器326和求和点328。求和点328与第二放大器330连接。放大器的输出在求和点332被相加。阻抗334为求和点328提供反馈。

图7a和7b中图解说明的电路的时间常数为：

$\mathrm{\τ}1=R1\·C=\frac{P}{b};,$ $\mathrm{\τ}2=R2\·C=\frac{a\·P}{b}$

利用拉普拉斯变换技术，传递函数H(s)被描述成

$H\left(s\right)=\frac{K\·F\left(s\right)}{s+K\·F\left(s\right)}$

其中F(s)是嵌套的环路滤波器传递函数。理想的二阶环路滤波器具有传递函数

$F\left(s\right)=-(\frac{1}{s\·C\·R1}+\frac{R2}{R1})$

环路滤波器的常规分析说明PLL在时间常数τ1和τ2方面的重要特性。这些时间常数涉及利用用在理想的二阶PLL中的RC组件实现的环路滤波器的积分器和增益组件。图7a和7b中图解说明了这些时间常数和它们的数字等同物之间的关系。

现在，所得到的PLL的传递函数可被重写为

$H\left(s\right)=\frac{K\·F\left(s\right)}{s+K\·F\left(s\right)}=\frac{K\·(s\·\mathrm{\τ}2+1)/\mathrm{\τ}1}{s^2+s\·(K\·\mathrm{\τ}2/\mathrm{\τ}1)+K/\mathrm{\τ}1}$

此外，利用伺服术语学，传递函数可被描述成

$H\left(s\right)=\frac{2\·\mathrm{\ζ}\·{\mathrm{\ω}}_n\·s+{\mathrm{\ω}}_n^2}{s^2+2\·\mathrm{\ζ}\·{\mathrm{\ω}}_n\·s+{\mathrm{\ω}}_n^2}$

其中ω_n是固有频率，ζ是PLL的衰减系数，并且

${\mathrm{\ω}}_n=\sqrt{\frac{K}{\mathrm{\τ}1}}=\sqrt{\frac{K\·b}{P}}$ $\mathrm{\ζ}=\frac{\mathrm{\τ}2\·{\mathrm{\ω}}_n}{2}=\frac{a\·P\·{\mathrm{\ω}}_n}{2\·b}$

PLL的分析、设计和模拟性能提供a＝512，b＝0.063(b＝1/16)的理想值。PLL固有频率可被计算成

${\mathrm{\ω}}_n=\sqrt{\frac{K\·b}{P}}\≅2.38\·{10}^{-4}\mathrm{Hz}$

从而所得到的衰减系数为

$\mathrm{\ζ}=\frac{a\·P\·{\mathrm{\ω}}_n}{2\·b}\≅1.488$

该衰减系数被设置成高于一般值(更一般地说在0.7-1.0之间)，以便为稳定性提供额外的相位余量。为了补偿在关于增益b路径的附加滤波器实现中的延迟，需要所述额外的余量。另外，当实现的VCO增益Ko稍高于预测的VCO增益Ko时，所述余量保证稳定性，并使超越度降至最小。尽管如上所述线性模拟近似可用于导出一些参数，不过通常还需要通过数字模拟来进一步改进该设计。

图8是本发明的数字模拟模型350的示图。该模型包括与求和点354连接的输入352。求和点354与呈无限脉冲响应(IIR)滤波器形式的环路滤波器356连接，环路滤波器356包括放大器358和360，求和点362、364和366，限幅器368和370，以及阻抗372和374。环路滤波器的输出由限幅器376限制。所得到的线路378上的限幅信号在求和点380与线路382上的频率偏移信号和线路386上的来自数字相位积分器384的反馈信号结合，从而产生线路388上的10 MHz时钟信号。该时钟信号通过放大器390被反馈给求和点354。

利用图8中所示的数字模拟模型可进一步评估PLL设计的性能。从线性模型获得的设计参数被用在该数字模型中。任何模拟组件，例如VCXO被变换成它们等同的数字形式(例如，VCXO的数字相位积分器)。数字模拟可被用于表征不易于转化为简化的线性分析技术的非线性和细节的效果。

从线性模型到数字模拟模型的一种改进是环路滤波器内增益b路径的修改。简单增益＝b被具有为b的dc增益的单极IIR滤波器代替。这样做是为了平滑和限制噪声相位误差样本的波峰。如果没有该滤波器，那么噪声峰一般会削波。当控制电压名义上不为零时，例如在采集期间，这种削波会导致偏移误差。滤波降低了峰值，并且抑制了采集期间的任何偏移。但是，由于相对于平坦增益b的附加IIR滤波器延迟，这种滤波实际上降低了相位余量。衰减系数最初被设置成高于典型的衰减系数，以补偿这种预期效应。

这种设计被模拟，一些典型工作条件下的结果示于图9和10中。图9表示当以1毫秒的阶跃误差和1毫秒的rms相位抖动初始化输入时，各个信号的曲线图。图10表示当初始阶跃误差和rms相关噪声都被设置成10毫秒时的类似结果。

通过观察环路滤波器的IIR增益部分的输出，能够评估输入的调制解调器帧脉冲和再生的PLL脉冲之间的计时误差。在用其衰减指数脉冲响应有效地平均误差样本的情况下，该IIR滤波器具有约512个调制解调器帧周期，或者大约12.7分钟的时间常数。滤波器的平均值表示乘以增益a＝512的平均输入计时误差(±2¹⁵满刻度＝1周期)。由于IIR滤波器包括±2¹⁵的限制功能，从而当输入误差值为±2¹⁵/512＝±64(它等于为±2¹⁵的IIR滤波器输出，或者大约2.9毫秒)时，输出饱和。该值可被用于确定初始采集误差是否过大，以致不能继续，使系统重新同步应是可取的。否则，该值表示短期(12.7分钟)平均相位误差。当输入相位误差抖动和噪声较小(小于1毫秒)时，在较长的稳定(settling)周期(大约8小时)之后，稳态误差应收敛到小于0.1毫秒rms。就10毫秒的输入抖动误差来说，所得到的系统相位误差抖动应小于1毫秒rms。

由于约15000000的极高的频率倍增因数(0.673Hz-10MHz)，以及STL链路上输入脉冲的较高相位抖动，因此所述数字音频广播系统中使用的PLL是不寻常的。通过对来自STL链路的定期消息解码，产生输入频率脉冲。

在每个接收的调制解调器帧的开始，传送定期调制解调器帧的STL链路的输出被转换成同步脉冲。PLL输入信号包含定期消息，其中输入脉冲指示调制解调器帧的开始。由于输出相位噪声被计算成乘以频率倍增因数(15000000)，并由环路传递函数滤波的输入相位噪声，因此除了使环路带宽极小以产生很低的输出相位噪声之外，该相位噪声通常应非常大。事实上，环路带宽如此之小，以致相位误差收敛需要几个小时(如图9和10中所示)。这要求稳定性高的振荡器和一些特殊设计参数。

挑选PLL参数，以便在描述的(不寻常)条件(相位噪声，采集时间，倍增系数)下，产生所需的性能。利用常规的伺服环路技术，固有的环路频率大约应为1小时，以大约1.5的衰减系数强衰减该环路，从而保证适应VCXO volts/freq增益误差余量的稳定性。所得到的时间常数(上面说明的t1和t2)被计算为随着固有频率和衰减系数而变化的最近的便利值。

虽然关于几个实施例说明了本发明，不过对于本领域的技术人员来说，显然可对公开的实施例做出各种变化，而不脱离在下面的权利要求中陈述的本发明的范围。

Claims (15)

1.一种在广播系统中使激励器时钟与调制解调器帧时钟同步的方法，所述方法包括下述步骤：

接收代表音频信号和数据信号的调制解调器帧的开始的多个调制解调器帧脉冲，其中所述调制解调器帧脉冲的计时由调制解调器帧时钟控制；

产生激励器时钟信号；

计数代表所述激励器时钟信号的脉冲，以产生代表每个输入的调制解调器帧脉冲的计时误差的计数；和

响应于所述计数，控制所述激励器时钟信号。

2.按照权利要求1所述的方法，还包括下述步骤：

响应于所述调制解调器帧脉冲，锁存所述计数。

3.按照权利要求1所述的方法，还包括下述步骤：

获得所述计数的二进制补码。

4.按照权利要求1所述的方法，其中利用可变模数分频器产生代表激励器时钟信号的脉冲。

5.按照权利要求1所述的方法，还包括下述步骤：

使所述计数重置。

6.一种在广播系统中使激励器时钟与调制解调器帧时钟同步的设备，所述设备包括：

输入端，用于接收代表音频信号和数据信号的调制解调器帧的开始的多个调制解调器帧脉冲，其中所述调制解调器帧脉冲的计时由调制解调器帧时钟控制；

压控振荡器，用于产生激励器时钟信号；

计数器，用于计数代表所述激励器时钟信号的脉冲，以产生代表每个输入的调制解调器帧脉冲的计时误差的计数；和

环路滤波器，用于响应于所述计数，控制所述激励器时钟信号。

7.按照权利要求6所述的设备，还包括：

锁存器，用于响应于调制解调器帧脉冲，锁存所述计数。

8.按照权利要求6所述的设备，还包括：

用于获得所述计数的二进制补码的电路。

9.按照权利要求6所述的设备，还包括：

可变模数分频器，用于产生代表所述激励器时钟信号的脉冲。

10.按照权利要求6所述的设备，还包括：

使所述计数重置的输入端。

11.一种在广播系统中使激励器时钟与调制解调器帧时钟同步的设备，所述设备包括：

接收代表音频信号和数据信号的调制解调器帧的开始的多个调制解调器帧脉冲的装置，其中所述调制解调器帧脉冲的计时由调制解调器帧时钟控制；

产生激励器时钟信号的装置；

计数代表所述激励器时钟信号的脉冲，以产生代表每个输入的调制解调器帧脉冲的计时误差的计数的装置；和

响应于所述计数，控制所述激励器时钟信号的装置。

12.按照权利要求11所述的设备，还包括：

响应于所述调制解调器帧脉冲，锁存所述计数的装置。

13.按照权利要求11所述的设备，还包括：

获得所述计数的二进制补码的装置。

14.按照权利要求11所述的设备，还包括：

产生代表所述激励器时钟信号的脉冲的装置。

15.按照权利要求11所述的设备，还包括：

使所述计数重置的装置。

Images