CN101192251A - 用于静态时序中点对点延迟限制的有效分析的系统和方法 - Google Patents

用于静态时序中点对点延迟限制的有效分析的系统和方法 Download PDF

Info

Publication number
CN101192251A
CN101192251A CNA2007101696316A CN200710169631A CN101192251A CN 101192251 A CN101192251 A CN 101192251A CN A2007101696316 A CNA2007101696316 A CN A2007101696316A CN 200710169631 A CN200710169631 A CN 200710169631A CN 101192251 A CN101192251 A CN 101192251A
Authority
CN
China
Prior art keywords
point
border
arrival
delay
delay restriction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101696316A
Other languages
English (en)
Other versions
CN101192251B (zh
Inventor
K·卡拉法拉
R·巴纳尔吉
D·J·哈撒韦
J·谢里登
C·维斯韦斯瓦里亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101192251A publication Critical patent/CN101192251A/zh
Application granted granted Critical
Publication of CN101192251B publication Critical patent/CN101192251B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis

Abstract

一种用于对电路进行静态时序中点对点延迟限制的有效分析的方法和系统，该电路在电路的两个点之间具有多个点对点延迟限制，其中针对所有类型的点对点延迟限制导出两个保守和两个乐观的用户定义测试。该方法示出了当在没有引入任何特殊标签的情况下执行保守测试的时候，发现满足点对点限制。另一方面，当乐观测试失败而没有任何特殊标签时，则确定如果引入了特殊标签则点对点限制必定失败，在此情况下，仅在期望确切迟滞时才引入它们。最后，对于之间的任何事物，要求具有特殊标签的实际分析或路径跟踪。根据拓扑图，基于到达时间的测试可以在某些情况下更紧，而基于所需到达时间的测试在其他情况下可以更紧。

Description

用于静态时序中点对点延迟限制的有效分析的系统和方法
技术领域
本发明一般地涉及设计自动化领域，更具体而言，涉及用于在静态时序分析中分析点对点延迟限制的系统和方法。
背景技术
静态时序分析(STA)的目的在于确定数字电路中各种信号最晚和最早的可能的切换时间。STA通常使用预先特征化的库元件在晶体管级或在门级执行，或在较高的抽象级执行，例如复杂层级芯片。
STA算法的操作如下：首先对逻辑结构划分级别，并且打断任何环路以创建直接的非循环(acyclic)图(时序图)。当令的设计通常可以包含数以百万计的可放置对象，其对应的时序图具有数以百万计(即使没有达到数以千万计)的节点。对于每个节点，对应的到达时间、转换速率(变换(slew))以及所需到达时间被计算用于上升和下降转换以及早期和晚期的模式分析。到达时间(AT)表示信号由于整个上游扇入(fan-in)锥而可以转换的最晚或最早时间。变换值是与对应AT相关联的转换速率，以及所需到达时间(RAT)表示信号由于整个下游扇出(fan-out)锥中的时序限制而必须转换的最晚或最早时间。
AT以划分级别的方式向前传播，其开始于芯片初级输入宣称的(即用户指定的)到达时间，结束于初级输出端口或中间存储元件。对于单一扇入情况，
AT接收节点＝AT源节点+从源至接收的延迟。
当多个信号合并的时候，每个扇入贡献潜在的到达时间，计算为：
AT接收(潜在)＝AT源+延迟，
可以使所有潜在到达时间的最大值(后期模式)或最小值(早期模式)保持在接收节点。通常，对于时序图中棱边的确切延迟值是未知的，取而代之的是，仅可以在某最小延迟和最大延迟之间确定可能延迟值的范围。在此情况中，使用最大延迟来计算后期模式到达时间，而使用最小延迟来计算早期模式到达时间。
从在芯片初级输出管脚处宣称的所需到达时间、或在内部存储设备处的测试(例如设定或保持限制)开始，以后向划分级别的方式计算RAT。对于单一扇出情况：
RAT源节点＝RAT接收节点-延迟。
当多个扇出合并的时候(或当出现测试的时候)，每个扇出(或测试)贡献预期的RAT，使得能够将最小(后期模式)或最大(早期模式)所需到达时间能够保持在源节点。当仅可以确定可能延迟值的范围时，使用最大延迟来计算后期模式所需到达时间，而使用最小延迟来计算早期模式所需到达时间。
到达时间和在节点处的所需到达时间(即在后期模式中RAT-AT，在早期模式中AT-RAT)之差称为迟滞(slack)。正迟滞表示当前到达给定节点的时间满足所有的下游时序限制，而负迟滞表示到达时间不满足至少一个这样的下游时序限制。时序点可以包括多个这样的AT、RAT和变换值，每个都以单独的标签来表示，以表示与不同时钟域相关联的数据(即由不同时钟信号发起)，或达到整个扇入锥或扇出锥的特定子集来区分信息的目的。
除了在初级输出处宣称的所需到达时间之外，设计人员还可以规定时序图中节点对(“起自”节点和“通至”节点)之间的最大和最小路径延迟限制。这些路径延迟限制称为点对点延迟限制或点对点延迟宣称。可能需要这样的限制以确保正确的异步时序接口操作，或测量累积路径延迟(例如从核心输出到芯片初级输出管脚)，或者甚至作为引导(guide)使得有助于优化期间的延迟/迟滞分配技术。
现有技术致力于前述问题，例如，在Craven等的美国专利No.6,237,127 B1中，阐述了一种用于处理路径延迟限制的方法，其在源和接收点之间采用穷尽路径跟踪，公知其具有指数计算复杂度，以便确保所有可能的路径满足所需限制，或者可选地，以便依赖于在时序图中插入附加标签。标签允许区分由于从指定的“起自”节点传播的信号而在“通至”节点处的到达时间和关联变换值、与由于所有其他信号而在“通至”节点的到达时间和关联变换值。类似地，标签允许区分由于从指定“通至”节点后向传播的信号而在“起自”节点处的所需到达时间、与由于所有其他信号而在“起自”节点处的所需到达时间。实质上，通过标签，针对每个点对点限制并行地执行独立的STA(即一次针对每个标签值)。由于路径跟踪方法的指数复杂度，增量地执行路径跟踪方法是昂贵的，并且因此不容易适于自动优化方法所用，自动优化方法对时序图进行大量变化，以纠正时序、功率和/或噪声侵害。即使在非增量的情况下使用，这样的点对点宣称的应用可能非常耗时，因为需要识别指定的起自点和通至点之间的所有可能路径。使用附加标签的方法可以避免对显性(explicit)路径跟踪的需要，因此可以是增量的；然而，这些技术通常引起大量存储器和运行时间开销，因为这需要在每个这样的点对点宣称的“起自”节点的整个扇出锥中引入附加的标签化时序值，或者在点对点宣称的“通至”节点的扇入锥与“起自”节点的扇出锥的交叉点处引入附加的标签化时序值。特别地，无论这样的扇出锥何时交互，将在扇出的重叠区域中传播多个相应标签。对于每个这样的标签，计算并存储AT/RAT/变换值的唯一版本，这显著地增加了存储器开销。而且，由于每个标签具有不同的变换值，并且针对时序图中的棱边(edge)的延迟和变换计算一般依赖于该棱边的源处的变换，所以需要唯一对应的延迟和接收变换计算，这也增加了运行时间开销。
为了进一步理解扇出锥的使用，在图1中示出了代表性例子，其图示了此情况发生的实例。在此例子中，给出了两个点对点延迟限制。第一个是节点“起自#1”和“通至#1”之间，第二个是在节点“起自#2”和“通至#2”之间。节点A、B、C在“起自#1”和“起自#2”二者的扇出锥中，并且针对两个点对点限制中每一个的唯一标签将传播至节点A、B和C中的每一个。
在另一实例中，例如在Ginetti等的美国专利No.5,825,658中，指定了特殊时序限制，包括多循环时序限制，其对顺序的数据元素之间数据传送指定了基于时钟的时序限制。其他限制基于时序路径规范，每个规范指示：可以应用多循环时序限制中指定的若干限制的通过集成电路芯片的信号路径，以及不可以应用多循环时序限制中指定的若干限制的信号路径。系统然后验证集成电路满足指定的时序限制。该方法受限于所述特定路径限制以及与其相关联的时序信息的传播。
因此，在工业上需要一种系统和方法，用于在存在点对点延迟限制的时候执行STA，以最小化对指数路径跟踪和/或将附加标签应用到时序图的需要。
发明内容
因此，本发明的目的是通过将保守和乐观边界现场(in situ)应用于从普通STA传播的结果计算的到达时间和所需到达时间，来执行初步分析。
本发明的另一目的是提供一种处理，用于估计边界从而减少需要更详细的路径跟踪和/或附加标签以确定是否已经满足特定的点对点限制的情况的数量。
本发明的这些和其他目的、方面以及优点由用于对电路进行静态时序分析的系统和方法来提供，其中该电路在电路的第一和第二点之间具有至少一个点对点延迟限制。该方法包括步骤：
从静态时序分析的前向传播到达时间与后向传播所需到达时间中的至少一个来计算点对点延迟限制的第一测量准则的第一边界；b)从第一边界确定是否保证该点对点延迟限制：i)得到满足，ii)得不到满足，以及iii)不确定。如果该第一边界是不确定的，则选择第二测量准则的第二边界，并且对基于其他测量准则的边界进行迭代地重新计算，直到保证点对点延迟限制得到满足或得不到满足为止。
在本发明的一个方面中，提供一种方法，该方法能够通过使用可以现场应用的保守和乐观边界而将点对点延迟限制分类为确切通过或确切失败。对于不能被确切归类为通过或失败的其他情况，可以求助于现有技术的方法以进行具体的确定。与先前已有的方法相比，本发明的方法减少了要求指数路径跟踪和/或使用附加标签的情况的数量。
附图说明
所结合的并且构成本说明书一部分的附图示出了本发明当前的优选实施方式，它们与上面给出的基本描述以及以下给出的优选实施方式的详细描述一起用于解释本发明的原理。
图1示出了表示用于处理路径延迟限制的现有技术方法的例子。
图2a-2b分别示出了两个流程图，第一个流程图示出了在应用了最大路径延迟限制下本发明的方法步骤，第二个流程图示出了在应用了最小路径延迟限制下本发明的方法步骤。
图3示出了示意性的电路，用于描述在初级输入管脚F和初级输出管脚T之间存在的点对点延迟限制，规定了两个信号之间的最大允许传播延迟。
图4是对应于该电路的初级输入/输出管脚的输入/输出信号的节点的时序图，并且棱边代表两个节点之间的电转换的传播。
图5是指示在所有节点处后期模式到达时间的同一示意性电路的时序图。
图6是指示在所有节点处早期模式到达时间的同一示意性电路的时序图。
图7是指示在所有节点处后期模式所需到达时间的同一示意性电路的时序图。
图8是指示在所有节点处早期模式所需到达时间的同一示意性电路的时序图。
具体实施方式
参考在附图中图示以及以下说明书中详细描述的非限制性实施方式，可以对本发明及其各种特征、方面和优点进行更完整的解释。应当注意的是，在附图中图示的特征不必按比例绘制。省略公知组件和处理技术的描述，从而防止无必要地模糊本发明的细节。
图2a和2b是分别示出了应用于最大和最小点对点延迟限制的本发明方法的流程图。为了进一步理解本发明的方法及其细节，开始将结合这两个流程图所体现的本发明的各个步骤来提供若干简单的示意性例子。
参考图3，示出的示意性电路包括两个初级输入管脚A和F、两个初级输出管脚D和T，它们通过AND逻辑门互相连接。在初级输入管脚F和初级输出管脚T之间存在点对点延迟限制，指定这两个信号之间的最大允许传播延迟。
出于示意性目的而不失一般性，假设逻辑和线路延迟的每一级具有1个时间单元(例如纳秒)的延迟。类似地，在不失一般性的情况下，假设初级输入节点F具有的用户指定的后期模式和早期模式AT为5。假设初级输入节点A具有的用户指定的后期模式和早期模式AT分别为6和4。最后，在不失一般性的情况下，假设初级输出管脚T具有的用户指定的后期和早期模式RAT分别为8和5，并且假设初级输出管脚D具有的用户指定的后期和早期模式RAT分别为7.5和7。
在图4中示出了先前示出的电路的对应时序图。每个节点对应于该电路逻辑元件或初级输入/输出管脚的输入或输出信号，并且每个棱边表示两个这样的节点之间电转换的传播，即可能处于某侧输入敏感条件下的棱边的源(或FROM(起自))端处的信号转换引起该棱边接收(或TO(通至))端处的信号转换。
参考图5，首先传播从示例电路中各个节点起的后期模式到达时间(图2a，步骤101)。在图4中示出针对代表性电路所计算的到达时间，注意，当多个传入棱边合并时(例如在节点C)，基于跨越所有传入棱边的最大传入(源AT+延迟)值，存储单个后期模式到达时间。由于后期模式到达时间计算的支配性质，对于拓扑连接的任意给定的FROM和TO节点，测量准则AT(TO，后期)-AT(FROM，后期)将大于或等于所关注的实际路径延迟。因此，任何给定起自节点(FROM)和通至节点(TO)之间的最大延迟的保守边界(conservative bound)可以通过以下来计算：估计TO和FROM的后期模式到达时间，并将差AT(TO，后期)-AT(FROM，后期)与最大允许路径延迟进行比较(步骤102)。在当前的例子中，AT(T，后期)-AT(F，后期)＝9-5＝4，这大于从F到T的实际延迟(即3)。因此，如果从F到T最大允许延迟是4或更大，则可以成立的是最大点对点延迟限制将得到满足(图2a，步骤103)，而无需现有技术的方法所需的显性路径跟踪或附加标签引入。
参考图6，示出了早期模式到达时间(图2a，步骤201)。注意，对于早期模式计算，无论多个传入棱边在何处合并(例如节点C)，基于跨越所有传入棱边的最小传入(源AT+延迟)值来存储单一的早期模式到达时间。由于早期模式到达时间计算的该支配性质，对于拓扑连接的任意给定FROM和TO节点，测量准则AT(TO，早期)-AT(FROM，早期)将小于或等于所关注的实际路径延迟。因此，任何给定的起自节点(FROM)和通至节点(TO)之间的最大路径延迟的乐观边界(optimistic bound)可以通过以下来直接计算：估计TO和FROM的早期模式到达时间，并将差AT(TO，早期)-AT(FROM，早期)与最大允许路径延迟进行比较(步骤202)。在此例子中，AT(T，早期)-AT(F，早期)＝7-5＝2，这小于实际延迟3。因此，如果从F到T的最大允许延迟小于2，则可以成立的是最大点对点延迟限制将得不到满足(图2a，步骤203)，而无需现有技术的方法所需要的显性路径跟踪或附加标签引入。
参考图7，描述了对于示意性电路的后期模式所需到达时间(图2a，步骤301)。注意，对于后期模式RAT计算，无论多个传出棱边在何节点处合并(例如节点C)，都对应于跨越所有传出棱边的最小值(接收RAI-延迟)来存储单一的后期模式RAT。由于后期模式RAT计算的该支配性质，对于拓扑连接的任意给定FROM和TO节点，测量准则RAT(TO，后期)-RAT(FROM，后期)将大于或等于所关注的实际路径延迟。因此，针对任何给定“起自”节点(FROM)和“通至”节点(TO)之间的最大延迟，不同的(当与图2a步骤102中描述的基于后期模式AT边界比较时)保守边界可以通过以下来直接计算：估计TO和FROM处的后期模式所需到达时间，并将差RAT(TO，后期)-RAT(FROM，后期)与最大允许路径延迟进行比较(步骤302)。在此例子中，RAT(T，后期)-RAT(F，后期)＝8-4.5＝3.5，这大于实际路径延迟3。因此，如果从F到T的最大允许延迟是3.5或更大，则可以成立的是最大点对点延迟限制将得到满足(步骤303)，而无需现有技术的方法所需要的显性路径跟踪或附加标签引入。
注意，在当前的例子中，后期模式RAT限制在T和F之间的最大路径延迟上提供更紧的(较小)的边界。通常，更紧的边界可以来自于基于AT或RAT的限制，该基于AT或RAT的限制分别根据的是电路的拓扑、单独元件延迟值以及初级输入和输出处宣称的后期模式AT和RAT值。
参考图8，描述了对于同一电路的早期模式所需到达时间(图2a，步骤401)。注意，对于早期模式RAT计算，只要多个传出棱边在节点(例如节点C)处合并，则对应于跨越所有传出棱边的所有(接收RAI-延迟)值中的最大值来存储单一的早期模式RAT。由于早期模式RAT计算的该支配性质，对于拓扑连接的任意给定FROM和TO节点，测量准则RAT(TO，早期)-RAT(FROM，早期)将小于或等于所关注的实际路径延迟。因此，针对任何给定起自节点(FROM)和通至节点(TO)之间的最大延迟的不同乐观边界(当与图2a步骤202中描述的基于早期模式AT的边界比较时)可以通过以下来直接计算：估计TO和FROM处的早期模式所需到达时间，并将差RAT(TO，早期)-RAT(FROM，早期)与最大允许路径延迟进行比较(图2，步骤402)。在此例子中，RAT(T，早期)-RAT(F，早期)＝5-4＝1，这小于实际路径延迟3。因此，如果从F到T的最大允许路径延迟小于1，则可以成立的是最大点对点延迟限制将得不到满足(图2a，步骤403)，而无需现有技术的方法所需要的显性路径跟踪或附加标签引入。
注意，在此具体例子中，后期模式AT限制在T和F之间的最小路径延迟上提供更紧(较大)的边界。通常，更紧的边界可以来自于AT或RAT限制，该AT或RAT限制分别根据的是电路的拓扑、单独元件延迟值以及初级输入和输出处宣称的早期模式AT和RAT值。
最后，如果上述步骤都没有确切地建立最大点对点延迟限制的结果，则可以使用显性路径跟踪和/或附加标签引入(步骤501)。
已经示出了各种例子，将对图2b做更详细的解释。相同的AT和RAT测量可用于在最小路径延迟限制上建立乐观和保守边界。对于最小延迟限制，后期模式AT(步骤1101)可用于在拓扑连接的任意FROM和TO节点之间的最小电路延迟上建立乐观边界(步骤1102)。参考图5所示的示意性例子的后期AT，如果从F到T的最小允许路径延迟大于AT(T，后期)-AT(F，后期)＝9-5＝4，则可以成立的是，点对点最小延迟限制将得不到满足(步骤1103)。
类似地，早期模式AT(步骤1201)可用于在拓扑连接的任意FROM和TO节点之间的最小电路延迟上建立保守边界(步骤1202)。参考图6所示的示意性例子的早期AT，如果从F到T的最小允许路径延迟是AT(T，早期)-AT(F，早期)＝7-5＝2或更小，则可以成立的是，点对点最小延迟限制将得到满足(步骤1203)。
后期模式RAT(步骤1301)可类似地用于在拓扑连接的任意FROM和TO节点之间的最小电路延迟上建立乐观边界(步骤1302)。参考图7所示的示意性例子的后期RAT，如果从F到T的最小允许路径延迟大于RAT(T，后期)-RAT(F，后期)＝8-4.5＝3.5，则可以成立的是，点对点最小延迟限制将得不到满足(步骤1303)。
类似地，早期模式RAT(步骤1401)可用于在拓扑连接的任意FROM和TO节点之间的最小电路延迟上建立保守边界(步骤1402)。参考图8所示的示意性例子的早期RAT，如果从F到T的最小允许路径延迟是RAT(T，早期)-RAT(F，早期)＝5-4＝1或更小，则可以成立的是，点对点最小延迟限制将得到满足(步骤1403)。
最后，如果上述步骤都没有确切地建立最小点对点延迟限制的结果，则可以使用显性路径跟踪和/或附加标签引入(步骤1501)。
总而言之，本发明基于传播的到达时间和所需到达时间，提供一种通过现场应用连续的乐观和保守边界而对点对点延迟限制进行有效分析的方法。到达时间和所需时间边界是独立的，并且最紧的此类边界可以在每个点对点延迟限制上使用，以减少要求显性路径跟踪或附加标签的情况的数量。这表示了相对于先前的现有技术方法的关键改进，先前的现有技术的方法要求必须使用路径跟踪或附加标签分析所有的此类限制，这样引起大量运行时间和存储器开销。
尽管借助了简单的示意性实施例对本发明进行了描述，但需要理解的是，本领域普通技术人员可以以很多显而易见的方式来扩展和应用本发明。需要理解的是，尽管示意性例子示出了小型电路和小型时序图，但本发明可应用于任何尺寸的电路和图。在示意性例子中，为了清楚的目的，并未区分上升和下降的时序量，但本领域普通技术人员可以将本发明应用于具有不同上升和下降延迟、变换、AT和RAT的情况。另外，其还可以将本发明应用于任何类型的静态时序，包括但不限于门级电路、晶体管级电路、层级电路、具有可组合逻辑的电路、具有序列逻辑(sequential logic)的电路、存在耦合噪声的时序、存在多输入切换的时序、存在任意时序测试(例如设定、保持、循环结束、脉冲宽度、时钟门控和环路切断测试)的时序、以及存在多个时钟域时的时序。还需要理解的是，尽管图2a和图2b的流程图着眼于单一的点对点延迟限制，但本发明的其他实施方式可同时适用于任何数量的此类限制。还需要进一步理解的是，本发明所关注的点对点延迟限制可以可用于各种目的，包括但不限于确保异步时序接口的正确操作、特定路径积累延迟的测量、用于优化期间延迟/迟滞分配技术的引导、或确定多循环路径的正确操作。可以以任何顺序应用本发明技术中的各种保守和乐观边界，以获得对点对点延迟限制的状态的快速确定。例如，在计算保守和乐观边界之前可以首先计算所有的AT和RAT。可替换地，可以首先应用基于AT的限制，然后只有在必要的时候才应用基于RAT的限制。需要注意的是，保守和乐观边界组成了找出时序图中任意两个节点之间点对点延迟的下边界和上边界二者的有效技术。
最后，可以以硬件、软件或硬件和软件的组合来实现本发明。本发明可以以集中的方式在一个计算机系统中实现，或者以分布的方式来实现，其中不同的元件扩展跨越若干互联的计算机系统。任何类型的计算机系统或其他适用于执行上述方法的装置都是适合的。硬件和软件的典型组合可以是具有计算机程序的通用计算机系统，当加载或执行这些计算机程序的时候，控制计算机系统从而其执行上述方法。
本发明还可以嵌入计算机程序产品中，其中包括支持实现上述方法的所有特征，并且当加载到计算机系统中时，该计算机程序产品能够执行这些方法。
本上下文中的计算机程序或计算机程序装置可以是一组指令的任何表示形式、任何语言、代码或符号，用于使具有信息处理能力的系统直接执行特定的功能，或在转换为另一种语言、代码或符号和/或不同材料形式的复制品之后执行特定的功能。
尽管已结合示例性实施方式对本发明进行了具体描述，但明显的是，根据本发明的描述，很多替换、修改以及变形对于本领域的技术人员将是很明显的。因此，设想的是所附权利要求书将包含落入本发明实际范围和精神的任何此类替换、修改和变形。
然而，应当理解，通过示意而非限制的方式给出了描述，同时指示了本发明的优选实施方式及其各种具体细节。在不偏离本发明精神的情况下可以在本发明的范围中进行很多变化和修改，并且本发明包括所有的此类修改。

Claims (14)

1.一种用于执行对电路的静态时序分析的方法，该电路在所述电路的第一点和第二点之间具有至少一个点对点延迟限制，所述方法包括步骤：
从所述静态时序分析的前向传播到达时间与后向传播所需到达时间中的至少一个来计算所述点对点延迟限制的第一测量准则的第一边界；
从所述第一边界确定是否保证所述点对点延迟限制：a)得到满足，b)得不到满足，以及c)不确定。
2.根据权利要求1所述的方法，其中，如果所述第一边界是不确定的，则选择第二测量准则的第二边界，并且对基于其他测量准则的边界进行迭代计算，直到保证所述点对点延迟限制得到满足或得不到满足为止，或直到已经基于所有可用的测量准则对边界进行了计算为止。
3.根据权利要求2所述的方法，其中，所述点对点延迟限制从包括下列的群组中选择而来：最小延迟限制、最大延迟限制以及它们的任意组合。
4.根据权利要求3所述的方法，其中，所述点对点延迟限制具有最大延迟限制，并且基于所述测量准则计算的所述边界包括下列中的至少一个：
当满足所述点对点最大延迟限制时，对产生保守边界的后期模式到达时间的比较；
当满足所述点对点最大延迟限制时，对产生第二保守边界的后期模式所需到达时间的比较；
当满足所述点对点最大延迟限制时，对产生乐观边界的早期模式到达时间的比较；以及
当满足所述点对点最大延迟限制时，对产生第二乐观边界的早期模式所需到达时间的比较。
5.根据权利要求4所述的方法，其中，所述至少一个边界是从包括下列的群组中选择而来：乐观边界、保守边界、基于AT的边界、基于RAT的边界以及它们以任何顺序的组合。
6.根据权利要求3所述的方法，其中，所述点对点延迟限制具有最小延迟限制，并且基于所述测量准则计算的所述边界包括：
当满足所述点对点最大延迟限制时，对产生乐观边界的后期模式到达时间的比较；
当满足所述点对点最大延迟限制时，对产生第二乐观边界的后期模式所需到达时间的比较；
当满足所述点对点最大延迟限制时，对产生保守边界的早期模式到达时间的比较；以及
当满足所述点对点最大延迟限制时，对产生另一保守边界的早期模式所需到达时间的比较。
7.根据权利要求6所述的方法，其中，所述至少一个边界是从包括下列的群组中选择而来：乐观边界、保守边界、基于AT的边界、基于RAT的边界以及它们以任何顺序的组合。
8.根据权利要求1所述的方法，其中，所述静态时序分析在下列至少其中之一上执行：门级电路、晶体管级电路、层级电路、具有可组合逻辑的电路以及具有序列逻辑的电路。
9.根据权利要求1所述的方法，其中，所述静态时序分析的时序包括下列至少一个的分析：耦合噪声、多输入切换以及任意时序测试。
10.根据权利要求9所述的方法，其中，所述任意时序测试在选自下列的群组上执行：设定、保持、循环结束、脉冲宽度、时钟门控以及环路切断测试。
11.根据权利要求1所述的方法，其中，所述静态时序分析的所述时序是在存在多个时钟域的情况下执行。
12.根据权利要求1所述的方法，其中，所述静态时序分析包括确定上升和下降时间。
13.根据权利要求1所述的方法，其中，所述至少一个点对点延迟限制是多循环路径限制。
14.根据权利要求1所述的方法，其中，所述至少一个点对点延迟限制是异步路径限制。
CN2007101696316A 2006-12-01 2007-11-13 用于静态时序中点对点延迟限制的有效分析的方法 Expired - Fee Related CN101192251B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/565,803 US7698674B2 (en) 2006-12-01 2006-12-01 System and method for efficient analysis of point-to-point delay constraints in static timing
US11/565,803 2006-12-01

Publications (2)

Publication Number Publication Date
CN101192251A true CN101192251A (zh) 2008-06-04
CN101192251B CN101192251B (zh) 2012-04-04

Family

ID=39494514

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101696316A Expired - Fee Related CN101192251B (zh) 2006-12-01 2007-11-13 用于静态时序中点对点延迟限制的有效分析的方法

Country Status (2)

Country Link
US (1) US7698674B2 (zh)
CN (1) CN101192251B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877018A (zh) * 2009-04-30 2010-11-03 新思科技有限公司 多功率域的静态时序分析
CN101877017A (zh) * 2009-04-30 2010-11-03 新思科技有限公司 使用快速估计技术的有效的采用穷尽法的基于路径的sta
CN102436525A (zh) * 2011-10-27 2012-05-02 西安华芯半导体有限公司 一种集成电路设计过程中多节点并行自动修复保持时间违例的方法
CN115964975A (zh) * 2022-12-30 2023-04-14 芯耀辉科技有限公司 静态时序分析方法及其系统、计算机可读取介质

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8185854B1 (en) * 2006-11-22 2012-05-22 Altera Corporation Method and apparatus for performing parallel slack computation within a shared netlist region
US8015527B2 (en) * 2007-07-06 2011-09-06 International Business Machines Corporation Routing of wires of an electronic circuit
US7958474B2 (en) * 2008-06-26 2011-06-07 Oracle America, Inc. Highly threaded static timer
EP2234026A1 (en) * 2009-03-25 2010-09-29 Imec Method and system for analyzing performance metrics of array type circuits under process variability
CN101877014B (zh) * 2009-04-30 2012-07-25 国际商业机器公司 一种检测时序约束冲突的方法和装置
US8627262B2 (en) 2010-04-13 2014-01-07 Synopsys, Inc. Automatic generation of merged mode constraints for electronic circuits
US8701074B2 (en) 2010-04-13 2014-04-15 Synopsys, Inc. Automatic reduction of modes of electronic circuits for timing analysis
US8607186B2 (en) 2010-04-13 2013-12-10 Synopsys, Inc. Automatic verification of merged mode constraints for electronic circuits
US8261221B2 (en) * 2010-04-13 2012-09-04 Synopsys, Inc. Comparing timing constraints of circuits
US8719747B2 (en) 2012-01-31 2014-05-06 Mentor Graphics Corporation Single event upset mitigation for electronic design synthesis
US9489478B2 (en) 2014-10-17 2016-11-08 Synopsys, Inc. Simplifying modes of an electronic circuit by reducing constraints
US9836566B2 (en) * 2015-11-02 2017-12-05 International Business Machines Corporation Hybrid out of context hierarchical design flow for hierarchical timing convergence of integrated circuits for out of context signoff analysis
US9785737B2 (en) * 2015-11-17 2017-10-10 International Business Machines Corporation Parallel multi-threaded common path pessimism removal in multiple paths
US10254784B1 (en) 2018-07-24 2019-04-09 International Business Machines Corporation Using required arrival time constraints for coupled noise analysis and noise aware timing analysis of out-of-context (OOC) hierarchical entities
US10831958B2 (en) * 2018-09-27 2020-11-10 International Business Machines Corporation Integrated circuit design with optimized timing constraint configuration

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381524B2 (en) * 1991-11-12 1997-07-08 Chronology Corp Automated development of timing diagrams for electrical circuits
US5508937A (en) * 1993-04-16 1996-04-16 International Business Machines Corporation Incremental timing analysis
US6058252A (en) * 1995-01-19 2000-05-02 Synopsys, Inc. System and method for generating effective layout constraints for a circuit design or the like
US5535145A (en) * 1995-02-03 1996-07-09 International Business Machines Corporation Delay model abstraction
US5825658A (en) 1995-09-14 1998-10-20 Vlsi Technology, Inc. Method and a system for specifying and automatically analyzing multiple clock timing constraints in a VLSI circuit
US6237127B1 (en) 1998-06-08 2001-05-22 Synopsys, Inc. Static timing analysis of digital electronic circuits using non-default constraints known as exceptions
US6425110B1 (en) * 1998-12-17 2002-07-23 International Business Machines Corporation Incremental design tuning and decision mediator
US6430731B1 (en) * 1999-08-04 2002-08-06 International Business Machines Corporation Methods and apparatus for performing slew dependent signal bounding for signal timing analysis
US6678644B1 (en) * 1999-09-13 2004-01-13 Synopsys, Inc. Integrated circuit models having associated timing exception information therewith for use with electronic design automation
US6591407B1 (en) * 2000-03-01 2003-07-08 Sequence Design, Inc. Method and apparatus for interconnect-driven optimization of integrated circuit design
CN1110849C (zh) * 2000-08-29 2003-06-04 中国科学院微电子中心 超大规模集成电路的制造方法
US6754877B1 (en) * 2001-12-14 2004-06-22 Sequence Design, Inc. Method for optimal driver selection
US7178120B2 (en) * 2003-01-08 2007-02-13 International Business Machines Corporation Method for performing timing closure on VLSI chips in a distributed environment
US7010763B2 (en) * 2003-05-12 2006-03-07 International Business Machines Corporation Method of optimizing and analyzing selected portions of a digital integrated circuit
US7155691B2 (en) * 2003-06-06 2006-12-26 Nascentric, Inc. Apparatus and methods for compiled static timing analysis
US7428716B2 (en) * 2003-09-19 2008-09-23 International Business Machines Corporation System and method for statistical timing analysis of digital circuits
US7353359B2 (en) * 2003-10-28 2008-04-01 International Business Machines Corporation Affinity-based clustering of vectors for partitioning the columns of a matrix
JP2005172549A (ja) * 2003-12-10 2005-06-30 Matsushita Electric Ind Co Ltd 半導体集積回路の検証方法及びテストパターンの作成方法
US7231567B2 (en) * 2004-02-27 2007-06-12 Via Telecom Co., Ltd. Method and/or apparatus for performing static timing analysis on a chip in scan mode with multiple scan clocks
US7487486B2 (en) * 2004-06-17 2009-02-03 Mustafa Celik Defining statistical sensitivity for timing optimization of logic circuits with large-scale process and environmental variations
US7293248B2 (en) * 2004-10-19 2007-11-06 International Business Machines Corporation System and method for accommodating non-Gaussian and non-linear sources of variation in statistical static timing analysis
US7308666B1 (en) * 2004-12-16 2007-12-11 Cadence Design Systems, Inc. Method and an apparatus to improve hierarchical design implementation
US7142991B2 (en) * 2005-03-31 2006-11-28 International Business Machines Corporation Voltage dependent parameter analysis
US7437697B2 (en) * 2005-12-16 2008-10-14 International Business Machines Corporation System and method of criticality prediction in statistical timing analysis
JP4774294B2 (ja) * 2005-12-26 2011-09-14 富士通株式会社 集積回路レイアウト装置、その方法及びプログラム
US7404163B2 (en) * 2006-03-24 2008-07-22 International Business Machines Corporation Static timing slacks analysis and modification
US20080005709A1 (en) * 2006-06-30 2008-01-03 International Business Machines Corporation Verification of logic circuits using cycle based delay models

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877018A (zh) * 2009-04-30 2010-11-03 新思科技有限公司 多功率域的静态时序分析
CN101877017A (zh) * 2009-04-30 2010-11-03 新思科技有限公司 使用快速估计技术的有效的采用穷尽法的基于路径的sta
CN101877017B (zh) * 2009-04-30 2014-06-18 新思科技有限公司 使用快速估计技术的有效的采用穷尽法的基于路径的sta
CN101877018B (zh) * 2009-04-30 2014-09-10 新思科技有限公司 多功率域的静态时序分析
CN102436525A (zh) * 2011-10-27 2012-05-02 西安华芯半导体有限公司 一种集成电路设计过程中多节点并行自动修复保持时间违例的方法
CN102436525B (zh) * 2011-10-27 2014-10-15 西安华芯半导体有限公司 一种集成电路设计过程中多节点并行自动修复保持时间违例的方法
CN115964975A (zh) * 2022-12-30 2023-04-14 芯耀辉科技有限公司 静态时序分析方法及其系统、计算机可读取介质
CN115964975B (zh) * 2022-12-30 2023-09-05 芯耀辉科技有限公司 静态时序分析方法及其系统、计算机可读取介质

Also Published As

Publication number Publication date
US7698674B2 (en) 2010-04-13
US20080134117A1 (en) 2008-06-05
CN101192251B (zh) 2012-04-04

Similar Documents

Publication Publication Date Title
CN101192251B (zh) 用于静态时序中点对点延迟限制的有效分析的方法
US8453085B2 (en) Method for estimating the latency time of a clock tree in an ASIC design
CN101720464B (zh) 从仿真器状态至hdl模拟器的转换
US7958474B2 (en) Highly threaded static timer
US7987440B2 (en) Method and system for efficient validation of clock skews during hierarchical static timing analysis
US8775988B2 (en) Decentralized dynamically scheduled parallel static timing analysis
CN101720466B (zh) 使用复制存储元件记录仿真器状态
US8689158B2 (en) System and method for performing static timing analysis in the presence of correlations between asserted arrival times
US9852246B2 (en) System and method for efficient statistical timing analysis of cycle time independent tests
US8056038B2 (en) Method for efficiently checkpointing and restarting static timing analysis of an integrated circuit chip
US7873926B2 (en) Methods for practical worst test definition and debug during block based statistical static timing analysis
US7849429B2 (en) Methods for conserving memory in statistical static timing analysis
CN112347722B (zh) 高效评估芯片Feed-through流水级数的方法及装置
US6698005B2 (en) Min-time / race margins in digital circuits
US8776004B2 (en) Method for improving static timing analysis and optimizing circuits using reverse merge
US9400864B2 (en) System and method for maintaining slack continuity in incremental statistical timing analysis
Chen et al. Reliability-aware operation chaining in high level synthesis
US10540464B1 (en) Critical path aware voltage drop analysis of an integrated circuit
US10055532B2 (en) Collapsing terms in statistical static timing analysis
Lakshminarayana et al. A power management methodology for high-level synthesis
US11188696B1 (en) Method, system, and product for deferred merge based method for graph based analysis pessimism reduction
CN102788950B (zh) 一种周期精确转换器及其集成电路验证方法和系统
JP2013061811A (ja) 消費電力解析方法および消費電力解析装置
Kalonakis et al. Tktimer: fast & accurate clock network pessimism removal
US7650582B2 (en) Circuit analysis device allowing more accurate analysis of signal propagation delay in circuit representation of a highly abstract level

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120404

Termination date: 20181113