CN101199170B - 分组处理交换机及其工作方法 - Google Patents

分组处理交换机及其工作方法 Download PDF

Info

Publication number
CN101199170B
CN101199170B CN2006800219116A CN200680021911A CN101199170B CN 101199170 B CN101199170 B CN 101199170B CN 2006800219116 A CN2006800219116 A CN 2006800219116A CN 200680021911 A CN200680021911 A CN 200680021911A CN 101199170 B CN101199170 B CN 101199170B
Authority
CN
China
Prior art keywords
grouping
packet
chip
port
receives
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800219116A
Other languages
English (en)
Other versions
CN101199170A (zh
Inventor
B·特灿
W·T·比恩
B·S·达尼尔
A·D·S·麦卡丹
J·萨克斯托尔夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics America Inc
Original Assignee
Integrated Device Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/279,288 external-priority patent/US20060248374A1/en
Application filed by Integrated Device Technology Inc filed Critical Integrated Device Technology Inc
Publication of CN101199170A publication Critical patent/CN101199170A/zh
Application granted granted Critical
Publication of CN101199170B publication Critical patent/CN101199170B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/52—Multiprotocol routers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/70—Admission control; Resource allocation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/109—Integrated on microchip, e.g. switch-on-chip
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/111—Switch interfaces, e.g. port details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/113—Arrangements for redundant switching, e.g. using parallel planes
    • H04L49/118—Address processing within a device, e.g. using internal ID or tags for routing within a switch
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/25—Routing or path finding in a switch fabric
    • H04L49/251—Cut-through or wormhole routing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/25—Routing or path finding in a switch fabric
    • H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
    • H04L49/254—Centralised controller, i.e. arbitration or scheduling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3018—Input queuing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/35—Switches specially adapted for specific applications
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/15—Interconnection of switching modules
    • H04L49/1515—Non-blocking multistage, e.g. Clos
    • H04L49/1546—Non-blocking multistage, e.g. Clos using pipelined operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3027—Output queuing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3063—Pipelined operation

Abstract

一种分组交换集成电路芯片被配置成从多个外部源接收分组，例如RapidIOTM兼容的分组，并有选择地将接收到的分组中的数据传送给多个外部接收方。所述芯片被配置成无修改地传送第一接收分组，以及终止第二接收分组并预处理第二接收分组的有效载荷，以产生新的分组。所述芯片可以被配置成对第二接收分组执行信号采样处理操作，例如比特扩展、比特截断、比特重新排序和/或比特运算操作。所述芯片还可以被配置成基于接收到的分组中的目的地址，管理第一和第二接收分组。

Description

分组处理交换机及其工作方法
技术领域
本发明涉及分组通信设备和方法，更具体而言，涉及分组交换的设备和方法。
背景技术
对通信服务的需求的增长，已经普遍地增加了网络元件的带宽要求。例如，大量增长的无线通信一般伴随着无线终端与基站之间带宽要求的增加。需要从他们的蜂窝电话及其他无线设备获取更多信息和更多业务的用户可以覆盖可用带宽。无线服务供应商正在迁移到2.5G和3G技术，以减轻此问题。这些技术通常能够使每个广播波段的数据多于2G技术，可用于给单用户提供更多的带宽，以及在相同的蜂窝区域中服务于更多的用户。
3G无线通信系统的一个重要的方面是闭环功率控制。例如，在宽带码分多址(WCDMA)系统中，一般理想的是基站能够告诉移动终端在从终端接收分组后的5毫秒内调整它的发射功率。这可以是对基站中总延迟的最强制性的限制，因为它包括接收到的无线信号采样的从RF卡出发到基带卡以及到控制卡上和向后到基带卡、射频卡和天线的往返延迟。每个基站可以具有多个RF卡和基带卡，并且信号采样可以在任何给定的RF卡与任何给定的基带卡之间传输。降低在这些卡之间传输数据的延迟，势必很重要。
不同的体系结构可以用于在这种卡之间传送数据。在全网状的体系结构中，每个射频卡连接每个基带卡。交换式体系结构在RF卡和基带卡之间提供多输入多输出的交换。交换式体系结构能够提供改进的可伸缩性和灵活性，不过可能添加了高于全网状解决方案的延迟。同时，对于小系统，全网状体系结构可以比变换式体系结构更便宜。
集成电路(IC)已经得以发展，其可以支持基站元件(例如，射频卡和基带卡)之间的通信。例如，Spectrum Signal Processing Inc.提供：基于ASIC的SolanoTM芯片，可用于接口处理器，例如数字信号处理器(DSP)、RISC处理器和FPGA；以及数据源，例如RF卡。芯片包括八个高速FIFO，与控制逻辑电路相关联，成对地形成四个全双工信道。Tundra半导体公司提供Serial RapidIO
Figure 2006800219116_0
芯片，包括交换结构，可用于提供RF卡和基带卡之间的交换式结构。
发明内容
在本发明的一些实施例中，分组交换集成电路芯片被配置成从多个外部源接收分组，例如RapidIOTM兼容的分组，并有选择地将接收到的分组中的数据传送给多个外部接收方。所述芯片还被配置成无有效载荷修改地传送第一接收分组，以及终止第二接收分组并预处理第二接收分组中的有效载荷，以产生新的分组。在一些实施例中，所述芯片可以被配置成对第二接收分组执行信号采样处理操作，例如比特扩展、比特截断、比特重新排序和/或比特运算操作。所述芯片还可以被配置成基于接收到的分组中的目的地址，管理第一和第二接收分组。
在本发明另外的实施例中，分组交换集成电路芯片包括：多个输入端口，其被配置成从相应的外部源接收分组；以及多个输出端口，其被配置成向相应的外部接收方传输分组。所述芯片还包括分组交换结构，其被配置成将选定的分组从输入端口路由到输出端口中的选定端口，与被配置成从输入端口接收选定的分组的分组处理器一起，构建其中具有新有效载荷的新分组，并将新的分组路由到输出端口中的选定端口。分组处理器和交换结构可以被配置成基于分组的目的地址，从输入端口接收分组。
分组处理器可以支持多个分组处理模式(scenario)。该多个分组处理模式可以包括独立的分组处理模式和通过所述的独立分组处理模式中的选定模式调用并发处理的组群(group)分组处理模式。可以响应于分组处理模式的接收到的分组累积，控制每个分组处理模式的定时。可以响应于初始化信号来控制分组处理模式的分组累积。分组处理模式可以是用户可配置的，例如，通过写芯片的配置寄存器进行配置。
分组交换结构和/或分组处理器可以被配置成根据分组中的优先权标识符来路由分组。在一些实施例中，分组交换结构包括多组输入缓冲器，输入缓冲器组中的相应输入缓冲器被配置成根据分组中的优先权标识符，从输入端口中的相应端口接收分组并存储分组。分组处理器还包括：多组输出缓冲器，其被配置成接收分组，并向输出端口中的相应端口转送分组；以及交换机，其被配置成基于分组中的目的地址以及根据输入缓冲器的优先权指示，从输入缓冲器向输出缓冲器传输分组。输入缓冲器的优先权指示可以是用户可配置的。
在本发明另外的实施例中，分组处理器、分组交换结构、输入端口和/或输出端口可通过至少其中一个输入端口进行配置。所述芯片还包括集成电路间(I2C)总线接口，并且分组处理器、分组交换结构、输入端口和/或输出端口可通过I2C总线接口进行配置。
本发明另外的实施例提供了一种接口电路，用于接口连接第一多个电路卡与第二多个电路卡。所述接口电路包括：多个输入端口，其被配置成从第一多个电路卡中的相应电路卡接收分组；以及多个输出端口，其被配置成向第二多个电路卡中的相应电路卡传输分组。所述接口电路还包括：分组交换结构，其被配置成将选定的分组从输入端口路由到输出端口中的选定端口；以及分组处理器，其被配置成从输入端口接收选定的分组，构建其中具有新有效载荷的新分组，并将新的分组路由到输出端口中的选定端口。分组处理器可以被配置成对接收到的分组执行信号采样处理操作。信号采样处理操作可以包括比特扩展、比特截断、比特重新排序和/或运算的操作。接口电路例如可以被配置成提供无线信号采样分组在无线基站或其他的通信设备中的路由和处理。
根据本发明的一些实施例，分组处理集成电路芯片包括：多个输入端口，其被配置成从相应的外部源接收分组；以及多个输出端口，其被配置成向相应的外部接收方传输分组。所述芯片还包括分组处理器，其被配置成根据基于接收到的分组中的目的地址而从多个分组处理模式中选定模式，处理接收到的分组，以产生具有新有效载荷的新分组。多个分组处理模式可以包括独立的分组处理模式和通过所述的独立分组处理模式中的选定模式调用分组并行处理的组群分组处理模式。所述芯片还可以包括分组交换结构，其被配置成将选定的分组无有效载荷修改地、从输入端口路由到输出端口中的选定端口。
在另外的实施例中，分组处理器可被配置成从接收到的有效载荷中提取数据，并处理提取的数据，以产生具有具有与外部接收方的数据结构兼容的格式的有效载荷的新分组。例如，分组处理器可以被配置成对接收到的分组执行比特扩展、比特截断、比特重新排序和/或比特运算操作。
根据本发明另外的实施例，响应于分组处理模式的接收到的分组累积，控制每个分组处理模式的定时。分组处理器可以被配置成响应于初始化信号，初始化分组处理模式的分组累积。
在本发明的一些实施例中，用于在第一多个电路卡和第二多个电路卡之间传送数据的接口电路包括：多个输入端口，其被配置成从第一多个电路卡中的相应电路卡接收分组；以及多个输出端口，其被配置成向第二多个电路卡中的相应电路卡传输分组。所述接口电路还包括分组处理器，其被配置成根据基于接收到的分组中的目的地址而从多个分组处理模式中选定模式，处理接收到的分组，以产生具有新有效载荷的新分组。所述接口电路还可以包括分组交换结构，其被配置成将选定的分组无有效载荷修改地、从输入端口路由到输出端口中的选定端口。在一些无线通信实施例中，该多个输入端口被配置成从多个RF卡中的相应RF卡接收分组，以及该多个输出端口被配置成向多个基带卡中的相应基带卡传输分组。
在本发明的一些实施例中，分组处理集成电路芯片包括：多个输入端口，其被配置成从相应的外部源接收分组；以及多个输出端口，其被配置成向相应的外部接收方传输分组。所述芯片还包括分组处理器，其可被配置成从接收到的分组的有效载荷中提取数据，处理提取的数据，以产生具有具有与外部接收方的数据结构兼容的格式的有效载荷的新分组，并将新分组传送给输出端口。所述芯片还可以包括分组交换结构，其被配置成将选定的分组无有效载荷修改地、从输入端口路由到输出端口中的选定端口。
根据一些实施例，所述数据结构可以例如包括用于外部接收方的处理器的处理器数据结构。分组处理器可以被配置成对提取的有效载荷执行例如比特扩展、比特截断、比特重新排序和/或比特运算操作，以产生新分组的有效载荷。
在本发明的一些实施例中，分组处理器支持多个分组处理模式。分组处理器可以基于分组中的目的地址，有选择地施加分组处理模式。分组处理模式可以包括独立的分组处理模式和通过所述的独立分组处理模式中的选定模式调用并发处理的组群分组处理模式。
在本发明另外的实施例中，用于在第一多个电路卡和第二多个电路卡之间传送数据的接口电路包括：多个输入端口，其被配置成从第一多个电路卡中的相应电路卡接收分组；以及多个输出端口，其被配置成向第二多个电路卡中的相应电路卡传输分组。接口电路还包括分组处理器，其可被配置成从接收到的分组的有效载荷中提取数据，处理提取的数据，以产生具有具有与外部接收方的数据结构兼容的格式的有效载荷的新分组，并将新分组传送给输出端口。所述接口电路还可以包括分组交换结构，其被配置成将选定的分组无有效载荷修改地、从输入端口路由到输出端口中的选定端口。在示例性的实施例中，该多个输入端口被配置成从多个RF卡中的相应RF卡接收分组，以及该多个输出端口被配置成向多个基带卡中的相应基带卡传输分组。数据结构可以包括基带卡上的基带处理器的数据结构。
在本发明的一些实施例中，分组处理集成电路芯片包括：多个输入端口，其被配置成从相应的外部源接收分组；以及多个输出端口，其被配置成向相应的外部接收方传输分组。所述芯片还包括分组处理器，其可被配置成根据多个分组处理模式中的选定模式，处理接收到的分组，以产生具有新有效载荷的新输出分组，并将新的输出分组传送给输出端口。响应于分组处理模式的接收到的分组累积，控制每个分组处理模式的定时。
分组处理器可以被配置成响应于初始化信号，初始化分组处理模式的分组累积。多个分组处理模式中的一个分组处理模式可以包括从给定数量的接收分组中产生给定数量的新输出分组所需的累积、处理和传输的一组操作，并且分组处理器可以被配置成响应于分组处理模式的分组累积，迭代执行分组处理模式。分组处理模式的迭代可以包括响应于产生给定数量的新输出分组所需的给定数量的接收到的分组有效载荷的累积和/或生成，处理分组处理模式的接收到的分组的有效载荷。分组处理模式可以替换被引导至分组处理模式的、在由具有默认分组有效载荷的第一累积接收分组定义的分组累积窗口之外开始累积的任何分组的有效载荷。
在另外的实施例中，分组处理器可以被配置成从接收到的有效载荷中提取数据，并处理提取的数据，以产生具有具有与外部接收方的数据结构(例如，外部接收方的处理器所采用的数据结构)兼容的格式的新有效载荷的新分组。例如，分组处理器可以被配置成对接收到的分组执行比特扩展、比特截断、比特重新排序和/或比特运算操作。所述芯片还可以包括分组交换结构，其被配置成将选定的分组无有效载荷修改地、从输入端口路由到输出端口中的选定端口。
在本发明的其他实施例中，分组处理器可以基于分组中的目的地址，有选择地施加分组处理模式。多个分组处理模式可以包括独立的分组处理模式和通过所述的独立分组处理模式中的选定模式调用并发处理的组群分组处理模式。分组处理模式可以是用户可配置的。
根据本发明的其他实施例中，用于在第一多个电路卡和第二多个电路卡之间传送数据的接口电路包括：多个输入端口，其被配置成从第一多个电路卡中的相应电路卡接收分组；以及多个输出端口，其被配置成向第二多个电路卡中的相应电路卡传输分组。例如，该多个输入端口可以被配置成从多个RF卡中的相应RF卡接收分组，以及该多个输出端口可以被配置成向多个基带卡中的相应基带卡传输分组。所述接口电路还包括分组处理器，其可被配置成根据多个分组处理模式中的选定模式，处理接收到的分组，以产生具有新有效载荷的新输出分组，并将新的输出分组传送给输出端口。响应于分组处理模式的接收到的分组累积，控制每个分组处理模式的定时。所述接口电路还可以包括分组交换结构，其被配置成将选定的分组无有效载荷修改地、从输入端口路由到输出端口中的选定端口。
附图说明
图1是说明根据本发明一些实施例的分组处理交换机集成电路芯片的示意图。
图2是说明根据本发明器另外实施例的分组处理交换机集成电路芯片的示意图。
图3和4说明了根据本发明一些实施例的分组处理交换机的示例性端口配置。
图5说明了根据本发明一些实施例的分组处理交换机的示例性分组流的体系结构。
图6和7说明了根据本发明另外的实施例，使用分组目的地址路由分组处理交换机中的分组。
图8说明了根据本发明一些实施例的示例性分组处理模式结构。
图9和10说明了可以与本发明一些实施例一起使用的示例性分组有效载荷格式。
图11说明了根据本发明其他实施例的分组处理器的示例性信道队列。
图13和13说明了根据本发明一些实施例的分组处理器的示例性求和操作。
图14说明了根据本发明其他实施例的示例性分组处理交换机接口电路应用。
图15说明了用于图14所示应用的源卡的示例性分组结构。
图16说明了由图15所示分组组成的示例性采样队列。
图17～20说明了由图15的分组通过根据本发明的多个实施例的多种分组处理模式产生的示例性输出分组。
图21说明了根据本发明一些实施例的分组处理器的示例性操作。
图22和23说明了根据本发明其他实施例的示例性分组处理初始化操作。
图24～27说明了根据本发明一些实施例的用于分组处理模式的示例性定时关系。
图28和29说明了根据本发明其他实施例的分组处理器及其示例性操作。
图30说明了根据本发明另外实施例的用于分组处理的示例性操作。
具体实施方式
现将参照附图描述本发明的具体示例性实施例。然而，本发明可以表现为多种不同的形式，并且不应该被看作限于在此所述的实施例；更确切地说，这样提供这些实施例，即，本公开将是彻底的和完全的，并且将向本领域技术人员充分表达本发明的范围。在这些附图中，相似的数字指的是相似的元件。应该理解，在元件被认为是“连接”或“耦合”至另一元件时，它可以直接连接或耦合于另一元件或者可以存在插入的元件。此外，于此使用的“连接”或“耦合”可以包括无线连接或耦合。在此使用的术语“和/或”包括一个或多个相关列出的项目的任何组合和所有的组合。
在此使用的术语仅仅为了描述具体实施例，并未旨在限制本发明。于此使用的单数形式“一”、“一个”和“该”除非另外明确说明，旨在也包括复数形式。还应该理解，当术语“包括”、“包含”、“含有”和/或“具有”用在此说明书中，表示所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组合的存在或增加。
在此使用的所有术语(包括技术和科学术语)除非另外的定义，都具有本发明所属领域的普通技术人员通常所理解的相同意思。还将理解，诸如通常所用字典中定义的术语，应被解释为与具有它们的有关领域的环境中意思一致的意思，并且除非在此明确的定义，不会用理想化或过度正式的意义来解释。
图1说明了根据本发明一些实施例的分组处理交换机集成电路(IC)芯片100。芯片100包括被配置成接收数据分组的输入端口110。在输入端口110接收的分组，被有选择地路由给分组处理器130或交换结构140。交换结构140提供接收到的分组向芯片100输出端口120无有效载荷修改的路由。
分组处理器130根据所选的分组处理模式(PPSc)132，从选择的在输入端口110接收的分组中合成出具有新有效载荷的新分组，且合成后的分组通过输出端口120向外部接收方的设备传输。如下面详细所述，分组处理模式132可以包括多种有效载荷处理，例如来自多个接收分组的有效载荷的比特扩展、比特截断、比特重新排序(例如，交织和/或翻转)，以及组合(例如，求和或其他算术运算)。因此，例如，当芯片100在信号采样处理应用(例如，无线基站)中使用时，芯片100可以减轻外部接收方(例如，数字信号处理器(DSP)或芯片速率处理器(CRP))的重新格式化下游操作(例如，基带处理)的接收信号采样流的负担。此外，分组处理模式132可以是用户可配置的，允许芯片用于多种不同的通信协议和/或消息接发格式。
在当前于此所述的多个实施例中，分组处理芯片，例如图1中所述的芯片100，可以被配置成提供与RapidIOTM互连体系结构兼容的分组通信，其包括用于设备间通信的物理和逻辑上的通信规范，如在www.rapidio.org通常所描述的。然而将要理解的是，尽管于此所述的示例性实施例涉及RapidIOTM兼容的分组处理交换机芯片及其操作，但是本发明可以使用其他的分组通信体系结构。
如图2所示，根据本发明另外实施例的分组处理交换机IC芯片200可以是用户可配置的，以便提供例如配置寄存器250中所限定的多种端口配置、分组处理模式、和/或交换功能。配置寄存器250可以例如存储用于由分组处理器230实施的分组处理模式232的参数、用于操作交换结构240的参数和/或用于配置输入端口210和输出端口220的参数。如所示，配置寄存器250可以通过输入端口210中的一个输入端口和/或通过集成电路间(I2C)总线接口260进行配置。
在图3中，说明了输入输出端口可配置性方案的实例。在所述的实例中，40个输入/输出链路(线路)可以被编程为4x或1x端口。每个链路可以例如被配置成处理长距串行传输和短距串行传输，例如如由RapidIOTM串行规范所定义的那样。链路0～3可被编程成一个4x或一个1x端口，链路4～7可被编程成一个4x或四个1x端口，以及链路20～23能够被编程成一个4x端口。在所示的实例中，每个链路是一起配置的四链路组群的一部分，即，链路3不与链路4、5、6和7一起进行配置。端口按照排好序的方式从链路0到链路40进行编号。例如，如果链路0～3被配置为4x端口，则它们被分配给端口0；如果链路4～7被配置为单个的1x端口，则给它们分配端口号1～4。表1说明了一些示例性的配置：
表1
    配置 4x端口的数量(A) 1x端口的最大数量(B) 总共使用的链路＝4A+B 总端口＝A+B
    1     10     -     40     10
    2     9     4     40     13
    3     8     8     40     16
    4     7     12     40     19
    5     6     16     40     22
    6     5     16     36     21
    7     4     20     36     24
    8     3     20     32     23
    9     2     20     28     22
    10     1     23     24     21
    11     -     24     24     24
再次参照图2，配置寄存器250可以包括定义端口配置、速度和/或定时(长运行/短运行)以及其他端口特征的寄存器。这些寄存器可以被编程，例如在初始化程序期间通过I2C总线接口260进行编程。在一些实施例中，可以不采用I2C接口260，并且代替地可以使用通过输入端口210接收的分组用于设备配置。在这种实施方式中，输入端口210可以具有默认(例如，加电)配置，以便能够与配置源进行通信。该初始的配置不一定是结束时所希望的配置，但是可以允许通信开始于芯片使得可以编程所希望的配置。图4中示出了示例性加电配置，其中，链路0被设置成按照1.25Gb/s工作的1x端口0，链路4～7被设置成按照1.25Gb/s工作的1x端口1～4，以及给其余的链路分配4x、1.25Gb/s的端口。
图5说明了根据本发明另外实施例的分组处理交换机IC芯片500的示例性分组流的体系结构。芯片500包括输入端口510，该输入端口510包括从外部源接收分组的输入FIFO512。接收到的分组从输入FIFO512向分组处理器530或交换结构540传输，例如使用接收到的分组中的目的地址，如下面进一步描述的那样。分组处理器530和交换结构540分别向输出端口520路由合成的分组或有效载荷无修改的分组，该输出端口520被示为包括输出FIFO524和关联的多路复用器(mux)522。
针对所述的实施例，假设接收的分组是其中包含优先权字段的RapidIOTM分组，则旨在用于交换结构540的接收到的分组可以基于接收分组中的优先权信息，存储在输入缓冲器542中，并根据输入缓冲器542的优先权结构向分组交换544提供。输入缓冲器542中的相应组群与输入端口510中的相应输入端口相关联。输入缓冲器542中的每组输入缓冲器的优先权结构可以是用户可配置的。例如，可以分配一些缓冲器(例如，使用配置寄存器)来接收具有不同RapidIOTM优先等级0～3的分组。交换机544将分组从输入缓冲器542路由到多组优先权结构化的输出缓冲器546的组群，且相应的输出缓冲器546的组群与相应的输出端口520相关联。
在分组处理器530中，将要用分组处理模式534处理的接收到的分组存储在输入缓冲器532中。分组处理模式534合成来自存储的接收分组的分组。合成的分组存储在输出缓冲器536中，其相应的组群与相应的输出端口520相关联。合成的分组可以包括从接收的分组恢复的优先权信息。存储在输出缓冲器536、546中的分组，可以被路由给输出端口520，例如使用轮叫调度(round robinscheduling)算法进行路由。
根据图6所示本发明的特定实施例，将接收到的分组600向分组处理器610或交换机结构620的路由可以基于接收到的分组中所包含的目的地址进行控制。尤其是，可以给分组处理器610所支持的相应分组处理模式612预留相应的目的地址，同时将其他的地址与交换结构620进行映射。这种方法可能是有利的，因为可能希望通过分组处理器610进行的处理对发送和/或接收设备是透明的。
如图7所示，分组处理器实施的分组处理模式可以包括单个分组处理模式710和组群分组处理模式720。可以给单个分组处理模式710分配输入分组700的特定目的地址701。单个分组处理模式可以是用户可配置的，例如使用配置寄存器(例如，图2的寄存器250)进行配置。这种配置寄存器可以例如定义有效载荷格式和在具体分组处理模式的分组有效载荷上执行的操作。组群分组处理模式地址720可以具有分配给它的其他目的地址710。如所示，组群分组处理模式720可以用于促使接收的分组向成组的单个分组处理模式710多点传送，用于并行处理。这种单个分组处理模式的成组可以是可配置的，例如使用配置寄存器进行配置。
图8说明了根据本发明一些实施例的示例性分组处理模式800。模式800包括采样处理块810，其可以包括初始采样和二次采样级操作，这取决于模式800的配置，例如增加(填充)或减少采样中比特的数量和/或翻转比特的顺序和/或在于排队块820中排队与分离队列中分离信道(例如，天线)相关联的采样之前进行二次采样。排队的采样可以在传输给分组结构块830之前，在采样处理块810中进行进一步的处理，分组结构块830从处理过的采样中创建新的合成分组。
分组处理模式可以例如接收对应于M个信道的分组，且每个信道N个信号采样以及在每个分组中该结构重复R次。在终止分组系统开销之后，存储在分组处理器的输入缓冲器中的分组有效载荷可以看图9所示，其中，有效载荷包括预留的用户字段(即，未处理的字段)和信号采样A111，...，ARMN；B111，...，BRMN；X111，...，XRMN。如图10所示，采样A111，...，ARMN，B111，...，BRMN，X111，...，XRMN中的每一个又可以包括多个二次采样，例如，I信道二次采样I0，...，IB-1和Q信道二次采样Q0，...，QB-1。每个分组处理模式识别的采样格式和/或每个模式中执行的操作可以是寄存器可配置的。
除了比特扩展/截断操作以外，采样处理810可以包括重新排序操作，例如重新排列二次采样的顺序和/或采样内比特的顺序。例如，假设采样是4比特I和4比特Q，则采样处理810可以包括分别如下翻转I和Q二次采样：
输入：I0 I1 I2 I3 Q0 Q1 Q2 Q3
输出：I3 I2 I1 I0 Q3 Q2 Q1 Q0
采样处理810还可以如下重新排序采样中二次采样的顺序：
输入：I0 I1 I2 I3 Q0 Q1 Q2 Q3
输出：Q0 Q1 Q2 Q3 I0 I1 I2 I3
采样处理810还可以如下交织I和Q比特：
输入：I0I1... ...IB-1 Q0 Q1... ...QB-1
输出：I0 Q0 I1 Q1... ...IB-1 QB-1
采样处理810中这些及其他的操作可能需要按照特殊的顺序执行，以便保持采样的完整性。例如，假定输入采样具有IQ格式，被IQ交织，并且每个I和Q二次采样具有6个比特，以便产生交织的、IQ翻转的、标记扩展的输出，则可能需要执行如下操作：
输入：I0 Q0 I1 Q1 I2 Q2 I3 Q3 I4 Q4 I5 Q5；
解交织I和Q：I0 I1 I2 I3 I4 I5 Q0 Q1 Q2 Q3 Q4 Q5；
标记从LSB扩展到8个比特：I0 I1 I2 I3 I4 I5 I5 I5 Q0 Q1 Q2 Q3Q4 Q5 Q5 Q5；
翻转：I5 I5 I5 I4 I3 I2 I1 I0 Q5 Q5 Q5 Q4 Q3 Q2 Q1 Q0；
改变IQ顺序：Q5 Q5 Q5 Q4 Q3 Q2 Q1 Q0 I5 I5 I5 I4 I3 I2 I1 I0；以及
IQ输出交织：Q5 I5 Q5 I5 Q5 I5 Q4 I4 Q3 I3 Q2 I2 Q1 I1 Q0 I0。
如图9所示，在初步处理之后，对应于M个信道中的相应信道的采样被放置在相应的队列中。
还可以设置给定的分组处理模式，以便提供对来自多个分组的有效载荷的求和或其他算术运算，如图12所示。尤其是，如图13所示，可以建立一组新的队列1320，以便通过对存储在其他队列1310的来自多个端口的采样求和而保持求和结果。如果求和被包含在具体的模式中，则采样处理的特定比特处理操作，例如解交织和比特扩展或删除，必须在求和之前执行，而其他的操作，例如翻转、I-Q排序和交织，可能需要在求和之后执行。
现将参照图14～20，描述根据本发明一些实施例的分组处理交换机芯片在无线基站环境中的示例性使用。应该理解，提供这些实例是为了说明，且本发明不限于所述的具体操作和体系结构，或者更一般地说，不限于应用在无线应用中。
图14中示出了典型的无线基站体系结构，其中，四个RF卡1410a、1410b、1410c、1410d向分组处理交换机(PPS)芯片1420的相应输入端口1421提供包含无线信号采样的分组。芯片1420处理接收到的分组的有效载荷，产生通过相应的输出端口1422向相应的数字信号处理器/芯片速率处理器(DSP/CRP)1430a、1430b、1430c传输的分组。应该理解，DSP/CRP1430a、1430b、1430c可以例如被配置成对RF卡1410a、1410b、1410c、1410d生成的信号采样执行特定基带处理功能，例如解调和解码。针对下列图15～20所示的实例，每个RF卡1410a、1410b、1410c、1410d具有每卡2个天线信道，表示为Ant A和Ant B。假设每个I和Q分量为8个比特(1个字节)，且没有进行比特交织。来自相同天线的串行分组中的相邻采样的数量为2，并且重复2次。来自每个RF卡的每个分组将包含8个采样，包括来自天线A的4个采样和来自天线B的4个采样。在相应的输入端口1421上输入PPS芯片1420的分组可以看图15所示。一些预处理，例如比特扩展/删除的操作，将不作说明。图16说明了预处理之后为相应信道形成的队列0～7。
在图17中，说明了根据本发明一些实施例的分组处理的第一实例。从所有队列1～7中合成单个分组，且未对采样求和。合成的分组被发送给输出端口20、22和23，被引导(address)至目标设备中的具体存储器的地址。
在图18中，说明了根据本发明另外实施例的分组处理的第二实例。从图16所示的队列0～7中产生多个合成的分组，且每个合成的分组包括来自每个队列的4个采样。所有合成的分组被发送给输出端口20、22和23，且每一个被引导至目标设备的相应的存储器地址。
在一些应用中，用户可能想要向不同的目的组群发送不同的分组。为此，用户可以使用寻址方案沿上面参照图7描述的线路，向组群分组处理模式地址送发送分组。这导致多个分组处理模式的并行操作，且每个输入分组被该多个模式中的每个模式接收。模式可以独立地处理分组，并且产生不同的分组，然后将它们发送给不同的端口。
在图19中，说明了根据本发明另外实施例的这种多分组到多目的地的分组处理的实例。用户发送去往映射两个独立分组处理模式的组群分组处理模式的分组。第一个模式采用来自队列0、2、4和6的输入。第一个模式产生的分组被发送给输出端  20、22。第二个模式采用来自队列1、3、5和7的输入。第二个模式产生的分组被发送给输出端口23。
图20示出了其中能够进行求和的实例。当能够进行求和时，相应的信道被求和，并形成新的队列。最终的合成分组被发送给输出端口20、22和23。
再次参照图1，在分组处理交换机IC芯片100的输入端口110中的任何输入端口接收的分组，可能是需要在分组处理器120处理的分组或即将由交换结构130无有效载荷修改地传送的分组。此外，用于不同分组处理模式132的分组可以在任何输入端口被复用(multiplex)。通常希望同步化分组处理器130的操作，以保持需要的数据速率以及满足其他的定时标准。现将参照图21～26，描述用于同步化分组处理操作的示例性操作。
根据本发明的一些实施例，分组处理器使用动态分组累积方法进行操作。一旦在设备已经累积了完成具体模式所需的所有进入分组，就处理它们以形成一个或多个与模式相关联的输出分组。(这些)输出分组然后被传送出与模式相关联的(这些)输出端口。在一些实施例中，每个分组处理模式每个处理间隔每个端口处理一个输入分组，且具体模式所用的所有输入分组按照基本上相同的数据速率运行，并且具有相同的大小和格式。
在一些实施例中，动态分组累积可以使用响应于累积和处理事件进行跃迁的状态机来实现。每个模式可以进行配置(例如，通过配置寄存器，例如图2中的配置寄存器250)，并且知道将要提供分组的输入端口。参照图21，在状态机的初始化(方块2105)之后，模式的分组开始累积(方块2110)。在所述的实施例中，需要所有指定给该模式的分组在第一到达分组的累积时间内开始累积；在第一分组已经完成累积之后到达的任何分组的有效载荷，被替换为默认的有效载荷(方块2115、2120、2125)。在满足在第一到达分组的累积时间定义的累积窗口中开始累积的要求的所有分组已经完成累积之后，分组(即，累积的分组，以及一些情况下的任何更换分组)被处理，以产生一个或多个输出分组(方块2130、2135)，所述输出分组然后被传送(方块2140)。新的累积周期(方块2110)可以在开始处理先前接收的分组之后开始。
分组处理模式可以被初始化，例如通过写入初始化寄存器或另外的初始化信号进行初始化。成功接收的与分组处理模式相关联的分组(例如，引导至模式地址的分组)然后被认为是进入模式之内的第一个分组。
图22说明了模式0～4，这些模式可以通过发送相应的初始化信号Init1～Init4而被彼此无关地同步。如果初始化信号沿着上面参照图7描述的线路被发送给组群分组处理模式，则所有有关的单个分组处理模式可以被初始化。如果输入端口用于一个以上的模式，则用于该多个模式的初始化信号可以在相同的端口或分开的端口上接收。在收到它的初始化信号之后，分组处理模式开始累积分组(如阴影区所示)，其后是处理累积的分组来合成新的分组。如图22所示，任何给定模式的分组累积，从开始累积该模式的第一到达分组开始。通常模式不必同时开始。在另外的实施例中，可以实现“全局”初始化，例如通过写入全局初始化寄存器和/或通过同时向所有的分组处理模式提供初始化信号，如图23所示。全局初始化信号可以通过任何端口进入。
不同的模式可以具有与所需大小和分组处理相关的不同延迟。通常，处理时间取决于发送给模式的数据量(分组的大小和进入端口的数量)以及计算类型(采样处理、加法等)。
图24示出了其中5个模式0～4处于操作中的实例。模式0在端口0和2上的第一分组到达和第二分组到达之间具有间隔，说明处理时间可以指示分组可以每隔多久从给定端口发送给给定的模式。尤其是，用于模式0的第一次迭代的处理2410可以和用于模式0的成功第二次迭代2420的分组累积同时发生。模式2类似于模式0，除了模式2具有更小的分组大小和更长的处理时间之外，这意味着用于模式2的分组以低于模式0的速率发送。端口1和端口4接收指定给多个模式1、3和4的分组，说明通过在处理间隔期间发送用于不同模式的分组，“隐藏”用于具体模式的处理时间，端口可以被更高效地使用。通过在端口1和端口4复用多个模式的分组，可以增加吞吐量。
上述的动态分组累积可以提供系统同步的显著灵活性。根据本发明的一些实施例，分组处理模式等候第一个分组到达，以便基于每个模式开始累积阶段。这允许在使发射机连接到设备之前初始化分组处理器，因为每个模式在它开始接收分组之后开始操作。
如果不是旨在用于有效载荷处理的“标准”分组(例如，即将由诸如图1的交换机结构130之类的交换机结构进行路由的分组)被发送给也接收需要进行有效载荷处理的分组的端口，则可以在端口的空闲时间(例如，处理时间)期间接收标准分组。这在图25中进行了说明，其中，标准分组与旨在用于分组处理模式PPSc1～3的分组一起被复用。如果没有端口具有“适合(fit)”标准分组的足够的空闲时间，则用户能够将端口专用于即将进行有效载荷处理的分组，并分开用于标准分组的端口。
分组的累积可以限于由第一分组的到达而限定的累积窗口。此要求可以将用于去往相同模式的分组的有效到达窗口与链路的数据速率相连系，如图26所示。如所示，端口2上的组群PPSc0组群0的分组首先到达，并指示该有效到达窗口用于指定给相同模式PPSc0的所有其他分组。如所示，端口5上来自相同组群的分组晚到，在端口2上的分组已经累积之后到达。端口5上的分组可以忽略不计，例如可以在处理期间在其适当位置使用全部为零的值(或某一其他值)。下一个累积窗口在所有先前的有效组群0的分组已经完成处理之后，从组群PPSc0组群1的第一个分组到达以后开始。如上所述，下一组分组进入分组处理器的到达时间可以通过先前组群的处理时间来指示。
在本发明另外的实施例中，时分复用(TDM)的工作方式可以通过在分组处理器中所有工作的模式的最长处理时间指示的时间发送分组来实现。参照图27，用于分组处理模式PPSc0～3的所有分组的到达时间可以这样进行控制，即图27所示的窗口2710宽得足以支持所有模式的最长处理时间。分组处理器可以被配置成控制即将发出的来自模式PPSc0～3的分组的传输，以使设备呈现为工作在TDM模式中。尤其是，设备可以在即将发出的分组的处理已经完成之后，初始化即将发出的分组的传输，且开始下一组进入的分组的累积。
图28说明了根据本发明另外实施例的分组处理器2800(例如，供诸如图1的分组处理交换机100之类的分组处理交换机使用的分组处理器)的替换配置。分组处理器2800包括被配置成存储进入分组的输入分组缓冲器2810。FIFO读取控制器(FRC)2820从指示字表2830指定的输入分组缓冲器2810中读出数据(例如，来自接收到的消息的有效载荷的信号采样)。指示字表2830将输入数据在输入分组缓冲器2810中的存储单元与输出数据在输出分组缓冲器2850中的存储单元相关联。处理器2840执行存储在分组处理模式(PPSc)配置寄存器2860中的信息指定的采样处理。由处理器2840输出的处理后的数据被写入输出分组缓冲器2850，其从处理后的数据构造输出分组。
图29说明了根据本发明另外的实施例用于沿上面参照图28所述线路的分组处理器的示例性配置。分组处理器2900包括被配置成从多个端口(未示出)接收分组的输入缓冲器2905。同步化监控模块2910监控进入的分组的定时，并通过访问存储在输入缓冲器2905中的分组的FRC2920，从分组中提取报头信息。提取的报头信息被提供给分组成帧器2965，供构造输出分组之用，所述输出分组包括通过处理输入缓冲器2905接收到的输入分组中的有效载荷信息而生成的有效载荷信息。
FRC2920响应于由采样计数器及FRC控制单元2915生成的控制信号，访问存储在输入缓冲器2905中的分组。采样计数器及FRC控制单元2915响应于同步化监控模块2910产生的错误和控制信息、来自指示字表2950的地址信息、以及来自输入/输出采样配置存储器2970的配置寄存器的分组处理模式控制信息，产生控制信号。FRC2920从输入缓冲器2905向一组第一比特操纵器2925传输有效载荷数据，所述第一比特操纵器2925执行存储在输入/输出采样配置存储器2970中的分组处理模式指定的解交织、标记扩展和/或比特删除操作。
数据多路复用及求和单元执行存储在输入/输出采样配置存储器2970中的分组处理模式控制信息指定的求和操作，并且还可以执行求和输出的动态/静态排列(ranging)。数据多路复用及求和单元2930的输出被提供给比特操纵器2935，该比特操纵器2935执行存储在输入/输出采样配置存储器2970中的分组处理模式控制信息指定的翻转(例如，MSB/LSB)、IQ排序和/或IQ交织操作。比特操纵器2935向输出分组存储器2940提供处理后的数据，以及地址和掩码。数据从输出分组存储器2940向分组成帧器2965传输，该分组成帧器2965使用来自采样计数器及FRC控制单元2915和输出分组目的地存储器2960的报头信息构造新的分组。
如上面参照图26所述，分组的累积可以限于第一分组的完全到达所限定的累积窗口，从而用于前往相同模式的分组的有效到达窗口取决于链路的比特率。根据本发明的其他实施例，分组处理器可以使用固定的分组累积窗口，其具有与分组的比特率无关的持续时间。因此，如图30所示，以第一比特率传输的分组3010和以第二比特率传输的分组3020可以接受相同的处理，与累积它们的不同比特率无关。到达这种有效累积窗口之外的分组，可以沿着类似于上面参照图26所述的线路进行处理，这种分组可以忽略不计，并用预定的分组替代。然而，使用这种方法可以因过多的分组到达给定窗口而导致处理过载。根据本发明另外的实施例，这可以避免，也如图30所示，通过在结束先前的有效到达窗口之后的预定时间间隔内，禁止新的有效到达窗口的初始化。应该理解，此时间间隔可以是固定的或用户可配置的(例如，可编程的)。其他的替换实施方式可以涉及限定在预定时间发生的有效到达窗口，即，不取决于限定它们开始的第一个分组的到达的窗口，并且这些窗口可以用足以防止过载的间隔分开。
应该理解，上述的分组处理交换机体系结构是说明性的实例，并且其他的分组处理交换机体系结构属于本发明的范围。一般而言，在附图和说明书中，已经公开了本发明的示例性实施例。虽然采用了专用术语，但是它们仅仅按照一般的和说明的意义进行使用，并非为了进行限制，而本发明范围由下面的权利要求来限定。

Claims (19)

1.一种分组交换集成电路芯片，包括：
多个输入端口，其被配置成从相应的外部源接收分组；
多个输出端口，其被配置成向相应的外部接收方传输分组；
分组交换结构和分组处理器，
其中在所述多个输入端口处接收的分组被选择性地路由到分组交换结构或分组处理器，以及
分组交换结构接收从所述多个输入端口路由的分组，并将接收到的分组无有效载荷修改地路由到输出端口中的选定端口，并且分组处理器接收从所述多个输入端口路由的分组，从接收到的分组提取有效载荷，对提取的有效载荷中的采样字段执行比特扩展或比特截断或比特重新排序以形成新的有效载荷，构造包括新的有效载荷的新的分组，以及将新的分组路由到输出端口中的选定端口。
2.根据权利要求1的芯片，其中基于分组的目的地址，将在输入端口接收的第一分组有选择地路由到分组交换结构，以便无有效载荷修改地路由到输出端口；以及将在输入端口接收的第二分组路由到分组处理器，以便进行有效载荷修改。
3.根据权利要求1的芯片，其中，分组处理器支持多个分组处理模式。
4.根据权利要求3的芯片，其中，分组处理器基于分组中的目的地址有选择地施加分组处理模式。
5.根据权利要求3的芯片，其中，该多个分组处理模式包括独立的分组处理模式和通过所述独立的分组处理模式中的选定模式调用并发处理的组群分组处理模式。
6.根据权利要求3的芯片，其中，响应于分组处理模式的接收到的分组累积来控制每个分组处理模式的定时。
7.根据权利要求6的芯片，其中，分组处理器被配置成响应于初始化信号来初始化分组处理模式的分组累积。
8.根据权利要求3的芯片，其中，分组处理模式是用户可配置的。
9.根据权利要求1的芯片，其中，基于接收到的分组中的目的地址，给由分组处理器产生的分组赋予目的地址，由分组处理器产生的分组从接收到的分组中产生。
10.根据权利要求1的芯片，其中，分组交换结构和/或分组处理器被配置成根据其中的优先权标识符来路由分组。
11.根据权利要求10的芯片，其中，分组交换结构包括多组输入缓冲器，输入缓冲器组中的相应输入缓冲器被配置成根据分组中的优先权标识符，从输入端口中的相应端口接收分组并存储分组，以及其中输入缓冲器的优先权标识符是用户可配置的。
12.根据权利要求1的芯片，其中，输入端口和输出端口具有用户可配置的宽度。
13.根据权利要求1的芯片，其中，分组处理器、分组交换结构、输入端口和/或输出端口能够通过至少其中一个输入端口进行配置。
14.根据权利要求1的芯片，还包括集成电路间(I2C)总线接口，并且其中分组处理器、分组交换结构、输入端口和/或输出端口能够通过该I2C总线接口进行配置。
15.根据权利要求1的芯片，其中，接收到的分组和新的分组是RapidIOTM(RIO)兼容的分组。
16.一种用于在第一多个电路卡与第二多个电路卡之间传送数据的接口电路，所述接口电路包括：
多个输入端口，其被配置成从第一多个电路卡中的相应电路卡接收分组；
多个输出端口，其被配置成向第二多个电路卡中的相应电路卡传输分组；
分组交换结构和分组处理器，
其中在所述多个输入端口处接收的分组被选择性地路由到分组交换结构或分组处理器，以及
分组交换结构接收从所述多个输入端口路由的分组，并将接收到的分组无有效载荷修改地路由到输出端口中的选定端口，并且分组处理器接收从所述多个输入端口路由的分组，从接收到的分组提取有效载荷，对提取的有效载荷中的采样字段执行信号采样处理操作以形成新的有效载荷，构造包括新的有效载荷的新的分组，以及将新的分组路由到输出端口中的选定端口。
17.根据权利要求16的接口电路，其中基于分组的目的地址，将在输入端口接收的第一分组有选择地路由到分组交换结构，以便无有效载荷修改地路由到输出端口；以及将在输入端口接收的第二分组路由到分组处理器，以便进行有效载荷修改。
18.根据权利要求16的接口电路，其中，信号采样处理操作包括比特扩展或比特截断或比特重新排序。
19.根据权利要求16的接口电路，其中，信号采样处理操作包括无线电信号采样处理操作。
CN2006800219116A 2005-04-18 2006-04-13 分组处理交换机及其工作方法 Expired - Fee Related CN101199170B (zh)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
US67234905P 2005-04-18 2005-04-18
US60/672,349 2005-04-18
US11/394,886 2006-03-31
US11/395,570 US7739424B2 (en) 2005-04-18 2006-03-31 Packet processing switch and methods of operation thereof
US11/395,575 US7882280B2 (en) 2005-04-18 2006-03-31 Packet processing switch and methods of operation thereof
US11/395,570 2006-03-31
US11/394,886 US20060248375A1 (en) 2005-04-18 2006-03-31 Packet processing switch and methods of operation thereof
US11/395,575 2006-03-31
US11/279,288 2006-04-11
US11/279,288 US20060248374A1 (en) 2005-04-18 2006-04-11 Packet Processing Switch and Methods of Operation Thereof
PCT/US2006/013767 WO2006113302A1 (en) 2005-04-18 2006-04-13 Packet processing switch and methods of operation thereof

Publications (2)

Publication Number Publication Date
CN101199170A CN101199170A (zh) 2008-06-11
CN101199170B true CN101199170B (zh) 2012-10-03

Family

ID=39548417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800219116A Expired - Fee Related CN101199170B (zh) 2005-04-18 2006-04-13 分组处理交换机及其工作方法

Country Status (2)

Country Link
US (4) US7882280B2 (zh)
CN (1) CN101199170B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7882280B2 (en) * 2005-04-18 2011-02-01 Integrated Device Technology, Inc. Packet processing switch and methods of operation thereof
US7817652B1 (en) 2006-05-12 2010-10-19 Integrated Device Technology, Inc. System and method of constructing data packets in a packet switch
US7747904B1 (en) 2006-05-12 2010-06-29 Integrated Device Technology, Inc. Error management system and method for a packet switch
US7706387B1 (en) 2006-05-31 2010-04-27 Integrated Device Technology, Inc. System and method for round robin arbitration
US7870313B2 (en) * 2007-02-27 2011-01-11 Integrated Device Technology, Inc. Method and structure to support system resource access of a serial device implementating a lite-weight protocol
US8094677B2 (en) * 2007-02-27 2012-01-10 Integrated Device Technology, Inc. Multi-bus structure for optimizing system performance of a serial buffer
US7693040B1 (en) * 2007-05-01 2010-04-06 Integrated Device Technology, Inc. Processing switch for orthogonal frequency division multiplexing
TWI527409B (zh) * 2008-05-30 2016-03-21 馬維爾國際股份有限公司 網路處理器單元及其相關方法
US8327181B2 (en) * 2009-06-22 2012-12-04 Citrix Systems, Inc. Systems and methods for failover between multi-core appliances
JP5814253B2 (ja) * 2009-12-04 2015-11-17 ナパテック アクティーゼルスカブ 装置、アセンブリ及びデータパケットの読み出し及び順番付けをする複数の解析手段を操作する方法
US8638792B2 (en) 2010-01-22 2014-01-28 Synopsys, Inc. Packet switch based logic replication
US8397195B2 (en) * 2010-01-22 2013-03-12 Synopsys, Inc. Method and system for packet switch based logic replication
US9069919B1 (en) * 2012-10-17 2015-06-30 Qlogic, Corporation Method and system for arbitration verification
FR2998748B1 (fr) * 2012-11-23 2015-04-10 Commissariat Energie Atomique Dispositif et procede de retransmission de donnees dans un commutateur reseau
US20140376549A1 (en) * 2013-06-20 2014-12-25 Mediatek Inc. Packet processing apparatus and method for processing input packet according to packet processing list created based on forwarding decision made for input packet
US20150063217A1 (en) * 2013-08-28 2015-03-05 Lsi Corporation Mapping between variable width samples and a frame
GB2527165B (en) * 2015-01-16 2017-01-11 Imagination Tech Ltd Arbiter verification
CN107018094B (zh) * 2017-05-23 2022-10-25 信联安宝（北京）科技有限公司 电源分立的无线管理交换机
CN107104842B (zh) * 2017-05-23 2022-11-04 信联安宝（北京）科技有限公司 电源分立的集成无线管理交换机
CN107426008B (zh) * 2017-05-23 2022-11-22 信联安宝（北京）科技有限公司 集成无线管理交换机
EP3690576B1 (en) * 2019-01-30 2024-04-24 Schneider Electric Industries SAS Control device and method for controlling a redundant connection in a flat network
CN115484219B (zh) * 2022-08-23 2023-06-27 中国电子科技集团公司第十研究所 规避国产srio交换芯片端口关联的方法、设备及介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1091878A (zh) * 1992-11-09 1994-09-07 艾利森电话股份有限公司 数据包的识别
CN1493132A (zh) * 2000-11-07 2004-04-28 ض� 基于交换的网络处理器

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473880A (en) * 1982-01-26 1984-09-25 Intel Corporation Arbitration means for controlling access to a bus shared by a number of modules
US4932028A (en) * 1988-06-21 1990-06-05 Unisys Corporation Error log system for self-testing in very large scale integrated circuit (VLSI) units
US4987529A (en) 1988-08-11 1991-01-22 Ast Research, Inc. Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters
US4991171A (en) 1989-09-26 1991-02-05 At&T Bell Laboratories Broadcast packet switch network
US5072363A (en) * 1989-12-22 1991-12-10 Harris Corporation Multimode resource arbiter providing round robin arbitration or a modified priority arbitration
US5229991A (en) 1991-01-30 1993-07-20 Washington University Packet switch with broadcasting capability for atm networks
US5276684A (en) * 1991-07-22 1994-01-04 International Business Machines Corporation High performance I/O processor
US5287346A (en) * 1991-10-16 1994-02-15 Carnegie Mellon University Packet switch
US5305311A (en) 1992-05-20 1994-04-19 Xerox Corporation Copy network providing multicast capabilities in a broadband ISDN fast packet switch suitable for use in a local area network
US5710549A (en) 1994-09-30 1998-01-20 Tandem Computers Incorporated Routing arbitration for shared resources
US6044085A (en) 1995-06-05 2000-03-28 Thomson Consumer Electronics Method for arbitrating for access to a control channel in a data bus system
US5764927A (en) 1995-09-29 1998-06-09 Allen Bradley Company, Inc. Backplane data transfer technique for industrial automation controllers
WO1997022220A2 (en) * 1995-12-11 1997-06-19 Airnet Communications Corporation Multichannel broadband transceiver system making use of a distributed control architecture for digital signal processor array
IL116986A (en) 1996-01-31 2000-01-31 Galileo Technology Ltd Switching ethernet controller providing packet routing
US6098110A (en) * 1996-12-30 2000-08-01 Compaq Computer Corporation Network switch with a multiple bus structure and a bridge interface for transferring network data between different buses
US6389479B1 (en) * 1997-10-14 2002-05-14 Alacritech, Inc. Intelligent network interface device and system for accelerated communication
US7020069B1 (en) 1998-02-06 2006-03-28 Cisco Technology, Inc. Medium access control protocol for OFDM wireless networks
JPH11317748A (ja) 1998-05-07 1999-11-16 Pioneer Electron Corp 伝送システムにおける送信インターフェース装置
JP4043125B2 (ja) 1999-01-20 2008-02-06 富士通株式会社 セル処理装置及びａｔｍ交換機及びセル廃棄方法
US6377782B1 (en) 1999-03-01 2002-04-23 Mediacell, Inc. Method and apparatus for communicating between a client device and a linear broadband network
US6625121B1 (en) 1999-04-28 2003-09-23 Cisco Technology, Inc. Dynamically delisting and relisting multicast destinations in a network switching node
US6661788B2 (en) * 1999-05-14 2003-12-09 Nortel Networks Limited Multicast scheduling for a network device
US6804237B1 (en) * 1999-06-23 2004-10-12 Nortel Networks Limited Method, devices and signals for multiplexing payload data for transport in a data network
US6675325B1 (en) * 1999-10-12 2004-01-06 Lucent Technologies Inc. Method and apparatus for fault analysis in a communication network
US6963572B1 (en) 1999-10-22 2005-11-08 Alcatel Canada Inc. Method and apparatus for segmentation and reassembly of data packets in a communication switch
US6678279B1 (en) 1999-12-13 2004-01-13 Nortel Networks Limited System and method to implement a packet switch buffer for unicast and multicast data
US6662339B1 (en) * 1999-12-15 2003-12-09 Agere Systems Inc. Error screening based on code and control information consistency in a communication system
US7106742B1 (en) 2000-01-13 2006-09-12 Mercury Computer Systems, Inc. Method and system for link fabric error detection and message flow control
JP3730471B2 (ja) * 2000-02-14 2006-01-05 富士通株式会社 パケット転送装置
US6977930B1 (en) * 2000-02-14 2005-12-20 Cisco Technology, Inc. Pipelined packet switching and queuing architecture
DE60128413T2 (de) * 2000-03-02 2008-01-17 Alcatel Lucent Gekennzeichneter Prioritätswarteschlangescheduler
JP2001251349A (ja) * 2000-03-06 2001-09-14 Fujitsu Ltd パケットプロセッサ
US6598179B1 (en) * 2000-03-31 2003-07-22 International Business Machines Corporation Table-based error log analysis
US7020161B1 (en) 2000-03-31 2006-03-28 Sun Microsystems, Inc. Prescheduling arbitrated resources
US6882649B1 (en) 2000-03-31 2005-04-19 Sun Microsystems, Inc. Least choice first arbiter
US7006501B1 (en) 2000-03-31 2006-02-28 Sun Microsystems, Inc. Distributed least choice first arbiter
JP4318389B2 (ja) * 2000-04-03 2009-08-19 三洋電機株式会社 アダプティブアレー装置、無線基地局、携帯電話機
DE60129316D1 (de) * 2000-05-18 2007-08-23 Xyratex Tech Ltd Vorrichtung und verfahren zur betriebsmittelsarbitrierung
US7075926B2 (en) * 2000-05-24 2006-07-11 Alcatel Internetworking, Inc. (Pe) Programmable packet processor with flow resolution logic
US7224671B2 (en) * 2000-09-28 2007-05-29 Force10 Networks, Inc. Method and apparatus for load balancing in network processing device
US6963576B1 (en) * 2000-09-28 2005-11-08 Force10 Networks, Inc. Scheduling and arbitration scheme for network processing device
US6988177B2 (en) 2000-10-03 2006-01-17 Broadcom Corporation Switch memory management using a linked list structure
US7274705B2 (en) 2000-10-03 2007-09-25 Broadcom Corporation Method and apparatus for reducing clock speed and power consumption
US6647449B1 (en) * 2000-10-05 2003-11-11 Hewlett-Packard Development Company, L.P. System, method and circuit for performing round robin arbitration
US20030110206A1 (en) * 2000-11-28 2003-06-12 Serguei Osokine Flow control method for distributed broadcast-route networks
US6954463B1 (en) * 2000-12-11 2005-10-11 Cisco Technology, Inc. Distributed packet processing architecture for network access servers
US20020085550A1 (en) 2000-12-28 2002-07-04 Steven Rhodes Scalable switch
US7023840B2 (en) 2001-02-17 2006-04-04 Alcatel Multiserver scheduling system and method for a fast switching element
US6757795B2 (en) 2001-04-03 2004-06-29 International Business Machines Corporation Apparatus and method for efficiently sharing memory bandwidth in a network processor
US7027443B2 (en) 2001-08-23 2006-04-11 Pmc-Sierra Ltd. Reassembly engines for multilink applications
US7394823B2 (en) 2001-11-20 2008-07-01 Broadcom Corporation System having configurable interfaces for flexible system configurations
US7307986B2 (en) 2002-02-04 2007-12-11 Intel Corporation State record processing
GB2385233B (en) * 2002-02-07 2004-04-21 3Com Corp Network switch with parallel working of look-up engine and network processor
US6954812B2 (en) * 2002-03-05 2005-10-11 Hewlett-Packard Development Company, L.P. Two-stage round robin arbitration system
US6954811B2 (en) 2002-07-19 2005-10-11 Calix Networks, Inc. Arbiter for an input buffered communication switch
US7213179B2 (en) 2002-07-30 2007-05-01 Cisco Technology, Inc. Automated and embedded software reliability measurement and classification in network elements
US7346701B2 (en) * 2002-08-30 2008-03-18 Broadcom Corporation System and method for TCP offload
WO2004026949A2 (en) * 2002-09-23 2004-04-01 Toray Plastics (America), Inc. Polyolefin isolation membrane
KR100454681B1 (ko) 2002-11-07 2004-11-03 한국전자통신연구원 프레임 다중화를 이용한 이더넷 스위칭 장치 및 방법
US7715392B2 (en) 2002-12-12 2010-05-11 Stmicroelectronics, Inc. System and method for path compression optimization in a pipelined hardware bitmapped multi-bit trie algorithmic network search engine
GB2399714B (en) * 2003-03-18 2006-08-30 Inventec Appliances Corp Mobile server for internetworking wpan,wlan,and wwan
US7426518B2 (en) 2003-03-28 2008-09-16 Netlogic Microsystems, Inc. System and method for efficiently searching a forwarding database that is split into a bounded number of sub-databases having a bounded size
US7236499B2 (en) * 2003-06-23 2007-06-26 Intel Corporation Resource arbitration in accordance with a masked request vector
US7545804B2 (en) 2003-09-11 2009-06-09 Nortel Networks Limited High throughput rotator switch having excess tandem buffers
US7672318B2 (en) 2003-11-06 2010-03-02 Telefonaktiebolaget L M Ericsson (Publ) Adaptable network bridge
US7231479B2 (en) * 2003-12-17 2007-06-12 International Business Machines Corporation Round robin selection logic improves area efficiency and circuit speed
GB2412038B (en) * 2004-03-10 2006-04-19 Toshiba Res Europ Ltd Packet format
US7437174B2 (en) 2004-04-15 2008-10-14 Spyder Navigations L.L.C. Received signal quality determination
US7546512B2 (en) 2004-09-23 2009-06-09 Intel Corporation Techniques to perform error detection
US7882280B2 (en) 2005-04-18 2011-02-01 Integrated Device Technology, Inc. Packet processing switch and methods of operation thereof
WO2007012193A1 (en) * 2005-07-27 2007-02-01 Nortel Networks Limited Pilots for frequency division multiple access communications
JP4528236B2 (ja) 2005-09-29 2010-08-18 株式会社日立製作所 無線基地局装置および通信方法
US20070124554A1 (en) 2005-10-28 2007-05-31 Honeywell International Inc. Global memory for a rapidio network
KR100718592B1 (ko) 2005-12-31 2007-05-17 포스데이타 주식회사 Ｏｆｄｍ/ｏｆｄｍａ 방식을 지원하는 통신 시스템의 채널추정 장치 및 방법
US7675983B2 (en) 2006-04-14 2010-03-09 Freescale Semiconductor, Inc. Mitigation of DC distortion in OFDM receivers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1091878A (zh) * 1992-11-09 1994-09-07 艾利森电话股份有限公司 数据包的识别
CN1493132A (zh) * 2000-11-07 2004-04-28 ض� 基于交换的网络处理器

Also Published As

Publication number Publication date
US7684431B1 (en) 2010-03-23
US20060248377A1 (en) 2006-11-02
US7739424B2 (en) 2010-06-15
CN101199170A (zh) 2008-06-11
US20060248375A1 (en) 2006-11-02
US20060248376A1 (en) 2006-11-02
US7882280B2 (en) 2011-02-01

Similar Documents

Publication Publication Date Title
CN101199170B (zh) 分组处理交换机及其工作方法
US7100020B1 (en) Digital communications processor
US7568064B2 (en) Packet-oriented communication in reconfigurable circuit(s)
US7298756B1 (en) System and method for programming cell packet headers
CN102047618B (zh) 网络处理器单元和用于网络处理器单元的方法
US7113505B2 (en) Mesh architecture for synchronous cross-connects
US8165115B2 (en) System for switching variable-length data packets of heterogeneous network and method for the same
US6747972B1 (en) Method and apparatus for reducing the required size of sequence numbers used in resequencing packets
CN100422976C (zh) 数字通信处理器
US20110125936A1 (en) Transmission of Data Bursts on a Constant Data Rate Channel
US6788689B1 (en) Route scheduling of packet streams to achieve bounded delay in a packet switching system
US20130265876A1 (en) Apparatus and method for controlling packet flow in multi-stage switch
JP2008066901A (ja) スイッチ装置及びそれに用いるスイッチング方法
EP1875688B1 (en) Packet processing switch and methods of operation thereof
US7310310B1 (en) Multi-link SAR for bonding ATM cell-streams
US7873045B2 (en) Generating an encapsulating header based on encapsulated information provided at protocol-dependent locations
CN115118677A (zh) 一种fpga中的片上网络的路由节点调度方法
CN101360277A (zh) 改善数据传输中无线电频谱使用的系统和方法
GB2276065A (en) Local network with increased transmission rate.
US6625177B1 (en) Circuit, method and/or architecture for improving the performance of a serial communication link
US20040223519A1 (en) Inverse multiplexing with mapping vector
CN115208839A (zh) 一种数据传输系统、方法及装置
US6628656B1 (en) Circuit, method and/or architecture for improving the performance of a serial communication link
JP2024006216A (ja) 通信制御装置、通信制御方法および通信制御プログラム
US9258020B2 (en) Scalable mapping with integrated summing of samples for multiple streams in a radio interface frame

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121003

Termination date: 20130413