CN101211775B - 在半导体器件中形成图案的方法 - Google Patents

在半导体器件中形成图案的方法 Download PDF

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Abstract

本发明公开一种形成半导体器件的精细图案的方法，包括：在半导体基板上形成第一硬掩模层；在所述第一硬掩模层上形成第二硬掩模层图案；在所述第二硬掩模层图案的侧壁上形成间隙壁；利用所述间隙壁和所述第二硬掩模层图案作为蚀刻掩模而选择性地蚀刻所述第一硬掩模层，以形成第一硬掩模层图案；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的第一绝缘膜；选择性地蚀刻所述第二硬掩模层图案和下面的第一硬掩模层图案，以形成第三硬掩模层图案；移除所述第一绝缘膜和所述间隙壁；以及利用所述第三硬掩模层图案作为蚀刻掩模而将所述半导体基板图案化，以形成精细图案。

Description

在半导体器件中形成图案的方法
技术领域
本发明涉及存储器件。更具体地说，本发明涉及采用自对准双重曝光技术在半导体器件中形成图案的方法。
背景技术
一般而言，例如动态随机存取存储器(DRAM)等半导体器件包括大量精细图案。这种图案通过光刻工序而形成。为了通过光刻工序形成图案，将光刻胶(以下也称为光阻)(PR)膜涂覆在将要图案化的目标层上。然后，执行曝光过程以改变PR膜的特定部分的溶解度。接下来，执行显影过程以形成露出目标层的PR图案。因此，PR图案是通过移除溶解度已改变的部分或是通过移除溶解度未改变的部分而形成的。之后，利用PR图案来蚀刻露出的目标层，然后再剥除PR图案以形成目标层图案。
在光刻工序中，分辨率和聚焦深度(DOF)是两个重要的因素。分辨率(R)可以用如下等式(1)来表示。
R = k 1 λ NA - - - ( 1 )
其中k1是由PR膜的种类和厚度所决定的常数，λ是光源的波长，而NA则代表曝光设备的数值孔径。
根据等式(1)，形成于晶片上的图案的精细度与光源波长(λ)成反比，而与曝光设备的NA成正比。然而，所用的光源波长(λ)和曝光设备的NA还无法跟上半导体器件集成度的快速发展。因此，已经采用各种方法来应用改善分辨率和DOF的分辨率提高技术(RET)。举例而言，RET技术包括相移掩模(PSM)、离轴照明(OAI)、光学邻近校正(OPC)等技术。此外，称为双重曝光技术(DET)的技术能够在晶片上形成精细图案。DET中的关键尺寸(CD)的一致性决定于第一曝光掩模和第二曝光掩模的总体重叠准确度。
然而，难以将第一曝光掩模和第二曝光掩模的重叠度控制为落于误差范围内。此外，技术上的难度也导致难以实现曝光设备的改进。
发明内容
本发明的实施例涉及在半导体器件中形成图案的改进的方法。根据本发明的一个实施例，在半导体器件中形成图案的方法利用自对准双重曝光技术。
根据本发明的一个实施例，在半导体器件中形成图案的方法包括以下步骤：在半导体基板上形成第一硬掩模层；在所述第一硬掩模层上形成具有侧壁的第二硬掩模层图案；在所述第二硬掩模层图案的侧壁上形成间隙壁；利用所述间隙壁和所述第二硬掩模层图案作为蚀刻掩模而选择性地蚀刻所述第一硬掩模层，以形成所述第二硬掩模层图案下面的第一硬掩模层图案；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的第一绝缘膜；选择性地蚀刻所述第二硬掩模层图案及其下面的第一硬掩模层图案，以形成第三硬掩模层图案；移除所述第一绝缘膜和所述间隙壁；以及利用所述第三硬掩模层图案作为蚀刻掩模而将蚀刻目标层图案化，以形成精细图案。
根据另一实施例，半导体器件具有根据上述方法所形成的精细图案。
附图说明
图1a到1k是截面图，其示出根据本发明实施例的用于在半导体器件中形成图案的方法。
具体实施方式
本发明涉及具有采用自对准双重曝光技术所形成的精细图案的半导体器件。精细图案是使用硬掩模层和侧壁间隙壁的修改叠层结构所实现的。这种精细图案均匀地形成，以改善半导体器件的集成度和产出率。根据形成精细图案的这一改进的方法，半导体器件的制造过程得到简化，从而降低处理成本。
图1a到1k是截面图，其示出根据本发明实施例的用于在半导体器件中形成图案的方法。在具有蚀刻目标层(未显示)的半导体基板110上形成第一硬掩模层120、第一硬掩模层120上面的第二硬掩模层130、以及第三硬掩模层140。在第三硬掩模层140上形成光阻膜(未显示)。使用线/距掩模(未显示)将光阻膜曝光并显影，以形成光阻图案150。利用光阻图案150作为蚀刻掩模而选择性地蚀刻第三硬掩模层140，以形成第三硬掩模层图案142。
根据本发明的一个实施例，优选的是，第一硬掩模层120由无定形碳膜形成。优选的是，第二硬掩模层130由氮氧化硅(SiON)膜形成。优选的是，第三硬掩模层140由多晶硅层或二氧化硅(SiO2)膜形成。在另一实施例中，优选的是，光阻图案150的线宽与限定于相邻光阻图案150之间的间距宽度的比率在大约1.5：2.5至0.5：3.5的范围内。此外，优选的是，光阻图案150的线宽与限定于相邻光阻图案150之间的间距宽度的比率基本上是大约1：3。在本发明的另一实施例中，优选的是，第三硬掩模层140的选择性蚀刻过程是采用各向异性干式蚀刻方法来进行的。在另一实施例中，优选的是，第三硬掩模层图案142的线宽与限定于相邻第三硬掩模层图案142之间的间距宽度的比率在大约1.5：2.5至0.5：3.5的范围内。此外，第三硬掩模层图案142的线宽与限定于相邻第三硬掩模层图案142之间的间距宽度的比率基本上是大约1：3。
参照图1d到1f，移除光阻图案150。在半导体基板110上形成第一绝缘膜160，以填充第三硬掩模层图案142。通过回蚀方法来蚀刻第一绝缘膜160，以在第三硬掩模层图案142的侧壁上形成间隙壁162。利用间隙壁162和第三硬掩模层图案142作为蚀刻掩模而选择性地蚀刻第二硬掩模层130，以形成第二硬掩模层图案132。
根据本发明的另一实施例，优选的是，第一绝缘膜160由氮化硅(Si3N4)膜形成。此外，优选的是，调整第一绝缘膜160的厚度，以使间隙壁162的横向线宽基本上等于第三硬掩模层图案142的宽度。在本发明的另一实施例中，优选的是，第二硬掩模层130的选择性蚀刻过程是采用各向异性干式蚀刻方法来进行的。此外，优选的是，第二硬掩模层图案132的线宽与限定于相邻第三硬掩模层图案132之间的间距宽度的比率基本上是大约3：1。
参照图1g到1i，在半导体基板110上形成第二绝缘膜170，以填充第三硬掩模层图案142和第二硬掩模层图案132。抛光第二绝缘膜170，直到第三硬掩模层图案142的顶面露出为止。利用第二绝缘膜170作为蚀刻掩模而选择性地蚀刻第三硬掩模层图案142及其下面的第二硬掩模层图案132，以形成露出第一硬掩模层120的第五硬掩模层图案134。
根据本发明的一个实施例，优选的是，第二绝缘膜170由氮化硅(Si3N4)膜形成。此外，优选的是，第二绝缘膜170的抛光过程是采用化学机械抛光(CMP)方法来进行的。在本发明的另一实施例中，优选的是，第三硬掩模层图案142及其下面的第二硬掩模层图案132的选择性蚀刻过程是采用各向异性干式蚀刻方法来进行的。
参照图1j到1k，移除第二绝缘膜170和间隙壁162。利用第五硬掩模层图案134作为蚀刻掩模而选择性地蚀刻第一硬掩模层120，以形成第一硬掩模层图案122。利用第一硬掩模层图案122作为蚀刻掩模而蚀刻目标层，以形成精细图案。
根据本发明的一个实施例，优选的是，第二绝缘膜170和间隙壁162的移除过程是采用包含H3PO4的湿式蚀刻方法来进行的。此外，优选的是，第一硬掩模层图案122的线宽与限定于相邻第一硬掩模层图案122之间的间距宽度的比率基本上是大约1：1。这样，可以采用具有单一掩模过程的自对准双重曝光技术在半导体器件中形成精细图案。
如上所述，根据该半导体器件和该半导体器件的图案形成方法，不管曝光设备的重叠准确度如何，都可以形成关键尺寸(CD)一致的精细图案。因此，半导体器件的集成度和产出率得到改善。此外，由于双重曝光技术使用单个曝光掩模，因此总体的精细图案形成过程得到简化，从而降低处理成本。
本发明的上述实施例是示例性的而非限制性的。各种替代形式及等同形式都是可行的。本发明并不限于在此所述的光刻步骤，也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储器(DRAM)或非易失存储器中。考虑到本发明所公开的内容，其它的增加、减少或修改显而易见并且位于所附权利要求书的范围内。
本申请要求2006年12月28日提交的韩国专利申请No.10-2006-0137009的优先权，该申请的全部内容以引用的方式并入本文。

Claims (16)

1.一种在半导体器件中形成图案的方法，所述方法包括以下步骤：
在半导体基板上形成第一硬掩模层；
在所述第一硬掩模层上形成第二硬掩模层图案；
在所述第二硬掩模层图案的侧壁上形成间隙壁；
利用所述间隙壁和所述第二硬掩模层图案作为蚀刻掩模而选择性地蚀刻所述第一硬掩模层，以形成所述第二硬掩模层图案下面的第一硬掩模层图案；
形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的第一绝缘膜；
抛光所述第一绝缘膜直到所述第二硬掩模层图案的顶面露出为止；
利用所述第一绝缘膜作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层图案和下面的第一硬掩模层图案，以形成第三硬掩模层图案；
移除所述第一绝缘膜和所述间隙壁；以及
利用所述第三硬掩模层图案作为蚀刻掩模而将所述半导体基板图案化，以形成精细图案。
2.如权利要求1所述的方法，其中，
形成所述第二硬掩模层图案的步骤包括以下步骤：
在所述第一硬掩模层上形成第二硬掩模层；
在所述第二硬掩模层上形成光阻膜；
利用线/距掩模将所述光阻膜曝光并显影，以形成光阻图案；以及
利用所述光阻图案作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层，以形成所述第二硬掩模层图案。
3.如权利要求2所述的方法，其中，
所述光阻图案的线宽与限定于相邻光阻图案之间的间距宽度的比率在大约1.5∶2.5至0.5∶3.5的范围内。
4.如权利要求2所述的方法，其中，
所述光阻图案的线宽与限定于相邻光阻图案之间的间距宽度的比率基本上是大约1∶3。
5.如权利要求2所述的方法，其中，
蚀刻所述第二硬掩模层的步骤包括：采用各向异性干式蚀刻方法来蚀刻所述第二硬掩模层。
6.如权利要求1所述的方法，其中，
形成所述间隙壁的步骤包括以下步骤：
形成第二绝缘膜，所述第二绝缘膜填充所述半导体基板上的第二硬掩模层图案；以及
利用回蚀方法蚀刻所述第二绝缘膜，以在所述第二硬掩模层图案的侧壁上形成所述间隙壁。
7.如权利要求6所述的方法，其中，
所述第二绝缘膜包括氮化硅(Si3N4)膜。
8.如权利要求6所述的方法，其中，
所述间隙壁的横向线宽与所述第二硬掩模层图案的宽度的比率基本上是大约1∶1。
9.如权利要求1所述的方法，其中，
蚀刻所述第一硬掩模层的步骤包括：采用各向异性干式蚀刻方法来蚀刻所述第一硬掩模层。
10.如权利要求1所述的方法，其中，
抛光所述第一绝缘膜的步骤包括：以化学机械抛光方法抛光所述第一绝缘膜。
11.如权利要求1所述的方法，其中，
所述第一绝缘膜包括氮化硅(Si3N4)膜。
12.如权利要求1所述的方法，其中，
蚀刻所述第二硬掩模层图案和下面的第一硬掩模层图案的步骤包括：采用各向异性干式蚀刻方法来蚀刻所述第二硬掩模层图案和下面的第一硬掩模层图案。
13.如权利要求1所述的方法，其中，
移除所述第一绝缘膜和所述间隙壁的步骤包括：通过使用H3PO4的湿式蚀刻方法来移除所述第一绝缘膜和所述间隙壁。
14.如权利要求1所述的方法，其中，
所述精细图案的线宽与相邻精细图案之间的间距宽度的比率基本上是大约1∶1。
15.如权利要求13所述的方法，还包括：
在限定于所述第一硬掩模层和所述半导体基板之间的界面中形成缓冲层。
16.如权利要求15所述的方法，还包括：
利用氮氧化硅(SiON)膜所构成的缓冲层作为包含H3PO4的湿式蚀刻过程中的蚀刻停止层。
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