CN101223646A - 新颖的低功率非易失性存储器和栅极堆叠 - Google Patents

新颖的低功率非易失性存储器和栅极堆叠 Download PDF

Info

Publication number
CN101223646A
CN101223646A CNA2006800260534A CN200680026053A CN101223646A CN 101223646 A CN101223646 A CN 101223646A CN A2006800260534 A CNA2006800260534 A CN A2006800260534A CN 200680026053 A CN200680026053 A CN 200680026053A CN 101223646 A CN101223646 A CN 101223646A
Authority
CN
China
Prior art keywords
layer
sublayers
nonvolatile memery
catching
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800260534A
Other languages
English (en)
Other versions
CN101223646B (zh
Inventor
阿勒普·巴塔查里亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101223646A publication Critical patent/CN101223646A/zh
Application granted granted Critical
Publication of CN101223646B publication Critical patent/CN101223646B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/954—Making oxide-nitride-oxide device

Abstract

本发明描述非易失性存储器装置和阵列，其便于在NOR或NAND存储器结构中的逆向和正常模式的浮动节点存储器单元中使用可实现直接隧道编程和擦除的具有非对称隧道势垒的带隙设计的栅极堆叠，同时维持较高的电荷阻挡势垒和较深的载流子捕获点以实现良好的电荷保持。所述低电压直接隧穿编程和擦除能力减少了高能量载流子对所述栅极堆叠和晶格的损害，从而减少写入疲劳并增加装置使用期限。所述低电压直接隧道编程和擦除能力还通过低电压设计和进一步的装置特征缩放来实现尺寸减小。本发明的存储器单元还可实现多位存储。这些特征使得本发明的存储器装置实施例可在通用存储器的定义范围内操作，从而能够取代系统中的DRAM和ROM两者。

Description

新颖的低功率非易失性存储器和栅极堆叠
技术领域
本发明大体上涉及集成电路，且更确切地说，本发明涉及非易失性存储器装置。
背景技术
通常将存储器装置提供为计算机中的内部存储区域。存储器这个术语指代集成电路芯片形式的数据存储设备。现代电子设备中使用的有若干不同类型的存储器，一种常见类型是RAM(随机存取存储器)。RAM特性上用于计算机环境下的主存储器。RAM充当读取和写入存储器；也就是说，既可将数据写入到RAM中，也可从RAM读取数据。这与只读存储器(ROM)形成对照，ROM只允许读取数据。例如动态RAM(DRAM)、静态RAM(SRAM)和同步DRAM(SDRAM)等大多RAM是易失性的，这意味着其需要稳定的电流动来保持其内容。一旦断电，RAM中的任何数据都会损失。
计算机几乎总是含有少量保存用于启动计算机的指令的ROM。与RAM不同的是，ROM无法被写入。EEPROM(电可擦除可编程只读存储器)是一种特殊类型的非易失性ROM，可通过使其经受充电而将其擦除。EEPROM包括存储器阵列，所述阵列包含大量具有电隔离栅极的存储器单元。将数据以浮动栅极或与栅极相关联的浮动节点上的电荷的形式存储在存储器单元中。可随机地通过为浮动节点充电将EEPROM存储器阵列内的每一单元电编程。也可通过擦除操作将电荷从浮动节点中随机移除。分别通过专门的编程和擦除操作将电荷传输到各个浮动节点或从各个浮动节点中将电荷移除。
又一类型的非易失性存储器是闪速存储器。闪速存储器是这样一种类型的EEPROM：其通常用块的形式而不是用每次单个位或一个字节(8或9位)的形式擦除和再编程。典型的闪速存储器包括存储器阵列，所述阵列包含大量存储器单元。每一存储器单元包含浮动栅极场效应晶体管(FET)，其能够保持电荷。通过浮动栅极/电荷捕获层中是否存在电荷来确定单元中的数据。通常将单元分组成多个称为“擦除块”的区段。可随机地通过为浮动栅极充电将擦除块内的每一单元电编程。可通过块擦除操作从浮动栅极中移除电荷，其中擦除块中的所有浮动栅极存储器单元都在单个操作中被擦除。
EEPROM存储器阵列和闪速存储器阵列两者中的存储器单元通常被设置成“NOR”结构(每一单元直接耦合到位线)或“NAND”结构(单元耦合成单元“串”，使得每一单元间接耦合到位线并需要激活串中的其它单元才能存取)。
浮动栅极存储器单元通常通过借助沟道热载流子注射(CHE)将电子注射到浮动栅极，从而将单元置于高阈值电压状态来受到编程，且可通过来自衬底的热空穴注射而被擦除。或者，可通过借助Fowler-Nordheim隧穿从衬底进行电子隧穿或向衬底进行电子隧穿以便将单元置于编程或擦除阈值状态而对浮动栅极存储器单元进行编程和擦除。所述两种机制都需要大量的功率，并且需要在存储器装置中产生高正负电压，所述电压可在栅极绝缘层上产生高电场，从而对装置的特性和可靠性产生不良影响。
CHE、热空穴注射和Fowler-Nordheim隧穿的一个问题是，其操作所需的高能量会损坏装置材料，从而减少存储器单元的寿命和耐久性。其还可消耗大量功率，而这在便携装置中是一个问题。此外，高电压和电场限制了阵列及其支持电路的装置特征缩放性，并显著减缓所得装置的写入、读取和擦除速度。确切地说，对于闪速存储器装置类型，CHE电子注射可能产生界面状态，使装置跨导降级，并且增强会影响电荷保持的反向隧穿和读取干扰。Fowler-Nordheim隧穿和热空穴注射可能在隧穿绝缘体中产生固定电荷中心，并在捕获层中产生浅陷阱和缺陷，因而打破稳定的键并最终使装置的绝缘体/电介质特性降级(将装置耐久性局限于小于106次编程/擦除循环的典型寿命)。此种高功率、高电压、缓慢的存取速度、有限的耐久性和缩放困难性是大多常用非易失性存储器装置的典型特征。
理想或通用的存储器将结合RAM的高速度、低功率和实际上无限的(1012到1015次编程/擦除循环)写入和擦除耐久性与非易失性存储器的非易失性长期数据保持特性。此种存储器装置可由系统设计者用来在计算机系统中和便携装置中补充乃至完全取代RAM和ROM/闪速/非易失性存储器。
出于上述原因，且出于所属领域的技术人员在阅读和理解本说明书之后将容易了解的下述其它原因，此项技术中需要用于允许具有高速写入/读取/擦除存取、低电压编程和擦除、低功率使用、装置特征缩放性和实际上无限的耐久性的非易失性存储器的非易失性存储器单元的方法和设备。
发明内容
本发明解决了上文提到的在制造可实现结合低电压编程和擦除与高电荷保持的理想存储器应用的非易失性浮动节点存储器单元时遇到的问题及其它问题，且通过阅读和研究以下说明书将显而易见。
根据本发明实施例的非易失性存储器装置和阵列利用在浮动节点存储器单元中具有非对称隧道势垒的带隙设计的栅极堆叠，其可实现低电压直接隧穿编程和擦除，同时维持较高的电荷阻挡势垒和较深的载流子捕获点以便良好地保持电荷。这使得本发明的存储器装置实施例可用理想或通用存储器装置的特征来操作。低电压直接隧道编程和擦除能力还减少了高能量载流子对栅极堆叠和晶格的损害，从而减少写入疲劳和泄漏问题并增加装置使用期限，借此实现实际上无限的耐久性(1012到1015编程/擦除循环)。本发明实施例的低电压编程和擦除还可实现低电压存储器阵列设计和存储器单元栅极堆叠的较小的有效氧化物厚度(EOT)，从而可实现低功率、电压缩放和存储器阵列电路小片总面积减小，并且可实现装置特征随着处理技术的改进而进一步缩放。详细描述本发明的逆向和正常模式存储器单元实施例。本发明的其它存储器单元实施例可实现在单个存储器单元中存储多个电平的位。还提供了设置成NOR或NAND存储器结构的本发明的实施例。
对于一个实施例，本发明提供一种非易失性存储器单元，其包括：形成在衬底中的通过沟道区耦合的第一和第二源极/漏极区；含有形成在所述沟道区和/或第一和第二源极/漏极区上的两个或两个以上子层的非对称带隙隧道绝缘体层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；形成在隧道绝缘体层上的捕获层；形成在捕获层上的电荷阻挡层；和形成在电荷阻挡层上的控制栅极。
对于另一实施例，本发明提供一种非易失性存储器装置，其包括非易失性存储器阵列，所述阵列含有形成为多行和多列的多个非易失性存储器单元、存储器接口和耦合到所述存储器接口和非易失性存储器阵列的控制电路。所述多个非易失性存储器单元中的一者或一者以上包括：形成在衬底中的通过沟道区耦合的第一和第二源极/漏极区；含有形成在所述沟道区和/或第一和第二源极/漏极区上的两个或两个以上子层的非对称带隙隧道绝缘体层，其中所述两个或两个以上子层包括具有增加的能带偏移的若干层；形成在隧道绝缘体层上的捕获层；形成在捕获层上的电荷阻挡层；和形成在电荷阻挡层上的控制栅极。
对于又一实施例，本发明提供一种包括耦合到一个或一个以上非易失性存储器装置的处理器的系统。所述一个或一个以上非易失性存储器装置包括非易失性存储器阵列，所述阵列含有形成为多行和多列的多个非易失性存储器单元、存储器接口和耦合到所述存储器接口和非易失性存储器阵列的控制电路。所述多个非易失性存储器单元中的一者或一者以上包括：形成在衬底中的通过沟道区耦合的第一和第二源极/漏极区；含有形成在所述沟道区和/或第一和第二源极/漏极区上的两个或两个以上子层的非对称带隙隧道绝缘体层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；形成在隧道绝缘体层上的捕获层；形成在捕获层上的电荷阻挡层；和形成在电荷阻挡层上的控制栅极。
对于另一实施例，本发明提供一种形成非易失性存储器单元结构的方法，所述方法包括：在衬底上形成第一和第二源极/漏极区，所述第一和第二源极/漏极区界定介入沟道区；在所述沟道区上形成含有两个或两个以上子层的隧道绝缘体层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；在所述隧道绝缘体层上形成捕获层；在所述捕获层上形成电荷阻挡层；和在所述电荷阻挡层上形成控制栅极。
对于又一实施例，本发明提供一种逆向模式非易失性存储器单元，所述单元包括：形成在衬底中的通过沟道区耦合的第一和第二源极/漏极区；形成在所述沟道区和/或第一和第二源极/漏极区上的电荷阻挡层；形成在所述电荷阻挡层上的捕获层；形成在所述捕获层上的含有两个或两个以上子层的非对称带隙隧道绝缘体层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；和形成在所述非对称带隙隧道绝缘体层上的控制栅极。
也描述和主张其它实施例。
附图说明
图1A和1B详细描述根据本发明实施例的正常模式存储器单元和能带图。
图1C和1D详细描述根据本发明实施例的逆向模式存储器单元和能带图。
图2详细描述具有根据本发明实施例的存储器装置的系统。
图3A和3B详细描述根据本发明实施例的NOR和NAND结构存储器阵列。
具体实施方式
在对优选实施例的以下详细描述中参看附图，附图形成本发明的一部分，且其中以说明方式展示可实践本发明的具体优选实施例。以充分细节描述这些实施例，以便使所属领域的技术人员能够实践本发明，且应了解，可利用其它实施例，且可在不偏离本发明的精神和范围的情况下作出逻辑、机械和电方面的改变。在上文且在以下描述中使用的术语晶片和衬底包含任何基底半导体结构。应将两者理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中提到晶片或衬底时，可能已使用之前的工艺步骤在基底半导体结构中形成区/结。因此，不应在限制意义上理解以下详细描述，且本发明的范围只由权利要求书及其等效物界定。
根据本发明实施例的非易失性存储器装置和阵列便于利用在浮动节点存储器单元中具有非对称隧道势垒的带隙设计的栅极堆叠。这些非对称隧道势垒浮动节点存储器单元可在NOR或NAND结构存储器中实现低电压直接隧穿编程和擦除。所述非对称带隙栅极存储器单元堆叠还含有较高的电荷阻挡势垒和较深的载流子捕获点以便良好地保持电荷。这使得本发明的存储器装置实施例可以理想的或通用的存储器装置的特征进行操作。低电压直接隧道编程和擦除能力还减少高能量载流子对栅极堆叠和晶格的损害，从而减少写入疲劳和泄漏问题并增加装置使用期限，借此实现实际上无限的耐久性(1012到1015编程/擦除循环)。本发明实施例的低电压编程和擦除还可实现低电压存储器阵列设计和存储器单元栅极堆叠的较小的有效氧化物厚度(EOT)，从而可实现低功率、电压缩放和存储器阵列电路小片总面积减小，并且可实现装置特征随着处理技术的改进而进一步缩放。详细描述本发明的逆向和正常模式存储器单元实施例。本发明的其它存储器单元实施例可实现在单个存储器单元中存储多个电平的位。提供了设置成NOR或NAND存储器结构的本发明的实施例。
为了使非易失性存储器在系统中实现RAM和ROM两者的作用而作为通用存储器装置，其应当克服具有有限写入/擦除耐久性、高操作电压、高功率要求和有限存取速度的非易失性存储器的当前的局限性。为此，非易失性存储器应当大体上实现以下要求：用不大于电源/逻辑操作电压的2倍到3倍进行其读取、写入或擦除操作；具有实际上无限的耐久性(1012到1015编程/擦除循环)；具有有限功耗，使其可用便携装置中的电池供电；对于读取和写入操作具有高存取速度(与RAM存取相似，在数毫微秒的范围内)；和保持存储的数据达10年或10年以上(目前这对于非易失性存储器装置是标准的)。请注意，目前和未来，此种理想的非易失性存储器也将受益于较低的内部操作电压，因为不会由于高电压考虑而在装置特征缩放和总设计结构方面受限。此外，请注意，如果例如本发明实施例的非易失性存储器接近了通用存储器装置对存取速度的这些要求，那么在许多情况下，系统结构和设计可经修改而使其仍可用作通用存储器。所属领域的技术人员在本揭示内容的帮助下将容易明白此种结构和设计变化，且这些变化包含但不限于多层级存储器结构、存储器系统读取和写入高速缓存、芯片上写入高速缓存和存储器交叉。
如上所述，当前的非易失性存储器装置因其操作特征而大体上无法充当通用存储器和在计算机系统或便携装置中实现RAM和ROM两者的作用。目前的大多非易失性存储器装置需要供应或在内部产生10V到20V的电压来进行编程和/或擦除操作，这些操作通常是利用CHE、热空穴或Fowler-Nordheim隧穿来进行的。由于这种高电压要求(当前常见的1.8V到2.5V的电源电压/逻辑电平的5倍到10倍或更大)，所以在编程或擦除操作期间装置的功率要求相当高。此外，如果高电压不是外部供应的，那么高电压在内部的产生(经由例如电荷泵的内部电源电路)本身的效率较低且功耗较大。
当前一代的非易失性存储器装置所需要的高编程和擦除电压也要求各个存储器单元的沟道宽度和有效氧化物厚度相对较大，这样才能经受这些电压产生的高电场。这会增大所得存储器阵列的大小并限制由于集成电路加工的改进而可进行的缩放的量。此外，非易失性存储器装置的支持电路必须还经设计以适应增高的电压。由于高电压的使用导致的增加的氧化物厚度、装置分隔要求、缩放限制、绝缘阱、高电压电路设计及其它电路适应要求通常会在当前的非易失性存储器装置中将所得的存储器装置布局的大小增加多达40％到50％。此外，由于存储器单元的较大EOT、内部电压产生、支持高电压的电路设计和当前一代的非易失性存储器装置的其它特征，存取速度与RAM装置相比大体上相当慢。确切地说，写入和擦除操作通常以数毫秒到数微秒的时间执行，而不是在DRAM中以毫微秒时间执行写入操作。如同上文中也详细描述的，所需的高电压、电场和高能量载流子所产生的大量泄漏电流和对存储器单元及当前一代非易失性存储器装置的其它装置造成的材料损害大体上也限制了整体非易失性存储器装置的耐久性及其预期使用期限(在当前的非易失性存储器装置中通常为106次编程/擦除循环)。
如上所述，现有技术的常规浮动栅极存储器单元通常是场效应晶体管(FET)装置。这些装置通常形成为三个端子的装置，其具有源极、漏极和控制栅极连接。在典型的浮动栅极存储器单元中，在掺杂杂质的硅衬底中形成掺杂相反极性杂质的源极和漏极区，并通过沟道区将二者分隔(典型的NFET晶体管将在P掺杂衬底中具有N+掺杂源极/漏极区，PFET晶体管将在N掺杂衬底中具有P+源极/漏极)。浮动栅极或浮动节点存储器单元的栅极堆叠通常形成在沟道区上和/或源极和漏极区的部分上，且通常包括隧道绝缘、浮动栅极或浮动节点、电荷阻挡绝缘层和控制栅极的连续层。栅极堆叠使得可在沟道中形成少数载流子且经由施加到控制栅极的电压对载流子通过沟道从源极到漏极的流动进行控制。浮动栅极或浮动节点通常由传导材料(例如用多晶硅作为浮动栅极)或非传导电荷捕获层(例如氮化物作为浮动节点)形成，且电隔离在隧道层与电荷阻挡绝缘层之间。控制栅极通常由铝、钨、铱、多晶硅或其它传导材料形成。可在沉积控制栅极之前视情况而施加传导衬层，所述传导衬层充当化学钝化层。这个钝化层通常由TaN、TiN、HfN或IrO2的薄膜组成。
如果从沟道与控制栅极之间观察，FET的电结构就是电容器的电结构。如果在控制栅极与沟道上施加充分的电压，那么将形成载流子沟道，且FET将从其源极向漏极区传导电流。在浮动栅极存储器单元FET中，在沟道、浮动栅极与控制栅极之间形成的电结构与两个串联耦合的电容器的电结构等效。因此，通过使载流子移动穿过绝缘层(经由电荷注射或隧穿)而在浮动栅极上放置/捕获的电荷会改变浮动栅极存储器单元FET的有效阈值电压(Vth)(在控制栅极与沟道上施加的电压，在此电压下，会在沟道区中形成载流子沟道，且FET开始从其源极向漏极区传导电流)。这种通过在浮动栅极上捕获或从浮动栅极移除电荷来改变阈值电压的能力使得可将数据值存储在浮动栅极存储器单元中，并通过感测在其编程和未编程状态下穿过存储器单元FET从其源极向漏极的不同电流流动来读取所述数据值。浮动节点存储器单元FET用类似于浮动栅极存储器单元FET的方式操作，区别只是将电荷存储在非传导捕获层中而不是浮动栅极中。请注意，一些带有非传导捕获层的浮动节点存储器单元(例如NROM)使得可在存储器单元中存储一个以上数据位，方法如下：在每一源极/漏极区附近和/或上方局部地捕获载流子，从而允许通过切换将哪个源极/漏极区在电学上用作源极或漏极来读取不同的数据位。
常规的浮动栅极存储器单元FET的绝缘层必须具有充分的电荷阻挡能力才能使存储器单元实现所需的电荷保持周期(通常设置在10年时期之后保留原先存储的电荷的50％到75％的量)。在常规的浮动栅极存储器单元中，通过以下方式实现这种结果：形成具有充分厚度和足够高的导带而足以成为有效隧道势垒的材料的绝缘体层(因为所利用的最常见的绝缘体材料形式是氧化物，所以也称为氧化物层)，防止捕获到的电荷泄漏和反向隧穿。常规的闪速存储器单元装置通常利用相对较厚的SiO2隧道绝缘体层氧化物和氧化物一氮化物一氧化物(ONO)堆叠作为控制栅极与浮动栅极之间的电荷阻挡层介质。这些常规闪速存储器单元的整个栅极堆叠的典型有效氧化物厚度(EOT)(其会影响浮动栅极/节点FET的电容特征)通常在150nm到200nm的厚度范围内。如果浮动栅极存储器单元的这些绝缘层过薄或由不具有充分高的导带的材料形成，那么捕获到的电荷将通过泄漏电流或经由直接隧穿从浮动栅极或浮动节点泄漏出装置。随着这种泄漏电流增加，浮动栅极装置的操作越来越不像非易失性存储器而越来越像易失性存储器装置(例如DRAM)，因为其必须被周期性刷新，否则其存储的电荷数据内容将耗散和损失。
因为这些高绝缘体厚度和隧道势垒的缘故，从控制栅极到沟道的FET的有效氧化物厚度(EOT)相对较高，且因此在对常规浮动栅极存储器单元进行编程和/或擦除时必须利用的电压(对于集成电路处理技术的当前为90-100nm特征大小而言为12V到20V)通常显著高于装置的电源电压(1.2V到5V)。结果，如此高的电压因此必须用电荷泵电路在内部产生或者从特殊的外部来源单独供应。这一对此种相对高的电压的使用要求专门的设计和布局，如上所述，这可能将所得存储器的大小增加多达40％到50％，且可能对存储器装置的制造成本造成显著影响。此外，对高电压的这种使用可能显著增加擦除和编程过程中利用的能量，并因此增加存储器装置的功率要求。也如上文详细描述的，高电压要求也可能增加对绝缘体层的材料的损害，从而导致存储器装置的电荷泄漏增加且使用寿命变短(总编程/擦除循环数减少)。此外，这些高编程和擦除电压产生的相对较高的电场限制了随着制造工艺改进对于部件的任何未来的特征减小。
如上所述，另一种类型的非易失性存储器单元由浮动节点场效应晶体管(FET)组成，其中电荷存储在称为陷阱的局部缺陷点中，陷阱是并入为FET的栅极绝缘体堆叠的一部分的电介质薄层的材料属性所特有的。将这些类型的装置归类为嵌入式陷阱装置，与之前提到的浮动或嵌入式栅极装置不同。一般来说，嵌入式陷阱装置需要较低的编程电压，并且体现出略高的编程速度和耐久性，原因在于所采用的栅极绝缘体堆叠的较低的有效氧化物厚度(EOT)及其构造中利用的不同材料。
第一种在许多当前存储器装置中广泛利用的常见类型的嵌入式陷阱装置使用捕获绝缘体，其中将电荷存储在界面和整块捕获绝缘体两个位置处。这种类型的装置通常采用硅(衬底)-氧化物-氮化物-氧化物-硅(栅极)或“SONOS”栅极堆叠，其中氮化物是捕获绝缘体。更近些时候研发的第二种类型的嵌入式陷阱装置称为“纳米晶体”或“纳米点”嵌入式陷阱装置。在这种类型中，将硅、锗或金属晶体或点嵌入在绝缘体层(例如SiO2或其它电介质)中，取代氮化物。在这些类型的装置中，与纳米晶体相关联的缺陷或陷阱成为电荷存储的中心。
在上述两种嵌入式陷阱装置中，可将栅极绝缘体堆叠的有效氧化物厚度(EOT)减少到几乎是常规浮动栅极类型的装置的最小EOT的一半。因此，嵌入式陷阱装置的编程电压与常规浮动栅极存储器单元的编程电压相比可减少几乎二分之一(2x)。因此，通常认为嵌入式陷阱装置随着改进的集成加工技术的发展而更可缩放。这种改进总是成立，与所利用的电荷注射机制——CHE或Fowler-Nordheim隧穿——无关。但是，与以上电荷注射机制相关联的高载流子能量仍然会以与常规浮动栅极存储器单元装置相同的方式(虽然程度降低)限制此种装置的可靠性和耐久性。
上述常规浮动栅极和嵌入式陷阱存储器单元和装置涉及到在衬底与浮动栅极之间进行高能量(“热”)电荷传送以用于编程和擦除，其称为沟道热电子(CHE)或热空穴注射。在CHE/热空穴编程和擦除中，控制栅极与沟道上的电场足够高，足以跨越隧道绝缘体层在沟道与浮动栅极或捕获层之间来回注射载流子(空穴/电子)。热载流子的一部分能量被转移到硅衬底与栅极氧化物之间的界面晶格。结果，在多个写入-擦除循环之后，界面的键破裂且界面特征降级。因此，热电荷传送在硅—氧化物界面处产生表面状态，并在栅极氧化物中形成局部弱点，其会通过以下方式对装置造成负面影响：使FET跨导(Gm)降级，增加从浮动栅极的存储电荷损失(即，保持损失)并降低装置的耐久性(即，可操作的写入-擦除循环)。
通过Fowler-Nordheim隧穿进行的编程和擦除通过以下方式操作：穿过绝缘体层的传导势垒进行场增强量子力学载流子隧穿，以便将载流子放置到存储器单元的浮动栅极/捕获层或从此处移除载流子。结果，Fowler-Nordheim隧穿在比CHE或热空穴注射低的电场和电压下发生。但是，由于需要用增高的电压将电场提升到引发隧穿所需的水平，所以载流子获得的能量仍然较高，且可能引发对装置材料的损害，从而降低存储器单元的耐久性和有效装置寿命。确切地说，Fowler-Nordheim隧穿可在隧穿绝缘体中产生固定电荷中心，并在捕获层中产生浅的陷阱和缺陷，因此打破稳定的键并最终使装置的绝缘体的介电性质降级。由于所需的电压和电流较高，所以编程和擦除期间的功率损耗也仍然是Fowler-Nordheim隧穿装置中的重要因素。
如上所述，与当前一代的闪速技术相关联的高电压要求和较高泄漏电流两者均已开始对所得装置的耐久性、可靠性、功率和操作速度造成不利影响。高编程和擦除电压会在栅极绝缘体堆叠上形成高电场，从而导致栅极绝缘体氧化物降级。这种栅极绝缘体氧化物降级会影响装置的非易失性(保持)可靠性，并限制总体的装置耐久性。高电场还会严重限制装置特征几何形状可能比当前一代缩小的量。还已知高编程电压会在选定位与相同字线(或位线)的相邻未选定位之间或在相邻字线或位线之间诱发强电容交叉耦合。这种交叉耦合已成为总体存储器装置速度和缩放中的关键问题。交叉耦合问题通常会在电压电平增加或存储器装置特征缩放得更小而没有相应地降低电压电平时加剧。
在常规的SONOS型闪速存储器单元装置中，或对于使用纳米晶体陷阱的闪速存储器单元装置而言，大体上可将隧道氧化物厚度减少到大约4nm，且将电荷阻挡氧化物/NO层的EOT减少到大约5-6nm，同时仍然确保在85℃下将电荷保持大约10年(假设在使用期限结束时保持着原先捕获电荷的充分部分，通常为50％到75％，以便可适当地感测到逻辑电平)。假设在100μsec到1msec范围内的合理编程速度，这设置了大约10nm的总体最小栅极堆叠EOT，且因此在此种装置的低端处设置大约10伏特的编程电压电平。对于上述隧道氧化物厚度，编程期间的电子传送通常经由Fowler-Nordheim隧穿发生。但是，为了满足编程速度，初始电子电流密度通常必须超过1E-3A/cm2，从而要求隧道氧化物上的电场超过10E6V/cm，因而限制了实际上可减少的编程电压的量。上述氧化物厚度通常将也允许存储的电子有＜1E-12A/cm2的逆向泄漏电流，这使得所得装置可满足在85℃下将电荷保持10年的要求。
如果将常规浮动栅极或浮动节点存储器单元中的隧道氧化物厚度缩放到3.2nm以下，那么传送会经由直接隧穿而发生。在通过Fowler-Nordheim隧穿进行的传送中，电子需要获得充分的能量才能超过能量势垒(通常对于SONOS装置为3.2eV)，与此不同的是，直接隧穿与隧穿距离成指数关系，且在显著较低的电子能量下发生。因此，当隧道氧化物非常薄(例如，1nm-1.5nm)时，电子电流密度在低电压下时可能高出许多数量级。因此，如果电子传送可通过直接隧穿发生，那么编程速度可提高并且编程功率显著降低。但是，如上所述，对于非常薄的隧道氧化物而言，逆向泄漏也会非常高，因为反向隧穿的可能性通常也会因薄氧化物而提高。由此，此种纯粹的直接隧穿装置的保持能力无法满足在任何较长持续时间期间保存所存储的电荷的非易失性要求，这意味着装置已发生故障，且不能被看作有效的非易失性存储器装置(在不对存储器状态进行频繁刷新的情况下)。
由于上述原因，例如传统闪速、SONOS或纳米晶体存储器单元等的基于氧化物的非易失性存储器单元装置在电压、功率和速度缩放性方面受限。此外，由于在氧化物绝缘层上需要高电场，所以此种基于氧化物的装置在可靠性和耐久性方面也有限。
一般来说，为了满足通用存储器装置的操作特征，非易失性存储器单元装置必须在可接受的低电压和功率下用较快的存取速度编程和擦除，同时体现出较长的保持时间、提高的耐久性和可靠性。为此，其通常必须满足以下要求：
1)整个栅极绝缘体堆叠的EOT应处于2nm到6nm的范围内以获得低电压操作和速度。
2)最大平均初始编程电场应当为＝＜7.5E6V/cm。
3)编程期间的电子电流密度应当＞＞1E-3A/cm2。
4)保持期间的电子泄漏电流密度应当＜1E-12A/cm2。
5)电子陷阱密度应当＞5E12/cm2，以促进所要的Vt偏移以获得最小的充足逻辑状态分隔。
为了满足这些要求，本发明的实施例利用带隙设计的栅极堆叠，其可经由往返于捕获层的直接载流子隧穿而实现对存储器单元的低电压编程和擦除。本发明的带隙设计栅极堆叠并入非对称隧道势垒，其具有多层直接隧道层，所述多个层具有增加的导带偏移和增加的K值(介电常数)，以便在编程期间以直接隧道层上的减少的电压降提供非常高的电子电流密度，从而满足上述要求2)和3)。较深的电荷捕获中心与具有增加的带偏移的非对称隧道势垒的结合提供了较大的逆向隧穿势垒以便促进所需的电荷保持，因而满足以上要求4)。对电荷捕获材料和嵌入式纳米晶体的适当选择使得可满足要求5)，同时整个栅极堆叠层的介电常数值有助于满足要求1)。
如上所述，在载流子的直接隧穿过程中，在低能量条件下将载流子量子力学地隧穿到浮动栅极/捕获层。为了克服逆向直接隧穿操作的局限性，本发明的实施例的栅极堆叠利用多层材料来形成非对称带隙隧道绝缘体层，所述多层材料被带隙设计成具有增加的带隙偏移和高K值。这种非对称带隙隧道绝缘体层在一个方向上的电荷传送中非常高效，但在逆向的传送方向上却变得非常不畅，从而形成较大势垒。当在非对称带隙隧道绝缘体层上施加编程电场时，利用非对称带隙隧道绝缘体层的带隙的阶跃内部电场，所述非对称带隙隧道绝缘体层可实现对装置的捕获层的低电压直接隧穿，同时相同的阶跃带隙偏移和高K电介质形成较大的带隙，且因此对以此方式捕获的电荷形成较大的能量势垒，以防反向隧穿并维持所需的长期电荷保持。
由于这种直接隧穿编程和擦除，本发明的实施例提供具有整体EOT较低的绝缘体堆叠的非易失性存储器单元，从而使其可用非常低的功率且用低编程电压操作。本发明实施例的低电压编程和/或擦除操作也减少了因穿过绝缘体层隧穿/注射载流子而对装置材料造成的损害(注射的载流子是“冷”的，且永远不会获得足以影响晶格或材料键的能量)。此外，本发明的实施例可通过以下方式实现改进的缩放：使得存储器可在所得存储器装置的阵列和支持电路中采用较小的有效氧化物厚度(EOT)和低电压布局和设计。
本发明实施例的带隙设计的隧穿介质由多层直接隧道层组成，所述多个层具有增加的导带偏移(每一随后的隧道层具有比先前层高的导带能量级)和增加的K(介电常数)值，以便在编程期间以直接隧道层上的降低的电压降提供非常高的电子电流密度，从而可实现高速度、低功率编程。
对于常规构造的正常模式存储器单元(普通栅极绝缘体堆叠或NGIS)，将电荷阻挡层和隧道层布置定位在栅极绝缘体堆叠中，使得电荷阻挡层位于控制栅极与浮动节点之间，且使得隧道绝缘体位于沟道与浮动节点之间。在这种设置中，在编程和擦除期间，电荷传送主要在沟道与捕获层(浮动节点)之间发生。在操作中，阶跃带隙设置便于用施加的低电场使电子层到层地从沟道直接隧穿到捕获层。在隧穿到捕获层之后，组合的非对称阶跃能量势垒、较长的反向隧道距离和可选的较深水平的电荷陷阱起作用以减少向衬底的电荷泄漏并为非易失性用途提供充足的电荷保持。对于本发明的此种实施例，还将高K电荷阻挡层和钝化层集成在栅极堆叠中，以便维持从捕获层到控制栅极的低电荷泄漏。
在本发明的另一实施例中，将纳米晶体嵌入在捕获层中(所述捕获层含有较深的高密度陷阱以提供较大的捕获电荷密度)，从而增强逻辑电平分隔并增加存储的电荷，同时使库仑阻断和量子限制的负面影响减到最小。较深的陷阱和/或纳米晶体的使用通过以下方式进一步增加电荷保持：在捕获层处提供较深的量子阱，从而进一步提高捕获电荷必须先克服然后才能从捕获层逃出或从中进行反向隧穿的电势垒。
通过以下方式实现对本发明的以上正常模式存储器单元实施例的编程：在沟道与控制栅极上提供电压，以便在多个隧道层上施加电场，并引发从沟道到捕获层的直接电子隧穿。在多位存储中，在选定源极/漏极区(其中存储器单元FET以选定源极/漏极区充当源极且第二源极/漏极区充当漏极的方式操作)与控制栅极之间施加电压，从而使电子隧穿到与选定源极/漏极区直接相邻的捕获层。然后，通过将第一和第二源极/漏极区的操作功能逆转(选定的源极/漏极区充当漏极，且第二源极/漏极区充当源极)来读取存储器单元。
也通过直接隧穿实现本发明的上述正常模式实施例中的擦除。虽然也通过直接隧穿进行擦除操作，但由于隧道层中存在的非对称阶跃势垒的缘故，能量势垒逐渐变高，从而导致擦除速度与写入操作相比相对较慢。在沟道与控制栅极上施加提高的负电压，从而在多个隧道层上施加电场并引发从捕获层到沟道的直接电子隧穿，以便擦除存储器单元。如上所述，请注意，这种直接隧穿擦除通常在操作中比直接隧道编程操作缓慢，因为必须隧穿穿过非对称的带隙隧道绝缘体的整个组合厚度和势垒。也可施加较高电压以便使擦除操作加速，但这将具有增加装置结构损害的影响。同时，非对称势垒会显著改进电荷保持，因为当存储器单元处于待机状态时，被捕获的电子无法具有足够的能量来进入导带。但是，可通过利用块擦除操作来抵消相对较慢的擦除，在块擦除操作中并行地擦除大块的位。
虽然由于非对称带隙隧道绝缘体的缘故，低电压直接隧穿擦除的速度比直接隧道编程相对较慢，但请注意，非易失性装置擦除通常并不频繁，且如上所述在基于块擦除的装置中可在并行基础上进行。还请注意，也可通过常规的热空穴注射、Fowler-Nordheim隧穿或通过从控制栅极进行增强的空穴隧穿来实现本发明实施例的存储器单元擦除。
还请注意，可利用对栅极钝化层以及带设计的隧道层的适当选择而在擦除操作期间通过从控制栅极同时进行空穴注射来提高擦除速度。在这种形式的擦除中，在控制栅极与捕获层之间形成带隙设计的电荷阻挡绝缘层，这可实现在适当的控制栅极电压电平下从控制栅极到捕获层的高效且增强的空穴隧穿。在上述电压电平下，在电荷阻挡层上、在捕获在充电的捕获层中的电子与控制栅极之间形成有效电场，以便在电荷阻挡层上高效地隧穿空穴(其具有高于电子的有效质量)。随着通过空穴隧穿和捕获从捕获层补偿越来越多的被捕获电子，电荷阻挡层上的控制栅极与捕获层之间的有效电场减少，直到捕获层被放电或补偿为止(在这个点上，建立从控制栅极的空穴隧穿和从沟道到捕获层的电子隧穿的平衡稳定状态)。由于这种平衡稳定状态，存储器单元擦除是自我限制的，且减小了存储器单元过擦除的可能性。2005年5月12日申请的标题为“BAND-ENGINEERED MULTI-GATED NON-VOLATILE MEMORY DEVICE WITHENHANCED ATTRIBUTES，”的第11/127,618号美国专利申请案和2004年8月31日授予的标题为“ASYMMETRIC BAND-GAP ENGINEERED NONVOLATILE MEMORYDEVICE”的第6,784,480号美国专利中详细描述了此种通过空穴注射进行存储器单元擦除的方法，所述两案被共同转让。
对于逆向模式存储器单元(逆向栅极-绝缘体堆叠或RGIS)，电荷阻挡层和隧道层布置在栅极-绝缘体堆叠中是逆向的，使得电荷阻挡层现在处于沟道与浮动节点之间，且使得隧道绝缘体处于控制栅极与浮动节点之间。在这种设置中，在编程和擦除期间，电荷传送主要在控制栅极与捕获层(浮动节点)之间发生。通过以下方式实现对此种逆向模式存储器单元的编程：向衬底提供电压，同时将待编程的单元的控制栅极保持为低或接地电位。从控制栅极进行的增强的电子注射、由于增加的导带偏移和增加的K值而穿过直接隧道层进行的增加的传送以及随后在捕获层中的较深捕获中心中的捕获满足了编程要求。结果，提高了经编程的单元的阈值并存储了数据。用与正常模式存储器单元相似的方式实现读取。
对于逆向模式存储器单元，通过以下方式实现擦除：在控制栅极处施加适当的正电位，同时将衬底保持在低(甚至稍微负性)电位或接地电位。在擦除期间，来自捕获层的电子通过直接隧穿返回到控制栅极。与正常模式的存储器单元装置相似，块擦除在一定程度上抵消了降低的擦除速度。用与正常模式装置中的执行方式相似的方式实现对已擦除状态的读取。
逆向模式存储器单元具有优于正常模式存储器单元的以下优点：编程和擦除操作均仅可用正电压来实现，因而使支持电路简化。此外，可利用对沟道与电荷阻挡层以及带设计的电荷阻挡层之间的沟道钝化层(例如折射率γ＝1.5的SiO2和富含氧的SiON，其可用来使硅衬底的不饱和键饱和)的适当选择来在擦除操作期间通过同时从沟道进行空穴注射来提高擦除速度。
虽然实施例的大部分焦点主要于正常模式存储器单元，但应注意，逆向模式存储器单元同样涵盖本发明的提供通用存储器装置的基本概念。此外，在实际实施中，逆向模式存储器单元可在速度-功率-密度折衷方面体现出优于正常模式存储器单元的特定优点。
这种通过借助直接隧穿的电子传送进行的编程和擦除使得本发明的实施例与常规闪速存储器单元和装置相比可消耗低出若干数量级的功率。写入速度显著提高，因为电子穿过低势垒能量的连续层从一个直接的隧道层直接隧穿到下一隧道层。
如上所述，本发明实施例的隧道绝缘层区由两个或两个以上介电材料层组成，所述介电材料层具有增加的导带偏移和/或增加的介电K值，从而可实现穿过隧道层的在方向上非对称的直接载流子隧穿效率。可从任何通常利用的绝缘体材料(氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物或硅酸盐)中选出介电材料层，只要其被设置成带隙偏移增加和(优选地)K介电常数变高的材料以便有助于降低所得存储器单元的EOT即可。这些绝缘体材料的实例包含(但不限于)二氧化硅(SiO2)、二氧化钛(TiO2)、氧化铪(HfO2)、氧化锆、氧化镨(Pr2O3)、氧化铝(Al2O3)、氧化铪氧化铝混合物、氧化铪氧化钛混合物、氧化铪氧化硅混合物、氮氧化硅(SiON)、SiN、AlN、HfN、氮氧化铪氮氧化硅混合物等。这些具有增加的带隙偏移的介电材料层通常在制造处理期间利用原子层沉积(ALD)或其它适当的沉积工艺沉积在存储器单元的沟道区上。
举例来说，对于三层隧道层结构，隧道区可能是以下各物的复合物：在硅衬底上ALD生长的SiO2(带隙9eV，K＝3.9)的一个或一个以上单层，接下来是氮化硅(SiN，带偏移1.03eV，K＝7)或氧化铝(Al2O3，带偏移4.5eV，K＝10)的一个或一个以上单层，接下来是HfO2(带偏移1.65eV，K＝24)或Pr2O3(带偏移1.9eV；带隙3.9eV；K＝30)或TiO2(带偏移3.15eV，K＝60)的一个或一个以上单层。两层隧道结构可由SiO2/Pr2O3或SiO2/TiO2、SiO2/HfO2等组成。请注意，本发明实施例的另外两层、三层或更多层非对称带隙隧道区也是可能的，且所属领域的技术人员借助本揭示内容将容易明白，且因此不应将以上实例看作限制性的。
还请注意，在本发明的一个实施例中，非对称带隙隧道层的连续层不但具有增加的带偏移，而且具有较高K值材料和增加的直接隧道厚度以使隧道层复合物的有效EOT减到最小并优化每一隧道层上的电压降的材料。在本发明的实施例中，对于低电压操作，复合隧道层的物理厚度可优选经设计以在约3nm或以下，且EOT约为1.5nm或以下。举例来说，典型的隧道层可由以下组成：0.8nm的SiO2+1nm的SiN+1nm的HfO2(EOT＝1.6nm)或0.8nm的SiO2+1nm的HfO2+1.5nm的Pr2O3(EOT＝1.3nm)或0.8nm的SiO2+1nm的HfO2+2nm的TiO2(EOT～＝1.2nm)。
为了改进保持和电荷密度，使用了金属纳米晶体存储器装置，其含有特定的金属或半导体纳米点或纳米晶体，其中包含(但不限于)钨、硅、锗、钴、铂、金、铱和钯，以便因较大的功函差异而在金属绝缘体界面处提供较深的能量捕获点。但是，此种装置需要优化的点大小和点分隔，以便于因量子限制效应有效地保持被捕获电荷(以防电子在捕获层内的相邻捕获点之间隧穿或隧穿回到硅)。此外，库仑阻断(其中相似的电荷彼此排斥)可进一步使电荷保持降级，从而使避免每个纳米点出现多电荷捕获成为必要。
如果将库仑阻断减到最小，以便针对每一可用的纳米点捕获点有效地捕获单个电子，并且将纳米点大小及分隔优化以便减少量子限制的不利影响，那么便将纳米点捕获层的有效电荷捕获密度限制在大约1E12/cm2到2E12/cm2，而无论纳米点的实际密度如何。因此，常规纳米点或纳米晶体装置的有效电荷捕获密度有限。如果将优化几何形状和分布的纳米晶体嵌入在绝缘捕获层中，所述绝缘捕获层也含有高密度的自然发生的较深陷阱，例如SiN、AlN、Ta2O5、TiO2或SiON，那么可克服这种有效电荷捕获密度限制。如果这个捕获层也由高K材料形成，那么也将减小整个堆叠的EOT。
在本发明的一个实施例中，将上述概念用于捕获介质。在这种方法中，捕获介质可由适当厚度的绝缘体组成，所述绝缘体具有大量自然产生的捕获点，例如氮氧化硅(SiON，捕获深度：Et＞1.2eV，折射率～1.8，K＝7)或HfO2(陷阱深度：Et＝1.5eV，K＝24)，氮化硅(Si3N4，陷阱深度：Et＝1.0eV，折射率＝2.0，K＝7)，富含硅的氮化硅，氧化钽(Ta2O5，Et＝2.7eV，K＝26)，氮化铝(AlN，陷阱深度＞1.0eV，K＝10)或TiO2(陷阱深度：Et＝0.9eV；K＝60)。接着，将纳米晶体/纳米点嵌入捕获介质，所述纳米晶体/纳米点可包含(但不限于)钨、硅、锗、钴、铂、铱、金或钯，其大小范围从1.5nm到4nm，且分隔为3.5nm到5nm，以便进一步增加捕获点的数目。
如上所述，上述实例中利用的氮氧化硅(SiON)提供额外的电荷捕获点。富含氮的SiON具有大约38％-40％的原子硅浓度、大约20％的原子氧浓度和大约40％的原子氮浓度，从而产生具有大约为7的介电常数、大约为γ＝1.8的折射率和8E12-1E13/cm2的电荷陷阱密度的捕获层。在上述SiON中，较深的能量陷阱与氮氧化硅中较大浓度的Si-O-N键“缺陷”相关联。本发明实施例的此种捕获层将提供在所要的5E12/cm2到1E13/cm2的范围中的有效电荷密度，而不会因库仑阻断或量子限制而对保持造成不利影响。请注意，在本发明的实施例中也可将其它电荷捕获绝缘体材料用作电荷捕获层。
对于本发明的一个实施例，电荷阻挡层优选地包括较大K介电材料层的单层或复合层，例如厚度大于6nm的Al2O3(K＝10)或Pr2O3(K＝30)或TiO2(K＝60)，以便提供较大的电子能量势垒并防止被捕获的电荷直接隧穿到控制栅极，同时有助于使栅极堆叠的总体EOT减到最小。如上所述已经揭示了这样的电荷阻挡层：其可实现通过允许从控制栅极穿过电荷阻挡层隧穿或注射空穴或电子载流子，来擦除存储在存储器单元的捕获层或浮动栅极上的被捕获电荷中存储的数据。但是请注意，可在本发明实施例的电荷阻挡层中利用多个绝缘体，其中包含(但不限于)来自氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物和硅酸盐族的绝缘体。
对于逆向模式装置，类似的概念适用于沉积在硅衬底上面的电荷阻挡层。为了使硅栅极绝缘体界面钝化，可在沉积高K的电荷阻挡层(例如，Al2O3或Pr2O3)之前采用一到三个SiO2或SiON单层。此种界面具有以下额外优点：在编程和擦除期间，提供固定的负电荷以便减少从衬底的电子注射。
本发明实施例的控制栅极通常由HfN、TiN、IrO2或TaN的较薄钝化传导衬层组成(为了工艺联合)，其中在其上形成多晶硅栅极或任何其它适当的金属栅极(例如铝、铱或钨)。
用上述材料和规格制造的本发明实施例的栅极堆叠的总EOT通常将在EOT＝2.5nm到EOT＝6.5nm的范围内，其中物理厚度在10nm及以上的范围内(不包括栅极电极厚度)，具有低达1.5V的编程电压和低达1.0E6V/cm2的平均电场。这使得本发明实施例的存储器单元和装置可提供其它当前存储器装置中没有的电压缩放性和低功耗水平。
对于正常模式的装置，图1A详细描述根据本发明实施例的正常模式存储器单元100的栅极堆叠结构的物理横截面，且图1B详细描述根据本发明实施例的正常模式存储器单元100的相应带隙图。在图1A中，展示了形成在衬底102上的NFET存储器单元100。存储器单元100具有：第一和第二源极/漏极区104、106，其与沟道区108接触；和形成在沟道区108上的栅极堆叠110。栅极堆叠110含有形成在沟道区108上的隧道绝缘体层112、形成在隧道绝缘体层112上的捕获层/浮动节点114、形成在捕获层114上的电荷阻挡层116、可选的钝化层117和控制栅极118。隧道绝缘体层112包含两层或两层以上材料，其经过分层从而提供非对称的阶跃带隙剖面。本发明的其它正常模式存储器单元实施例可能还提供具有较深的陷阱和嵌入式金属纳米晶体的捕获层114，以及高K的电荷阻挡层116。
具体地说，在一个实施例中，隧道绝缘体层112含有三层材料，由0.5nm的SiO2(K＝4)制成的第一层(其具有大约9eV的带隙)形成在沟道区108和硅衬底102(其具有1.1eV的带隙)上。由1nm的SiN(带隙1.03eV，K＝7)或Al2O3(带隙8.8eV，K＝10)制成的第二层形成在SiO2的第一层上。且由1nm的HfO2(带隙4.5eV，K＝24)制成的第三层形成在第二层上。
捕获层114由5-7nm的TiO2形成(带隙大约为3.15eV，K＝60)，其带有3.5-4.0nm的嵌入式钴纳米点，并且所得EOT近似为0.3nm。或者，捕获层可能是单层的氮化铝(AlN，K＝15)或富含氮的SiON(折射率大约为γ＝1.8且K＝7)，其具有含有较深陷阱(Et＞1.0eV)的适当厚度。电荷阻挡层116由10nm的Al2O3(带隙8.8eV，K＝10)、Pr2O3(带隙3.9eV，K＝30)、TiO2(带隙3.15eV，K＝60)形成，且EOT低达0.67nm。接着，控制栅极118通常由多晶硅、钨、铱或铝形成，且可包含形成在电荷阻挡层116上的初始钝化层117，例如HfN、TaN、IrO2或TiN的薄层。
在另一实施例中，隧道绝缘体层112还含有三层材料，由0.5nm的SiO2(K＝4)制成的第一层(其具有大约9eV的带隙)形成在沟道区108和硅衬底102(其具有1.1eV的带隙)上。由1nm的SiN(带隙1.03eV，K＝7)或富含氧的氮氧化硅SiON(折射率大约为γ＝1.55，带隙7.3eV，且K＝5，)或Al2O3(带隙8.8eV，K＝10)制成的第二层形成在SiO2的第一层上。且由1.5nm的HfO2(带隙4.5eV，K＝24)制成的第三层形成在第二层上。这三个层的有效氧化物厚度(EOT)可低达1.32nm。富含氧的氮氧化硅(SiON，其折射率大约为γ＝1.55)具有＞＝46％的原子氧浓度，而其原子硅浓度＜＝33％。相应的富含氮的氮氧化硅(SiON，其折射率大约为γ＝1.8)具有＜＝25％的原子氧浓度，而其原子氮浓度大约为40％。
由6nm的HfO2与3.5-4.0nm的嵌入式钴纳米点的层形成捕获层114，其所得的EOT为0.3nm。电荷阻挡层116由10nm的TiO2(K＝60)形成，且EOT为0.67nm。且栅极电极118由作为钝化层117的10nm的TiN与掺杂多晶硅形成。
以上实例的栅极堆叠110的总的组合EOT可低达2.3nm，且总物理绝缘体厚度为19nm。此种装置将产生以下特征：编程电压为+/-1.5V；与隧道层的电压耦合：0.86V(耦合系数：0.574)；陷阱密度＞5E12/cm2；每个装置的逻辑分隔＞0.5V(100个电子的捕获/存储)。平均编程/擦除电场：＜1E6V/cm2。
请注意，如上所述，可在本发明实施例的隧道层中利用多个绝缘体，其中包含(但不限于)来自氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物和硅酸盐族的绝缘体。
对于逆向模式装置，图1C详细描述根据本发明实施例的逆向模式存储器单元150的栅极堆叠结构的物理横截面，且图1D详细描述根据本发明实施例的逆向模式存储器单元150的相应带隙图。在图1C中，展示了形成在衬底152上的逆向模式NFET存储器单元150。存储器单元150具有：第一和第二源极/漏极区154、156，其与沟道区158接触；和形成在沟道区158上的栅极堆叠160。栅极堆叠160含有：形成在沟道区158上的电荷阻挡层166；形成在电荷阻挡层166上的捕获层/浮动节点164；形成在捕获层164上的隧道绝缘体层162；和形成在隧道绝缘体层162上的控制栅极168。在隧道绝缘体层162与控制栅极168之间形成可选的钝化层167。可在沟道区158与电荷阻挡层166之间形成减少界面状态的另一例如SiO2或富含氧的SiON的可选钝化层170。隧道绝缘体层162包含两层或两层以上材料，其经分层以提供非对称的阶跃带隙剖面。本发明的其它逆向模式存储器单元实施例还可提供捕获层164，其含有较深的陷阱和嵌入式金属纳米晶体，以及高K的电荷阻挡层166。
图2展示并入有本发明的非易失性存储器装置200的系统228的简化图，所述装置200耦合到主机202，主机202通常为处理装置或存储器控制器。在本发明的一个实施例中，非易失性存储器200是NOR结构的闪速存储器装置或NAND结构的闪速存储器装置。非易失性存储器装置200具有接口230，所述接口230含有地址接口204、控制接口206和数据接口208，其每一者均耦合到处理装置202以实现存储器读取和写入存取。请注意，也存在可与本发明实施例一起利用的其它存储器接口230(例如组合的地址/数据总线)，且所属领域的技术人员借助本揭示内容将容易明白。在本发明的一个实施例中，接口230是同步存储器接口，例如SDRAM或DDR-SDRAM接口。在非易失性存储器装置内部，内部存储器控制器210控制内部操作、管理非易失性存储器阵列212和更新RAM控制寄存器以及非易失性擦除块管理寄存器214。RAM控制寄存器和表214在非易失性存储装置200操作期间由内部存储器控制器210利用。非易失性存储器阵列212含有一个序列的存储体或区段216。每一存储体216在逻辑上组织成一系列擦除块(未图示)。在非易失性存储器装置200的地址接口204上接收存储器存取地址，并将其划分成行和列地址部分。在本发明的一个实施例中，主机202将非易失性存储器200用作通用或理想存储器，从而取代系统228中的RAM和ROM。
在进行读取存取时，行解码电路220锁存并解码行地址，行解码电路220的输出选择并激活选定存储体中的一行/页(未图示)存储器单元。在选定行的存储器单元的输出中编码的位值被耦合到局部位线(未图示)和全局位线(未图示)，并由与存储体相关联的感应放大器222检测。列解码电路224锁存并解码存取的列地址。列解码电路224的输出从耦合到各个读取感应放大器222的输出的内部数据总线(未图示)中选择所要的列数据并将其耦合到I/O缓冲器226，以便通过数据接口208从存储器装置200传送。
在写入存取时，行解码电路220选择行页，且列解码电路224选择写入感应放大器222。待写入的数据值经由内部数据总线从I/O缓冲器226耦合到由列解码电路224选定的写入感应放大器222，并写入到存储器阵列212的选定非易失性存储器单元(未图示)。接着，由行和列解码电路220、224和感应放大器222重新选择写入的单元，以便可对其进行读取以核实已经将正确的值编程到选定存储器单元中。
如先前所述，两种常见类型的EEPROM和闪速存储器阵列结构是“NAND”和“NOR”结构，之所以这样称谓，是因为每一基本存储器单元配置与相应逻辑门设计的相似性的缘故。在NOR阵列结构中，存储器阵列的浮动栅极存储器单元与RAM或ROM相似地设置成矩阵。阵列矩阵的每一浮动栅极存储器单元的栅极成行地耦合到字选择线(字线)，且其漏极耦合到列位线。每一浮动栅极存储器单元的源极通常耦合到共同源极线。通过行解码器选择耦合到浮动栅极存储器单元的栅极的字线来激活一行浮动栅极存储器单元而存取NOR结构的浮动栅极存储器阵列。接着，所述行的选定存储器单元通过以下方式将其存储的数据值放置在列位线上：依据其编程状态将不同的电流从耦合的源极线流动到耦合的列位线。选择和感应一列页的位线，从来自列页的感应到的数据字中选出各个数据字，并将其从存储器传送。
EEPROM或闪速NAND阵列结构也将其浮动栅极存储器单元阵列设置成矩阵，使得阵列中每一浮动栅极存储器单元的栅极成行地耦合到字线。但是，每一存储器单元不是直接耦合到源极线和列位线。阵列的存储器单元改为一起设置成串，通常每串有8、16、32个或更多个单元，其中串中的存储器单元以源极到漏极的形式在共同源极线与列位线之间串联耦合在一起。这使得NAND阵列结构可比相当的NOR阵列具有更高的存储器单元密度，但代价是存取速率通常较慢且编程较复杂。
通过行解码器选择耦合到浮动栅极存储器单元的栅极的字选择线而激活一行浮动栅极存储器单元来存取NAND结构的浮动栅极存储器阵列。此外，也驱动耦合到每一串中的未选定存储器单元的栅极的字线。但是，每一串中的未选定存储器单元通常由较高栅极电压驱动，以便将其作为传输晶体管(pass transistor)来操作，并使其可用不受其存储的数据值的限制的方式传输电流。电流接着通过串联耦合的串中的每一浮动栅极存储器单元从源极线流动到列位线，并且只受到每一串中被选定受到读取的存储器单元的限制。这将选定存储器单元行的当前编码的存储数据值放置在列位线上。选择和感应一列页的位线，接着从来自列页的感应到的数据字中选出个别数据字，并将其从存储器装置传送。
图3A展示本发明实施例的EEPROM或闪速存储器装置的简化NOR浮动栅极或捕获层存储器阵列300。在图3A中，NOR阵列300将本发明实施例的浮动栅极或捕获层存储器单元302耦合到位线312、源极线314、字线306和衬底连接222。在形成NOR阵列300时，位线312和源极线314通常从沉积在衬底中的N+掺杂区局部形成，并且与沟道区分隔。每一存储器单元FET 302具有形成在沟道区上和位线312与源极线314的N+掺杂区之间的栅极绝缘体堆叠，分别利用N+掺杂区作为漏极和源极(请注意，可在多位单元阵列中用第二位线312连接来替代源极线314，以便可逆转通过存储器单元的电流流动)。如上所述，栅极绝缘体堆叠由以下组成：形成在沟道区上面的复合非对称带隙隧道绝缘体层；形成在隧道绝缘体上的浮动栅极/捕获层；形成在捕获层上的电荷阻挡绝缘体层；和形成在电荷阻挡绝缘体上的控制栅极306(通常与字线也称控制栅极线306一体形成)。请注意，并入有本发明实施例的其它NOR结构的存储器阵列300配置也是可能的，且所属领域的技术人员根据本揭示内容将容易明白。
图3B详细描述本发明实施例的NAND结构的EEPROM或闪速存储器装置的简化的NAND存储器串320。在图3B中，本发明实施例的一系列浮动栅极或捕获层存储器单元302以源极到漏极的形式耦合在一起，从而形成NAND串320(通常由8、16、32个或更多个单元组成)。每一存储器单元FET 302具有栅极绝缘体堆叠，其由以下组成：衬底上面的复合非对称带隙隧道绝缘体层；形成在隧道绝缘体层上的浮动栅极/捕获层；形成在捕获层上的电荷阻挡绝缘体层；和形成在电荷阻挡层上的控制栅极306(通常形成在控制栅极线也称字线中)。在每一栅极绝缘体堆叠之间形成N+掺杂区，以便形成相邻浮动栅极存储器单元的源极和漏极区，其额外地充当将NAND串320中的单元耦合在一起的连接件。耦合到栅极选择线的可选选择栅极304形成在NAND浮动栅极串320的任一端，并且选择性地将NAND浮动栅极串320的相反端耦合到位线312和源极线314。在NAND存储器阵列中，图3B的NAND结构的存储器串320将耦合到位线312、源极线314、字线306和衬底连接322。
还请注意，根据本发明实施例的其它存储器单元、存储器串、阵列和存储器装置是可能的，并且所属领域的技术人员根据本揭示内容应容易明白。
结论
已经描述了在NOR或NAND存储器结构的浮动栅极存储器单元中利用具有非对称隧道势垒的非对称带隙设计的栅极堆叠的非易失性存储器装置和阵列，其可实现直接隧道编程和擦除，同时维持较高的电荷阻挡势垒和较深的载流子捕获点以用于良好地保持电荷。低电压直接隧穿编程和擦除能力减少了高能量载流子对栅极堆叠和晶体晶格的损害，从而减少了写入疲劳和泄漏问题并增加装置使用期限。低电压编程和擦除还可实现低电压存储器阵列设计和存储器单元栅极堆叠的较小有效氧化物厚度(EOT)，从而可实现总体存储器阵列电路小片面积减小并实现装置特征随着工艺技术的改进而进一步缩放。详细描述了本发明的逆向和正常模式的存储器单元实施例。本发明的存储器单元实施例还可实现在单个存储器单元中存储多个位，并可实现用降低的电压进行编程和擦除。这些特征使得本发明的存储器装置实施例可在理想或通用存储器装置的定义范围下进行操作，从而能够取代系统中的DRAM和ROM两者。
虽然本文中已经说明和描述了具体实施例，但所属领域的技术人员将容易明白，任何预期会实现相同目的的设置均可用于取代所示的具体实施例。本申请案希望涵盖对本发明的任何调整或更改。因此，明确希望本发明只受到权利要求书及其等效物的限制。

Claims (68)

1.一种非易失性存储器单元，其包括：
第一和第二源极/漏极区，其形成在衬底中、通过沟道区耦合；
非对称带隙隧道绝缘体层，其含有形成在所述沟道区和/或第一和第二源极/漏极区上的两个或两个以上子层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；
捕获层，其形成在所述隧道绝缘体层上；
电荷阻挡层，其形成在所述捕获层上；以及
控制栅极，其形成在所述电荷阻挡层上。
2.根据权利要求1和44所述的非易失性存储器单元，其中一个或一个以上非易失性存储器单元形成在非易失性存储器装置的非易失性存储器阵列中，所述非易失性存储器装置包括：
非易失性存储器阵列，其含有形成为多行和多列的多个非易失性存储器单元；
存储器接口；以及
控制电路，其耦合到所述存储器接口和所述非易失性存储器阵列。
3.根据权利要求2所述的非易失性存储器单元，其中所述非易失性存储器装置的所述接口是同步存储器接口。
4.根据权利要求2所述的非易失性存储器单元，其中所述非易失性存储器装置适合在数据正被写入到所述存储器阵列时将所述写入数据高速缓存在写入高速缓冲存储器中。
5.根据权利要求2所述的非易失性存储器单元，其中所述非易失性存储器装置的所述存储器阵列的所述多个非易失性存储器单元进一步设置成NOR结构的存储器阵列和NAND结构的存储器阵列之一。
6.根据权利要求2、3、4和5所述的非易失性存储器单元，其中所述非易失性存储器装置包含在系统中，所述系统包括：
处理器，其耦合到至少一个非易失性存储器装置，其中所述至少一个非易失性存储器装置包括：
含有形成为多行和多列的多个非易失性存储器单元的非易失性存储器阵列；
存储器接口；以及
耦合到所述存储器接口和所述非易失性存储器阵列的控制电路。
7.根据权利要求6所述的非易失性存储器单元，其中所述系统适合利用所述非易失性存储器作为通用存储器，并实现易失性存储器(RAM)和非易失性存储器(ROM)两者的短期和长期存储功能。
8.根据权利要求6所述的非易失性存储器单元，其中所述系统适合用读取高速缓存、写入高速缓存、存储器交叉和多层级存储器结构中的一者来存取所述非易失性存储器。
9.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述隧道绝缘体层的所述两个或两个以上子层包括具有增加的导带偏移的两个或两个以上介电材料子层，其中所述两个或两个以上介电材料子层中的每一者是从氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物和硅酸盐中的一者选出的。
10.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述隧道绝缘体层的所述两个或两个以上子层是从以下中的一者选出的：Al2O3、Pr2O3、TiO2、SiO2、HfO2、ZrO2、SiN、AIN、HfN、富含氧的SiON(折射率大约为1.5)、富含氮的SiON(折射率大约为1.8)、Hf和Al的混合氧化物、Hf和Ti的混合氧化物、Hf和Si的混合氧化物以及Hf和Si的混合氮氧化物。
11.根据权利要求9所述的非易失性存储器单元，其中所述隧道绝缘体层的所述两个或两个以上子层包括两个子层，其中第一和第二子层是SiO2和Pr2O3、SiO2和TiO2以及SiO2和HfO2中的一者。
12.根据权利要求9所述的非易失性存储器单元，其中所述隧道绝缘体层的所述两个或两个以上子层包括三个子层，其中第一、第二和第三子层是SiO2、SiN和HfO2；SiO2、HfO2和Pr2O3；SiO2、HfO2和TiO2；SiO2、富含氧的SiON(折射率大约为1.5)和HfO2；以及SiO2、Al2O3和HfO2中的一者。
13.根据权利要求1、2和6所述的非易失性存储器单元，其中所述隧道绝缘体层的所述两个或两个以上子层中的每一者以从所述沟道延伸的增加的介电常数(K)值设置在所述沟道区上。
14.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述捕获层进一步包括浮动栅极、浮动节点和嵌入式捕获层中的一者。
15.根据权利要求14所述的非易失性存储器单元，其中所述捕获层进一步包括富含氧的氮氧化硅(SiON)、富含氮的氮氧化硅(SiON)、氮化铝(AlN)、氮化硅(SiN)、富含硅的氮化物(SRN)、氧化铪(HfO2)、氧化钽(Ta2O5)以及氧化钛(TiO2)中的一者。
16.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述捕获层进一步包括较深的电荷捕获电位阱。
17.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述捕获层进一步包括金属、半导体、硅、氮化物、诱发界面状态或电荷捕获杂质的纳米晶体或纳米点。
18.根据权利要求17所述的非易失性存储器单元，其中所述较深的电位阱进一步包括硅、锗、金、钨、铱、钛、钴、铂和钯的纳米点或纳米晶体中的一者。
19.根据权利要求1、2和6所述的非易失性存储器单元，其中所述电荷阻挡层包括高K电介质的一个或一个以上子层。
20.根据权利要求19所述的非易失性存储器单元，其中所述一个或一个以上子层中的每一者来自氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物以及硅酸盐族中的一者。
21.根据权利要求20所述的非易失性存储器单元，其中所述一个或一个以上子层中的每一者是氧化铪(HfO2)、氧化铝(Al2O3)、氧化镨(Pr2O3)以及氧化钛(TiO2)中的一者。
22.根据权利要求1、2和6所述的非易失性存储器单元，其中所述电荷阻挡层适于允许通过来往于所述捕获层传递空穴或电子电荷载流子来擦除所述非易失性存储器单元。
23.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述非易失性存储器单元适合在所述捕获层中存储两个数据值。
24.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述非易失性存储器单元是NFET装置和PFET装置中的一者。
25.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述控制栅极是多晶硅、钨、铱以及铝中的一者。
26.根据权利要求1、2和6所述的非易失性存储器单元，其中所述控制栅极进一步包括形成在所述控制栅极与所述电荷阻挡层之间的钝化层，所述钝化层包括HfN、TaN、IrO2和TiN中的一者。
27.根据权利要求1、2、6和44所述的非易失性存储器单元，其中所述沟道区是由N掺杂区和P掺杂区中的一者形成的。
28.一种形成非易失性存储器单元结构的方法，其包括：
在衬底上形成第一和第二源极/漏极区，所述第一和第二源极/漏极区界定介入沟道区；
形成在所述沟道区上形成的两个或两个以上子层的隧道绝缘体层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；
在所述隧道绝缘体层上形成捕获层；
在所述捕获层上形成电荷阻挡层；以及
在所述电荷阻挡层上形成控制栅极。
29.根据权利要求28所述的方法，其中形成在所述沟道区上形成的两个或两个以上子层的隧道绝缘体层进一步包括形成具有增加的导带偏移的两个或两个以上介电材料子层，其中所述两个或两个以上介电材料子层中的每一者是从以下中的一者中选出的：氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物以及硅酸盐。
30.根据权利要求29所述的方法，其中形成在所述沟道区上形成的两个或两个以上子层的隧道绝缘体层进一步包括形成两个子层，其中第一和第二子层是SiO2和Pr2O3、SiO2和TiO2以及SiO2和HfO2中的一者。
31.根据权利要求29所述的方法，其中形成在所述沟道区上形成的两个或两个以上子层的隧道绝缘体层进一步包括形成三个子层，其中第一、第二和第三子层是SiO2、SiN和HfO2；SiO2、HfO2和Pr2O3；以及SiO2、HfO2和TiO2中的一者。
32.根据权利要求28所述的方法，其中形成捕获层进一步包括形成浮动栅极、浮动节点以及嵌入式捕获层中的一者。
33.根据权利要求32所述的方法，其中形成捕获层进一步包括形成较深的电荷捕获电位阱。
34.根据权利要求32所述的方法，其中形成捕获层进一步包括形成以下中的一者的捕获层：富含氧的氮氧化硅(SiON)、富含氮的氮氧化硅(SiON)、氮化铝(AlN)、氮化硅(SiN)、富含硅的氮化物(SRN)、氧化铪(HfO2)、氧化钽(Ta2O5)以及氧化钛(TiO2)。
35.根据权利要求28所述的方法，其中形成电荷阻挡层进一步包括形成具有高K电介质的一个或一个以上子层的电荷阻挡层。
36.根据权利要求35所述的方法，其中形成具有高K电介质的一个或一个以上子层的电荷阻挡层进一步包括由来自以下中的一者的绝缘体形成所述一个或一个以上子层：氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物以及硅酸盐族。
37.根据权利要求36所述的方法，其中形成具有高K电介质的一个或一个以上子层的电荷阻挡层进一步包括形成以下中的一者的所述一个或一个以上子层：氧化铪(HfO2)、氧化铝(Al2O3)、Pr2O3以及氧化钛(TiO2)。
38.根据权利要求28所述的方法，其进一步包括形成N-或P-掺杂的沟道区。
39.一种操作非易失性存储器单元的方法，其包括：
经由载流子直接隧穿隧道绝缘体层来对所述非易失性存储器单元进行编程，其中所述隧道绝缘体层是非对称带隙隧道绝缘体层，其具有形成在所述非易失性存储器单元的沟道区上的两个或两个以上子层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干材料层；以及
在形成在所述隧道绝缘体层上的捕获层中捕获所述载流子。
40.根据权利要求39所述的方法，其中在形成在所述隧道绝缘体层上的捕获层中捕获所述载流子进一步包括捕获定位在所述非易失性存储器单元的源极/漏极上方的所述电荷以用于多位存储。
41.根据权利要求39所述的方法，其进一步包括通过以下方式擦除所述非易失性存储器单元：经由直接隧穿、Fowler-Nordheim隧穿、沟道热电子(CHE)注射以及来自所述沟道区的热空穴注射中的一者移除在所述捕获层上捕获的所述载流子。
42.根据权利要求39所述的方法，其进一步包括通过以下方式擦除所述非易失性存储器单元：经由穿过形成在所述捕获层上的电荷阻挡层来往于所述捕获层传送载流子来移除在所述捕获层上捕获的所述载流子。
43.根据权利要求39所述的方法，其进一步包括操作非易失性存储器装置的方法，其包括：
经由载流子直接隧穿每一存储器单元的隧道绝缘体层来对一个或一个以上非易失性存储器单元进行编程，其中所述隧道绝缘体层是非对称带隙隧道绝缘体层，其具有形成在所述非易失性存储器单元的沟道区上的两个或两个以上子层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干材料层；以及
将所述载流子捕获在形成于每一存储器单元的所述沟道绝缘体层上的捕获层中。
44.一种逆向模式非易失性存储器单元，其包括：
第一和第二源极/漏极区，其形成在衬底中、通过沟道区耦合；
电荷阻挡层，其形成在所述沟道区和/或第一和第二源极/漏极区上；
捕获层，其形成在所述电荷阻挡层上；
非对称带隙隧道绝缘体层，其含有形成在所述捕获层上的两个或两个以上子层，
其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；以及
控制栅极，其形成在所述非对称带隙隧道绝缘体层上。
45.根据权利要求44所述的逆向模式非易失性存储器单元，其中所述隧道绝缘体层的所述两个或两个以上子层中的每一者以增加的介电常数(K)值设置在所述捕获层上。
46.根据权利要求44所述的逆向模式非易失性存储器单元，其中所述电荷阻挡层包括一个或一个以上高K电介质的子层。
47.根据权利要求46所述的逆向模式非易失性存储器单元，其进一步包括SiO2和富含氧的SiON中的一者的沟道钝化层。
48.根据权利要求46所述的逆向模式非易失性存储器单元，其中所述一个或一个以上子层中的每一者是来自以下中的一者的绝缘体：氧化物、混合氧化物、氮化物、氮氧化物、混合氮氧化物以及硅酸盐族。
49.根据权利要求48所述的逆向模式非易失性存储器单元，其中所述一个或一个以上子层中的每一者是氧化铪(HfO2)、氧化铝(Al2O3)、氧化镨(Pr2O3)以及氧化钛(TiO2)中的一者。
50.根据权利要求44所述的逆向模式非易失性存储器单元，其中所述电荷阻挡层适于允许通过从所述沟道区来往于所述捕获层传递空穴或电子电荷载流子来擦除所述逆向模式非易失性存储器单元。
51.根据权利要求44所述的逆向模式非易失性存储器单元，其中所述逆向模式非易失性存储器单元适合在所述捕获层中存储两个数据值。
52.根据权利要求44所述的逆向模式非易失性存储器单元，其中所述逆向模式非易失性存储器单元适合通过载流子穿过所述非对称带隙隧道绝缘体层从所述控制栅极直接隧穿到所述捕获层来进行编程。
53.根据权利要求44所述的逆向模式非易失性存储器单元，其中所述逆向模式非易失性存储器单元适合通过以下中的一者来擦除：直接隧穿、Fowler-Nordheim隧穿、沟道热电子(CHE)以及穿过所述非对称带隙隧道绝缘体层来自所述控制栅极的热空穴载流子注射。
54.根据权利要求44所述的逆向模式非易失性存储器单元，其中所述控制栅极进一步包括形成在所述控制栅极与所述非对称带隙隧道绝缘体层之间的钝化层，所述捕获层包括HfN、TaN、IrO2以及TiN中的一者。
55.一种形成逆向模式非易失性存储器单元结构的方法，其包括：
在衬底上形成第一和第二源极/漏极区，所述第一和第二源极/漏极区界定介入沟道区；
在所述沟道区上形成电荷阻挡层；
在所述电荷阻挡层上形成捕获层；
在所述捕获层上形成两个或两个以上子层的隧道绝缘体层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干层；以及
在所述隧道绝缘体层上形成控制栅极。
56.根据权利要求55所述的方法，其中形成在所述捕获层上形成的两个或两个以上子层的隧道绝缘体层进一步包括形成具有增加的导带偏移的两个或两个以上介电材料子层，其中所述两个或两个以上介电材料子层中的每一者从氧化物、混合氧化物、氮化物、氮氧化物、混合的氮氧化物以及硅酸盐中的一者中选出。
57.根据权利要求56所述的方法，其中形成在所述捕获层上形成的两个或两个以上子层的隧道绝缘体层进一步包括形成两个子层，其中第一和第二子层是SiO2和Pr2O3、SiO2和TiO2以及SiO2和HfO2中的一者。
58.根据权利要求56所述的方法，其中形成在所述捕获层上形成的两个或两个以上子层的隧道绝缘体层进一步包括形成三个子层，其中第一、第二和第三子层是SiO2、SiN和HfO2；SiO2、HfO2和Pr2O3；SiO2、HfO2和TiO2；以及SiO2、富含氧的SiON(折射率大约为1.5)和HfO2；以及SiO2、Al2O3和HfO2中的一者。
59.根据权利要求55所述的方法，其中形成捕获层进一步包括形成浮动栅极、浮动节点以及嵌入式捕获层中的一者。
60.根据权利要求59所述的方法，其中形成捕获层进一步包括形成较深的电荷捕获电位阱。
61.根据权利要求59所述的方法，其中形成捕获层进一步包括形成以下中的一者的捕获层：富含氧的氮氧化硅(SiON)、富含氮的氮氧化硅(SiON)、氮化铝(AlN)、氮化硅(SiN)、富含硅的氮化物(SRN)、氧化铪(HfO2)、氧化钽(Ta2O5)以及氧化钛(TiO2)。
62.根据权利要求55所述的方法，其中形成电荷阻挡层进一步包括形成具有高K电介质的一个或一个以上子层的电荷阻挡层。
63.根据权利要求62所述的方法，其中形成具有高K电介质的一个或一个以上子层的电荷阻挡层进一步包括形成氧化铪(HfO2)、氧化铝(Al2O3)、Pr2O3以及氧化钛(TiO2)中的一者的一个或一个以上子层。
64.根据权利要求55所述的方法，其进一步包括形成N-或P-掺杂的沟道区。
65.一种操作逆向模式非易失性存储器单元的方法，其包括：
经由载流子直接隧穿隧道绝缘体层来对所述逆向模式非易失性存储器单元进行编程，其中所述隧道绝缘体层是非对称带隙隧道绝缘体层，其具有形成在所述非易失性存储器单元的所述控制栅极与捕获层之间的两个或两个以上子层，其中所述两个或两个以上子层包括具有增加的导带偏移的若干材料层；以及
将所述载流子捕获在所述形成在电荷阻挡层上的捕获层中，所述电荷阻挡层形成于沟道区上。
66.根据权利要求65所述的方法，其中将所述载流子捕获在形成在形成于沟道区上的电荷阻挡层上的所述捕获层中进一步包括捕获定位在所述逆向模式非易失性存储器单元的源极/漏极上方的电荷以用于多位存储。
67.根据权利要求65所述的方法，其进一步包括通过经由直接隧穿、Fowler-Nordheim隧穿、沟道热电子(CHE)注射以及来自所述控制栅极的热空穴注射中的一者移除捕获在所述捕获层上的所述载流子而擦除所述逆向模式非易失性存储器单元。
68.根据权利要求65所述的方法，其进一步包括通过经由穿过所述形成在所述沟道区上的所述电荷阻挡层来往于所述捕获层传送载流子来移除所述捕获在所述捕获层上的载流子而擦除所述非易失性存储器单元。
CN2006800260534A 2005-05-17 2006-05-17 新颖的低功率非易失性存储器和栅极堆叠 Active CN101223646B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/131,006 2005-05-17
US11/131,006 US7612403B2 (en) 2005-05-17 2005-05-17 Low power non-volatile memory and gate stack
PCT/US2006/019176 WO2006125051A1 (en) 2005-05-17 2006-05-17 A novel low power non-volatile memory and gate stack

Publications (2)

Publication Number Publication Date
CN101223646A true CN101223646A (zh) 2008-07-16
CN101223646B CN101223646B (zh) 2012-02-15

Family

ID=36764169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800260534A Active CN101223646B (zh) 2005-05-17 2006-05-17 新颖的低功率非易失性存储器和栅极堆叠

Country Status (7)

Country Link
US (3) US7612403B2 (zh)
EP (1) EP1886356A1 (zh)
JP (1) JP2008541487A (zh)
KR (1) KR100978435B1 (zh)
CN (1) CN101223646B (zh)
TW (1) TWI305947B (zh)
WO (1) WO2006125051A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102237366A (zh) * 2010-04-29 2011-11-09 旺宏电子股份有限公司 具有连续电荷储存介电堆栈的非挥发存储阵列
CN102969022A (zh) * 2011-09-01 2013-03-13 中国科学院微电子研究所 一种对多位半导体存储器进行编程的方法
CN103094355A (zh) * 2011-10-28 2013-05-08 中国科学院微电子研究所 一种纳米晶存储器及其制作方法
CN101859702B (zh) * 2009-04-10 2016-12-07 赛普拉斯半导体公司 含多层氧氮化物层的氧化物-氮化物-氧化物堆栈
CN107924701A (zh) * 2015-09-18 2018-04-17 桑迪士克科技有限责任公司 基于捕获电荷的存储器的动态重调

Families Citing this family (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8264028B2 (en) * 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US7642585B2 (en) * 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100688521B1 (ko) * 2005-01-18 2007-03-02 삼성전자주식회사 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법
KR100644405B1 (ko) * 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
KR100684899B1 (ko) * 2005-05-18 2007-02-20 삼성전자주식회사 비휘발성 기억 장치
TWI277178B (en) * 2005-06-07 2007-03-21 Promos Technologies Inc Non-volatile memory and fabricating method thereof
US7636257B2 (en) * 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7402850B2 (en) * 2005-06-21 2008-07-22 Micron Technology, Inc. Back-side trapped non-volatile memory device
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7576386B2 (en) 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
KR20070053071A (ko) * 2005-11-19 2007-05-23 삼성전자주식회사 다층의 터널링층을 포함한 비휘발성 메모리 소자
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
JP4907173B2 (ja) * 2006-01-05 2012-03-28 マクロニクス インターナショナル カンパニー リミテッド 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
JP2007194511A (ja) * 2006-01-23 2007-08-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US7700438B2 (en) * 2006-01-30 2010-04-20 Freescale Semiconductor, Inc. MOS device with nano-crystal gate structure
JP4575320B2 (ja) * 2006-03-15 2010-11-04 株式会社東芝 不揮発性半導体記憶装置
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US7948799B2 (en) * 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
US7579646B2 (en) * 2006-05-25 2009-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory with deep quantum well and high-K dielectric
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
US7746694B2 (en) * 2006-07-10 2010-06-29 Macronix International Co., Ltd. Nonvolatile memory array having modified channel region interface
US7646637B2 (en) * 2006-07-10 2010-01-12 Macronix International Co., Ltd. Nonvolatile memory having modified channel region interface
US20080006871A1 (en) * 2006-07-10 2008-01-10 Macronix International Co., Ltd. Nonvolatile Memory Having Raised Source and Drain Regions
US20080123435A1 (en) * 2006-07-10 2008-05-29 Macronix International Co., Ltd. Operation of Nonvolatile Memory Having Modified Channel Region Interface
US20080028521A1 (en) * 2006-07-17 2008-02-07 Sunil Mehta Formation of high voltage transistor with high breakdown voltage
US8809936B2 (en) * 2006-07-31 2014-08-19 Globalfoundries Inc. Memory cell system with multiple nitride layers
KR100825787B1 (ko) * 2006-08-18 2008-04-29 삼성전자주식회사 전하트랩층을 포함하는 반도체 메모리소자
JP4997872B2 (ja) * 2006-08-22 2012-08-08 ソニー株式会社 不揮発性半導体メモリデバイスおよびその製造方法
US7772068B2 (en) 2006-08-30 2010-08-10 Macronix International Co., Ltd. Method of manufacturing non-volatile memory
US8816422B2 (en) * 2006-09-15 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-trapping layer flash memory cell
US8294197B2 (en) * 2006-09-22 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Program/erase schemes for floating gate memory cells
US20080079061A1 (en) * 2006-09-28 2008-04-03 Advanced Micro Devices, Inc. Flash memory cell structure for increased program speed and erase speed
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7851848B2 (en) 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
US8101989B2 (en) * 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier
US7994564B2 (en) 2006-11-20 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cells formed in back-end-of line processes
KR100873073B1 (ko) * 2006-11-24 2008-12-09 삼성모바일디스플레이주식회사 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치
KR100856701B1 (ko) * 2006-12-04 2008-09-04 경북대학교 산학협력단 고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법
JP4357526B2 (ja) * 2006-12-08 2009-11-04 株式会社東芝 不揮発性半導体メモリ装置およびその製造方法
KR101033221B1 (ko) * 2006-12-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR101177277B1 (ko) * 2006-12-29 2012-08-24 삼성전자주식회사 금속-부도체 전이 물질을 이용한 비휘발성 메모리 소자
US7450423B2 (en) * 2007-01-03 2008-11-11 Macronix International Co., Ltd. Methods of operating non-volatile memory cells having an oxide/nitride multilayer insulating structure
KR100843229B1 (ko) * 2007-01-11 2008-07-02 삼성전자주식회사 하이브리드 구조의 전하 트랩막을 포함하는 플래쉬 메모리소자 및 그 제조 방법
JP4358252B2 (ja) 2007-03-27 2009-11-04 株式会社東芝 不揮発性半導体メモリのメモリセル
KR100855993B1 (ko) * 2007-04-03 2008-09-02 삼성전자주식회사 전하 트랩 플래시 메모리 소자 및 그 제조방법
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
US8643124B2 (en) * 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090179253A1 (en) * 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US7749838B2 (en) * 2007-07-06 2010-07-06 Macronix International Co., Ltd. Fabricating method of non-volatile memory cell
KR101338166B1 (ko) * 2007-07-12 2013-12-06 삼성전자주식회사 비휘발성 기억 소자 및 그 소자의 형성 방법
US7795673B2 (en) * 2007-07-23 2010-09-14 Macronix International Co., Ltd. Vertical non-volatile memory
US20090032861A1 (en) * 2007-07-30 2009-02-05 Zhong Dong Nonvolatile memories with charge trapping layers containing silicon nitride with germanium or phosphorus
US7737488B2 (en) 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US7838923B2 (en) * 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
KR20090017040A (ko) * 2007-08-13 2009-02-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
EP2026384A3 (en) 2007-08-13 2009-06-10 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US7816727B2 (en) 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
US7772072B2 (en) * 2007-08-28 2010-08-10 Macronix International Co., Ltd. Method for manufacturing non-volatile memory
US20090067256A1 (en) * 2007-09-06 2009-03-12 Micron Technology, Inc. Thin gate stack structure for non-volatile memory cells and methods for forming the same
US7846793B2 (en) * 2007-10-03 2010-12-07 Applied Materials, Inc. Plasma surface treatment for SI and metal nanocrystal nucleation
US20090096009A1 (en) * 2007-10-16 2009-04-16 Promos Technologies Pte. Ltd. Nonvolatile memories which combine a dielectric, charge-trapping layer with a floating gate
US7643349B2 (en) * 2007-10-18 2010-01-05 Macronix International Co., Ltd. Efficient erase algorithm for SONOS-type NAND flash
US7848148B2 (en) * 2007-10-18 2010-12-07 Macronix International Co., Ltd. One-transistor cell semiconductor on insulator random access memory
US20090140318A1 (en) * 2007-12-03 2009-06-04 Zhong Dong Nonvolatile memories with higher conduction-band edge adjacent to charge-trapping dielectric
US7675775B2 (en) * 2007-12-05 2010-03-09 Cypress Semiconductor Corporation Combined volatile nonvolatile array
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US7816726B2 (en) * 2007-12-20 2010-10-19 Promos Technologies Pte. Ltd. Nonvolatile memories with laterally recessed charge-trapping dielectric
US7973357B2 (en) * 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
JP2009152498A (ja) * 2007-12-21 2009-07-09 Toshiba Corp 不揮発性半導体メモリ
US20090171650A1 (en) * 2007-12-27 2009-07-02 Unity Semiconductor Corporation Non-Volatile memories in interactive entertainment systems
US8059458B2 (en) 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US9153594B2 (en) * 2008-01-09 2015-10-06 Faquir C. Jain Nonvolatile memory and three-state FETs using cladded quantum dot gate structure
US20090251972A1 (en) * 2008-04-03 2009-10-08 Yue-Song He Nonvolatile memory arrays with charge trapping dielectric and with non-dielectric nanodots
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory
US8068370B2 (en) 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US7737487B2 (en) * 2008-06-06 2010-06-15 Promos Technologies Pte. Ltd. Nonvolatile memories with tunnel dielectric with chlorine
KR101435588B1 (ko) * 2008-06-23 2014-09-25 삼성전자주식회사 불휘발성 메모리 소자 및 그 제조방법
US8735963B2 (en) * 2008-07-07 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory cells having leakage-inhibition layers
JP5459999B2 (ja) * 2008-08-08 2014-04-02 株式会社東芝 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法
KR20100023284A (ko) * 2008-08-21 2010-03-04 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8679962B2 (en) 2008-08-21 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
US8081516B2 (en) * 2009-01-02 2011-12-20 Macronix International Co., Ltd. Method and apparatus to suppress fringing field interference of charge trapping NAND memory
KR101512494B1 (ko) 2009-01-09 2015-04-16 삼성전자주식회사 반도체 장치의 제조 방법
KR101068725B1 (ko) * 2009-02-16 2011-09-28 한양대학교 산학협력단 나노 입자를 구비하는 비휘발성 메모리 소자 및 그의 제조방법
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US9102522B2 (en) * 2009-04-24 2015-08-11 Cypress Semiconductor Corporation Method of ONO integration into logic CMOS flow
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8179161B1 (en) 2009-05-05 2012-05-15 Cypress Semiconductor Corporation Programmable input/output circuit
US8487655B1 (en) 2009-05-05 2013-07-16 Cypress Semiconductor Corporation Combined analog architecture and functionality in a mixed-signal array
US9612987B2 (en) 2009-05-09 2017-04-04 Cypress Semiconductor Corporation Dynamically reconfigurable analog routing circuits and methods for system on a chip
KR101624980B1 (ko) 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
US7936578B2 (en) * 2009-08-28 2011-05-03 Arm Limited Read only memory cell for storing a multiple bit value
US10644126B2 (en) 2009-09-09 2020-05-05 Monterey Research, Llc Varied silicon richness silicon nitride formation
US9012333B2 (en) * 2009-09-09 2015-04-21 Spansion Llc Varied silicon richness silicon nitride formation
JP2011071240A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体記憶装置、及びその製造方法
US8169835B2 (en) * 2009-09-28 2012-05-01 Macronix International Co., Ltd. Charge trapping memory cell having bandgap engineered tunneling structure with oxynitride isolation layer
JP5235930B2 (ja) * 2010-03-26 2013-07-10 株式会社東芝 半導体記憶装置、及びその製造方法
US8737138B2 (en) 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
US8829592B2 (en) * 2010-12-14 2014-09-09 Intel Corporation Non-volatile storage element having dual work-function electrodes
TWI534897B (zh) * 2011-01-14 2016-05-21 賽普拉斯半導體公司 具有多重氮氧化物層之氧化物-氮化物-氧化物堆疊
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
JP5613105B2 (ja) * 2011-05-27 2014-10-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN102810541B (zh) * 2011-05-30 2015-10-14 中国科学院微电子研究所 一种存储器及其制造方法
US9559216B2 (en) * 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
JP2013197121A (ja) * 2012-03-15 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP2013197269A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
EP2831917A4 (en) * 2012-03-31 2015-11-04 Cypress Semiconductor Corp OXIDE-NITRIDE-OXIDE STACK WITH MULTIPLE OXYNITRIDE LAYERS
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US10134916B2 (en) * 2012-08-27 2018-11-20 Micron Technology, Inc. Transistor devices, memory cells, and arrays of memory cells
JP2014053371A (ja) 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
US9104551B2 (en) 2012-11-09 2015-08-11 Sandisk Technologies Inc. NAND flash based content addressable memory
TW201419534A (zh) * 2012-11-12 2014-05-16 Nat Applied Res Laboratories 記憶體元件及其製作方法
CN103545316B (zh) * 2012-12-31 2016-06-15 安阳师范学院 基于带隙调控的新型电荷陷阱型存储器、其制备方法及应用
US9075424B2 (en) 2013-03-06 2015-07-07 Sandisk Technologies Inc. Compensation scheme to improve the stability of the operational amplifiers
US8930866B2 (en) 2013-03-11 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of converting between non-volatile memory technologies and system for implementing the method
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US8987800B2 (en) * 2013-03-14 2015-03-24 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US9349742B2 (en) * 2013-06-21 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded memory and methods of forming the same
US9466715B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. MOS transistor having a gate dielectric with multiple thicknesses
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9927470B2 (en) * 2014-05-22 2018-03-27 Electro Industries/Gauge Tech Intelligent electronic device having a memory structure for preventing data loss upon power loss
US9425055B2 (en) * 2014-05-28 2016-08-23 Freescale Semiconductor, Inc. Split gate memory cell with a layer of nanocrystals with improved erase performance
JP6334268B2 (ja) * 2014-05-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9391084B2 (en) 2014-06-19 2016-07-12 Macronix International Co., Ltd. Bandgap-engineered memory with multiple charge trapping layers storing charge
US9666593B2 (en) * 2014-09-29 2017-05-30 Sandisk Technologies Llc Alternating refractive index in charge-trapping film in three-dimensional memory
GB201418888D0 (en) 2014-10-23 2014-12-10 Univ Lancaster Improvements relating to electronic memory devices
KR102247914B1 (ko) * 2014-10-24 2021-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
US9330763B1 (en) * 2014-12-01 2016-05-03 Sandisk Technologies Inc. Operation modes for an inverted NAND architecture
JP6343256B2 (ja) 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
US9721668B2 (en) 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US9401371B1 (en) 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US11041764B2 (en) * 2016-02-29 2021-06-22 Washington University Self-powered sensors for long-term monitoring
US9899485B2 (en) * 2016-06-07 2018-02-20 International Business Machines Corporation Spatially decoupled floating gate semiconductor device
WO2018063207A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Resistive random access memory cell
KR20180063755A (ko) * 2016-12-02 2018-06-12 삼성전자주식회사 반도체 소자
US9899410B1 (en) 2016-12-13 2018-02-20 Sandisk Technologies Llc Charge storage region in non-volatile memory
US9978772B1 (en) 2017-03-14 2018-05-22 Micron Technology, Inc. Memory cells and integrated structures
JP6882054B2 (ja) * 2017-05-01 2021-06-02 ローム株式会社 不揮発性半導体記憶装置
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US10153039B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells programmed via multi-mechanism charge transports
US10411026B2 (en) 2017-07-05 2019-09-10 Micron Technology, Inc. Integrated computing structures formed on silicon
US10276576B2 (en) 2017-07-05 2019-04-30 Micron Technology, Inc. Gated diode memory cells
US10374101B2 (en) 2017-07-05 2019-08-06 Micron Technology, Inc. Memory arrays
US10176870B1 (en) 2017-07-05 2019-01-08 Micron Technology, Inc. Multifunctional memory cells
US10153381B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells having an access gate and a control gate and dielectric stacks above and below the access gate
US20190013387A1 (en) 2017-07-05 2019-01-10 Micron Technology, Inc. Memory cell structures
US10262736B2 (en) 2017-07-05 2019-04-16 Micron Technology, Inc. Multifunctional memory cells
US10153348B1 (en) 2017-07-05 2018-12-11 Micron Technology, Inc. Memory configurations
US10297493B2 (en) 2017-07-05 2019-05-21 Micron Technology, Inc. Trench isolation interfaces
US10629749B2 (en) 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium
US11195089B2 (en) 2018-06-28 2021-12-07 International Business Machines Corporation Multi-terminal cross-point synaptic device using nanocrystal dot structures
KR20200134818A (ko) * 2019-05-23 2020-12-02 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US11056571B2 (en) * 2019-06-18 2021-07-06 Micron Technology, Inc. Memory cells and integrated structures
KR20210075515A (ko) * 2019-12-13 2021-06-23 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 엑스레이 검출기 및 그 제조 방법
TWI767512B (zh) * 2020-01-22 2022-06-11 美商森恩萊斯記憶體公司 薄膜儲存電晶體中冷電子抹除

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217601A (en) * 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
JPS5642375A (en) * 1979-08-31 1981-04-20 Fujitsu Ltd Semiconductor nonvolatile memory
GB2286723B (en) * 1992-12-11 1997-01-08 Intel Corp A mos transistor having a composite gate electrode and method of fabrication
JPH07135263A (ja) * 1993-06-29 1995-05-23 Sony Corp 半導体メモリ装置
JPH0758225A (ja) * 1993-08-10 1995-03-03 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置及びその形成方法
US6122191A (en) * 1996-05-01 2000-09-19 Cypress Semiconductor Corporation Semiconductor non-volatile device including embedded non-volatile elements
US6054734A (en) * 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
KR100351450B1 (ko) * 1999-12-30 2002-09-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
JP3871104B2 (ja) * 2000-04-24 2007-01-24 日本電気株式会社 半導体装置及びその駆動方法
ATE524833T1 (de) * 2001-04-27 2011-09-15 Imec Isolierende sperrschicht
JP4059473B2 (ja) * 2001-08-09 2008-03-12 株式会社ルネサステクノロジ メモリカード及びメモリコントローラ
JP2003068893A (ja) * 2001-08-28 2003-03-07 Hitachi Ltd 不揮発性記憶素子及び半導体集積回路
US6586797B2 (en) * 2001-08-30 2003-07-01 Micron Technology, Inc. Graded composition gate insulators to reduce tunneling barriers in flash memory devices
US7476925B2 (en) 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7012297B2 (en) 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
DE10158019C2 (de) * 2001-11-27 2003-09-18 Infineon Technologies Ag Floatinggate-Feldeffekttransistor
US6784480B2 (en) 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
JP2004006549A (ja) * 2002-06-03 2004-01-08 Mitsubishi Electric Corp 不揮発性半導体記憶装置における情報の消去方法
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
JP2004047606A (ja) * 2002-07-10 2004-02-12 Sony Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US7127598B2 (en) * 2002-12-19 2006-10-24 Kabushiki Kaisha Toshiba Semiconductor device comprising transition detecting circuit and method of activating the same
KR100763897B1 (ko) * 2002-12-23 2007-10-05 삼성전자주식회사 나노도트를 가지는 메모리 제조방법
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4955907B2 (ja) * 2003-02-26 2012-06-20 シャープ株式会社 メモリ素子
KR100885910B1 (ko) * 2003-04-30 2009-02-26 삼성전자주식회사 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법
EP1487013A3 (en) * 2003-06-10 2006-07-19 Samsung Electronics Co., Ltd. SONOS memory device and method of manufacturing the same
KR100579844B1 (ko) 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US20050167734A1 (en) * 2004-01-20 2005-08-04 The Regents Of The University Of California Flash memory devices using large electron affinity material for charge trapping
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7208793B2 (en) * 2004-11-23 2007-04-24 Micron Technology, Inc. Scalable integrated logic and non-volatile memory
US7158420B2 (en) * 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
US7279740B2 (en) * 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7636257B2 (en) * 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7402850B2 (en) * 2005-06-21 2008-07-22 Micron Technology, Inc. Back-side trapped non-volatile memory device
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859702B (zh) * 2009-04-10 2016-12-07 赛普拉斯半导体公司 含多层氧氮化物层的氧化物-氮化物-氧化物堆栈
CN102237366A (zh) * 2010-04-29 2011-11-09 旺宏电子股份有限公司 具有连续电荷储存介电堆栈的非挥发存储阵列
CN102969022A (zh) * 2011-09-01 2013-03-13 中国科学院微电子研究所 一种对多位半导体存储器进行编程的方法
CN103094355A (zh) * 2011-10-28 2013-05-08 中国科学院微电子研究所 一种纳米晶存储器及其制作方法
CN107924701A (zh) * 2015-09-18 2018-04-17 桑迪士克科技有限责任公司 基于捕获电荷的存储器的动态重调

Also Published As

Publication number Publication date
EP1886356A1 (en) 2008-02-13
KR20080014873A (ko) 2008-02-14
JP2008541487A (ja) 2008-11-20
TWI305947B (en) 2009-02-01
WO2006125051A1 (en) 2006-11-23
US8129243B2 (en) 2012-03-06
US20120164804A1 (en) 2012-06-28
KR100978435B1 (ko) 2010-08-30
US7612403B2 (en) 2009-11-03
US20090035904A1 (en) 2009-02-05
US20060261401A1 (en) 2006-11-23
TW200644172A (en) 2006-12-16
CN101223646B (zh) 2012-02-15
US8802526B2 (en) 2014-08-12

Similar Documents

Publication Publication Date Title
CN101223646B (zh) 新颖的低功率非易失性存储器和栅极堆叠
US8193568B2 (en) Nanocrystal based universal memory cells, and memory cells
CN101223640B (zh) 高密度“与非”非易失性存储器装置
US7851827B2 (en) Back-side trapped non-volatile memory device
US7629641B2 (en) Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US7749848B2 (en) Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7429767B2 (en) High performance multi-level non-volatile memory device
WO2007070424A1 (en) Enhanced multi-bit non-volatile memory device with resonant tunnel barrier
CN101048872B (zh) 基于共振隧穿器件的非易失性存储器和sram

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant