CN101228494B - 对时钟信号进行分频的方法和设备 - Google Patents

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Abstract

本发明提供一种真单相逻辑时钟分频器(20)，其经配置以将时钟信号(46)以二、三、四或六的增量进行分频。因为所述真单相逻辑时钟分频器(20)是基于真单相逻辑而不是静态逻辑，所以所述真单相逻辑时钟分频器(20)能够可靠地对不能由时钟分频器基于静态逻辑门可靠地分频的时钟信号(46)进行分频。本发明还提供一种方法，其包括：接收频率在2.5千兆赫与4千兆赫之间的输入信号(46)；以及产生频率约为所述输入信号的所述频率的三分之一的输出信号(54)。

Description

对时钟信号进行分频的方法和设备
相关申请案的交叉参考
以下共同所有申请案和专利出于所有目的以引用的方式并入本文中：
Feng Lin的题为“Efficient Clocking Scheme For Ultra High-Speed Systems”的与此同时申请的第11/183,947号美国专利申请案。
技术领域
本发明大体上涉及集成电路，且更明确地说，涉及使用真单相逻辑的时钟分频器。
背景技术
本部分意在向读者介绍可能与下文描述且/或主张的本发明的各个方面有关的此项技术的各个方面。相信此论述内容将有助于向读者提供背景信息，以有利于更好地理解本发明的各个方面。因此，应了解，将就此而论阅读这些陈述，且并不作为对现有技术的认同。
在许多种数字电路和装置中使用计时电路，以使装置、电路板或集成电路上的操作同步。然而，由于多种原因，单个时钟频率常不足以适应复杂的计算机或其它电子装置中的每个装置或电路。为此，许多计算机或数字装置在不同频率下使用多个时钟信号。举例来说，在一些计算机中，在第一时钟频率下，可由第一时钟信号对中央处理单元进行计时，而在第二不同的时钟频率下，由第二时钟信号对存储器进行计时。并不是使用多个时钟，而是大多数系统从单个基础时钟频率导出交替的时钟频率，所述单个基础时钟频率通常是用于中央处理单元的时钟频率。实施时钟分频器提供一种用于执行此导出的技术。
大多数人都知道，在过去几年里，计算机和与计算机有关的技术在计算能力和复杂性方面已经稳定增长。一种用于增加计算机的计算能力的普遍技术是增加计算机内的中央处理单元的时钟速度。举例来说，现在许多中央处理单元以两千兆赫到四千兆赫或更高的时钟速度操作。然而，大多数常规时钟分频器并不适合于在此频率范围内对时钟信号进行分频，因为大多数常规时钟分频器使用具有内部逻辑门延迟和设置时间的静态逻辑门和触发器，其中所述内部逻辑门延迟和设置时间比高于两千兆赫的时钟信号的周期(即，1/频率)慢。换句话说，常规的基于静态逻辑的时钟分频器常太慢而不能准确地对频率高于两千兆赫的时钟信号进行分频。
本发明的实施例可解决上文陈述的问题中的一个或一个以上问题。
发明内容
下文陈述范围上与最初主张的本发明相当的某些方面。应了解，展现这些方面仅仅是为了向读者提供本发明可采用的某些形式的简要概述，且这些方面无意限制本发明的范围。实际上，本发明可涵盖下文可能未陈述的多个方面。
提供一种真单相逻辑时钟分频器，其经配置以将时钟信号以二、三、四或六的增量进行分频。因为所述真单相逻辑时钟分频器是基于真单相逻辑而不是静态逻辑的，所以所述真单相逻辑时钟分频器能够可靠地对不能由时钟分频器基于静态逻辑门可靠地分频的时钟信号进行分频。还提供一种方法，其包括：接收频率在2.5千兆赫与4千兆赫之间的输入信号；以及产生频率约为所述输入信号的所述频率的三分之一的输出信号。
附图说明
在阅读以下具体实施方式后且在参考附图后，可明白本发明的优点，在附图中：
图1说明使用根据本发明实施例的真单相逻辑时钟分频器的示范性计算机系统；
图2说明根据本发明实施例的示范性真单相逻辑时钟分频器；
图3说明根据本发明实施例的示范性二分频电路；以及
图4说明根据本发明实施例的示范性部分三分频电路。
具体实施方式
下文将描述本发明的一个或一个以上特定实施例。为了提供这些实施例的简明描述，在说明书中没有描述实际实施方案的所有特征。应了解，在任何此类实施方案的研发过程中，如在任何策划或设计项目中，必须做出大量的实施方案特定的决策来实现研发人员的特定目标，例如符合与系统有关和与商业有关的约束，这在不同实施方案中可能发生变化。另外，应了解，此类研发工作可能是复杂且耗时的，不过对于受益于本发明的所属领域的技术人员来说，这将是设计、加工和制造的日常工作任务。
如上所述，常规的时钟分频器使用静态逻辑门和触发器来对时钟信号的频率进行分频。静态逻辑门使用基于互补金属氧化物半导体(“CMOS”)的电路，所述电路包含p型(PMOS)和n型(NMOS)金属氧化物半导体场效应晶体管(“MOSFET”)两者。将这些静态门设计成不管经过多长时间，总是产生作为输入的逻辑函数的输出。然而，大多数静态逻辑门和触发器都具有500微微秒(“ps”)或更大的设置和延迟时间。不利的是，许多现代的中央处理器单元以周期低于500ps的时钟频率操作。为此，常规的基于静态逻辑的时钟分频器常太慢而不能在现代计算机中对时钟信号进行分频。本发明的实施例使用动态逻辑提供时钟分频器来克服此缺点。
另一方面，动态逻辑具有较低的延迟时间，因为动态逻辑主要使用NMOS MOSFET，且使用预充电来评估逻辑。此外，与静态逻辑触发器不同，动态逻辑触发器仅使用一个相位时钟而不是两个相位时钟。一种类型的动态逻辑还被称作真单相逻辑(“TSPL”)。基于TSPL的逻辑电路、逻辑门和触发器的延迟时间充分低于500ps。本发明的实施例包含基于TSPL的时钟分频器，其可经配置以将时钟信号以二、三、四、或六的增量进行分频。
首先参看图1，其说明使用真单相逻辑时钟分频器的示范性计算机系统的框图，且所述计算机系统一般由参考标号10表示。系统10可包含一个或一个以上中央处理单元(“CPU”)12。可单独地或与其它CPU组合地使用CPU 12。虽然将主要以单数形式提到CPU 12，但所属领域的技术人员将了解，可实施具有任何数目的物理或逻辑CPU 12的系统10。合适的CPU 12的实例包含Intel Pentium 4处理器和AMD Athlon处理器。
芯片组14可以可操作地耦合到CPU 12。除了其它功能之外，芯片组14还可为CPU12与系统10的其它组件之间的信号提供通信路径，系统10的其它组件可包含存储器控制器18、输入/输出(“I/O”)总线24和磁盘驱动器控制器26。芯片组14还可包括系统时钟16。系统时钟16可包括所属领域的技术人员众所周知的许多其它计时电路中的任一者。芯片组14可将系统时钟16所产生的时钟信号46(见图2)传输到处理器12、存储器控制器18、I/O总线24、磁盘驱动器控制器26或系统10的任何其它合适的组件。在一个实施例中，系统10可使用此时钟信号46来使系统10的组件同步。然而，所属领域的技术人员将了解，可在不改变系统的底线性质的情况下，容易地调整信号通过系统10的路由。
如上文所述，存储器控制器18可耦合到芯片组14和系统时钟16。在替代实施例中，存储器控制器18可集成到芯片组14上。在图1中所说明的实施例中，存储器控制器18包括真单相逻辑时钟分频器20，其从时钟16接收时钟信号46，并在适当时对时钟信号46进行分频，以产生用于存储器装置22的一个或一个以上低频时钟信号。所属领域的技术人员还将了解，仅出于示范性目的而在存储器控制器18内描绘时钟分频器20。在替代实施例中，可在系统10的任何其它合适的组件(例如，I/O总线24、磁盘驱动器控制器26、或存储器装置22)内使用时钟分频器20。存储器装置22可以是许多标准存储器类型中的任一者，所述标准存储器类型包含(但不限于)单内联存储器模块(singleinline memory module，“SIMM”)、双内联存储器模块(“DIMM”)、或双倍数据速率存储器装置(“DDR”)。
芯片组14还可耦合到I/O总线24。I/O总线24可充当从芯片组14到I/O装置30、32和34的信号通信路径。所述I/O装置30、32和34可包含鼠标30、视频显示器32或键盘34。I/O总线24可使用许多通信协议中的任一者来与I/O装置30、32和34通信。在替代实施例中，I/O总线24可集成到芯片组14中。
磁盘驱动器控制器26还可耦合到芯片组14。磁盘驱动器控制器26可充当芯片组14与一个或一个以上内部磁盘驱动器28之间的通信路径。磁盘驱动器控制器26和内部磁盘驱动器28可实际上使用任何合适类型的通信协议彼此通信，或与芯片组通信。
重要的是应注意，关于图1而描述的系统10仅仅是使用时钟分频器20的系统的一个实例。在替代实施例(例如蜂窝式电话或数字相机)中，组件可与图1中所示的实施例不同。
图2是说明根据本发明实施例的示范性时钟分频器20的图。如下文所述，时钟分频器20可经配置以将时钟信号46以二、三、四或六进行分频。换句话说，时钟分频器20可经配置以输出频率为时钟信号46的频率的1/2、1/3、1/4或1/6的时钟信号。虽然图2中未说明，但所属领域的技术人员将了解，在替代实施例中，时钟分频器20可经配置以将时钟信号46以二、三、四和六的任何合适的倍数(即，9、12、18等)进行分频。
如所说明，时钟分频器20可包括三分频或六分频电路40以及二分频或四分频电路42。如下文将进一步描述，三分频或六分频电路40经配置以将时钟信号46以三或六进行分频；而二分频或四分频电路42经配置以将时钟信号46以二或四进行分频。所属领域的技术人员将了解，仅出于说明目的而将时钟分频器20说明成具有单个三分频或六分频电路40和单个二分频或四分频电路42。在替代实施例中，时钟分频器20可包括多个三分频或六分频电路40或多个二分频或四分频电路42。另外，如本文所描述，可重新组织三分频或六分频电路40以及二分频或四分频电路42的组件或使其加倍，以产生经配置以将时钟信号46以除所描述的维数之外的维数进行分频的电路。
时钟分频器20可接收时钟信号46、复位信号48、六分频旗标50或四分频旗标52。时钟信号46可包括由系统时钟16(图1中所示)产生的时钟信号或由另一时钟分频器20产生的输出(见下文)。所属领域的技术人员将了解，复位信号48提供一种在不必停止时钟的情况下使时钟分频器20复位的机制。在一个实施例中，如果复位信号48从低电压电平(“低”)变为高电压电平(“高”)，那么时钟分频器20可复位。
所说明的时钟分频器20还接收六分频旗标50和四分频旗标52。在一个实施例中，六分频旗标50是指示时钟分频器20应以3还是以6对时钟信号进行分频的数字信号。具体来说，如果六分频旗标为高，那么时钟分频器20可经配置以便以6而不是以3进行分频，而如果六分频旗标为低，那么时钟分频器20可经配置以便以3而不是以6进行分频。类似地，四分频旗标52可指示时钟分频器20应以2还是以4对时钟信号46进行分频。
时钟分频器20可经由三/六分频输出54或二/四分频输出56输出经分频的时钟信号。具体来说，经3或6分频的时钟信号46可经由三/六分频输出54从时钟分频器20传输，且经2或4分频的时钟信号46可经由二/四分频输出56从时钟分频器传输。在替代实施例中，六分频旗标50和四分频旗标52可合并成指示以4还是6对时钟信号46进行分频的单个输入。另外，在又一替代实施例中，时钟分频器20可包括用以传输时钟分频的任何合适排列的单个输出。在此实施例中，可使用一个或一个以上额外的逻辑信号来指示将从时钟分频器20中传输出哪种频率(即，1/2、1/3、1/6等)的输出。
更详细地参看三分频或六分频电路40，三分频或六分频电路40可包括三分频电路58。顾名思义，三分频电路58经配置以便以三对时钟信号46的频率进行分频，以产生频率为时钟信号46的频率的1/3的输出信号61。三分频电路58由两个部分三分频电路59a和59b组成，将关于图4更详细地对其进行描述。如所说明，部分三分频电路59a和59b中的每一者可具有时钟输入和复位(R)输入。部分三分频电路59a和59b经由其各自的D1和D2输入和其各自的输出(在图2和图4中被标记为“clockout”)彼此耦合。具体地说，部分三分频电路59a上的输入D1可耦合到部分三分频电路59b的clockout，部分三分频电路59a的D2输入可耦合到部分三分频电路59a的clockout输出，且部分三分频电路59b的D2输入可耦合到部分三分频电路59b的clockout输出。部分三分频电路59b的D1输入可耦合到来自部分三分频电路59a的由反相器60反相的clockout输出信号。此经反相的信号还包括来自三分频电路58的输出信号61，其被说明为CLK3信号。如上文所描述，输出信号61(CLK3)将具有约为输入时钟信号46的频率的1/3的频率。输出信号61被传输到“与非”门70，在下文更详细地对其进行描述。
如图2中所说明，来自部分分频器59b和六分频旗标50的clockout信号可耦合到“与非，，门62，所述“与非”门62向二分频电路64a提供CLK输入。二分频电路64a经配置以进一步对时钟信号46进行分频，以产生CLK 6输出信号67，所述CLK 6输出信号67具有约为时钟信号46的频率的1/6的频率。将关于图3更详细地描述二分频电路64a的操作。三分频或六分频电路40还可包括反相器66和68，以及“与非”门70、72和74。反相器66和68以及“与非”门70、72和74接收来自三分频电路58和二分频电路64a的信号输入，且依据六分频旗标50的状态，产生时钟信号(在三/六分频输出54处)，所述时钟信号具有是时钟信号46的频率的1/3或1/6的频率。所属领域的技术人员将了解，反相器66和68以及“与非”门70、72和74仅仅是适合于基于六分频旗标50的状态而选择输出的组合逻辑的一个实施例。在替代实施例中，可使用不同的组合逻辑方案。举例来说，在一个替代方案中，二分频电路64a的输出可用作三分频电路58的输入，以产生是时钟信号46的频率的1/6的频率。
二分频或四分频电路42可包括二分频电路64b和二分频电路64c，其每一者经配置以便以2对传入的时钟信号(CLK)的频率进行分频。在一个实施例中，二分频电路64b和64c等同于上文关于三分频电路40而描述的二分频电路64a。如所说明，二分频电路64b可耦合到时钟信号输入46。同样，二分频电路64b可经配置以便以二对时钟信号46的频率进行分频。来自二分频电路64b的输出接着可经由反相器76和78以及“与非”门79耦合到二分频电路64c，以便以二对来自二分频电路64b的输出进行分频，以产生频率为时钟信号46的频率的1/4的时钟信号。二分频或四分频电路42还可包括反相器80和82以及“与非”门84、86和88。反相器80和82以及“与非”门84、86和88经配置以接收来自二分频电路64b和二分频电路64c的输出，并在二/四分频输出56上输出频率为时钟信号46的频率的1/2或1/4的时钟信号。所属领域的技术人员将了解，反相器80和82以及“与非”门84、86和88仅仅是适合于基于四分频旗标52的状态而选择输出的组合逻辑的一个实施例。在替代实施例中，可使用不同的组合逻辑方案。
图3是根据本发明实施例的二分频电路64a、64b和64c的示意图。所属领域的技术人员将了解，图3中所说明的二分频电路64a、64b和64c仅仅是经配置以执行上文所述功能的电路的一个示范性实施例。在替代实施例中，下文描述的二分频电路64a、64b或64c的组件中的一些组件可重新布置或甚至不存在，且可能存在未说明的其它组件。二分频电路64a、64b和64c包括图3中被说明为R、CLK和D的多个输入。在一个实施例中，R输入承载上文关于图2而论述的复位信号48。CLK输入承载时钟信号。在图2中所说明的实施例中，CLK输入可接收时钟信号46或频率为时钟信号46的频率的1/3或1/2的时钟信号。最后，如图2所说明，D输入耦合到二分频电路64a、64b或64c的clockout以形成反馈机构，如所属领域的技术人员所了解。
二分频电路64a、64b和64c可包括多个晶体管MPS1、M0、M1、M2、M3、M4、M5、M6、M7、M8、M9和M10。所属领域的技术人员将了解，晶体管MPS1和M0-M10可连接到电源VCC，连接到接地源，且连接到反相器90、91和92，如所说明。在一个实施例中，反相器91和92用于存储clockout输出(见图3)。二分频电路64a、64b和64c产生clockout输出信号，所述clockout输出信号具有是CLK输入的频率的二分之一的频率。另外，因为晶体管MPS1和M0-M10被配置为TPSL逻辑，所以二分频电路64a、64b和64c能够以至少高达且包含4千兆赫的时钟频率运作。所属领域的技术人员将了解，反相器90、91和92以约为时钟信号48的速度的二分之一的速度运行，这使得反相器90、91和92能够以高于两千兆赫的时钟频率运作。因此，即便反相器90、91和92不是TPSL组件，反相器90、91和92也不会降低二分频电路的性能。
图4是说明根据本发明实施例的部分三分频电路59a和59b的示意图。为简明起见，已使用相同的标记来表示先前关于图3而描述的那些特征。如上文所述，部分三分频电路58a和58b可耦合在一起(如图2中所示)，以产生CLK3输出61，所述CLK3输出61包括频率为时钟信号48的频率的1/3的时钟信号。
如所说明，部分三分频电路58a和58b包含二分频电路64a、64b和64c中不存在的两个额外的晶体管。具体地说，部分三分频电路58a和58b包括晶体管M11和晶体管M12。如所说明，晶体管M11并联耦合到晶体管MPS1与晶体管M1之间的晶体管M1。晶体管M12串联耦合在晶体管M1与接地之间。另外，晶体管M12的栅极耦合到输入D2(上文参考图2对其进行描述)。在一个实施例中，晶体管M0和M11包括p型晶体管，且晶体管M1和M12包括n型晶体管。
所属领域的技术人员将了解，如所说明，晶体管M0、M1、M11和M12经配置以代替常规上用于形成三分频电路的静态逻辑门。具体来说，在一个实施例中，晶体管M0、M1、M11和M12经配置以致使部分三分频电路58a和58b根据以下真值表产生输出。
Figure 2006800264408A00800071
表1
其中D1是来自部分三分频电路59a的输出信号，且D2是来自部分三分频电路59b的输出信号。所属领域的技术人员将了解，在上文所说明的表1中，通过D1的前一值“与非”D2的前一值而给出D1的下一值，且通过D1的反数“与非”D2的前一值而给出D2的下一值。
然而，所属领域的技术人员另外将了解，在替代实施例中，可使用晶体管M0、M1、M11和M12的替代布置来形成部分三分频电路58a和58b。在这些替代实施例中，可包含额外的晶体管(未图示)，或可移除或更改所说明的晶体管中的一些晶体管。
虽然本发明可以容许有各种修改和替代形式，但在图式中已经以实例方式展示了特定实施例，且在本文中详细描述了所述特定实施例。然而，应了解，不希望本发明限于所揭示的特定形式。而是，本发明将涵盖属于由所附权利要求书界定的本发明的精神和范围内的所有修改、均等物和替代物。

Claims (13)

1.一种时钟分频器，其包括： 
第一时钟分频器电路，其包括： 
第一晶体管，其耦合到所述第一时钟分频器电路的第一输入，且经配置以接收第一输入信号； 
第二晶体管，其并联耦合到所述第一晶体管，且经配置以接收第二输入信号； 
第三晶体管，其耦合到所述第一输入，且经配置以接收所述第一输入信号，并与所述第一晶体管和所述第二晶体管两者串联耦合； 
第四晶体管，其与所述第三晶体管和接地串联耦合，且耦合到所述第一时钟分频器电路的第二输入，所述第四晶体管经配置以接收所述第二输入信号； 
第五晶体管，其耦合到所述第一和第二晶体管，且经配置以接收时钟信号；以及 
第二时钟分频器电路，所述第二时钟分频器电路耦合到所述第一时钟分频器电路且配置成大致类似于所述第一时钟分频器电路。 
2.根据权利要求1所述的时钟分频器，其由真单相逻辑和静态反相器组成，且经配置以： 
接收频率小于或等于四千兆赫的所述第一时钟信号的单个相位；以及 
产生频率约为所述第一时钟信号的所述频率的三分之一的第二时钟信号。 
3.根据权利要求2所述的时钟分频器，其中所述时钟分频器经配置以产生频率约为所述第一时钟信号的所述频率的六分之一的第三时钟信号。 
4.根据权利要求2所述的时钟分频器，其中所述时钟分频器经配置以接收频率大于二千兆赫的第一时钟信号。 
5.根据权利要求2所述的时钟分频器，其中所述时钟分频器经配置以接收频率大于三千兆赫的第一时钟信号。 
6.根据权利要求1所述的时钟分频器，包括：将所述输入信号的频率以约1/3进行分频，其中所述时钟分频器由真单相逻辑和静态反相器组成。 
7.根据权利要求6所述的时钟分频器，其中所述真单相逻辑包括逻辑门，所述逻辑门使用金属氧化物半导体场效应晶体管的电容性输入来存储指示逻辑状态的电荷。 
8.根据权利要求1所述的时钟分频器，其中所述时钟分频器经配置以产生频率约为所述第一时钟信号的所述频率的二分之一、三分之一、四分之一或六分之一的输出时钟信号。 
9.根据权利要求1所述的时钟分频器，其中所述第一时钟信号大于3千兆赫。 
10.根据权利要求1所述的时钟分频器，其中所述时钟分频器为存储器装置的组件。 
11.根据权利要求1所述的时钟分频器，其中所述时钟分频器为存储器控制器的组件。 
12.一种时钟分频器，其包括： 
第一时钟分频器电路，其包括： 
第一晶体管，其耦合到所述第一时钟分频器电路的第一输入，且经配置以接收第一输入信号； 
第二晶体管，其并联耦合到所述第一晶体管，且经配置以接收第二输入信号； 
第三晶体管，其耦合到所述第一输入，且经配置以接收所述第一输入信号，并与所述第一晶体管和所述第二晶体管两者串联耦合； 
第四晶体管，其与所述第三晶体管和接地串联耦合，且耦合到所述第一时钟分频器电路的第二输入，所述第四晶体管经配置以接收所述第二输入信号； 
第五晶体管，其耦合到所述第一和第二晶体管，且经配置以接收时钟信号；以及 
第二时钟分频器电路，所述第二时钟分频器电路耦合到所述第一时钟分频器电路且配置成大致类似于所述第一时钟分频器电路，其中所述第二时钟分频器电路的输出耦合到所述第一时钟分频器电路的所述第一输入。 
13.一种时钟分频器，其包括： 
第一时钟分频器电路，其包括； 
第一晶体管，其耦合到所述第一时钟分频器电路的第一输入，且经配置以接 收第一输入信号； 
第二晶体管，其并联耦合到所述第一晶体管，且经配置以接收第二输入信号； 
第三晶体管，其耦合到所述第一输入，且经配置以接收所述第一输入信号，并与所述第一晶体管和所述第二晶体管两者串联耦合； 
第四晶体管，其与所述第三晶体管和接地串联耦合，且耦合到所述第一时钟分频器电路的第二输入，所述第四晶体管经配置以接收所述第二输入信号； 
第五晶体管，其耦合到所述第一和第二晶体管，且经配置以接收时钟信号；以及 
第二时钟分频器电路，所述第二时钟分频器电路耦合到所述第一时钟分频器电路且配置成大致类似于所述第一时钟分频器电路，其中所述第一时钟分频器电路的输出耦合到反相器，且其中所述反相器耦合到所述第二时钟分频器的第一输入。 
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