CN101233577A - 对非易失性集成存储器装置中的单元进行编程的系统和方法 - Google Patents

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Abstract

本发明提供一种用于快速且有效地对非易失性集成存储器装置中的难以编程的存储元件进行编程的系统和方法。在流经许多存储元件的电流被限于第一电平的情况下，所述许多存储元件同时经受编程过程。当这些存储元件的一部分达到指定状态时，将它们从正被编程的单元组移除，且升高继续被编程的元件上的电流限制。可将这些难以编程的单元中的电流电平升高到第二、较高的限制或未经调整。根据另一方面，在编程操作期间，允许用于单元的电流限制取决于所述单元将被编程到的目标状态。

Description

对非易失性集成存储器装置中的单元进行编程的系统和方法
技术领域
本发明大体上涉及非易失性集成存储器装置，且更明确地说，涉及一种用于在非易失性集成存储器装置的编程期间控制电流电平的系统和方法。
背景技术
在许多非易失性计算机存储器中，存储数据的能力通常与编程过程期间流经特定存储单元的电流的量有关。非易失性存储器的一个特定实例是快闪或EEPROM存储器，其中存储器内的存储单元的状态取决于存储在浮动栅极上的电荷的量。概括来说，流经给定单元的电流越大，其可被编程的速度越快，其可编程到的电平的范围越宽，或两者都是。然而，因为大量的存储单元通常被并行编程，随着向更加大的数目发展的趋势，这导致高电流电平(平均上和瞬时地)，这与较低功率装置的趋势相悖。
非易失性数据存储装置，例如电子可擦除可编程只读存储器(EEPROM)或快闪存储器，广泛用于缺乏大容量数据存储装置和固定电源的便携式装置中，例如蜂窝式电话、手持式个人计算机(PC)、便携式音乐播放器和数码相机。
快闪存储器通常是半导体场效应晶体管装置，其具有许多存储元件，所述存储元件每一者具有一个或一个以上隔离的浮动栅极，其经编程以通过将电荷注射在浮动栅极上以改变所述晶体管的阈值电压来存储信息。所注射的电荷使阈值电压从固有阈值电压改变与所存储的电荷的量成比例的量。晶体管的新阈值电压代表经编程数据或信息的一个或一个以上位。举例来说，在存储单个数据位的简单存储器单元中，晶体管的阈值电压升高到接近阈值电压空间的高端的值，或维持在低端附近的值。这两个经编程的阈值电压代表逻辑1和逻辑0，且在建立了读取条件时，分别将存储器单元编程为接通或不接通，从而允许读取操作确定存储在存储器单元中的数据是逻辑1还是逻辑0。
一般来说，非易失性存储器，且尤其是快闪EEPROM装置在各种架构和单元结构的许多专利和专利申请案中具有更充分地论述。一种设计的“或非”阵列使其存储器单元连接在邻近位(列)线之间，且使其控制栅极连接到字(行)线。个别单元含有一个浮栅晶体管(具有或不具有与其串联形成的选择晶体管)，或由单个选择晶体管隔开的两个浮栅晶体管。此类阵列及其在存储系统中的使用的实例在SanDisk公司的以下美国专利和待决申请案中给出：专利号5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192和6,151,248；以及序号09/505,555(2000年2月17日申请)和09/667,344(2000年9月22日申请)，所述专利和待决申请案全文以引用的方式并入本文中。
一种设计的“与非”阵列具有许多存储器单元，例如8个、16个或甚至32个，其通过任一端处的选择晶体管以串联串的形式连接在位线与参考电位之间。字线与不同串联串中的单元的控制栅极连接。此类阵列及其操作的相关实例在以下2001年6月27日申请的序号为09/893,277的美国专利申请案中给出，所述专利申请案以及其中包含的参考也以引用的方式并入本文中。
EEPROM编程机制包含：漏极侧沟道热电子注射，其中控制栅极上的高电压和漏极上的另一高电压致使热电子从沟道的漏极侧横穿薄氧化物层到达浮动栅极；以及源极侧注射。对于源极侧注射来说，选择栅极或侧壁的存在可用来产生与浮栅晶体管串联的选择晶体管。在源极侧注射中，将稍大于选择晶体管的阈值电压的电压放置在选择栅极上，通过向控制栅极施加高电压，高电压电容性地耦合到浮动栅极，且将高电压施加到浮栅晶体管的漏极。选择栅极上的电压足以接通沟道的在选择栅极下的一部分。源极与漏极之间的差分电压在选择栅极与浮动栅极之间的间隙处产生沟道热电子，其接着由浮动栅极的源极侧附近的间隙氧化物中的有利电场扫到浮动栅极。
最新一代的快闪存储器可具有含有数亿个存储器单元的阵列，所述存储器单元以大小范围从128字节到64K字节的扇区或编程块为单位被编程和擦除，其中擦除块和编程块的大小通常不相同。举例来说，在2002年2月22日申请的Kevin M.Conley和YoramCedar的题为“Pipelined Parallel Programming Operation in a Non-Volatile Memory System”的美国专利申请案中描述对大量存储器单元的编程，所述专利申请案以及其中含有的参考也以引用的方式并入本文中。以扇区为单位对大量存储器单元进行编程的过程中所消耗的功率已经成为常规快闪存储器中的一个重大问题。对依赖电池且通常具有芯片上电压源或带受限功率容量的电荷泵的便携式装置来说，这尤其是个问题。此外，许多便携式装置(例如蜂窝式电话和数码相机)中的趋势已经向更小的装置或形状因数发展。因此，便携式装置中增加的存储器单元数目和缩小的电池大小已经对并行编程大量存储器单元的能力带来进一步限制。
快闪和其它非易失性存储器中的另一个关注问题是性能，尤其是多状态存储器中的编程速度。当前用于非易失性存储器的快速、高精确度编程的主要多级数据条件编程方法是受控偏置(例如，经由阶梯式电压脉冲串(staircase voltage pulse train))操纵(或控制)电极实施方案。这已经成为选择手段，因为其能够使编程所需的整个电压条件范围覆盖到对应的目标状态范围(并且将单元之间的变化容纳在编程特征中)，以便以最少量的时间实现精确编程。在大多数基于热电子编程的FLASH和EEPROM单元中，这种手段是有效的，因为其能够用所施加的操纵电压来处理高度非线性编程速率，其中编程速度随电压以指数规律增加(必要特征，以便同时在较低电压读取/存储条件下满足长期保持要求)。此外，使用固定的电压和变化的时间通常被认为不具有吸引力——如果对目标状态来说电压太低，那么编程变得不可接受地缓慢，而如果太高，那么编程速度变得太快以致不能以多级存储所需的精确度来恰当地控制经编程的电平。
此写入数据条件操纵方法的一个优选实施例是在给定时间(视目标状态而定)向正被编程的单元群组中的每个单元提供个别操纵条件。这需要支持“面向列的”操纵的单元/阵列，从而允许数据相关的单元编程条件/激励不仅被施加到位线(其主要充当启用或禁用此布置中的任何编程的接通/断开开关)，而且在逐单元基础上被施加到单元的操纵栅极。在第6,317,363号美国专利中描述此类手段，所述专利以引用的方式并入本文中。这通过允许使用每个状态的最佳条件，而不是将一组共同条件强加于所有的单元(即，独立于个别单元目标数据)来进一步改进多电平写入性能，因为正被写入的单位单元块中的所有操纵栅极所在的单元/阵列被连接在一起。
此面向列的操纵的代价是向同时被编程的数千个单元提供个别操纵条件需要所需的增加的开销(电路小片面积和电路复杂性)。在没有数据相关的存储元件条件的情况下，多状态编程比二进制编程慢。另外，数据相关的编程的一些实施例可能不是经济的，或可能需要使用大于最佳的擦除块，以便更好地分摊对较大擦除块实施数据相关的编程的电路所需的额外面积。在给定操作速度和存储容量两者的增加的重要性的情况下，存在对多状态非易失性存储器的数据相关编程的增加的需要，但优选没有所添加的面向列的操纵实施方案的开销面积和复杂性。
本发明提供对这些和其它问题的解决方案，并提供优于现有技术的其它优点。
发明内容
本发明的目标是提供一种用于快速且有效地对非易失性集成存储器装置中的难以编程的存储元件进行编程的系统和方法。根据本发明的原理方面，在流经许多存储元件的电流被限于第一电平的情况下，所述存储单元同时经受编程过程。当这些存储元件的一部分达到指定状态时，将它们从正被编程的单元组移除，且升高继续被编程的元件上的电流限制。尽管这导致每个元件的电流流动量增加，但由于电流在其中流动的元件的数目减小，累积的电流流动可维持在较低电平，同时仍将较大的电流施加到难以编程的存储元件。
在实施快闪EEPROM存储器的实施例中，提供一种用于快速且有效地对可编程存储器装置中的存储器单元进行编程的电路，其在较少或不减小编程速度的情况下，减少了瞬时和平均编程电流。一般来说，所述方法涉及将一组电压波形施加到作为编程目标的存储器单元的各个栅极和漏极，同时通过升高源极电压(源极解偏置)和向存储器单元施加至少一个编程脉冲，将穿过选定存储器单元中的每一者的漏极到源极电流(IDS)限制为预定电平。对于需要进一步编程的单元来说，受限的IDS升高，且施加进一步的编程脉冲。
在一组实施例中，本发明应用于由粗到细编程技术。一般来说，所述方法涉及以下步骤：相对于属于一个编程块的所有单元的个别粗略目标阈值，同时检验所述所有单元；以及将阈值已经超过其各自粗略编程阈值的那些单元锁在外面，并向那些尚未达到其粗略编程阈值的单元施加编程脉冲。重复此过程，但每个重复的编程步骤都使控制栅极(操纵栅极)编程电压脉冲增加预定的粗略增量值。这可继续，直到所述编程块中的所有单元都已经被编程到其各自粗略阈值为止，或直到达到预定最大数目的粗略脉冲为止。
在一个实施例中，如果某一预定数目的粗略脉冲已经耗尽，且还剩下一些单元尚未被编程到其各自的粗略目标，那么源极解偏置条件在此时放松或提高，且编程检验过程可重复，直到所有单元都已经达到其粗略目标为止，或直到已经达到另一预定最大数目的所允许的粗略脉冲为止。
此时，通过相对于属于一个编程块的所有单元的个别精细编程目标阈值，同时检验所述所有单元，精细编程阶段开始。将那些阈值已经超过其各自精细编程阈值的单元锁在外面，且将编程脉冲施加到那些尚未达到其精细编程阈值的单元。(施加到每个单元的控制栅极的第一精细编程脉冲可比施加到所述单元的最后一个粗略编程电压脉冲小某一预定量，其被称为由粗到细步退电压(coarse-to-fine-step-back-voltage))。重复检验-编程步骤，但每个重复的编程步骤都使编程脉冲增加预定精细增量值，直到所述编程块中的所有单元都已经被编程到其各自的精细阈值为止，或直到达到预定最大数目的精细脉冲为止。如果最大数目的精细脉冲已经耗尽，且还剩下一些单元尚未被编程到其各自的精细目标，那么此时源极解偏置条件可再次放松或提高，且重复编程-检验过程，直到所有单元都已经达到其精细目标为止，或直到另一预定最大数目的所允许的非解偏置的精细脉冲已经被超过为止。
优选的是，所述方法在向每个未充分编程的存储器单元提供较高IDS的步骤之前，包含断开已经被编程的存储器单元的进一步步骤。
在一个实施例中，使用限流器来完成限制IDS的步骤，且向每个正被编程的存储器单元中的每个存储单元提供较高IDS的步骤涉及超驰所述限流器。或者，限流器能够将IDS限于许多预定电平中的一者，且向每个未充分编程的存储器单元中的每个FET提供较高IDS的步骤包含使穿过每个未充分编程的存储器单元中的每个FET的IDS限于所述预定电平中的较高一者的步骤。
在另一实施例中，将多达预定最大数目的智能确定的数目的编程脉冲施加到编程块中的每个单元，同时通过限流器限制穿过存储单元的电流。随后，将多达另一预定最大数目的智能确定的数目的编程脉冲施加到编程块中需要提供更高电流的每个难以编程的单元。在又一实施例中，向每个选定存储器单元施加编程脉冲，直到预定数目的存储器单元已经被编程为止。其后，将许多编程脉冲施加到被提供较高IDS的剩余难以编程的存储器单元。或者，可向被提供较高电流的每个存储器单元施加编程脉冲，直到至少第二预定数目的存储器单元已经被编程为止，留下最后少数尚未完全编程到其最终目标阈值电压的非常难以编程的单元。可依靠错误校正码来校正由于这最后少数单元的可能存在而引起的错误。
本发明的方法和电路在具有许多非易失性存储单元的非易失性存储器装置中尤其有用。一般来说，所述电路包含：(i)能够在选定存储单元中的一对端子上施加差分电压的电源；(ii)能够使穿过每个选定存储单元的电流(IDS)限于预定电平的限流器；(iii)能够向选定存储单元施加编程脉冲的编程子电路；以及(iv)一组在存储器芯片内部的外围电路，其能够控制限流器以在至少预定数目的编程脉冲已经被施加到选定存储单元之后，允许向每个难以编程的存储单元提供更高电流电平。在一个实施例中，内部存储器芯片的外围电路经配置以通过超驰限流器来向每个难以编程的存储单元提供更高的电流。或者，限流器能够使电流限于许多预定电平中的一者，且内部存储器芯片的外围电路经配置以控制限流器，使其在预定数目的编程脉冲已经被施加到选定存储器单元之后，以所述许多预定电平中的较高一者向每个难以编程的存储器单元提供电流。
在另一实施例中，内部存储器芯片的外围电路经配置以控制限流器，使其在预定数目的编程脉冲已经被施加到选定存储器单元之后，向每个难以编程的存储器单元提供更高的电流。
在又一实施例中，内部存储器芯片的外围电路经配置以控制限流器，使其在预定数目的选定存储器单元已经被编程之后，向每个难以编程的存储器单元提供更高的电流。在另一实施例中，本发明的各个方面可应用于软编程过程，其另外被称为擦除复原。可能存在已经在逻辑扇区映射出且在源极解偏置条件下难以进行软编程的有缺陷的存储器单元。可以用接地源对这些存储器单元进行软编程，以便消除寄生电流路径，其在经取消选定的过擦除存储器单元(其本来是要断开的)实际上导通时会引入读取错误。
在本发明的另一方面，基于电流的手段在编程过程期间，基于元件的目标状态限制流经选定存储元件的电流。根据这方面，编程过程期间穿过单元的电流限制是存储元件将被编程到的目标的函数。正被编程到较高状态的元件使其所允许的电流被设置为较高限制，从而允许其状态更快地改变。这允许集中需要编程到任一目标状态的若干脉冲，而使用相同的共同操纵(控制)栅极编程电压。在变化方案中，所述系统还可在编程期间基于目标状态来设置位线电压。
在一组实施例中，借助使用通过使用连接到源电极的恒定电流吸收器进行限制的源极侧电流，来实施这些方面，其中电流的值是每个单元将被编程到的状态的函数。一种特定实施方案是基于粗略-精细编程技术，其中精细编程阶段限制与粗略编程阶段限制相同，但偏移一个或两个数据状态。先前语句中的词“限制”指代编程检验阶段期间施加到操纵(控制)栅极的电压：换句话说，根据本发明另一方面，状态N的精细检验操作的检验电压可以与状态(N+1)的粗略检验操作的检验电压具有同一电压值，从而减少将各个粗略和精细电压输送到读出放大比较器所需的总线线路的数目，且还减小将所述电压解码到个别读出放大器上的复杂性。
本发明的额外方面、特征和优点包含在对示范性实施例的以下描述内容中，所述描述内容应结合附图进行阅读。
附图说明
在结合附图阅读以下详细描述内容之后，将明了本发明的这些和各种其它特征和优点，其中：
图1是其中使用本发明的存储器阵列的示范性实施例。
图2a、图2b、图3a和图3b展示图1实施例的存储器阵列的更多细节。
图4a和图4b展示图1的存储单元和限流器的细节。
图5是本发明一个实施例的操作的流程图。
图6是基于存储元件的目标状态使用编程电流限制的示意性表示。
图7是存储器阵列以及其用于实施图6中所说明的方面的外围电路中的一些的示意性表示。
具体实施方式
图1展示非易失性存储器阵列100的一部分的示范性实施例。在此特定实施例中，每个存储单元是通过源极侧注射进行编程的双浮栅EEPROM单元。举例来说，在虚拟接地布置中，个别存储器单元101在连接于位线BLα3与BLα4之间的选择栅极晶体管的任一侧上具有浮栅晶体管α6和α7。图1中展示阵列100的两个连接到选择线0和1的行，以及两个块，α区和β区，其中实际阵列通常会大得多。个别浮栅晶体管每一者可存储两个或两个以上数据状态。
本发明的各个方面并非特定于图1中所示的特定类型的阵列，但此结构将常被用作示范性实施例，因为其可容易地说明本发明的许多方面。如背景技术部分中所描述，当前非易失性存储器系统通常并行编程极大数目的存储单元。举例来说，大规模并行编程是Kevin M.Conley和Yoram Cedar在2002年2月22日申请的题为“Pipelined ParallelProgramming Operation in a Non-Volatile Memory System”的美国专利申请案，其以及其中含有的参考以引用的方式并入本文中。如何快速编程且可将这些存储单元中的每一者编程到什么电平，即它们的“可编程性”，取决于编程过程期间流经晶体管的沟道的电流的量，如下文所述。为了控制总累积电流(平均和在峰值电平处)，可将限流装置放置在正被编程的单元的源极线上。这在图1中展示，其中限流器103设置晶体管α0、晶体管α3或两者的最大电流电平Iα1，lim，且限流器105设置晶体管β0、晶体管β3或两者的最大电流电平Iβ1，lim，类似地限制其它正被编程的单元(且图中未展示)。
实现这个目的的一种方法是通过源极解偏置，其用于通过升高源极电压来限制漏极到源极编程电流。这将通过主体效应来增加串联在源极与对应漏极之间的所有晶体管(包含那些存储数据的晶体管)的阈值电压，且还将减小漏极到源极电压，从而减少编程电流。先前源极解偏置被预想为不是接通就是断开。虽然这种手段与先前设计相比具有改进，但这种手段也不是完全令人满意的。
一个缺点在于：每个扇区内通常存在少数需要较高编程电流或较长时间来编程的存储器单元。此类难以编程的存储器单元存在的根本原因可能有很多，且包含(但不限于)以下几点：1)影响单元电容性耦合比的单元之间的变化，2)漏极/源极结特性，3)单元氧化物厚度上的变化，4)各种材料界面中的粗糙度，5)单元晶体管的氧化物、沟道和结中的微观缺陷/断键。因此，为了提供可接受的大存储器和可接受的短编程时间，希望这些单元以较高电压被编程。然而，先前源极解偏置在工厂中设置，且在芯片的寿命期间将保持使用。
在一个实施例中，通过使用恒定电流吸收器从源极取出漏极到源极电流来实现源极解偏置。理想的恒定电流吸收器(源极)瞬时适合于时变负载，并将变化的电压施加到源极(仅限于受限范围)，以便维持恒定电流。在n型晶体管中，解偏置涉及将正电压施加到源极。此正电压甚至在单个编程脉冲期间也改变。因此，在此实施例中，在解偏置的电压电平由恒定电流源动态地控制的意义上，解偏置不是恒定的。然而，在同一实施例中，解偏置的电流电平是固定的，因此在此意义上，解偏置可以被称为是恒定的。
在上文所述的源极解偏置方法中，此选项在工厂中将被设置为接通或断开，且在芯片的寿命期间，对于整个芯片将保持恒定，即Iα1，lim＝Iβ1，lim＝Iγ1，lim＝…＝Ilim。新的创新包括通过在一些持续单元保持被编程/软编程时，独立地改变各个I.-，lim(Iα1，lim，Iβ1，lim，…)来动态地断开向每个扇区的编程的末尾的源极解偏置。由于只有在小部分的单元保持被编程时才会依赖接地源极编程，所以每个单元的过量电流不会导致过度的芯片电流消耗，因为只有几个单元将汲取电流。举例来说，如果接地源极编程导致编程电流增加10倍，那么每个编程单元中多达10％的单元或“大块”在其它90％的单元已经被锁在外面时，可同时用接地的源极来编程。
尽管本发明不限于图1中所示的阵列和存储单元结构，但此结构作为示范性实施例是有用的，因为其含有其它EEPROM和快闪系统中所发现的许多特征。图1展示多状态存储单元的虚拟接地阵列，每个存储单元具有多个浮动栅极；由此，每个存储单元与小型“与非”阵列具有许多相似性，其中存储单元本身布置成“或非”型结构。更一般的说，存储器可使用上文以引用的方式并入本文中的各种参考中所描述的各种“与非”或“或非”结构中的任何一种。通过忽略每个存储单元(例如101中的α6)中的浮栅晶体管中的一者，存储单元被减少为具有选择栅极的更传统的浮栅晶体管。所述论述还容易地延伸到缺乏选择栅极或被侧壁结构取代的情况，其中使用除虚拟接地阵列之外的架构，且其中通过除源极侧注射之外的技术来对存储单元进行编程。存储单元还可以是“与非”串，包括在任一端与选择晶体管串联连接的许多浮栅晶体管。甚至示范性实施例的双浮栅结构可具有许多变化，例如浮动栅极的擦除可以通过沟道。如此处所使用，在浮动栅极实施例中，术语“存储单元”将指代一连串一个或一个以上浮栅晶体管和可能的一个或一个以上选择栅极晶体管。在背景技术部分中所陈述的参考中给出这些不同结构的其它细节。在2001年5月25日申请的第09/865,320号美国专利申请案中描述与源极侧注射和虚拟接地阵列有关的各种问题，所述专利申请案以及其中引用的参考以引用的方式并入本文中。
因为本发明的各个方面与并行编程大量存储单元有关，其中存储单元的可编程性取决于流经个别存储单元的电流，所以其还适用于可编程性取决于电流流动的其它形式的存储单元中的并行编程。另外，2002年9月24日申请的第10/254,830号美国专利申请案中描述读取过程中的电流限制，所述专利申请案以引用的方式并入本文中。尽管在以下内容中，“存储单元”和“阵列”可指代这些结构中的任何一种，但将简明地更详细描述图1的操作，因为其将经常被提及。
在第5,712,180号和第6,103,573号美国专利以及第09/505,555号美国专利申请案(2000年2月17日申请)，以及Jack H.Yuan和Jacob Haskell的题为“Non-Volatile MemoryCell Array Having Discontinuous Drain and Source Diffusions Contacted by Continuous BitLine Conductors and Methods of Forming”的美国专利申请案(2000年9月22日申请)中描述具有图1的结构的非易失性存储器，所述专利和专利申请案都转让给SanDisk公司，且全部以引用的方式并入本文中。这些单元的每个物理浮栅存储晶体管可存储四个以上逻辑位。因为大部分论述是基于阵列结构而不是单元的结构，所以使用不具有浮动栅极的非易失性存储器的其它实施例也可使用。举例来说，还可使用NROM或MNOS单元，例如Eitan的第5,768,192号美国专利和Sato等人的第4,630,086号美国专利中所描述的那些单元，所述专利都以引用的方式并入本文中，如可以是电介质存储元件，例如Eliyahou Harari、George Samachisa、Jack H.Yuan和Daniel C.Guterman在2002年10月25日申请的题为“Multi-State Non-Volatile Integrated Circuit Memory Systems ThatEmploy Dielectric Storage Elements”的美国专利申请案中所描述的那些电介质存储元件，所述专利申请案以引用的方式并入本文中。图2a和图2b分别展示具有多个浮动栅极的存储器单元结构的一个实施例的俯视图和横截面图，且是由上文以引用的方式包含的第5,712,180号美国专利改编而来。如图2b的横截面图中所示，在位线BL1711和BL2712的两个源极/漏极区域之间形成存储单元的沟道。将所述沟道再分成三个区域：位于左浮动栅极FGL12781和左控制栅极CGL2771之下的左浮动栅极沟道761；位于右浮动栅极FGR12783和右控制栅极CGR2773之下的右浮动栅极沟道763；以及在这些区域之间的位于选择晶体管T12772下面的选择沟道762。
如图2a中所示，在此结构中，字线(例如SG1720)横越位线(例如BL1711和BL2712)以形成阵列。接着，由这些线的交点来界定所述阵列内的存储器单元位置；例如，图2b的具有选择晶体管T12772的单元沿着字线SG1720位于BL1711和BL2712之间。控制栅极沿着列并行连接到位线，而不是像更常见的结构中那样沿着行。因此，通过将电压施加到控制栅极线CGL2771，此电压不仅被施加到含有晶体管T12772的单元的栅极，而且被施加到位线BL1711和BL2712之间的列中的所有单元的左控制栅极。
图3b是描绘例如图2a和图2b的那些的存储器单元阵列的一个实施例的电路图，其中图3a是这些存储器单元的等效电路。可独立地编程和读取所述单元的浮动栅极781和783。举例来说，为了对图3a中的右浮动栅极783进行编程，将(例如)8伏的过驱动电压施加到左控制栅极771。实际值并不是关键的，但应足以使左浮栅晶体管TFGL充分接通，而不管存储在其浮动栅极上的数据状态如何。在从电路有效地移除左浮栅晶体管TFGL的情况下，可对右浮栅晶体管TFGR进行编程，非常像具有单个浮动栅极的晶体管通过源极侧注射方法进行编程。
在常规编程操作中，再次将漏极设置为约5伏，或更通常是4伏到7伏，且将源极设置为接地和/或通过限流装置连接到接地。列中的所有单元将处于同一条件下。对于选定行来说，将1.5伏到5伏的电压放置在选择栅极上，从而使选择晶体管接通。这用在源极侧处进入的电子引起穿过沟道的电流。在未选择的行中，选择栅极线或字线被保持在接地，且这些选择晶体管保持断开。接着将编程电压(例如5伏到10伏)施加到右控制栅极。这些值在选择晶体管与右浮栅晶体管之间的沟道区域中引起高电场。结果是响应于编程电压，从源极进入的电子被注射到(右)浮动栅极中。为了对左浮动栅极进行编程，左和右控制栅极的角色颠倒，如同源极和漏极那样。
如图1中所示，阵列可偏置，使得邻接的存储单元可同时被编程。举例来说，浮栅晶体管α0和α3两者在编程期间都使用位线BLα1作为源极线。这允许这两个晶体管被编程在一起或基于各个线如何偏置且根据速度和准确性要求而在不同实施方案中分别编程。
可通过将擦除电压施加到选择栅极，使得左和右浮动栅极两者通过其各自的C31L和C31R耦合或通过其它方法(例如沟道擦除)而擦除，来擦除浮栅晶体管。在第5,712,180号美国专利中给出擦除和其它操作的更多细节，所述专利在上文以引用的方式并入。如该处所述，在读取或检验操作的读出过程中，不在被读出的存储单元中的晶体管完全接通，且状态正被读出的晶体管可通过此项技术中已知的各种技术来处理。在先前并入的第09/893,277号美国专利申请案中更多地描述沟道擦除，但是在“与非”结构的情境中。Nima Mokhlesi、Daniel C.Guterman和Geoff Gongwer在2002年1月18日申请的题为“Noise Reduction Technique for Transistors and Small Devices Utilizing an EpisodicAgitation”的美国专利申请案中描述许多读出技术。检验过程与数据读取过程的不同之处在于：检验过程相对于目标值比较指示单元的状态的参数，而不是通过(例如)二分搜索来确定单元属于哪一可能的数据状态。
对难以编程的单元的应用
返回本发明，其各个方面包含：1)大规模并行写入多个存储单元；2)在每个存储单元的写入期间进行电流限制，以便以每个存储单元略低的速度或可编程性的可能代价来管理峰值和平均累积功率；3)将终止编程的每个存储单元锁在外面，且当每个存储单元都达到其目标状态时，汲取存储单元电流；4)一旦仍在编程的此类存储单元的数目已经在预定限制以下，和/或已经超过编程脉冲的数目，就减小电流限制的量值(即，增加存储单元电流)，以增加编程速度/可编程性。随着存储单元的数目下降到进展目标值以下，可逐渐地应用这些概念。
为了限制每个存储单元的瞬时和平均编程电流，恒定电流吸收器用于限制编程电流。在图1到图3的实例中，这将通过有效地升高源极电压来限制漏极到源极编程电流。此正源极电压将减小漏极到源极电位差VDS，并增加通过主体效应串联在每个存储单元的源极与漏极之间的所有3个晶体管(2个浮动栅极，1个选择)的阈值电压，从而减少编程电流。在这样做的过程中，其还限制存储单元的最大可达到的控制或操纵栅极阈值电压。在每个编程单元(例如，扇区或编程块)内，可能存在少数几个较难编程的单元。为了具有较大的存储器阈值窗，可将这些单元编程到较高的阈值电压。
在一个实施例中，动态地提高施加到在某一数目的最大控制栅极编程脉冲已经被施加到其之后尚未被锁在编程之外的最后几个存储单元的最后几个脉冲的恒定电流条件，可允许这些难以编程的存储单元编程到所需的较高阈值电压。如果依靠源极解偏置来晚餐编程干扰条件，那么可限制以接地源极进行编程的频率，以便使干扰机制减到最小。事件计数器可用来监视接地源极编程事件的频率。图4a展示根据图1的实施例的存储电路401和限流器403的第一示范性实施例。在此实例中，存储单元401连接在分别位于节电A和节点D处的位线433与431之间，且由分别通过节点B和节点C连接到插入的选择晶体管413的浮栅晶体管411和415组成。如先前所述，存储单元401可替代地包括其它浮栅存储单元类型，例如“与非”串，或更通常是基于非浮动栅极技术的单元。将使用示范性存储元件401来呈现本发明的方面，其中在上文所给出的对应参考中更详细地描述这些各种替代方案的对应操作。
如图4a中所绘制，待编程或读取的浮动栅极是晶体管415，其中针对正常编程而展示开关421和461的位置。当读取或检验晶体管415时，节点A是接地的供读取的源极，节点D是由读出放大器驱动的供读取的漏极，且限流器403与节点D断开，这意味着在读取/检验模式下，开关421处于浮动位置。在框403中绘制单极/三投掷开关421。在正常编程期间，开关421将节点D连接到晶体管443的漏极(图4a中所示的位置)，在最后几个编程脉冲期间，当电流限制条件将要提高时，节点D连接到接地(右边位置)，且在读取/检验期间，节点D连接到开关421的浮动腿(由中心位置表示)，从而有效地使电流吸收器与节点D断开。连接在读出放大器与节点D之间的单极/单投掷开关461在读取期间闭合，且在编程期间打开。因此，在编程期间，节点D是用于编程的源极，读出放大器与节点D断开，且电流吸收器403连接到节点D。
在存储器单元415的通过源极侧注射到晶体管415的浮动栅极而进行的典型编程过程中，通过升高位线433上的电平来将节点A置于高电压。通过在晶体管411和415的各自控制栅极上使用上文所述的电压来将晶体管411和415接通。通过施加足够高的字线(即选择栅极)电压以便以超过其阈值电压0.5伏到几伏的电平将此选择晶体管接通，来接通晶体管413。在编程期间，节点D(即，供编程的源极)通常连接到限流器403，但在限流器将要旁通时，节点D接地。那么整个存储单元上的电压就是VA-VD，且待编程的晶体管415的沟道上的电压由于晶体管411和413上的压降的缘故而为略小的VA-VB。当开关421将节点D连接到接地时，全电压VA将被放置在存储单元401上(其中真实电路中所发现的将抑制VD接地的其它电压降和瞬态在此论述中被忽略)。为了对晶体管415进行编程，用编程电压脉冲其控制栅极，从而致使电流IDS流经其沟道，且电荷存储在其浮动栅极中。当节点D通过开关421连接到接地时，IDS很大程度上是未经调节的。
如上文所述，为了控制电路中流动的电流的量，使用限流器403。当节点D由开关421通过晶体管413而连接到接地时，IDS被限于不大于值Iprog。当电流流动受限时，节点D上的电压升高，且主体效应将通过给穿过选择栅极413的电流设瓶颈来限制所有三个晶体管中的电流流动。两个浮栅晶体管411和415在编程期间将偏置高于其各自阈值，以呈现电流的瓶颈。通过借助主体效应最初升高选择栅极晶体管的阈值电压来实现恒定电流吸收器403的限流动作。天气电流限制是否有效，选择晶体管都是限制从节点A到节点D的电流的一个晶体管。
在示范性实施例中，使用NMOS晶体管443和445的电流镜。开关421和461的布置由块R/W 451控制。在实际实施方案中，开关421可由2个晶体管组成：一个晶体管在节点D与接地之间，所述晶体管的栅极由450控制，且另一个晶体管在节点D与443的漏极之间，所述晶体管的栅极也由450控制。开关461也是位于节点D与读出放大器之间的晶体管，其栅极也由450控制。当开关放置在2个节点之间时，连接到两个节点的是可互换的源极和漏极。为了不发生争用，接通这些晶体管的时序必须是一个晶体管在另一个晶体管接通之前断开。视开关421的布置而定，穿过存储单元401的电流限于不大于Iprog或不受限。更一般的说，可存在若干限制，Iprog，1≤Iprog，2≤…≤Iprog，n，其可用于连接接地或代表最高允许流动的Iprog，n。这允许存储单元中的电流流动是这n个或n+1个值中的任何一个值。
存储单元401可对应于图1中的存储单元的任何一者，例如含有α2和α3的存储单元，在此情况下，位线431和433将分别对应于BLα1和BLα2，且电流限制403将对应于限流器Iα1，lim 103。当限流器充当用于编程的源极时，阵列的每个位线可连接到所述限流器。图1中未展示读取、写入和对应的控制电路及其与限流器的连接。
限流器(例如403)每一者可具有许多腿，允许其同时用于多个位线。可独立地控制这些腿中的每一者，从而允许独立地控制每个源极线中的最大电平。如所述，大量(也许数千个)存储单元被并行编程。将相对于图4来描述个别存储单元所经历的此过程。通常，电流镜具有单个输入晶体管455和数千个输出晶体管(例如443)，其中同时被编程的大量单元中的每一者具有一个输出晶体管。以此方式，(例如)1μA的输入电流分摊在数千个单元上。但如果每个单元具有自身的输入和输出晶体管，那么不仅晶粒大小增加，而且因为分离镜的输入晶体管的1μA的累积效应，电流消耗也增加。
返回图4a，在编程过程的开始处，存储单元偏置以用于编程，且电流电平由限流器403限制为Iprog(或Iprog，1，如果使用一个以上限制的话)。接着脉冲晶体管415的控制栅极，以存储更多将晶体管415的浮动栅极拉平的电荷，交替有使用读出放大器453来相对于目标值比较存储单元的状态的读出操作。如果存储单元相对于目标进行检验，那么存储单元可被锁在进一步的编程之外，例如通过实质上升高节点D上的电压电平。如果存储单元不检验，那么过程继续。因为存储单元检验且被锁在外面，所以正被编程的存储单元的数目和对应的所消耗的编程电流减少。当仍在编程的单元数目下降到某一数目以下(在绝对数目方面或比例方面)时，或在某一数目的脉冲(如由事件计数器451确定)之后，或这两者的组合，可升高剩下的这些难以编程的单元上的电流限制。对应的限流器403中的开关421可将节点D连接到接地。接着，过程继续，直到编程完成为止，或直到存储单元被发现是不可编程的且具有缺陷为止，在后者情况下，将所述存储单元映射出。如果使用多个限制，那么电流限制的此动态升高可逐渐经过Iprog，1，lprog，2，…，lprog，n。
图4b展示另一实施例，其为图4a的实施例的变化形式。在这种情况下，若干电流值Iprog，i可用于限制电路403，其中i＝1，…，n，其中n≥2且Iprog，1≤Iprog，2≤…≤Iprog，n。节点D在编程期间总是连接到晶体管443的漏极，且开关421仅需要是单极/单投掷开关。通过递增地增加馈送到晶体管445的漏极节点的标记为Iprog，i的镜输入电流，可使从具有恒定电流吸收的正常编程到接地节点D的过渡更加循序渐进。举例来说，只要控制栅极电压从一个脉冲到另一个脉冲是呈阶梯状的，就可将Iprog，1设置为1μA。但当编程控制栅极电压达到其最大值(例如12V)时，且如果仍具有几个尚未充分编程的单元，那么随后的编程脉冲可处于同一最大控制栅极电压，但电流限制可从每单元Iprog，1＝1μA放松到每单元Iprog，2＝2μA，且下一个脉冲可被施加有(例如)每单元Iprog，3＝4μA的电流吸收值。这与完全一次性提高电流限制相比提供更加循序渐进的过渡。所述循序渐进方法的优点是第一次施加无电流限制的编程脉冲之后的过编程的可能性较小。图4b的循序渐进的过渡方法在使用共同驱动的控制栅极的结构(与独立驱动的控制栅极结构相反)中更容易实施，因为同时被编程的所有单元同时达到最大控制栅极条件，而对于独立驱动的控制栅极结构来说情况并非如此。
在图4a和图4b中，开关421和461可由控制器控制，或由存储器芯片上的内部外围电路控制，例如那些由框451和453示意性地表示的电路。对于高速操作来说，通常优选的是控制器应永远不知道难以编程的单元的存在，更不用说试图对它们进行编程。以此方式，控制器只需要移入待编程的数据，所述数据应转到的地址，以及存储器芯片开始编程的命令，所有随后的活动对控制器来说是透明的。存储器芯片的内部外围电路是独立的，直到编程完成为止，且当编程完成时，存储器芯片通过改变就绪/忙碌信号的状态来通知控制器编程完成。
图5是本发明示范性实施例的流程图，在此情况下，对具有图1到图4中所示类型的存储元件的存储器使用粗略-精细编程技术。在2001年2月26日申请的第09/793,370号美国专利申请案中描述具有粗略模式和精细模式的编程技术的使用，所述专利申请案以引用的方式并入本文中。
过程开始于可选步骤501，其中相对于属于一个编程块的所有单元的个别粗略目标阈值，并行地检验所述单元。在共同驱动的操纵结构中，此检验和随后的检验将必须被拆分为子检验序列，所述子检验中的每一者相对于一组单元的同一目标状态检验所述单元。当属于同一编程块的单元的群组的所有操纵栅极都彼此连接时，无法将(例如)1伏施加到它们中目标为被编程到状态2的一些栅极，同时，将2伏施加到正被编程到状态4的一些其它栅极。所以在每个编程脉冲之后，必须执行所述子检验中的所有或至少一个子集。在每单元8状态的设计中，每个编程脉冲的后面必须是7个检验操作，其中的第一者在状态0与状态1之间区分，其中的第二者在状态1与状态2之间区分，…，且其中的第七者在状态6与状态7之间区分。2002年12月5日申请的第10/314,055号美国专利申请案中进一步描述合适的编程检验技术，所述专利申请案以引用的方式并入本文中。指示单元的状态的参数值(通常是电流或电压)相对于其目标值进行比较，例如上文以引用的方式并入的题为“Noise Reduction Technique for Transistors and SmallDevices Utilizing an Episodic Agitation”的美国专利申请案中所描述。如果块先前已经被编程，那么这前面将已经发生了擦除过程，且视实施例而定，擦除过程后面是软编程过程，如下文进一步描述。如果存储单元检验到其粗略参考值，那么过程切换到步骤525的精细模式；如果不是，那么过程转到步骤503。
举例来说，通过将电压放置在浮栅晶体管单元的源极和漏极上来使需要编程的存储单元偏置，电流被限于第一电平，且对浮栅单元的控制栅极进行脉冲在步骤505中发生。这后面是另一粗略检验(505)，如果目标标准满足，那么再次转到步骤525。如果单元不检验，那么增加控制栅极处的编程电压，且施加另一脉冲(509)，接着返回到检验步骤505。在步骤505与步骤509之间，步骤507检查是否达到最大控制栅极编程电压。步骤505、步骤507和步骤509的循环继续下去，直到任一者被检验为止，在这种情况下，过程转到步骤525，或直到达到最大控制栅极编程电压为止，在这种情况下，过程转到步骤511。
步骤511、步骤513和步骤515形成一个循环，其中电流限制升高，同时控制栅极编程电压保持在其最大值处。在替代实施例中，在多个步骤中(如在步骤505到步骤509的循环中，电压可降下且升高回到其最大值，可使用给定电流限制/最大电压组合下的一个以上脉冲，或这些情况的组合。在步骤511中，首先检查电流吸收器的值，接着如果较高的值可用，那么在步骤513中递增所述值，且接着是步骤515中的另一粗略检验。如果在步骤511中达到最大电流吸收值，那么过程转到步骤517。
步骤517、步骤519、步骤521和步骤523允许以最大控制栅极编程电压和最高编程电流对存储元件脉冲许多次(NCmax)。在步骤517中，递增此类脉冲的数目Nc，接着检查(519)所述数目是否已经超过其最大值NCmax，且如果不是，那么施加脉冲(521)。如果单元检验或达到这些条件下的脉冲的最大数目，那么过程转到步骤525。
步骤525是以精细目标参数值进行的初始检查，且是可选的。如果单元不检验，那么控制栅极电压步降，且在步骤529处开始精细编程过程。步骤531到步骤551与粗略编程阶段中的对应步骤相同。然而，如果单元在精细检验步骤(步骤525、步骤531、步骤541和步骤551)中的任何一者处检验，那么在步骤527中其现在被锁在外面。而且，如果在步骤545中，最大控制栅极编程电压和最高编程电流下的脉冲(NF)的最大数目超过限制(NFmax)，那么编程已失败，且在步骤547中，对应单元或所述单元所属的整个扇区被映射出。
本发明的各个方面可应用于软编程，其另外被称为擦除复原。根据定义，FLASH单元擦除需要擦除至少一整个扇区，其通常是一个字线的单元。由于此共用字线上的各个单元的擦除速率存在差异，所以单元可能通常超过可靠地指示擦除状态所需的最小较低阈值电压而擦除。软编程是用来在实际数据编程之前渐渐地升高过擦除的单元的阈值的技术。这些技术中的一些的更多细节可在第5,172,338号和第5,272,669号美国专利中找到，所述两个专利都转让给SanDisk公司，且所述两个专利都以引用的方式并入本文中。2001年5月25日申请的第09/865,320号美国专利申请案中呈现尤其可应用于图1到图4的示范性实施例的软编程的方面，所述专利申请案在上文以引用的方式并入本文中。
在存储器阵列中，可能存在已经从逻辑扇区映射出且在已应用电流限制的源极解偏置条件下难以进行软编程的有缺陷的单元。如果此类单元以过擦除的状态存在于阵列中，那么它们将不会被编程有数据。因为它们是过擦除的，所以它们可能导致寄生电流路径。如果这些单元是难以编程的，那么电流被限于其最低电平的标准软编程操作可能不足以将它们从其过擦除条件带出。为了充分地升高这些单元上的阈值，可将本发明应用于软编程过程。可用接地源极对这些存储器单元进行软编程，以便消除当取消选定的过擦除存储器单元(其本来是要断开的)实际上导通时会引入读取错误的寄生电流路径。如同本发明的其它实施方案一样，可在第一限制与接地源极之间使用一个或一个以上中间电流限制。
取决于目标状态的编程电流电平
本发明的前述方面基于存储元件是否难以编程而在编程期间对流经存储元件的电流设置多个限制。编程期间的多个电流限制的使用还可以其它方式来使用。使用不同限制的一个实例是作为粗略-精细编程方法的一部分，如在第10/766,217号、第10/766,786号和第10/766,116号美国专利申请案(其所有都是在2004年1月27日申请的)中描述，且所述专利申请案以引用的方式并入本文中，其中限制是基于单元处于粗略编程模式还是精细编程模式。在编程期间使用不同电流限制的另一实例是使所述限制随单元的目标状态而变化，其为下文中所呈现的本发明的一个方面。
考虑到背景技术部分的后面部分中的现有技术所描述的问题，本发明介绍考虑代替地使用位线(其是已经存在的面向列的数据相关单元控制线)作为“操纵”角色，从而消除开销面积和所添加的面向列的操作实施方案的复杂性。本发明使位线的历史角色延伸超过数据编程的开/关启用器，并还为其提供用以实现精确编程电平控制的构件。开发此类构件是个难题，因为对于热电子编程或其它技术，经由位线电压进行控制趋向于极其非线性。编程速度非常快速地增长超过位线电压非常小增加的结果使高精确度多电平编程的电压控制(要求在大得多的电压条件范围上控制编程速率)不具有吸引力。
本发明的原理可应用于各种类型的非易失性存储器，那些当前存在的非易失性存储器以及那些预期使用正在开发的新技术的非易失性存储器。然而，本发明的实施方案是相对于快闪电可擦除可编程只读存储器(EEPROM)而描述的，其中存储元件是浮动栅极。使用双浮栅单元作为基本存储元件来描述前面的部分。以下论述内容将针对单个浮栅单元来进行说明，尽管这可以是“或非”阵列的一部分，或来自“与非”串的单个浮栅晶体管，或双浮栅元件，例如先前论述中的401。
图6展示具有三个端子X、Y和Z的非易失性存储器存储元件601，在此情况下为单晶体管浮栅EEPROM单元。端子X连接到浮动栅极621上方的控制栅极611，且端子Y和Z连接到源极/漏极区域。更一般的说，在EEPROM或快闪存储器的情况下，存储元件包括一个或一个以上浮栅晶体管和可能许多串联连接的选择栅极，这可能导致用于各个控制栅极的许多额外端子。在示范性实施例中的一些之后描述横跨不同阵列类型和其它类型的存储元件的此类快闪单元变化形式的实例。
对浮栅存储器单元601进行编程的标准方法是越过端子Y和Z放置差分电压，并在端子X处对控制栅极621进行脉冲，导致流经沟道的电荷中的一些电荷转移到浮动栅极。如背景技术部分中所述，通常将阶梯式电压脉冲施加到控制栅极，这与检验步骤交替，检验步骤接着在单元在其目标状态阈值处或之上检验时停止。除一些使用二进制存储器单元的实例(其中擦除的单元是经编程的或未经编程的)之外，编程过程中端子Y与端子Z之间的电压差和电流流动是与数据无关的。端子X、端子Y或两者通常是沿着非易失性单元阵列的位线连接的。本发明主要涉及存储元件存储两个以上数据状态的情况。根据本发明的原理方面，针对多状态存储单元(例如图6的单元601)，使用位线操纵的数据相关编程技术。位线数据相关编程技术可以是基于以电压为基础的实施方案，例如第6,266,270号和第5,521,865号美国专利以及1999 Symposium on VLSI Circuits Digest ofTechnical Papers，第39页到40页中所公布的Hiromi Nobukata等人的“A 144Mb 8-LevelNAND Flash Memory with Optimized Pulse Width Programming”和1996 IEEE InternationalSolid-State Circuits Conference，第36页到37页中所公布的Masayoshi Ohkawa等人的“A98mm2 3.3V 64Mb Flash Memory with FN-NOR Type 4-level Cell”论文中所描述，上述所有文献都以引用的方式并入本文中。以下论述内容呈现基于电流的手段，尽管这可以与基于电压的实施方案组合，因为这些是问候的。
取决于目标状态而设置编程电流电平的方面在许多方面与第10/600,988号美国专利申请案中所描述的方面相反和互补，所述专利申请案以引用的方式并入本文中。在所述方法中，在编程期间，经过存储元件的电流被保持在固定值，而放置在源极与漏极之间的电压视目标状态而定。
基于电流的编程方案的目标又是将阶梯状编程脉冲的数目从涵盖编程特征的自然分布的跨度加上单元阈值操作窗的值减少到仅涵盖自然分布的值。如前所述，这些编程技术可与各种粗略/精细编程方案组合，例如第09/793,370号、第10/766,217号、第10/766,786号和第10/766,116号美国专利申请案中所描述的那些，所有所述专利申请案都在上文以引用的方式并入本文中。
返回到图6的示范性存储器单元，对于漏极侧注射编程，给定持续时间的编程过程中转移到浮动栅极621的电荷的量将视浮动栅极621与沟道之间所引起的电压差以及在端子Y与端子Z之间流动的电流而定。传统上，在对端子施加一组数据无关的偏压条件时，编程过程由编程的持续时间控制。这当在端子X处对单元的控制栅极611进行脉冲，并将阶梯状脉冲序列施加到控制栅极(其每一者的编程脉冲之后是检验操作)时，通过使用端子Y与端子Z之间的电压差(其为目标数据状态的函数)而延伸到前面的部分中。电流部分介绍了基于目标数据状态而限制端子Y与端子Z之间的电流流动的问候手段。
在此基于电流的手段中，将电流限制装置603放置在端子Z与接地之间。从初始状态(可以或可以不是接地(一般擦除)状态的后擦除状态，或在过程正在进行时的某一其它状态或中间条件)下的单元开始，选择目标数据状态。允许在端子Y与端子Z之间流动的电流的最大电平接着由元件603设置为电平I＝I(目标状态)，因为经过晶体管645的此电流由确定端子Y与端子Z之间的电流流动的晶体管643镜射。举例来说，限流装置603可以基于电流镜。接着，端子Y可偏置以在控制栅极611被脉冲以便将电荷转移到浮动栅极621时，在单元上放置电压(可能是数据相关的，如上文所述)。(开关621和661以及读出放大器653与图4A和图4B的对应元件起相同的作用。
前面的部分描述了以二进制方式使用源极侧、数据相关的电流限制来将那些阈值已经达到所需目标值的存储元件锁在外面，且继续使用通过升高源极电压来实现其恒定电流的恒定编程电流吸收器对那些阈值尚未达到所需目标的单元进行编程。如那里所述，所述过程在编程期间以逐单元为基础改变单元的源极电压。这导致在对一些单元进行编程的同时通过使其它单元的源极电压升高到(例如)2.5V而将其锁在外面的能力。在许多方面，本论述内容通过以将允许那些待编程到较低状态的单元与那些待编程到较高状态的单元相比，渐进地接近较低阈值目标(在控制栅极电压的阶梯化期间)，同时所有单元在任一给定编程脉冲期间都以同一控制栅极脉冲编程的方式，以更模拟的方式利用此程度的控制来扩展此工作。
对于图6的示范性存储单元，发现单元在其漏极-源极电流IDS与阈值电压VT之间具有以下关系log(IDS)＝m×VT+b。斜率m是可从测量到的数据计算出的装置特性，且截距b是控制栅极脉冲电压的函数。因为控制栅极脉冲电压的开始值可选择，所以b的值可选择。
将针对特定装置实例来描述所述过程，以便呈现通过使用连接到源电极的恒定电流吸收器而使用源极侧电流限制的实施方案的表，其中电流的值是每个单元待编程到的状态的函数。示范性装置将具有特性log(IDS)＝m×VT+b，其中斜率m可从测量到的数据计算为0.775，且截距b对于以10V结束的控制栅极编程电压阶梯来说恰好为-0.633。因为控制栅极脉冲电压的开始值是可以控制的，所以选择b为值0.286，以针对500mV的状态间间隔获得表1中的值。
Figure A20068002843600221
第一列是数据状态，且第二列是对应的阈值。这假定从对应于0伏的阈值电压的“0”状态开始。第三列对应于连接到源电极(图6中的端子Z)的恒定电流吸收器的示范性值。下文论述其它列。
示范性实施例针对每个目标状态使用不同限制。更一般的说，所述方法可使用较少数目的限制，使得几个不同目标状态可共用一个限制。作为简单实例，状态1到4可共用一个限制，且状态5到7共用另一个限制。尽管此布置并非最大程度地利用本发明，但其简化开销。而且，随着过程进行，共用一个电平的状态可被重新分组。
因为考虑中的各种手段都旨在提供经编程阈值电压的紧密分布，所以这可用于产生将比可能的其它方式更紧密的经编程分布，从而允许同一数目的状态适合更小的阈值电压窗，使得可以较低功率对装置进行操作，编程时间缩短且/或允许更多的状态安全地存储在同一大小的阈值电压窗中。为了比较，可将状态间间隔减小到编程分布可被收紧的同一程度，从而使状态间容限针对任何两个待比较的方案都保持相同。为此，表2描绘以400mV的状态间间隔对7个状态进行编程的必要恒定电流吸收值的范围。
Figure A20068002843600231
表2的列与表1的列相同，但所述值对应于更紧密的间距。所述表右边的两个额外列是供粗略-精细编程方法中使用的，所述方法例如是上文所并入的第09/793,370号、第10/766,217号、第10/766,786号和第10/766,116号美国专利申请案中所描述的那些方法。在两种情况下，中间的列将用于粗略编程阶段，且右边两个列中的一者将用于精细编程阶段，其中选择哪一列将视精细阶段被设计得比粗略阶段精细多少而定。
虽然表1和表2是基于典型单元，但将通过以下方式吸收典型单元的变化：以(例如)200mV阶梯大小使控制栅极电压阶梯化，且在特定单元完成粗略编程且开始精细编程时，通过动态切换到对应于任何目标状态值以下的N个状态的电流吸收值来实现精细编程。精细编程的选项1对应于N＝1，且精细编程的选项2对应于N＝2。参考表1，且采用选项1来将单元编程到状态5，在粗略编程期间，将电流吸收值设置为240nA，且在精细编程阶段中切换到117nA的电流吸收值。此较低编程电流应在第一数个精细编程脉冲期间减少注射到浮动栅极中的电荷包的大小。尽管可针对粗略和精细阶段中的每一者使用不同组的值，但通过共用值来减小复杂性；例如，再次参看任一表的状态5的粗略编程，此同一值由选项1中的状态6的精细编程与选项2中的状态7的精细编程共用。
与粗到细过渡检验相关联的各种问题仍适用于本方案，所述问题在上文并入供参考的都在2004年1月27日申请的第10/766,217号、第10/766,786号和第10/766,116号美国专利申请案中更全面地论述。举例来说，通过在粗略检验操作期间将100mV施加到单元的读取源极(位线附近)，并在精细检验阶段中切换到接地读取源极，来实现150mV的“超前”增量。在此方案中，开始控制栅极电压是高值(例如8V)。恒定电流吸收器施加到源极位线的各种源极电压使较低状态停止过编程。继续每步骤200mV的实例，将每一单元编程到其最终阈值电压目标将通常需要16个脉冲。基于测量值，1个扇区的盲编程的自然分布产生0.923V的VT范围或136mV的1σ值。8状态2千兆位芯片中的单元的数目是829,030,400，其对应于±6.08σ＝12.16σ。因此，单元VT在整个2千兆位芯片上的自然分布的范围将是12.16×136mV＝1654mV，假定是正常单元分布总数。
具有200mV步长的9个粗略脉冲将涵盖1.8V范围。额外一组5个或更少的精细编程脉冲应完成所述工作。为了几乎消除第一脉冲上的过冲机会，控制栅极脉冲可以对应于6.08σ的平均值以下的值开始。所以如果将以单个9.0V脉冲将典型单元编程到其目标VT，那么其将必须从9.0V后退6.08σ＝827mV。开始控制栅极电压将为8.2V。非常罕见情况下的最终控制栅极电压将是8.2+14×0.2＝11.0V。典型扇区将要求粗略脉冲步骤的6.08σ+3.4σ＝9.48cr＝9.48×136mV＝1.29V价值，其转化成INT(1.29/0.2)+1＝8个粗略脉冲加上额外5个精细脉冲，一共为每扇区写入13个脉冲。
可针对“或非”或其它架构(例如并入本文中的各个参考中所述)实施本发明的各个方面，其中编程速率取决于源极-漏极电流电平；另外，它们通常不仅适用于快闪或EEPROM存储器，而且适用于编程速率取决于电流流动速率的任何存储器技术。在“或非”阵列中，元件601的限流器将放置在连接到源极端子Z的位线BL1上，在位线BL2上供应位线偏压；其它技术或架构将使用对应的结构。
图7是包含存储元件阵列以及一些外围元件的存储器的示意性表示。阵列750含有存储元件，其中一部分可呈现图2或图3中所示的形式。字线WL1-WLM连接到行解码器730，且位线BL1-BLN连接到列解码器710。解码器710和730两者都连接到地址信号产生器720，存储元件通过其而被选择以用于编程或其它过程。展示列解码器包含解码器树740，其实际上选择所需位线，以及一系列位线驱动器D1-DM，其每一者可通过解码器树连接到位线，以设置适当的偏置电平。根据本发明的主要方面，在编程操作期间，连接到选定位线的位线驱动器将依据选定存储元件待编程到的目标数据状态来设置偏置电平。在图7中703-1到703-N处示意性地展示各个限制器。如所述，这是用来说明与本发明有关的基本元件的示意性表示。在第10/766,217号、第10/766,786号和第10/766,116号美国专利申请案中进一步研究此电路的大部分，所有所述专利申请案在上文以引用的方式并入本文中。尽管是在粗略-精细编程技术的情境中呈现那些内容，但其大部分适用于这里。
在一个实施例中，此方案将所有7个状态检验在每一个编程脉冲之后编程，因为第一编程脉冲成为待编程到状态7的单元的最后一个所需粗略脉冲的可能性正好与成为待编程到状态1的单元的最后一个所需粗略编程脉冲的可能性相同。而且，最后一个编程脉冲成为待编程到状态1的单元的最后精细编程脉冲的可能性正好与其成为待编程到状态7的单元的最后精细编程脉冲的可能性相同。因此，一种智能检验方法(例如上文以应用方式并入的第10/314,055号美国专利申请案中所述)将不直接适用于此方案。尽管这对于编程-检验过程的检验部分将导致相对较长的时间，但根据模拟，以大致相同数目的脉冲对所有存储元件同时进行编程而不管其目标状态如何的能力可导致原始性能的约25％的增加。
在如此低电平的电流下操作的恒定电流源的一个问题是电流吸收器从切断条件移动到源极上对应于所需电流电平的电压将花费的时间。电流吸收值与使源极电压从切断条件下降到对应于所需电流吸收值的值所花费的时间之间将存在逆反关系。具有相当典型的值2pF电容的位线将花费0.8μs来以1000nA的电流吸收值下降0.4V；且如果电流吸收值是10nA，那么稳定时间将为80μs，这比需要的要长。
为了使这种效应减到最小，基于电流的手段可与先前所述的基于电压的手段组合。在此替代手段中，在编程期间施加状态相关源极偏压提供了不同状态所需的电流限制。基于简单元件上的测量值，在同一编程脉冲期间，源极上的每个额外100mV导致存储器单元的阈值电压的750mV的减少。因此，500mV的状态间隔离在2个邻近状态之间需要67mV的源极电压差。接着，用于编程状态1与状态7的源极电压需要6×67＝400mV的差。换句话说，待编程到状态1的单元将具有比待编程到状态7的单元的源极高400mV的编程源极电压。此处的难题是提供在与正被同时编程的单元的源极相关联的导通电流负载条件下合适地起作用的稳定且准确的电压源。重要的是应注意：用于驱动正被编程到较低状态的单元的源极的电压源与驱动正被编程到较高状态的单元的源极的电压源相比，需要小得多的电流。因此，各个源极供应不需要被设计成具有同一强度。
假定所有正被同时编程的扇区中的每个单元都将被编程到状态7的极端条件，那么用于对所有这些1472×8/2＝5888个单元进行编程的电压源将必须被设计成支持5.9mA的电流，假定针对将被编程到状态7的单元，每单元的平均电流是1000nA。如果这不实用，那么可将更高的源极偏置或更低的字线偏置施加到这些单元，以将典型单元的电流限制为(例如)100nA。这将限定每个状态的较高源极偏置，或较低选择栅极电压。只要最大可能的编程控制栅极电压不频繁地达到控制栅极电压的编程/检验阶梯的末端，就可用较高的编程控制栅极电压来补偿编程速率的减小。
尽管已经相对于特定示范性实施例描述了本发明的各个方面，但将了解，本发明有权在所附权利要求书的整个范围内受到保护。
权利要求书(按照条约第19条的修改)
1. 一种在非易失性存储器中将沿着共同字线连接的多个存储元件从初始条件同时编程到多个数据状态中的一者的方法，所述非易失性存储器包含沿着位线且沿着每一者连接到对应字线的一个或一个以上行连接在多个列中的多状态存储元件阵列，所述方法包括：
为沿着所述共同字线连接的所述多个存储器元件中的每一者提供来自所述多个数据状态中的对应目标状态；以及
将所述多个存储元件偏置，其中所述偏置包含：
将所述多个存储元件连接到的所述各自位线中的每一者上的电流限制为不超过视所述各自存储元件的所述对应目标状态而定的值；以及
将编程波形施加到所述共同字线。
2. 根据权利要求1所述的方法，其中所述各自位线中的每一者上的所述电流是所述对应存储元件的源极-漏极电流，且所述共同字线将所述编程波形施加到所述多个存储元件中的每一者的控制栅极。
3. 根据权利要求2所述的方法，其中所述编程波形是一系列脉冲。
4. 根据权利要求1所述的方法，其中所述存储元件是电荷存储装置。
5. 根据权利要求4所述的方法，其中所述存储元件是浮栅晶体管。
6. 一种非易失性存储器，其包括：
多状态存储元件阵列，其沿着位线且沿着每一者连接到对应字线的一个或一个以上行连接在一个或一个以上列中；
编程电路，其可连接到所述位线和所述字线以施加一组电压，以将沿着共同字线连接的多个存储元件从初始条件同时编程到来自多个数据状态中的一者的对应目标状态；以及
限流电路，其可连接到所述位线，以个别地将穿过所述多个存储元件的电流限制为不超过视所述各自存储元件的所述对应目标状态而定的值。
7. 根据权利要求6所述的非易失性存储器，其中所述组电压包含将编程波形施加到共同字线。
8. 根据权利要求7所述的非易失性存储器，其中所述编程波形是一系列脉冲。
9. 根据权利要求6所述的非易失性存储器，其中所述存储元件是电荷存储装置。
10. 根据权利要求9所述的非易失性存储器，其中所述存储元件是浮栅晶体管。

Claims (14)

1.一种将多状态存储元件从初始条件编程到多个数据状态中的一者的方法，其包括：
从所述多个状态中选择目标状态；以及
将所述存储元件偏置，其中所述存储元件的第一端子与第二端子之间的电流被限制为不超过视所述选定目标状态而定的值。
2.根据权利要求1所述的方法，其中所述存储元件属于非易失性存储器，所述非易失性存储器由沿着位线且沿着连接到字线的一个或一个以上行连接在一个或一个以上列中的多状态存储元件阵列组成，所述方法进一步包括：
从所述阵列选择所述要编程的存储元件，以及
其中所述将所述存储元件偏置包括将所述存储元件连接到的位线上的电流限制为视所述选定目标状态而定的所述值。
3.根据权利要求1所述的方法，其中所述将所述存储元件偏置包含依据所述选定目标状态在所述第一端子与第二端子之间施加电压差。
4.根据权利要求3所述的方法，其中所述存储元件属于非易失性存储器，所述非易失性存储器由沿着位线且沿着连接到字线的一个或一个以上行连接在一个或一个以上列中的多状态存储元件阵列组成，所述方法进一步包括：
从所述阵列选择所述要编程的存储元件，以及
其中所述将所述存储元件偏置包括将所述存储元件连接到的位线上的电流限制为视所述选定目标状态而定的所述值，且通过依据所述存储元件连接到的所述位线上的所述选定目标状态设置电压电平来确定所述电压差。
5.根据权利要求1所述的方法，其中所述第一和第二端子是所述存储元件的源极和漏极，且所述将所述存储元件偏置包含将编程波形施加到所述存储元件的控制栅极。
6.根据权利要求5所述的方法，其中所述编程波形是一系列脉冲。
7.根据权利要求1所述的方法，其中所述存储元件是电荷存储装置。
8.根据权利要求7所述的方法，其中所述存储元件是浮栅晶体管，且所述第一和第二端子是所述存储元件的所述源极和漏极。
9.一种非易失性存储器，其包括：
多状态存储元件阵列，其沿着位线且沿着连接到字线的一个或一个以上行连接在一个或一个以上列中；
编程电路，其可连接到所述位线和所述字线以施加一组电压，以在编程过程期间将选定存储元件编程到所述多个状态中的目标状态；以及
限流电路，其可连接到所述位线，以在所述编程过程期间将穿过所述选定元件的电流限制为不超过视所述选定目标状态而定的值。
10.根据权利要求9所述的非易失性存储器，其中所述组电压包含施加视所述选定目标状态而定的源极-漏极电压差。
11.根据权利要求9所述的非易失性存储器，其中所述组电压包含将编程波形施加到所述存储元件的所述控制栅极。
12.根据权利要求11所述的非易失性存储器，其中所述编程波形是一系列脉冲。
13.根据权利要求9所述的非易失性存储器，其中所述存储元件是电荷存储装置。
14.根据权利要求13所述的非易失性存储器，其中所述存储元件是浮栅晶体管。
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