CN101257301A - 半导体器件 - Google Patents

Abstract

根据本发明的半导体器件包括：具有预定功能的第一半导体集成电路(11)，该第一半导体集成电路输出所需的输出信号；第二半导体集成电路(12)，其中提供有多个用于根据具有不同定时的多个栅极信号独立地来回转换导通状态和非导通状态的MOS元件(PMOS晶体管或NMOS晶体管)，并且该多个MOS元件并联连接到该第一半导体集成电路的输出或输入；脉冲产生电路(13)，用于产生和输出多个栅极信号φi(i＝1，2，3)，每个栅极信号具有关于该第二半导体集成电路中的多个MOS元件的不同定时。

Description

半导体器件

本申请是2005年8月2日提交到中国国家知识产权局的、申请号为200510089129.5、发明名称为“半导体器件”的发明专利申请的分案申请。

技术领域

本发明涉及包括至少两个具有不同功能的半导体集成电路的半导体器件，尤其涉及提高可靠性和延长使用寿命的技术。根据本发明的半导体器件在应用在I/O焊盘(pad)时，作为半导体芯片用于执行与外部的有线数据通信是非常有效的，并且该半导体芯片可以广泛地应用在芯片组中。进一步，根据本发明，安装了基板控制电路和动态电路的半导体器件可以确保相当长时间的可靠性。

背景技术

在半导体集成电路中，总是保持在导通状态的MOS元件(MOS晶体管)可以用作上拉电阻。上拉意味着借助电阻通过与电源的正极侧的连接稳定地保持电势，该连接电阻就被称作上拉电阻。上拉电阻经常用在I/O焊盘电路中，用于执行半导体器件和外部以及动态电路中的保持器电路等类似电路之间的数据通信。

近年来，为了优化由于生产过程等因素在延迟中产生的易变性、减少能源消耗和达到高速率操作，提出了控制MOS晶体管的基板电势使其最佳的技术。在应用该技术时，由于在生产过程中产生的易变性，必须根据MOS晶体管的例如易变性的特性来提供基板电势。作为为了实现此目的而提出的方法，将半导体器件分成多个区域，评估在每个区域内的用于监测的MOS晶体管的ON阻抗值，以便基于评估结果向对应区域内的MOS晶体管提供所产生的基板电势，其中，用于监测的MOS晶体管的栅极电压固定在ON电压侧。

当MOS晶体管总是导通以用作上拉电阻时，会因此一直产生大量的直流电流(DC)，这会导致MOS晶体管的特性恶化。当MOS晶体管作为监测器件总是导通以产生基板电势时，也会以同样的方式使得特性恶化。

作为特性恶化的公知示例，由于将栅极电压固定在ON电压侧，MOS晶体管的饱和电流因为有关使用年限的变化而显著恶化。更具体地，当芯片温度处于基板电势相对于栅极在反向偏压状态的状态下升高时，晶体管的阈值电压的绝对值逐级升高。结果，晶体管随着时间而慢下来。具体地说，MOS晶体管可能由于饱和电流的特性恶化约20％，这可能导致一段时间后半导体集成电路的故障。这种现象被称作NBTI(负偏置温度不稳定性)。近来，发现NBTI是由硼等的泄漏而引起的(参见“PMOS偏置温度下降Mahapatra预测可靠性模型”S.S.Alam，M.A.电子器件会议，2002，IEDM’02，摘要，国际出版日期：2002，页码：505-508)。

发明内容

因此，本发明致力于解决由于NBTI导致的有关使用年限的恶化问题，本发明的主要目的是提供一种尽管使用很长时间但其特性不会恶化的半导体器件。

根据本发明的半导体器件包括：具有预定功能的第一半导体集成电路，该半导体集成电路输出所需的输出信号；第二半导体集成电路，其中提供有根据具有不同定时的多个栅极信号独立在导通状态和非导通状态之间转换的MOS元件(PMOS元件或NMOS元件)，所述多个MOS元件并联连接到该第一半导体集成电路的输出或输入。

作为一种可替代的结构，半导体器件可以进一步包括用于产生和输出多个栅极信号的脉冲产生电路，每个栅极信号关于第二半导体集成电路中的多个MOS元件具有不同定时。

常规地通过连续使一个MOS元件在所有时间持续导通而实现的上拉电阻和用来产生基板电势的电流监测器件，可以通过并联连接多个MOS元件并以时间平移方式分散操作加以实现。更具体地，该第二半导体集成电路包括多个MOS元件，该多个MOS元件并联连接到第一半导体集成电路的输出或输入。当来自脉冲产生电路或类似电路的栅极信号施加到多个MOS元件时，该多个MOS元件被分别地施以ON/OFF控制，并且该栅极信号在不同的定时分别施加到并联连接的多个MOS元件。因此，可以稳定该第一半导体集成电路的输出信号，而不受在某一个时间哪个MOS元件处于导通状态的影响。多个MOS元件以时间平移的方式分散操作，从而由于长时间的使用造成的每个MOS元件的NBTI现象得到缓解。因此，就可以实现不易被有关使用年限恶化所影响的电路结构。为防止有关使用年限恶化的待添加的电路仅需要少量的MOS元件。因而，不对常规电路结构进行较大修改就可以实现相同的功能(上拉电阻、电流监测等)。

当第一半导体集成电路是基板电势产生电路而第二半导体集成电路是特性监测电路时，可以较佳地实现上述组成的半导体器件。第二半导体集成电路(特性监测电路)中的多个MOS元件的漏极经过各自的采样保持电路并联连接到该第一半导体集成电路(基板电势产生电路)的输入。然后，该第一半导体集成电路(基板电势产生电路)的输出连接到该第二半导体集成电路(特性监测电路)中的多个MOS元件各自的基板。

监测多个MOS元件的操作状态，其在该半导体器件分成的多个区域内是特性监测器件，并反馈监测结果给该基板电势产生电路，以便根据每个MOS元件的操作状态产生和输出基板电势。在上述情况下，该反馈控制受由于长时间的使用源自MOS元件的NBTI现象的有关使用年限恶化的影响。为了解决这个问题，该多个MOS元件通过各自的采样保持电路连接到该基板电势产生电路的输入，以使采样和保持是彼此时间平移相关联的。然后，平均化使用各自MOS元件进行监测的评估结果。结果，该基板电势产生电路的基板输出就不易被NBTI现象影响，因此根据该MOS元件的特性，基板输出大致保持在常数值上。

在I/O焊盘电路组成该第一半导体集成电路的情况下，可以较佳地实现上述的半导体集成电路。在第一半导体集成电路是三态缓冲器的情况下，上拉电路组成该第二半导体集成电路。在该第一半导体集成电路是动态电路的情况下，保持器电路组成该第二半导体集成电路。在该保持器电路中，用于该第二半导体集成电路中的多个MOS元件的栅极信号是由与非门(NAND)电路提供的，该NAND电路的两个输入是该第一半导体集成电路的输出信号和一定时信号。

在关于三态缓冲器输出的上拉电路包括彼此独立操作的多个MOS元件的情况下，该三态缓冲器的输出可以处于不易被由于长期使用造成的NBTI现象所影响的稳定状态。在关于动态电路输出的保持器电路包括彼此独立的多个MOS元件的情况下，该动态电路的输出可以处于不易被由于长期使用造成的NBTI现象所影响的稳定状态。

在上述半导体器件中，多个栅极信号优选具有相同的频率和不同的相位，并且该栅极信号的总电压优选在每单位时间基本保持恒定。可替代地，多个栅极信号较佳地具有相等的转换概率。

当多个栅极信号的总电压在每单位时间基本保持恒定时，尽管多个MOS元件在不同定时独立操作，仍可以稳定上拉操作。进一步，当多个栅极信号具有相等的转换概率时，可以实现多个MOS元件好像一个MOS元件一样连续地导通的上拉电阻。

进一步，根据本发明的半导体器件包括多个MOS元件，以及用于根据输入信号产生输入到多个MOS元件的栅极的多个栅极信号的逻辑电路，该半导体器件输出所需的输出信号，其中多个MOS元件等效于半导体器件所需输出信号的输出，当多个栅极信号中的任意一个是第一逻辑值时，所需输出信号的值的确定不考虑其它栅极信号的值。

进一步，根据本发明的半导体器件包括多个MOS元件和多个开关元件，其中多个MOS元件是串联连接的，多个MOS元件的栅极公共连接，多个MOS元件的基板公共连接，多个MOS元件的末端漏极和末端源极连接到该各自开关元件的一侧，而该各自开关元件的另一侧连接到具有预定功能的半导体集成电路上，该末端漏极和该末端源极的连接根据用于控制该开关元件的控制信号而转换。

进一步，根据本发明的半导体器件包括多个MOS元件和多个开关元件，其中多个MOS元件是并联连接的，多个MOS元件的栅极是公共连接的，多个MOS元件的基板和源极或漏极连接到该各自开关元件的一侧，而该各自开关元件的另一侧连接到具有预定功能的半导体集成电路上，该基板和源极或漏极的连接根据用于控制该开关元件的控制信号而转换。

附图说明

下面以示例的方式说明本发明，但是不局限于附图，附图中相似的标记指示相似的元件，其中：

图1是示出了根据本发明的较佳实施例的半导体器件基本结构的框图；

图2是示出了根据本发明第一较佳实施例的特性监测电路的结构的电路图；

图3是示出了根据第一较佳实施例的采样保持电路的结构的电路图；

图4是示出了根据第一较佳实施例的基板电势产生电路的结构的电路图；

图5展示了根据第一较佳实施例的脉冲产生电路的定时信号的波形；

图6是示出了根据本发明第二较佳实施例的三态缓冲器和上拉电路的结构的电路图；

图7是示出了根据第二较佳实施例的脉冲产生电路的结构的电路图；

图8展示了根据第二较佳实施例的脉冲产生电路的定时信号的波形；

图9是根据本发明第三较佳实施例的动态电路和保持器电路的结构的电路图；

图10是根据本发明第四较佳实施例的等效逻辑图；

图11是示出了根据第四较佳实施例的两输入端NAND电路和使能信号产生逻辑电路的结构的电路图；

图12是根据第四较佳实施例的实际值表；

图13是示出了根据第四较佳实施例的时钟树的应用示例的电路图；

图14展示了根据本发明第五较佳实施例的监测电路；和

图15展示了根据本发明第六较佳实施例的监测电路。

具体实施方式

下面参照附图描述本发明的较佳实施例。

参见图1描述根据本发明较佳实施例的基本结构的示例。图1示出了下面描述的共同应用在本发明的第一至第三较佳实施例中的半导体器件10的示意性结构。该示意性结构仅是示例，可以在本发明的保护范围内修改。

半导体器件10包括第一半导体集成电路11、第二半导体集成电路12和脉冲产生电路13。脉冲产生电路13的输出连接到第二半导体集成电路12的输入。第一半导体集成电路11和第二半导体集成电路12双向直接连接。然而，第一半导体集成电路11和第二半导体集成电路12可以是单向直接连接，其中第一半导体集成电路11和第二半导体集成电路12中哪个作为接收端在不同的较佳实施例中是不同的。第一半导体集成电路11具有输出端，用以输出信号至未示出的另一个半导体集成电路。

第一较佳实施例

下面参见图1至图5描述根据本发明第一较佳实施例的半导体器件。

第一较佳实施例涉及用于将最佳的基板电势提供给另一个半导体集成电路中的MOS晶体管的半导体器件的示例。在本实施例中，第二半导体集成电路12是特性监测电路(电流监测电路)，用于监测半导体器件10的每个区域的特性。第一半导体集成电路11是基板电势产生电路，用于根据特性监测电路监测的MOS晶体管的特性产生基板电势。

图2是示出了特性监测电路12a的结构的电路图。

特性监测电路12a包括n个N沟道型MOS晶体管QN1，QN2，...，QNn，每个都具有相同的型号和大小。NMOS晶体管QN1，QN2，...，QNn的漏极连接到等效的恒定电源21。NMOS晶体管QN1，QN2，...，QNn的源极和基板公共相连，而其栅极连接到脉冲产生电路13的脉冲输出端，以便输出定时信号φi(i＝1，2，...，n)。NMOS晶体管QN1，QN2，...，QNn的漏极通过图3中示出的采样保持电路14a连接到图4中示出的基板电势产生电路11a的输入端。NMOS晶体管QN1，QN2，...，QNn的公共相连的基板连接到基板电势产生电路11a的基板输出端BN。

该n个NMOS晶体管QN1，QN2，...，QNn与单个持续导通的常规NMOS晶体管相似并以相同的方式工作。

NMOS晶体管QN1，QN2，...，QNn根据施加在其栅极的来自于脉冲产生电路13的定时信号φi(i＝1，2，...，n)，独立地在导通状态和非导通状态来回转换。NMOS晶体管QN1，QN2，...，QNn进一步监测相对于来自恒定电流源21的恒定电流的电压降(阻抗)，并通过采样保持电路14a将监测结果提供给基板电势产生电路11a。

脉冲产生电路13包括n个脉冲输出端。图5中示出的定时信号φi(i＝1，2，...，n)从各自的脉冲输出端被提供给特性监测电路12a中的NMOS晶体管QN1，QN2，...，QNn的栅极。因为这n个定时信号φi(i＝1，2，...，n)彼此按时间顺序平移，所以NMOS晶体管QN1，QN2，...，QNn就无重复地以时间平移的方式激活。

为了稳定各自的对基板电势产生电路11a的输入，NMOS晶体管QN1，QN2，...，QNn的输出分别连接到相应的采样保持电路14a。n个采样保持电路14a集合起来组成连接电路14。连接电路14是本实施例中一个特别的组件而没有显示在图1中。

图3是示出了采样保持电路14a的结构的电路图。采样保持电路14a对应于NMOS晶体管QN1，QN2，...，QNn，包括采样电容C1、保持电容C2、比较器22和开关元件S1、S2和S3。在从脉冲产生电路13传送来的定时信号φi(i＝1，2，...，n)的作用下，相应的NMOS晶体管QNi导通。按照相同的方式，通过定时信号φi接通开关元件S1，通过反向定时信号/φi接通开关元件S2和S3。开关元件S1和开关元件S2、S3是相反操作的。

当响应定时信号φi，相应的NMOS晶体管QNi处于导通状态时，开关元件S1接通而开关元件S2和S3断开。来自NMOS晶体管QNi的监测结果就通过开关元件S1保存在采样电容C1中。当采样电容C1的信息通过要进行偏移处理的比较器22传送时，监测结果被评估。接着，当定时信号φi被反向到“L”电平时，NMOS晶体管QNi是非导通的，开关元件S1断开，而开关元件S2和S3接通。从比较器22输出的监测结果就保存在保持电容C2中，还通过开关元件S3传送至基板电势产生电路11a的输入端。

图4是示出了作为第一半导体集成电路11的基板电势产生电路11a的结构的电路图。连接电路14的输出端连接到基板电势产生电路11a的输入端。连接电路14包括n个采样保持电路14a，它们分别对应于n个NMOS晶体管QN1，QN2，...，QNn。采样保持电路14a的输出端被公共连接，并被连接到基板电势产生电路11a的输入端。

当评估第一NMOS晶体管QN1时，对应于其余(n-1)个NMOS晶体管QN2至QNn的采样保持电路14a的平均输出值从连接电路14输出。同样地，当评估第二NMOS晶体管QN2时，对应于其余(n-1)个NMOS晶体管QN1、QN3至QNn的采样保持电路14a的平均输出值从连接电路14输出。当不评估任何NMOS晶体管时，所有采样电路14a的平均输出值被输出。

基板电势产生电路11a包括微分电路31和输出缓冲电路32。连接电路14的输出端连接到微分电路31的一个输入端。微分电路31微分放大通过连接电路14输入的信号，也就是平均输出值。微分放大后的信号在输出缓冲器32中缓冲，并从基板输出端BN输出。基板输出端BN的输出是与特性监测电路12a中各自NMOS晶体管QN1，QN2，...，QNn的平均特性一致的值。换句话说，基板输出端BN的输出是与NMOS晶体管的特性一致的最佳值。从基板输出端BN输出的供给基板电势输出给未示出的多个MOS晶体管的基板，也公共地施加到特性监测电路12a中的n个NMOS晶体管QN1，QN2，...，QNn的基板。

特性监测电路12a中的n个NMOS晶体管QN1，QN2，...，QNn是独立地各自地以时间平移的方式分散评估的。然而，当它反映在基板电势的产生上时，其监测结果是平均的。

如上所述，当特性监测电路12a中的n个NMOS晶体管QN1，QN2，...，QNn以时间平移的方式分散操作时，可以缓解由于长期使用导致的在NMOS晶体管QN1，QN2，...，QNn中产生的NBTI现象，并且可以实现不易被有关年限的恶化所影响的电路结构。

在上面的描述中，在可选择的时间点上，导通和评估一个NMOS晶体管，然而，可以在各自的时间同时导通和评估至少两个NMOS晶体管。更重要地，与半导体器件操作状态相关的基板电势可以实质上恒定地从基板电势产生电路11a的基板输出端BN输出，而不考虑在某一个时间内哪个NMOS晶体管QN1，QN2，...，QNn处于导通状态。为了使其不同，在特性监测电路12a中并联连接的n个NMOS晶体管QN1，QN2，...，QNn以时间平移的方式分散操作，以避免任何对基板电势产生电路11a的输出的影响。

进一步，在上面的描述中，当保存数据时，采样保持电路14a的开关元件S3接通。然而，并不要求开关元件S3在保存数据时一定要开启，只要它在评估NMOS晶体管时断开即可。因为多个采样保持电路14a的平均输出值输入到基板电势产生电路11a，所以用于输出该值的采样保持电路14a的数目是无关紧要的，只要各自的采样保持电路14a输出被正确评估的值即可。

进一步，在上面的描述中，定时信号φi(i＝1，2，...，n)分别施加到各自NMOS晶体管的栅极，以实现n个NMOS晶体管QN1，QN2，...，QNn导通状态和非导通状态的来回转换。可替代地，例如，可以在各自NMOS晶体管和电流源之间插入开关元件，其中各自的开关元件被单独地控制，以来回转换导通状态和非导通状态。

本实施例描述了用于产生NMOS晶体管基板电势的基板电势产生电路。然而，本领域技术人员可以修改根据本实施例的结构，使得基板电势产生电路产生PMOS晶体管的基板电势。

第二较佳实施例

下面参见图6至图8描述根据本发明第二较佳实施例的半导体器件。

第二较佳实施例涉及I/O焊盘电路的示例。在本实施例中，第一半导体集成电路11是三态缓冲器，第二半导体集成电路12是上拉电路。

图6是示出了三态缓冲器11b和上拉电路12b的结构的电路图。三态缓冲器11b缓冲使用激活信号的输入信号并输出经过缓冲的信号。上拉电路12b在三态缓冲器11b没有激活时用来防止高阻抗输出受到扰动。上拉电路12b包括三个PMOS晶体管QP1、QP2和QP3。PMOS晶体管QP1、QP2和QP3的源极连接到电源端子，而其漏极公共地连接到三态缓冲器11b的输出端。来自脉冲产生电路13的定时信号φ1、φ2和φ3单独地施加到PMOS晶体管QP1、QP2和QP3的栅极。

这三个PMOS晶体管QP1、QP2和QP3与导通状态下的常规单独PMOS晶体管一致。

图7是示出了脉冲产生电路13的结构的电路图。脉冲产生电路13包括三个延迟元件D1、D2和D3，并形成了环形振荡器，其中延迟元件D1的输出端连接到延迟元件D2的输入端，延迟元件D2的输出端连接到延迟元件D3的输入端，延迟元件D3的输出端连接到延迟元件D1的输入端。分别从延迟元件D1、D2和D3输出的定时信号φ1、φ2和φ3是上拉电路12b的PMOS晶体管QP1、QP2和QP3的栅极的输入信号。

图8展示了定时信号φ1、φ2和φ3及定时信号φ1、φ2和φ3的平均电压值的波形。定时信号φ1、φ2和φ3的波形具有相同的频率和不同的相位。三个定时信号φ1、φ2和φ3的平均电压值在单位时间上是恒定的。各自栅极输入了定时信号φ1、φ2和φ3的PMOS晶体管QP1、QP2和QP3的转换概率彼此相等，因此实现了好像一个单独的PMOS晶体管总是处于导通状态的上拉电阻。

三个PMOS晶体管QP1、QP2和QP3的总的上拉电流容量与恒定导通的单独PMOS晶体管的上拉电流容量实质上相等。因此，可以按与常规技术相同的方式实现上拉，而由于长期使用产生于NBTI现象的有关年限的恶化与常规技术相比减少约1/3。所以，在上拉电阻非常重要的I/O焊盘电路中可以可靠地确保长期的使用寿命。

在上述描述中提供了三个PMOS晶体管，然而本实施例不限于此。进一步，可以使用NMOS晶体管代替PMOS晶体管。进一步，脉冲产生电路13并不必须由多个延迟元件环形连接的方式构成。更重要地，在恒定导通的单独晶体管中获得的功能可以通过以时间平移的方式分散操作多个MOS晶体管来实现。换句话说，以时间平移的方式分散操作多个MOS晶体管，从而避免了任何对三态缓冲器11b的影响。

进一步，在上面的描述中，定时信号φi(i＝1，2，3)分别施加到各自PMOS晶体管的栅极，以实现三个PMOS晶体管QP1、QP2和QP3导通状态和非导通状态的来回转换。可替代地，例如，可以在各自PMOS晶体管的源极和电流源之间插入开关元件，其中各自开关元件被单独控制，以便在导通状态和非导通状态之间来回转换。

第三较佳实施例

下面参见图1和图9描述根据第三较佳实施例的半导体器件。

第三较佳实施例涉及动态电路的示例。在本实施例中，动态电路组成第一半导体集成电路11，保持器电路组成第二半导体集成电路12。

图9是示出了动态电路11c和保持器电路12c的结构的电路图。在动态电路11c中，由时钟信号激活的PMOS晶体管QP11和NMOS晶体管QN11，以及响应于其栅极的输入信号A和B的施加而高速转换的NMOS晶体管QN21和QN22串联连接。对应于输入信号A和B的输出信号C从PMOS晶体管QP11和NMOS晶体管QN21的漏极连接点输出。为了处理动态电路11c输出的漂移状态，提供了保持器电路12c。

保持器电路12c包括三个PMOS晶体管QP21、QP22和QP23，以及三个NAND电路NA11、NA12和NA13。PMOS晶体管QP21、QP22和QP23的源极连接到电源端子，而其漏极连接到动态电路11c的输出端。PMOS晶体管QP21、QP22和QP23的栅极连接到对应的NAND电路NA11、NA12和NA13的输出端。NAND电路NA11、NA12和NA13的一个输入端连接到动态电路11c的输出端，而其另一个输入端连接到脉冲产生电路13的定时信号φ1、φ2和φ3的输出。脉冲产生电路13的结构与第二较佳实施例的示例(图7)中相同，这里不再描述。定时信号φ1、φ2和φ3的波形与第二较佳实施例的示例(图8)中也相同，这里不再描述。NAND电路NA11、NA12和NA13用作反向器。

三个PMOS晶体管QP21、QP22和QP23的总的上拉电流容量可以设置成与恒定导通的单独PMOS晶体管的上拉电流容量实质上相同。因此，上拉可以按常规技术的方式实现，而与常规技术相比，由于长期使用源自NBTI现象的有关使用年限的恶化可以减少约1/3。所以，在对应于上拉电阻非常重要的动态电路的保持器电路中可以确保可靠的长期使用寿命。

在上面的描述中，提供了三个PMOS晶体管，然而，本实施例不局限于此。进一步，可以使用NMOS晶体管代替PMOS晶体管。更重要的是，在恒定导通的单独晶体管中获得的功能可以通过以时间平移的方式分散操作多个MOS晶体管来实现。换句话说，可以以时间平移的方式分散操作多个MOS晶体管，以便动态电路11c的输出不会因此受到影响。

进一步，在上面的描述中，定时信号φi(i＝1，2，3)分别施加到连接到各自PMOS晶体管栅极的NAND电路NA11、NA12和NA13，以实现三个PMOS晶体管QP21、QP22和QP23导通状态和非导通状态的来回转换。可替代地，例如，可以在各自PMOS晶体管的源极和电流源之间插入开关元件，其中各自开关元件被分别控制，以便在导通状态和非导通状态之间来回转换。

本实施例可以容易地应用到多米诺电路和类似电路的保持器电路中。

第四较佳实施例

下面参见图10至图13描述根据本发明第四较佳实施例的半导体器件。

在第四较佳实施例中，使用CMOS逻辑电路在逻辑上形成信号，施加到一个MOS元件的NBTI的负荷就分散到多个MOS元件中，而不是如第一至第三较佳实施例所描述的那样将具有相同转换概率的多个栅极信号以时间平移的方式输入到多个MOS元件的栅极。

图10展示了两输入端的NAND电路。该两输入端的NAND电路在EN信号是“H”时输出IN信号的反向信号作为OUT信号，而当EN信号是“L”时，输出“H”作为OUT信号而不考虑IN信号的值。例如，如上所述的两输入端的NAND电路组成时钟门控。为了描述时钟门控，是否提供时钟是靠作为门控目标的电路是否被激活来控制的。当在时钟门控中目标电路短期内是激活的而长期内是非激活时，两输入端的NAND电路中的PMOS晶体管的栅极在长期内处于ON电压侧，而受到NBTI极大的影响。在本实施例中，缓解了上述情况下PMOS晶体管中由于NBTI造成的有关年限的恶化。无需多说，本实施例也可以应用在不是NAND电路和时钟门控的情况。

图11展示了根据本实施例的两输入端的NAND电路的具体电路图，其逻辑上等价于图10所示的NAND电路。根据本实施例的两输入端的NAND电路包括逻辑电路10E和NAND 10C，逻辑电路10E在内部基于EN信号产生EN1信号和EN2信号，NAND 10C在输入IN信号之外，还输入EN1信号和EN2信号，并输出IN信号和EN信号的NAND逻辑信号。在逻辑电路10E中，EN信号被输入到触发器10D的时钟CLK端，而触发器10D的反向输出NQ被输入到触发器10D的数据D端。由触发器10D的输出Q控制的开关SW10B在Q是“H”时传送EN信号至EN2。由触发器10D的NQ控制的开关SW10A在NQ是“H”时传送EN信号至EN1。更具体地，每次当EN是“H”时，输入信号EN的值就被交替传送至EN1和EN2。

图12展示了信号EN、Q、EN1、EN2、IN和OUT的实际值列表的示例。如图12所示，当信号EN是“L”时，信号L被传送至EN1和EN2之一。在NAND 10C中，当EN1和EN2之一是“L”时，其中EN1和EN2被输入到栅极的并联设置的两个PMOS晶体管之一是导通的，而其中EN1和EN2被输入到栅极的串联设置的两个NMOS晶体管之一是非导通的。更具体地，不考虑IN的值，OUT会造成“H”的结果，并且根据本实施例的两输入端的NAND电路在逻辑上等效于图10示出的两输入端的NAND电路。进一步，只要输入EN1和EN2至其栅极的PMOS晶体管之一的栅极是“L”，就可以获得导通状态。因此，由于NBTI造成的恶化就被分散到两个PMOS晶体管中。

图13展示了根据本实施例的两输入端的NAND电路应用于时钟门控的示例。当EN信号是“H”时，包括逻辑电路10E和NAND 10C的两输入端的NAND电路输出时钟的反向信号，而当EN信号是“L”时，将时钟固定在“H”上。换句话说，当作为时钟供给目标的电路是非激活时，EN信号固定在“L”上。在附图下部所示的NAND中，其输入之一固定在“H”上，这意味着时钟的反向信号被恒定地施加到该电路。当PMOS晶体管的栅极固定在“L”上时，由于NBTI的恶化被加强。根据本实施例的结构，NAND 10C的恶化减轻了。因此，由于有关使用年限的恶化，响应于没有受到门控的时钟输出的时钟相位差的增加可以减少。

第五较佳实施例

下面参见图14描述根据本发明第五较佳实施例的半导体器件。

图14展示了特性监测电路，其结构不同于连接到图4中的基板电势产生电路11a的图2中的特性监测电路12a。在图14中，施加了共同基板电压和栅极电压的三个NMOS晶体管是串联连接的。共同的栅极电压设置成任意电压。基板电压等于来自于基板电势产生电路11a的基板输出端的电压值。

NMOS晶体管QN11C的漏极连接到开关元件SW11E上，并且漏极是通过连接电路14连接到微分电路31的监测输出端还是连接到接地电势是根据控制信号φ1选择的。为使其不同，当φ1是“H”时，漏极连接到监测输出V1，而当φ1是“L”时连接到接地电势。MOS晶体管QN11B的源极连接到开关元件SW11D上，并且源极是通过连接电路14连接到微分电路31的监测输出端还是连接到接地电势是根据控制信号φ1选择的。为使其不同，当φ1是“H”时，源极连接到接地电势，而当φ1是“L”时连接到监测输出V1。这样，MOS晶体管QN11C和MOS晶体管QN 11B就以开关的形式交替连接到接地电势和监测输出V1。

如上所述，当待连接到监测输出的MOS晶体管响应φ1而转换时，待施加到MOS晶体管QN11B的栅极-源极电压Vgs的电压值就改变了，因此减轻了来自NBTI的任何影响。在本实施例中，不是必须提供n个MOS晶体管和n个采样保持电路。通过仅提供一组串连连接的MOS晶体管就可以减少有关使用年限的恶化。

进一步，当φ1是“H”，MOS晶体管QN11C的漏极-源极电压Vds是接近阈值的值，而当φ1是“L”时，则尽可能接近零。总地来说，在MOS晶体管中有关使用年限的恶化是由一般叫做热载体效应而不是已经描述的NBTI引起的。该热载体效应源自漏极-源极电压Vds，随着Vds的增加恶化加剧。更具体地，因为由于使用φ1控制哪个MOS晶体管连接到监测输出改变了MOS晶体管QN11C，所以由于热载体效应引起的恶化减少了。

第六较佳实施例

下面参见图15描述根据本发明第六较佳实施例的半导体器件。

图15展示了特性监测电路，其结构不同于连接到图4中的基板电势产生电路11a的图2中的特性监测电路12a。在本实施例中，NMOS晶体管QN12B和QN12C是并联连接的，而NMOS晶体管QN12B、QN12C、QN12D和QN12E是按三级串连连接的。各自MOS晶体管的栅极被公共连接并设置成任意值。MOS晶体管QN12D和QN12E的基板被公共连接，其上施加了与来自基板产生电路11a基板输出端的电压值相等的电压。

MOS晶体管QN12B的漏极连接到开关元件SW12F，并且漏极是连接到微分电路31的监测输出端还是断开是根据控制信号φ1选择的。换句话说，当φ1是“H”时，漏极连接到监测输出V1，而当φ1是“L”时断开。MOS晶体管QN12C的漏极连接到开关元件SW12H，并且漏极是连接到微分电路31的监测输出端还是断开是根据控制信号φ1选择的。换句话说，当φ1是“L”时，漏极连接到监测输出V1，而当φ1是“H”时断开。这样，MOS晶体管QN12C和MOS晶体管QN12B就以开关的形式交替断开和连接到监测输出V1。

如上所述，当待连接到监测输出V1的MOS晶体管响应φ1而转换时，可以缓解来自NBTI的任何影响。在本实施例中，不是必须提供n个MOS晶体管和n个采样保持电路。通过仅提供一个图15所示的MOS晶体管就可以减少有关使用年限的恶化。

MOS晶体管QN12B的基板连接到开关元件SW12G上，并且基板是连接到基板产生电路11a的基板输出端BN还是连接到接地电势是根据控制信号/φ1选择的。换句话说，当φ1是“H”时，基板连接到基板电势，而当φ1是“L”时接地。MOS晶体管QN12C的基板连接到开关元件SW12I上，并且基板是连接到基板产生电路11a的基板输出端BN还是连接到接地电势是根据控制信号φ1选择的。换句话说，当φ1是“L”时，基板连接到基板电势，而当φ1是“H”时接地。

来自热载体效应的影响也由基板电势产生，并且随着基板电势变小(反向偏压)恶化加剧。更具体地，因为MOS晶体管QN11C的基板电势响应于φ1而变化，所以缓解了由于热载体效应的恶化。

虽然已经详细地描述了本发明，但是可以清楚地理解这仅是图解和示例的说明，而不用作限制，本发明的精神和范围仅通过下面的权利要求加以限制。

Claims (3)

1、一种半导体器件，包括：

多个MOS元件；和

逻辑电路，用于根据输入信号产生输入到该多个MOS元件的栅极的多个栅极信号，该半导体器件输出所需的输出信号，其中

该多个MOS元件等效于该半导体器件所需输出信号的输出，当所述多个栅极信号中的任意一个是第一逻辑值时，该所需输出信号的值的确定不考虑其它栅极信号的值。

2、一种半导体器件，包括：

多个MOS元件；和

多个开关元件，其中

所述多个MOS元件是串联连接的，所述多个MOS元件的栅极是公共连接的，所述多个MOS元件的基板是公共连接的，所述多个MOS元件的末端漏极和末端源极连接到各自的开关元件的一侧，而各自的开关元件的另一侧连接到具有预定功能的半导体集成电路上，该末端漏极和该末端源极的连接根据用于控制该开关元件的控制信号而转换。

3、一种半导体器件，包括：

多个MOS元件；和

多个开关元件，其中

所述多个MOS元件是并联连接的，所述多个MOS元件的栅极是公共连接的，所述多个MOS元件的基板和源极或漏极连接到各自的开关元件的一侧，各自的开关元件的另一侧连接到具有预定功能的半导体集成电路上，该基板和源极或漏极的连接根据用于控制该开关元件的控制信号而转换。

Images