CN101261994A - 具备电容器的半导体装置及其制造方法 - Google Patents

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Abstract

一种具备电容器的半导体装置及其制造方法，在确保一定的电容器电容的同时可实现高集成化并具有高的可靠性。该半导体装置包含存储单元区和外围电路区，具备在半导体衬底(1)的主表面上从上述存储单元区延伸到外围电路区的绝缘膜(59)。在存储单元区内形成电容器下部电极(170a)，电容器下部电极(170a)包含具有顶面(301)和底面(302)的电容器下部电极部分，使绝缘膜(59)的上部表面位于电容器下部电极部分的顶面(301)和底面(302)之间。

Description

具备电容器的半导体装置及其制造方法
本申请是下述申请的分案申请：
发明名称：具备电容器的半导体装置及其制造方法
申请号：98118366.2
申请日：1998年8月17
技术领域
本发明涉及半导体装置及其制造方法，更特定地说，涉及具备电容器的半导体装置及其制造方法。
背景技术
近年来，对于半导体装置，特别是以DRAM(动态随机存取存储器)等为代表的半导体存储器，高集成化、微细化的要求越来越强。图114是现有的DRAM的存储单元区的一部分的平面示意图。参照图114，现有的DRAM的存储单元区具备：场效应晶体管；包含电容器下部电极1170a、1170b的电容器；字线1043a、1043b、1043e、1043f；以及位线1174。上述场效应晶体管由起到栅电极的作用的字线1043a、1043e和起到源/漏区的作用的有源区1039构成。具体地说，在半导体衬底的主表面中形成有源区1039，在半导体衬底的主表面上形成字线1043a、1043b、1043e、1043f。而且，在字线1043a、1043b、1043e、1043f和半导体衬底的主表面上形成第1层间绝缘膜(图中未示出)。然后，在该第1层间绝缘膜上形成位线1174，使其大致与字线1043a、1043b、1043e、1043f正交。然后，在位线1174和第1层间绝缘膜上形成第2层间绝缘膜(图中未示出)。在第2层间绝缘膜上形成电容器下部电极1170a、1170b。位线1174在接触孔1049中与有源区1039电连接。电容器下部电极1170a、1170b分别在接触孔1038a、1038b中与有源区1039中的上述场效应晶体管的源/漏区之一电连接。而且，在图115中示出该DRAM的存储单元区的沿500-500线的剖面图。
图115是示出图114的沿500-500线的剖面和DRAM的外围电路区的剖面的剖面图。参照图115，在DRAM的存储单元区中，在被槽分离氧化膜1040包围的有源区1039中形成场效应晶体管的源/漏区1201a、1201b。在被该一对源/漏区1201a、1201b夹住的沟道区上，经栅绝缘膜1042a形成栅电极1043a。在栅电极1043a上形成氮化硅膜1044a。栅电极1043a由n型掺杂多晶硅构成。在栅电极1043a和氮化硅膜1044a的侧面形成由氮化硅膜构成的侧壁1046a、1046b。在侧壁1046a、1046b、氮化硅膜1044a和半导体衬底1001的主表面上形成非掺杂氧化硅膜1047。在槽分离氧化膜1040上，经栅绝缘膜1042b形成栅电极1043b。在栅电极1043b上形成氮化硅膜1044b。在栅电极1043b和氮化硅膜1044b的侧面形成由氮化硅膜构成的侧壁1046c、1046d。在侧壁1046c、1046d和氮化硅膜1044b上形成非掺杂氧化硅膜1047。在该非掺杂氧化硅膜1047上形成第1层间绝缘膜1048。通过用刻蚀除去第1层间绝缘膜1048和非掺杂氧化硅膜1047的一部分，形成接触孔1049。在接触孔1049的内部和第1层间绝缘膜1048上形成掺杂多晶硅膜1052。在掺杂多晶硅膜1052上形成高熔点金属硅化物膜1053。由该掺杂多晶硅膜1052和高熔点金属硅化物膜1053构成位线1174。在高熔点金属硅化物膜1053上形成氮化硅膜1054。在氮化硅膜1054、高熔点金属硅化物膜1053和掺杂多晶硅膜1052的侧面形成由氮化硅膜构成的侧壁1055a、1055b。在第1层间绝缘膜1048、侧壁1055a、1055b和氮化硅膜1054上形成第2层间绝缘膜1037。通过除去第1和第2层间绝缘膜1048、1037的一部分，形成与电容器下部电极1170a和源/漏区之一进行电连接用的接触孔1038a。在接触孔1038a的内部形成由掺杂多晶硅构成的栓1057。然后，在开口部1038a和第2层间绝缘膜1037上形成电容器下部电极1170a。为了以少的占有面积确保电容器的电容，该电容器下部电极1170a具备圆柱形的结构。然后，在电容器下部电极1170a和第2层间绝缘膜1037上形成电介质膜1150。在电介质膜1150上形成电容器上部电极1151。在电容器上部电极1151上形成第3层间绝缘膜1205。
在外围电路区中，形成构成外围电路的元件、即场效应晶体管和布线层1202。在半导体衬底1001的主表面上形成源/漏区1201d、1201e。在与源/漏区1201d、1201e邻接的沟道区上经栅绝缘膜1042c、1042d分别形成栅电极1043c、1043d。在栅电极1043c、1043d上形成氮化硅膜1044c、1044d。在栅电极1043c、1043d和氮化硅膜1044c、1044d的侧面形成由氮化硅膜构成的侧壁1046e～1046g。在半导体衬底1001的主表面、氮化硅膜1044c、1044d和侧壁1046e～1046g上形成非掺杂氧化硅膜1047。在非掺杂氧化硅膜1047上形成第1层间绝缘膜1048。通过除去第1层间绝缘膜1048的一部分，形成接触孔1050、1051。在第1层间绝缘膜1048上和接触孔1050、1051的内部形成掺杂多晶硅膜1052。在掺杂多晶硅膜1052上形成高熔点金属硅化物膜1053。由该掺杂多晶硅膜1052和高熔点金属硅化物膜1053形成外围电路区中的布线层1202。在高熔点金属硅化物膜1053上形成氮化硅膜1203。在氮化硅膜1203、高熔点金属硅化物膜1053和掺杂多晶硅膜1052的侧面形成由氮化硅膜构成的侧壁1204a、1204b。在第1层间绝缘膜1048、氮化硅膜1203和侧壁1204a、1204b上形成第2层间绝缘膜1037。在第2层间绝缘膜1037上形成电容器的电介质膜1150，该电介质膜1150以从存储单元区延伸的方式来形成。在该电介质膜1150上形成电容器上部电极1151。在第2层间绝缘膜1037和电容器上部电极1151上形成第3层间绝缘膜1205。
图116是图115中示出的现有的DRAM的存储单元区的变形例，电容器下部电极1092的形状成为厚膜型的。在这里，除电容器下部电极1092的形状以外的结构与图115中示出的现有的DRAM大致相同。
如图115和116所示，在现有的DRAM的存储单元区中，为了既进行高集成化和微细化又同时确保电容器的电容，形成电容器下部电极1170a使其向高度方向延伸。通过这样来形成，即使减小存储单元区中的电容器下部电极1170a的占有面积，也能确保对电容器所要求的电容。但是，由于存储单元区中的电容器下部电极1170a的结构向高度方向延伸，存储单元区中的第3层间绝缘膜1205的上部表面的高度与外围电路区中的第3层间绝缘膜1205的上部表面的高度的差变大。而且，在该第3层间绝缘膜1205上通常形成由铝等构成的布线层。而且，由于在形成该布线层用的的光刻加工中，在存储单元区和外围电路区之间在第3层间绝缘膜1205的上部表面上有台阶差，故存在不能取得光刻时的焦点裕量的问题。这样，由于不能取得光刻加工时的焦点裕量，在第3层间绝缘膜1205上形成的布线的图形变得不清晰，由此，产生该布线的断线、短路这样的问题。结果，产生半导体装置的可靠性降低的问题。
此外，在现有的DRAM的外围电路区中，如图117所示，为了电连接外围电路区中的布线1202及电容器上部电极1151与在第3层间绝缘膜1205上形成的铝等构成的布线层(图中未示出)，分别形成接触孔1144、1135。该接触孔1144和1135通常在相同的刻蚀工序中同时形成，但由于形成电容器上部电极1151和外围电路区中的布线1202的深度方向的位置不同，在接触孔1135的底部，电容器上部电极1151被过刻蚀，直到接触孔1114到达布线1202为止。结果，如图117所示，存在接触孔1135穿过电容器上部电极1151和电介质膜1150的情况。而且，还存在外围电路区中的布线层1202和其它的场效应晶体管等元件因用于形成接触孔1135的刻蚀而受到损伤的情况。结果，产生半导体装置的可靠性降低的问题，如半导体装置不能稳定地工作或发生误操作。
发明内容
本发明的一个目的是提供这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
本发明的另一个目的是提供这样一种半导体装置的制造方法，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
本发明的第1方面所述的半导体装置是包含存储单元区和外围电路区的半导体装置，具备：在半导体衬底的主表面上形成的绝缘膜；电容器下部电极；电介质膜；以及电容器上部电极。在上述半导体衬底的主表面上形成具有上部表面的上述绝缘膜，使其从上述存储单元区延伸到上述外围电路区。在上述存储单元区内形成上述电容器下部电极，使其在上述半导体衬底的主表面上延伸到上述绝缘膜的上部表面的上方。在上述电容器下部电极上介入上述电介质膜形成上述电容器上部电极，使其延伸到上述绝缘膜的上部表面上。上述电容器下部电极包含相对于电容器上部电极向上方延伸并具有顶面和底面的电容器下部电极部分。上述绝缘膜的上部表面位于上述电容器下部电极部分的顶面和底面之间。
因此，上述电容器下部电极成为部分地埋入上述绝缘膜中的状态。其结果，与以往相比，可减小从上述存储单元区延伸到上述外围电路区的上述绝缘膜的上部表面与上述存储单元区中的上述电容器下部电极部分的顶面的台阶差。由此，即使在上述电容器下部电极上和上述绝缘膜上形成层间绝缘膜的情况下，也可在上述存储单元区和上述外围电路区之间减小上述层间绝缘膜的上部表面内的台阶差。其结果，在上述绝缘膜上利用光刻形成布线层的情况下，也可防止起因于上述层间绝缘膜的上部表面的上述台阶差而产生上述布线层的图形变得不清晰的问题。因此，可防止由于上述布线层的图形不清晰而产生上述布线层的断线、短路的问题。其结果，可得到这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
此外，由于上述电容器下部电极成为部分地埋入上述绝缘膜中的状态，可在位于上述电容器下部电极部分的顶面与上述绝缘膜的上部表面之间的上述电容器下部电极部分的外部侧面上介入上述电介质膜形成上述电容器上部电极。由此，由于也能利用上述电容器下部电极部分的外部侧面作为电容器，故可增加电容器的电容。
此外，通过改变上述绝缘膜的上部表面的位置，可改变能作为电容器来利用的上述电容器下部电极部分的外部侧面的面积。由此，不改变上述电容器下部电极的形状，就可改变电容器的电容。
在本发明的第1方面所述的半导体装置的结构中，上述电容器下部电极也可包含第1和第2电容器下部电极。也可在上述存储单元区内形成上述第1和第2电容器下部电极，使其经上述绝缘膜的一部分而互相邻接。上述绝缘膜的一部分可具有比用光刻加工能形成的最小加工尺寸小的宽度。因此，与以往相比，可减小第1和第2电容器下部电极之间的距离。其结果，可实现半导体装置的更高的集成化。
在上述本发明的第1方面所述的半导体装置的结构中，也可具备在位于上述绝缘膜的上部表面之上的上述电容器下部电极的侧面形成的侧壁电极部。因此，与以往相比，可增大上述电容器下部电极的侧面的表面积。由此，可增大电容器的电容。因此，与以往相比，既可确保一定的电容器电容，又可减小上述电容器下部电极的占有面积。其结果，可实现半导体装置的进一步的微细化。
在上述本发明的第1方面所述的半导体装置的结构中，也可具备第1布线层和第1层间绝缘膜。可在位于上述电容器下部电极下的区域内，在上述半导体衬底的主表面上形成上述第1布线层。可在上述第1布线层上形成上述第1层间绝缘膜，使其与上述第1布线层和上述电容器下部电极部分接触。因此，与在上述第1布线层与上述第1层间绝缘膜之间形成用于保护上述第1布线层的保护绝缘膜的情况相比，可削减在存储单元区中形成的层的数目。因此，可降低在上述存储单元区中的上述电容器下部电极部分的顶面的高度。由此，即使在上述电容器下部电极上和上述绝缘膜上形成层间绝缘膜的情况下，也可减小在上述存储单元区和上述外围电路区之间的上述层间绝缘膜的上部表面内的台阶差。其结果，在上述绝缘膜上利用光刻加工形成布线层的情况下，也可防止起因于上述层间绝缘膜的上部表面的台阶差而产生上述布线层的图形变得不清晰等的问题。因此，可更有效地防止由于上述布线层的图形不清晰而产生上述布线层的断线、短路的问题。
在上述本发明的第1方面所述的半导体装置的结构中，也可具备：第1导电区；第2层间绝缘膜；第2布线层；以及连接导电体膜。可在位于上述电容器下部电极下的区域内，在上述半导体衬底的主表面中形成上述第1导电区。上述第2层间绝缘膜可在上述第1导电区上形成，具有使该第1导电区的表面露出的第1接触孔。可在上述第2层间绝缘膜上形成上述第2布线层。可在上述第1接触孔内形成上述连接导电体膜，以便使上述第1导电区和上述第2布线层进行电连接。上述第2布线层可具有比上述第1接触孔的宽度小的宽度。
因此，与以往那样的将上述第2布线层的宽度作成完全覆盖上述第1接触孔的大小的情况相比，可实现半导体装置的微细化。
在上述本发明的第1方面所述的半导体装置的结构中，也可具备：第2导电区；第3层间绝缘膜；第3布线层；布线保护膜；以及导电体膜。可在位于上述电容器下部电极下的区域内，在上述半导体衬底的主表面上形成上述第2导电区。上述第3层间绝缘膜可在上述第2导电区上形成，具有使该第2导电区的表面露出的第2接触孔。可在上述第2接触孔的内部形成上述导电体膜，以便使上述第2导电区和上述电容器下部电极进行电连接。上述布线保护膜可与上述电容器下部电极或上述导电体膜接触。
由此，在半导体装置的制造工序中，可利用上述布线保护膜作为形成上述第2接触孔时的刻蚀用的掩模。因此，不需要为了形成上述第2接触孔而独立地形成作为掩模使用的抗蚀剂图形的工序，可削减半导体装置的制造工序的数目。
在上述本发明的第1方面所述的半导体装置的结构中，也可具备第4层间绝缘膜和外围电路元件保护膜。可形成上述电容器上部电极，使其延伸到上述外围电路区。上述第4层间绝缘膜可在上述电容器上部电极形成的，具有使该上述电容器上部电极的表面露出的第3接触孔。可在位于上述第3接触孔下的区域内，在上述绝缘膜下形成上述外围电路元件保护膜。
由此，在用刻蚀形成上述第3接触孔时，即使在上述第3接触孔穿过上述电容器上部电极到达上述绝缘膜的情况下，也可在上述外围电路元件保护膜中阻止刻蚀的进行。因此，可防止在上述外围电路区中的场效应晶体管及布线等的外围电路元件因用于形成上述第3接触孔的刻蚀而受到损伤的情况。由此，可防止起因于上述外围电路区的元件的损伤而引起半导体装置工作不良的情况。其结果，可得到可靠性高的半导体装置。
在上述本发明的第1方面所述的半导体装置的结构中，也可具有外围电路绝缘膜和第4层间绝缘膜。上述外围电路绝缘膜在外围电路区内具有外围电路区开口部。可这样来形成上述电容器上部电极，使其延伸到上述外围电路开口部的内部。上述第4层间绝缘膜可在上述外围电路区开口部上形成，具有使上述电容器上部电极的表面露出的第4接触孔。
因此，通过调整上述外围电路开口部的深度和上述电容器上部电极的膜厚，可改变上述第4接触孔的到达深度，以便减小与上述外围电路区开口部中的其它接触孔的到达深度的差。由此，可防止起因于上述第4接触孔与外围电路区开口部中的上述其它接触孔的到达深度的不同，第4接触孔穿过上述电容器上部电极从而使场效应晶体管及布线层等的外围电路元件受到损伤的情况。由此，可防止起因于上述外围电路元件的损伤而引起半导体装置的误操作等的工作不良的情况。其结果，可得到可靠性高的半导体装置。
在上述本发明的第1方面所述的半导体装置的结构中，也可具有第4层间绝缘膜和外围电路元件。可形成上述电容器上部电极，使其延伸到上述外围电路区中。上述第4层间绝缘膜可在上述电容器上部电极上形成的，具有使该电容器上部电极的表面露出的第5接触孔。可在上述外围电路区中，在上述绝缘膜下形成上述外围电路元件。可在与上述外围电路元件平面上不重叠的区域内形成上述第5接触孔。
因此，在进行用于形成上述第5接触孔的刻蚀时，即使进行上述刻蚀并穿过上述电容器上部电极，也可防止上述外围电路元件因上述刻蚀而受到损伤。由此，可防止起因于上述外围电路区的元件的损伤而引起半导体装置的误操作等的工作不良的情况。其结果，可得到可靠性高的半导体装置。
本发明的第2方面所述的半导体装置是包含存储单元区和外围电路区的半导体装置，具备：具有主表面的半导体衬底；绝缘膜；电容器下部电极；电介质膜；以及电容器上部电极。在上述半导体衬底的主表面上形成上述绝缘膜，使其从上述存储单元区延伸到上述外围电路区。在上述存储单元区内形成包含第1和第2电容器下部电极的上述电容器下部电极，使其在上述半导体衬底的主表面上延伸到与上述绝缘膜的上部表面大致相同的高度。上述第1和第2电容器下部电极经上述绝缘膜的一部分而邻接。形成上述电容器上部电极，使其在上述电容器下部电极上介入上述电介质膜延伸到上述绝缘膜的上部表面上。上述电容器下部电极包含相对于上述电容器上部电极向上方延伸并具有顶面和底面的电容器下部电极部分。上述绝缘膜的一部分具有比用光刻加工能形成最小加工尺寸小的宽度。
由此，成为整个上述电容器下部电极埋入于上述绝缘膜中的状态。因此，可防止在上述存储单元区和上述外围电路区上形成的上述绝缘膜的上部表面内产生起因于上述电容器下部电极的台阶差。因此，即使在上述电容器下部电极部分上和上述绝缘膜上形成层间绝缘膜的情况下，也可防止在上述存储单元区和上述外围电路区之间产生上述层间绝缘膜的上部表面内的台阶差。其结果，在上述层间绝缘膜上利用光刻加工形成布线层的情况下，也可防止起因于上述层间绝缘膜的上部表面的上述台阶差而产生上述布线层的图形变得不清晰的问题。因此，可防止由于上述布线层的图形不清晰而产生上述布线层的断线、短路的问题。其结果，可得到这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
此外，由于在上述第1和第2电容器下部电极之间存在的上述绝缘膜的一部分的宽度比用光刻加工能形成的最小加工尺寸小，故与以往相比可减小上述第1和第2电容器下部电极之间的距离。其结果，可实现半导体装置的更高的集成化。
在上述本发明的第2方面所述的半导体装置的结构中，上述电容器下部电极的侧面可具有弯曲面。
因此，与现有的电容器下部电极那样其侧面是平面的情况相比，可增大上述电容器下部电极的侧面的表面积。因此，既可确保一定的电容器电容，又可进一步减小电容器的占有面积。其结果，可实现半导体装置的进一步的微细化。
在上述本发明的第2方面所述的半导体装置的结构中，上述绝缘膜可包含刻蚀率各不相同的上部绝缘膜和下部绝缘膜。
因此，在下面所述的制造工序中，在进行利用刻蚀使上述绝缘膜的一部分的宽度比用光刻加工能形成的最小加工尺寸小的工序时，通过使用有选择地除去上述下部绝缘膜的刻蚀条件，可利用刻蚀只除去上述绝缘膜的一部分中的下部绝缘膜的侧面的一部分。因此，能减小上述绝缘膜的一部分的宽度，同时能几乎不刻蚀上述上部绝缘膜而使其留下来。由此，在减小上述绝缘膜的一部分的宽度的刻蚀工序中，可防止由于刻蚀而除去上述上部绝缘膜的上部表面。其结果，可防止在其后的工序中形成的上述电容器下部电极的侧面高度的降低。其结果，可防止上述电容器下部电极的表面积的减少，可防止电容器的电容降低。
上述本发明的第1或第2方面所述的半导体装置的结构中，可具备在上述电容器下部电极部分的侧面和底面的仅一部分的至少一个与上述绝缘膜之间形成的上述电介质膜。由此，可将上述电容器下部电极部分的侧面或底面的一部分作为电容器来利用。因此，不改变上述电容器下部电极的形状，就可增大电容器的电容。
此外，在该半导体装置的制造工序中，由于在上述电容器下部电极部分的侧面和底面的仅一部分的至少一个与上述绝缘膜之间形成上述电介质膜，故在形成上述电介质膜的区域内形成空隙。而且，在形成上述空隙的工序中，可保持上述电容器下部电极部分的底面的另一部分与另外的绝缘膜等的层接触的状态。因此，在形成上述空隙的状态下，在清洗形成了该半导体装置的上述半导体衬底那样的情况下，与上述电容器下部电极部分的底面的另一部分接触的上述绝缘膜等起到对于物理冲击的增强部件的作用。由此，可防止产生因上述清洗工序等中的振动等的冲击，上述电容器下部电极的一部分受到损坏的那样的问题。其结果，可防止因上述电容器下部电极的局部的损坏等的不良引起的上述半导体装置的误操作，可得到具有高的可靠性的半导体装置。
上述本发明的第1或第2方面所述的半导体装置的结构中，可在上述电容器下部电极的表面或上述侧壁电极部表面的至少一部分上具备粒状结晶。因此，可在不增大上述电容器下部电极的占有面积的情况下增大上述电容器下部电极的表面积。由此，可增大电容器的电容。因此，既可确保电容器的电容，又可比以往减小上述电容器下部电极的占有面积。结果，可实现半导体装置的进一步的微细化。
本发明的第3方面所述的半导体装置的制造方法是包含存储单元区和外围电路区的半导体装置的制造方法，首先在半导体衬底的主表面上形成具有上部表面的绝缘膜，使其从上述存储单元区延伸到上述外围电路区。其次，在上述存储单元区内通过用刻蚀除去上述绝缘膜的一部分来形成开口部。其次，在半导体衬底的主表面上，在上述开口部的内部形成电容器下部电极。其次，在上述电容器下部电极上经电介质膜形成电容器上部电极，使其延伸到上述绝缘膜的上部表面上。形成上述电容器下部电极的工序包含形成相对于上述电容器上部电极向上方延伸并具有顶面和底面的电容器下部电极部分的工序。形成上述绝缘膜的工序包含使上述绝缘膜的上部表面的位置位于上述电容器下部电极部分的顶面和底面之间的工序。
这样，可使上述电容器下部电极处于部分地埋入于上述绝缘膜中的状态。因此，与以往相比，可减小从上述存储单元区延伸到上述外围电路区的上述绝缘膜的上部表面与上述存储单元区中的上述电容器下部电极部分的顶面的台阶差。因此，即使在上述电容器下部电极部分上和上述绝缘膜上形成层间绝缘膜的情况下，也可在上述存储单元区和上述外围电路区之间减小上述层间绝缘膜的上部表面内的台阶差。其结果，在上述层间绝缘膜上利用光刻加工形成布线层的情况下，也可防止起因于上述层间绝缘膜的上部表面的台阶差而产生上述布线层的图形变得不清晰的问题。因此，可防止由于上述布线层的图形不清晰而产生上述布线层的断线、短路的问题。其结果，可得到这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
此外，由于使上述电容器下部电极处于部分地埋入于上述绝缘膜中的状态，故可在位于上述电容器下部电极部分的顶面与上述绝缘膜的上部表面之间的上述电容器下部电极部分的外部侧面上介入上述电介质膜形成上述电容器上部电极。由此，由于可将上述电容器下部电极部分的外部侧面作为电容器来利用，故可增加电容器的电容。
此外，通过改变上述绝缘膜的上部表面的位置，可改变作为电容器利用的上述电容器下部电极部分的外部侧面的面积。由此，可在不改变上述电容器下部电极的形状的情况下控制电容器的电容。
在上述本发明的第3方面所述的半导体装置的制造方法的构成中，形成上述绝缘膜的工序可包含形成下部绝缘膜的工序和在上述下部绝缘膜上形成与上述下部绝缘膜的刻蚀率不同的上部绝缘膜的工序。使上述绝缘膜的上部表面位于上述电容器下部电极部分的顶面和底面之间的工序可包含除去上述上部绝缘膜的工序。
因此，通过改变上述上部绝缘膜的膜厚，可任意地改变上述绝缘膜的上部表面的位置。因此，可改变作为电容器利用的上述电容器下部电极部分的外部侧面的面积。其结果，可在不改变上述电容器下部电极的形状的情况下改变电容器的电容。
在上述本发明的第3方面所述的半导体装置的制造方法的构成中，使上述绝缘膜的上部表面位于上述电容器下部电极部分的顶面和底面之间的工序可包含用刻蚀除去上述绝缘膜的一部分的工序。
因此，在用刻蚀除去上述绝缘膜的一部分的工序中，通过改变利用该刻蚀除去的上述绝缘膜的一部分的膜厚，可任意地改变上述绝缘膜的上部表面的位置。由此，可改变作为电容器利用的上述电容器下部电极部分的外部侧面的面积。其结果，可在不改变上述电容器下部电极的形状的情况下改变电容器的电容。
在上述本发明的第3方面所述的半导体装置的制造方法的构成中，可在位于上述电容器下部电极下的区域内，在上述半导体衬底的主表面中形成导电区。其次，可在上述导电区上形成层间绝缘膜。可在上述层间绝缘膜上形成布线层。可在上述布线层上形成布线保护膜。为了对上述导电区和上述电容器下部电极进行电连接，可通过用刻蚀至少除去上述层间绝缘膜的一部分来形成接触孔。可使用上述布线保护膜作为形成上述接触孔的工序的刻蚀中使用的掩模的一部分。
这样，可省略为了形成上述接触孔而独立地形成作为掩模使用的抗蚀剂图形的工序。由此，可削减半导体装置的制造工序的数目。
附图说明：
图1是本发明的实施例1的DRAM的存储单元区的平面示意图。
图2是本发明的实施例1的DRAM的存储单元区和外围电路区的剖面图。
图3至图13是用于说明图2中示出的本发明的实施例1的DRAM的制造工序的第1至第11工序的剖面图。
图14至图15是用于说明图2中示出的本发明的实施例1的DRAM的制造工序的变形例的第1至第2工序的剖面图。
图16是用于说明本发明的实施例1的DRAM的第1变形例的剖面图。
图17是用于说明本发明的实施例1的DRAM的第2变形例的剖面图。
图18至图20是用于说明图17中示出的本发明的实施例1的DRAM的第2变形例的制造工序的第1至第3工序的剖面图。
图21是用于说明本发明的实施例1的DRAM的的第3变形例的剖面图。
图22至图24是用于说明图21中示出的本发明的实施例1的DRAM的第3变形例的制造工序的第1至第3工序的剖面图。
图25是用于说明本发明的实施例1的DRAM的第4变形例的剖面图。
图26是用于说明图25中示出的本发明的实施例1的DRAM的第4变形例的制造工序的第1工序的剖面图。
图27是用于说明本发明的实施例2的DRAM的剖面图。
图28至图29是用于说明图27中示出的本发明的实施例2的DRAM的制造工序的第1至第2工序的剖面图。
图30是用于说明本发明的实施例2的DRAM的第1变形例的剖面图。
图31至图32是用于说明图30中示出的本发明的实施例2的DRAM的第1变形例的制造工序的第1至第2工序的剖面图。
图33是用于说明本发明的实施例2的DRAM的第2变形例的剖面图。
图34是用于说明图33中示出的本发明的实施例2的DRAM的第2变形例的制造工序的第1工序的剖面图。
图35是用于说明本发明的实施例2的DRAM的第3变形例的剖面图。
图36是用于说明图35中示出的本发明的实施例2的DRAM的第3变形例的制造工序的第1工序的剖面图。
图37是用于说明本发明的实施例2的DRAM的第4变形例的剖面图。
图38是用于说明图37中示出的本发明的实施例2的DRAM的第4变形例的制造工序的第1工序的剖面图。
图39是用于说明本发明的实施例3的DRAM的剖面图。
图40至图42是用于说明图39中示出的本发明的实施例3的DRAM的制造工序的第1至第3工序的剖面图。
图43是用于说明本发明的实施例3的DRAM的第1变形例的剖面图。
图44至图46是用于说明图43中示出的本发明的实施例3的DRAM的第1变形例的制造工序的第1至第3工序的剖面图。
图47是用于说明本发明的实施例3的DRAM的第2变形例的剖面图。
图48至图49是用于说明图47中示出的本发明的实施例3的DRAM的第2变形例的制造工序的第1至第2工序的剖面图。
图50是用于说明本发明的实施例4的DRAM的结构的剖面图。
图51至图55是用于说明图50中示出的本发明的实施例4的DRAM的制造工序的第1至第5工序的剖面图。
图56是用于说明本发明的实施例4的DRAM的第1变形例的剖面图。
图57是用于说明图56中示出的本发明的实施例4的DRAM的第1变形例的制造工序的第1工序的剖面图。
图58是用于说明本发明的实施例4的DRAM的第2变形例的剖面图。
图59是用于说明图58中示出的本发明的实施例4的DRAM的第2变形例的制造工序的第1工序的剖面图。
图60是用于说明本发明的实施例4的DRAM的第3变形例的剖面图。
图61至图63是用于说明图60中示出的本发明的实施例4的DRAM的第3变形例的制造工序的第1至第3工序的剖面图。
图64是用于说明本发明的实施例4的DRAM的第4变形例的剖面图。
图65是用于说明图64中示出的本发明的实施例4的DRAM的第4变形例的制造工序的第1工序的剖面图。
图66是用于说明本发明的实施例5的DRAM的结构的剖面图。
图67至图69是用于说明图66中示出的本发明的实施例5的DRAM的制造工序的第1至第3工序的剖面图。
图70是用于说明本发明的实施例5的DRAM的变形例的制造工序的剖面图。
图71是用于说明图70中示出的本发明的实施例5的DRAM的变形例的第1工序的剖面图。
图72是用于说明本发明的实施例6的DRAM的结构的剖面图。
图73至图77是用于说明图72中示出的本发明的实施例6的DRAM的制造工序的第1至第5工序的剖面图。
图78是示出本发明的实施例6的DRAM的第1变形例的剖面图。
图79是示出本发明的实施例6的DRAM的第2变形例的剖面图。
图80是用于说明图79中示出的本发明的实施例6的DRAM的第2变形例的制造工序的第1工序的剖面图。
图81是示出本发明的实施例6的DRAM的第3变形例的剖面图。
图82是示出本发明的实施例6的DRAM的第4变形例的剖面图。
图83是示出本发明的实施例6的DRAM的第5变形例的剖面图。
图84是示出本发明的实施例6的DRAM的第6变形例的剖面图。
图85是示出本发明的实施例7的DRAM的存储单元的平面示意图。
图86是本发明的实施例7的DRAM的剖面图。
图87是示出本发明的实施例7的DRAM的变形例的剖面图。
图88是示出本发明的实施例8的DRAM的剖面图。
图89是示出本发明的实施例8的DRAM的第1变形例的剖面图。
图90是示出本发明的实施例8的DRAM的第2变形例的剖面图。
图91是示出本发明的实施例8的DRAM的第3变形例的剖面图。
图92是示出本发明的实施例8的DRAM的布线的第1变形例的剖面图。
图93至96是用于说明图92中示出的本发明的实施例8的DRAM的布线的第1变形例的制造工序的第1至第4工序的剖面图。
图97至100是用于说明图92中示出的本发明的实施例8的DRAM的布线的第1变形例的制造工序的变形例的第1至第4工序的剖面图。
图101是示出本发明的实施例8的DRAM的布线的第2变形例的剖面图。
图102至104是用于说明图101中示出的本发明的实施例8的DRAM的布线的第2变形例的制造工序的第1至第3工序的剖面图。
图105是示出本发明的实施例8的DRAM的布线的第3变形例的剖面图。
图106是示出本发明的实施例8的DRAM的布线的第4变形例的剖面图。
图107是示出本发明的实施例8的DRAM的布线的第5变形例的剖面图。
图108至112是用于说明图107中示出的本发明的实施例8的DRAM的布线的第5变形例的制造工序的第1至第5工序的剖面图。
图113是示出本发明的实施例8的DRAM的布线的第6变形例的剖面图。
图114是现有的DRAM的存储单元区的平面示意图。
图115是现有的DRAM的剖面图。
图116是现有的另一个例子的DRAM的剖面图。
图117是示出在现有的DRAM的外围电路区中接触孔穿过电容器上部电极的状态的剖面图。
图118是现有的布线的剖面图。
图119至120是用于说明图118中示出的现有的布线的制造工序的第1至第2工序的剖面图。
图121是示出现有的另一个例子的布线的剖面图。
图122至124是用于说明图121中示出的现有的另一个例子的布线的制造工序的第1至第3工序的剖面图。
具体实施方式
以下根据附图说明本发明的实施例。
(实施例1)
参照图1，本发明的实施例1的DRAM的存储单元区包含：在半导体衬底的主表面上形成的有源区39；在半导体衬底的主表面上形成的、也起到场效应晶体管的栅电极的作用的字线43a、43b、43e、43f；位线174；以及包含电容器下部电极170a、170b的电容器。位线174在接触孔49中与有源区39进行电连接。电容器下部电极170a、170b在接触孔38a、38b中与有源区39进行电连接。而且，在图2中示出该存储单元区的沿500-500线的剖面图。
参照图2，说明本发明的实施例1的DRAM的结构。
参照图2，在本发明的实施例1的DRAM的存储单元区中，在被槽分离氧化膜40包围的有源区39中形成场效应晶体管的源/漏区201a～201c。在被该一对源/漏区201a、201b夹住的沟道区上，经栅绝缘膜42a形成栅电极43a。这里，栅绝缘膜42a由热氧化膜、氮化硅膜或氮化氧化膜等构成。此外，栅电极43a可由掺磷或砷的多晶硅或非晶硅，或钨或钛等的高熔点金属膜、或这些硅化物膜构成，此外，也可以是重叠了这些材料的多层结构。在栅电极43a上形成氮化硅膜44a。在栅电极43a和氮化硅膜44a的侧面形成由氮化硅膜构成的侧壁46a、46b。在侧壁46a和氮化硅膜44a上形成非掺杂氧化硅膜47。
在槽分离氧化膜40上，经栅绝缘膜42b形成栅电极43b。在栅电极43b上形成氮化硅膜44b。在栅电极43b和氮化硅膜44b的侧面形成由氮化硅膜构成的侧壁46c、46d。在侧壁46d和氮化硅膜44b上形成非掺杂氧化硅膜47。在该非掺杂氧化硅膜47上形成第1层间绝缘膜48。通过用刻蚀除去第1层间绝缘膜48和非掺杂氧化硅膜47的一部分，形成接触孔49。在接触孔49的内部和第1层间绝缘膜48上形成掺杂多晶硅膜52。在掺杂多晶硅膜52上形成高熔点金属硅化物膜53。由该掺杂多晶硅膜52和高熔点金属硅化物膜53构成位线174。在高熔点金属硅化物膜53上形成氮化硅膜54。在氮化硅膜54、高熔点金属硅化物膜53和掺杂多晶硅膜52的侧面形成由氮化硅膜构成的侧壁55a、55b。在第1层间绝缘膜48、侧壁55a、55b和氮化硅膜54上形成第2层间绝缘膜37。
通过除去第1和第2层间绝缘膜48、37和非掺杂氧化硅膜47的一部分，形成与电容器下部电极170a和源/漏区之一进行电连接用的接触孔38a。在接触孔38a的内部形成由掺杂多晶硅构成的栓57。在第2层间绝缘膜37上形成氮化硅膜58。然后，在栓57和第2层间绝缘膜37上形成电容器下部电极170a。为了以少的占有面积确保电容器的电容，该电容器下部电极170a具备圆柱形的结构。在氮化硅膜58上和电容器下部电极170a的侧面上形成第3层间绝缘膜59。然后，形成该第3层间绝缘膜59的上部表面，使其位于圆柱状的电容器下部电极170a的侧面部、即电容器下部电极部分的顶面301和底面302之间。在电容器下部电极170a和第3层间绝缘膜59上形成电介质膜150。在电介质膜150上形成电容器上部电极151。在电容器上部电极151上形成第4层间绝缘膜205。
在本发明的实施例1的DRAM的外围电路区中，在半导体衬底1的主表面上形成场效应晶体管和布线层202。具体地说，在半导体衬底1的主表面上形成源/漏区201d、201e。在与源/漏区201d、201e邻接的沟道区上经栅绝缘膜42c、42d分别形成栅电极43c、43d。在栅电极43c、43d上形成氮化硅膜44c、44d。在栅电极43c、43d和氮化硅膜44c、44d的侧面形成由氮化硅膜构成的侧壁46e～46g。在半导体衬底1的主表面、氮化硅膜44c、44d和侧壁46e～46g上形成非掺杂氧化硅膜47。在非掺杂氧化硅膜47上形成第1层间绝缘膜48。通过除去第1层间绝缘膜48、非掺杂氧化硅膜47和氮化硅膜44c的一部分，形成接触孔50、51。在第1层间绝缘膜48上和接触孔50、51的内部形成掺杂多晶硅膜52。在掺杂多晶硅膜52上形成高熔点金属硅化物膜53。由该掺杂多晶硅膜52和高熔点金属硅化物膜53形成外围电路区中的布线层202。
在高熔点金属硅化物膜53上形成氮化硅膜203。在氮化硅膜203和布线层202的侧面形成由氮化硅膜构成的侧壁204a、204b。在第1层间绝缘膜48、氮化硅膜203和侧壁204a、204b上形成第2层间绝缘膜37。在第2层间绝缘膜37上形成氮化硅膜58。在氮化硅膜58上形成第3层间绝缘膜59。在第3层间绝缘膜59上形成电容器的电介质膜150，该电介质膜150以从存储单元区延伸的方式来形成。在该电介质膜150上形成电容器上部电极151。在第3层间绝缘膜59上和电容器上部电极151上以从存储单元区延伸的方式形成第4层间绝缘膜205。
这样，在本发明的实施例1的DRAM中，电容器下部电极170a变成部分地埋入于第3层间绝缘膜59中的状态。因此，可减小第3层间绝缘膜59的上部表面与电容器下部电极170a的顶面301的台阶差。因此，即使在形成该第4层间绝缘膜205的情况下，与以往相比也可减小第4层间绝缘膜205的存储单元区中的上部表面与外围电路区中的上部表面的台阶差。因此，在第4层间绝缘膜205上用光刻加工形成由铝等构成的布线层的情况下，也可防止起因于第4层间绝缘膜205的上部表面的台阶差而产生该布线层的图形变得不清晰的情况。因此，可防止由于上述布线层的图形不清晰而产生上述布线层的断线、短路的问题。其结果，可得到这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
此外，由于在本发明的实施例1的DRAM中电容器下部电极170a变成部分地埋入于第3层间绝缘膜59中的状态，故在电容器下部电极170a的外部侧面上也可形成电介质膜150和电容器上部电极151。因此，由于也可将电容器下部电极170a的外部侧面作为电容器来利用，故可增加电容器的电容。
此外，通过改变第3层间绝缘膜59的上部表面的位置，可改变作为电容器利用的上述电容器下部电极170a的外部侧面的面积。由此，可在不改变上述电容器下部电极170a的形状的情况下改变电容器的电容。
以下，参照图3～13，说明本发明的实施例1的DRAM的制造工序。
参照图3，在本发明的实施例1的DRAM的存储单元区中，在半导体衬底1的主表面上形成槽分离氧化膜40。在半导体衬底1的主表面上形成成为栅绝缘膜的绝缘膜(图中未示出)。在该绝缘膜上形成多晶硅膜(图中未示出)。在该多晶硅膜上形成氮化硅膜(图中未示出)。在该氮化硅膜上形成抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，利用各向异性刻蚀除去上述绝缘膜、掺杂多晶硅膜和氮化硅膜的一部分。其后，除去抗蚀剂图形。通过这样做，形成图3中示出的栅绝缘膜42a、42b和栅电极43a、43b和氮化硅膜44a、44b。然后，以该氮化硅膜44a、44b为掩模，在半导体衬底1的有源区39中注入杂质，由此形成场效应晶体管的源/漏区201a～201c。其后，在900℃以下的干的气氛中对半导体衬底的整个面进行氧化。由此，在氮化硅膜44a、44b上和栅电极43a、43b的侧面上和在半导体衬底1的主表面上形成具有约50～100埃的膜厚的氧化膜(图中未示出)。其后，形成氮化硅膜45，使其覆盖整个面。
然后，在外围电路区中也通过与存储单元区中进行的制造工序同样的工序，在半导体衬底1上形成场效应晶体管的源/漏区201d、201e、栅绝缘膜42c、42d、栅电极43c、43d和氮化硅膜42c、42d、45。
其次，通过用各向异性刻蚀除去氮化硅膜45的一部分，在氮化硅膜44a～44d、栅电极43a～43d和栅绝缘膜42a～42d的侧面上形成侧壁46a～46g。然后，如图4所示，形成非掺杂氧化硅膜47，以便覆盖全部表面。在非掺杂氧化硅膜47上形成由掺磷的氧化硅膜构成的第1层间绝缘膜48。使用减压或常压CVD法形成该非掺杂氧化硅膜47和由掺磷的氧化硅膜构成的第1层间绝缘膜48。此外，这里形成了非掺杂氧化硅膜47和由掺磷的氧化硅膜构成的第1层间绝缘膜48的2层，但也可用任一种材料形成第1层间绝缘膜。然后，在形成了第1层间绝缘膜48后，利用化学机械研磨法(CMP法)或回流(reflow)法使该第1层间绝缘膜48的表面平坦化。
其次，在第1层间绝缘膜48上形成了抗蚀剂图形(图中未示出)后，通过以该抗蚀剂图形作为掩模使用的刻蚀，除去第1层间绝缘膜48和非掺杂氧化硅膜47的一部分，如图5所示，形成接触孔49。其后，除去抗蚀剂图形。在形成该接触孔49的刻蚀中，也可将在栅电极43a上形成的氮化硅膜44a和侧壁46a作为掩模的一部分，以自对准的方式形成接触孔49。
其次，在外围电路区中，在第1层间绝缘膜48上形成抗蚀剂图形(图中未示出)，通过以该抗蚀剂图形为掩模，除去第1层间绝缘膜48、非掺杂氧化硅膜47和氮化硅膜44c的一部分，形成如图6所示的接触孔50、51。其后，除去抗蚀剂图形。
其次，在接触孔49、50、51的内部和第1层间绝缘膜48上形成掺杂多晶硅膜(图中未示出)。在该掺杂多晶硅膜上形成高熔点金属硅化物膜(图中未示出)。在该高熔点金属硅化物膜上形成氮化硅膜(图中未示出)。在该氮化硅膜上形成抗蚀剂图形(图中未示出)后，通过以该抗蚀剂图形为掩模，用刻蚀除去氮化硅膜、高熔点金属硅化物膜和掺杂多晶硅膜的一部分，如图7所示，形成构成位线174的掺杂多晶硅膜52和高熔点金属硅化物膜53及氮化硅膜54。此外，以同样方式形成构成外围电路区中的布线202的掺杂多晶硅膜52和高熔点金属硅化物膜53及氮化硅膜203。其后，形成了氮化硅膜(图中未示出)使其覆盖整个表面后，利用各向异性刻蚀除去该氮化硅膜的一部分，形成侧壁55a、55b、204a、204b。通过这样做，得到图7所示的结构。
其次，在第1层间绝缘膜48、氮化硅膜54、203和侧壁55a、55b、204a、204b上形成由掺磷氧化硅膜构成的第2层间绝缘膜37(参照图8)。在该第2层间绝缘膜37上形成了抗蚀剂图形(图中未示出)后，通过以该抗蚀剂图形为掩模使用的刻蚀，除去第2层间绝缘膜37、第1层间绝缘膜48和非掺杂氧化硅膜47的一部分，，形成接触孔38a(参照图8)。在用于形成该接触孔38a的刻蚀中，也可使用反应性离子刻蚀法(以下称为RIE法)。此外，也可以侧壁46b、46c作为掩模的一部分，以自对准方式形成接触孔38a。其后，在接触孔38a的内部和第2层间绝缘膜37上使用CVD法形成多晶硅膜56。关于该多晶硅膜56，也可使用非晶硅膜。通过这样做，得到图8所示的结构。
然后，利用CMP法或干法刻蚀除去位于第2层间绝缘膜37上的多晶硅膜56。通过这样做，得到图9所示的结构。
其次，形成氮化硅膜58(参照图10)，使其覆盖整个表面。在该氮化硅膜58上形成由氧化硅膜构成的第3层间绝缘膜59(参照图10)。在该第3层间绝缘膜59上形成掺硼的氧化硅膜60(参照图10)。也可使用掺磷的氧化硅膜，来代替该掺硼的氧化硅膜60。在掺硼的氧化硅膜60上形成了抗蚀剂图形(图中未示出)后，通过以该抗蚀剂图形为掩模，用刻蚀除去掺硼的氧化硅膜60和第3层间绝缘膜59的一部分，形成开口部61(参照图10)。通过磷酸溶液或干法刻蚀除去存在于开口部61的底部的氮化硅膜58的一部分。其后，除去抗蚀剂图形。通过这样做，得到图10所示的结构。再有，也可在用于形成开口部61的刻蚀中使用RIE法。
其次，形成多晶硅膜62(参照图11)，使其覆盖整个表面。也可使用非晶硅来代替该多晶硅膜62。通过这样做，得到图11所示的结构。
其次，在位于开口部61的内部的多晶硅膜62上形成抗蚀剂70(参照图12)。其后，利用干法刻蚀除去位于掺硼的氧化硅膜60上的多晶硅膜62。通过这样做，如图12所示，分离电容器下部电极170a。在这里，在除去位于掺硼的氧化硅膜60上的多晶硅膜62的工序中，也可使用CMP法。
其次，通过使用气相HF除去掺硼的氧化硅膜60，得到图13所示的结构。再有，在这里使用多晶硅或非晶硅作为电容器下部电极170a的材料，但使用BST或PZT等的高电介质膜作为电容器的电介质膜时，也可使用铂或钌等的金属、钛等的高熔点金属、氮化钛、或者由这些多层构成的膜。
其后，在电容器下部电极170a和第3层间绝缘膜59上形成电介质膜150(参照图2)。在电介质膜150上形成电容器上部电极151(参照图2)。通过在电容器上部电极151和第3层间绝缘膜59上形成第4层间绝缘膜205(参照图2)，得到图2所示的结构。
参照图14和15，说明本发明的实施例1的DRAM的制造工序的变形例。
在实施了本发明的实施例1的DRAM的制造工序的图9中示出的第7工序后，形成氮化硅膜58(参照图14)、第3层间绝缘膜59(参照图14)、掺硼氧化硅膜60(参照图14)。然后，在掺硼氧化硅膜60上形成多晶硅膜141(参照图14)。然后，在该多晶硅膜141上形成抗蚀剂图形(图中未示出)，以该抗蚀剂图形为掩模，利用各向异性刻蚀除去多晶硅膜141的一部分。其后，除去抗蚀剂图形。然后，以多晶硅膜141为掩模，除去掺硼氧化硅膜60和第3层间绝缘膜59的一部分，由此形成开口部61。然后，在开口部61的底部除去氮化硅膜58，得到图14中示出的结构。这里，由于使用了多晶硅膜141那样的导电膜作为用于形成开口部61的刻蚀掩模，故与使用抗蚀剂作为掩模的情况相比可形成精度更高的掩模图形。因此，可实现半导体装置的高集成化。
其后，如图15所示，在开口部61的内部和多晶硅膜141上形成多晶硅膜62。而且，关于该工序以后的制造工序，实施与图11～13中示出的本发明的实施例1的DRAM的制造工序相同的工序。
参照图16，本发明的实施例1的DRAM的第1变形例基本上具备与图2中示出的本发明的实施例1相同的结构。但是，在本发明的实施例1的DRAM的第1变形例中，在电容器下部电极170a的表面上形成由硅构成的粒状结晶74。该粒状结晶74的形成方法是这样的，用掺磷、砷的非晶硅或非掺杂的非晶硅形成电容器下部电极170a，通过在加热炉内将SiH4气体作为气氛气体的一部分来利用，使硅的核附着在电容器下部电极170a的露出部分表面上。其后，导入PH3气体作为气氛气体的一部分，通过在高温下进行退火形成粒状结晶74。此外，在使用非掺杂的非晶硅作为电容器下部电极170a的情况下，也可在形成了粒状结晶后，使用离子注入法或气相法在电容器下部电极170a中导入磷、砷。这样，由于在电容器下部电极170a的表面上形成粒状结晶74，故可增大电容器下部电极170a的表面积。由此，可增大电容器的电容。既可确保一定的电容器的电容，又可比以往减小电容器下部电极170a的占有面积。结果，可实现半导体装置的进一步的微细化。
作为该本发明的实施例1的DRAM的第1变形例的制造方法，在实施例1的DRAM的图13中示出的制造工序后，在电容器下部电极170a的表面上使用上述方法形成粒状结晶74。其后，通过用与实施例1的DRAM相同的工序形成电介质膜150(参照图16)、电容器上部电极151(参照图16)、第4层间绝缘膜205(参照图16)，得到图16中示出的结构。
参照图17，本发明的实施例1的DRAM的第2变形例基本上具备与图2中示出的本发明的实施例1的DRAM相同的结构。但是，该第2变形例中，在电容器下部电极170a的内部侧面和底面上形成了粒状结晶74。这样，在实施例1的DRAM的第2变形例中，由于与图16中示出的第1变形例相同，形成了粒状结晶74，故可增加电容器下部电极170a的表面积。因此，可得到与图16中示出的第1变形例相同的效果。
以下，参照图18～20，说明本发明的实施例1的DRAM的第2变形例的制造工序。
在本发明的实施例1的DRAM的图11中示出的制造工序后，如图18所示，在多晶硅膜62上形成粒状结晶74。
其后，在开口部61的内部的粒状结晶74上形成了抗蚀剂70(参照图19)后，使用干法刻蚀，除去位于掺硼氧化硅膜60上的粒状结晶74和多晶硅膜62。通过这样做，得到图19中示出的结构。
其次，在除去抗蚀剂70后，使用气相HF除去掺硼氧化硅膜60。通过这样做，得到图20中示出的结构。
其后，通过用与本发明的实施例1的DRAM的制造工序相同的工序形成电介质膜150(参照图17)、电容器上部电极151(参照图17)、第4层间绝缘膜205(参照图17)，得到图17中示出的结构。
参照图21，本发明的实施例1的DRAM的第3变形例基本上具备与图17中示出的第2变形例相同的结构。但是，在该第3变形例中，如下面所述的制造工序所示，通过用刻蚀等除去第3层间绝缘膜77的上部，得到图21中示出的结构。
以下，参照图22～24，说明本发明的实施例1的DRAM的第3变形例的制造工序。
首先，在实施了图3～9中示出的本发明的实施例1的DRAM的制造工序后，在第2层间绝缘膜37(参照图22)上形成氮化硅膜58(参照图22)。其后，在氮化硅膜58上形成第3层间绝缘膜77(参照图22)。在第3层间绝缘膜77上形成了抗蚀剂图形(图中未示出)后，通过以该抗蚀剂图形为掩模，除去第3层间绝缘膜77和氮化硅膜58的一部分，形成开口部61(参照图22)。在开口部61内部和第3层间绝缘膜77上形成多晶硅膜62(参照图22)。在多晶硅膜62的表面上形成粒状结晶74(参照图22)。通过这样做，得到图22中示出的结构。
其次，在开口部61内部的粒状结晶74上形成了抗蚀剂70(参照图23)后，用干法刻蚀除去位于第3层间绝缘膜77上的多晶硅膜62和粒状结晶74。通过这样做，得到图23中示出的结构。
其次，在除去抗蚀剂70后，用HF水溶液除去第3层间绝缘膜77的一部分。通过这样做，得到图24中示出的结构。这样，由于用HF水溶液除去第3层间绝缘膜77的一部分，故通过控制第3层间绝缘膜77与该HF水溶液接触的时间，可控制第3层间绝缘膜77被除去的膜厚。由此，可改变在电容器下部电极170a的外部侧面露出的面积。由此，通过改变作为电容器被利用的电容器下部电极170a的外部侧面的面积，可控制电容器的电容。
其后，通过以与本发明的实施例1的DRAM的制造工序相同的方式形成电介质膜150(参照图21)等，得到图21中示出的结构。
参照图25，本发明的实施例1的DRAM的第4变形例基本上具备与图21中示出的本发明的实施例1的第3变形例大致相同的结构。但是，在该第4变形例中，大体上除去了第3层间绝缘膜77(参照图21)。然后，通过在电容器下部电极170a的的内部侧面上形成粒状结晶74，降低了从电容器下部电极170a的从第2层间绝缘膜37的上部表面算起的高度。由此，谋求降低在存储单元区和外围电路区之间的第4层间绝缘膜205的上部表面的台阶差。
参照图26，说明本发明的实施例1的DRAM的第4变形例的制造工序。
在本发明的实施例1的DRAM的第4变形例的制造工序中，在图23中示出的第3变形例的制造工序后，用刻蚀大体上全部除去第3层间绝缘膜77(参照图23)。通过这样做，得到图26中示出的结构。
其后，形成电介质膜150(参照图25)等，得到图25中示出的结构。
(实施例2)
参照图27，本发明的实施例2的DRAM基本上具备与图2中示出的本发明的实施例1的DRAM相同的结构。但是，在该实施例2的DRAM中，电容器下部电极92是厚膜型的。而且，由于电容器下部电极92变成部分地埋入于第3层间绝缘膜59中的状态，故与以往相比可减小第3层间绝缘膜59的上部表面与电容器下部电极92的上部表面的台阶差。由此，与以往相比可减小存储单元区与外围电路区中第4层间绝缘膜205的的上部表面的台阶差。此外，通过改变第3层间绝缘膜59的上部表面的位置，可改变作为电容器下部电极92的电容器起作用的表面积，由此可任意地改变电容器的电容。
以下，参照图28和29，说明本发明的实施例2的DRAM的制造工序。
首先，在实施了图3～10中示出的本发明的实施例1的DRAM的制造工序后，如图28所示，在开口部61的内部和掺硼氧化硅膜60上形成多晶硅膜91。
其次，使用干法刻蚀或CMP法，除去位于掺硼氧化硅膜60上的多晶硅膜91。然后，使用气相HF除去掺硼氧化硅膜60。通过这样做，得到图29中示出的结构。
其后，通过形成电介质膜150(参照图27)、电容器上部电极151(参照图27)和第4层间绝缘膜205(参照图27)等，得到图27中示出的结构。再有，通过与图3～13中示出的本发明的实施例1的DRAM的外围电路区相同的制造工序来形成外围电路区。
参照图30，本发明的实施例2的DRAM的第1变形例基本上具备与图27中示出的本发明的实施例2的DRAM相同的结构。但是，在该第1变形例中，在电容器下部电极92的上部侧面形成了由多晶硅构成的侧壁96、97。而且，该侧壁96、97的表面具有曲面状的部分。因此，与不形成该侧壁96、97的情况相比，可增大电容器下部电极92的作为电容器起作用的表面积。由此，可增大电容器的电容。既可确保电容器的电容，又可比以往减小电容器下部电极92的占有面积。结果，可实现半导体装置的进一步的微细化。
以下，参照图31和32，说明本发明的实施例2的DRAM的第1变形例的制造工序。
首先，在实施了图28和29中示出的本发明的实施例2的DRAM的制造工序后，如图31所示，在第3层间绝缘膜59上和电容器下部电极92上形成非晶硅膜95。
其次，用各向异性刻蚀除去该非晶硅膜95的一部分，由此，如图32所示，形成侧壁96、97。
其后，通过形成电介质膜150(参照图30)、电容器上部电极151(参照图30)和第4层间绝缘膜205(参照图30)等，得到图30中示出的结构。
参照图33，本发明的实施例2的DRAM的第2变形例基本上具备与图27中示出的本发明的实施例2的DRAM相同的结构。但是，在该第2变形例中，在位于电容器下部电极92比第3层间绝缘膜59靠上的表面上形成了粒状结晶74。由此，可在不增大电容器下部电极92的占有面积的情况下增大上述电容器下部电极的表面积。由此，可增大电容器的电容。
以下，参照图34，说明本发明的实施例2的DRAM的第2变形例的制造工序。
首先，在实施了图28和29中示出的本发明的实施例2的DRAM的制造工序后，如图34所示，在电容器下部电极92的表面上形成粒状结晶74。作为该粒状结晶74的形成方法，使用与本发明的实施例1的第1变形例或第2变形例中使用的方法相同的方法。
其后，形成电介质膜150(参照图33)等，得到图33中示出的结构。
参照图35，本发明的实施例2的DRAM的第3变形例基本上具备与图30中示出的本发明的实施例2的DRAM的第1变形例相同的结构。但是，在该第3变形例中，在由非晶硅构成的侧壁96、97的表面上形成了由硅构成的粒状结晶98。因此，在该第3变形例中，在通过形成侧壁96、97增大电容器下部电极92的表面积的同时，也可利用粒状结晶98增加电容器下部电极92的表面积，由此，可进一步增大电容器的电容。
以下，参照图36，说明本发明的实施例2的DRAM的第3变形例的制造工序。
首先，在实施了图31和32中示出的本发明的实施例2的DRAM的第1变形例的制造工序后，通过与图33中示出的本发明的实施例2的DRAM的第2变形例中的形成粒状结晶74(参照图33)相同的工序，在侧壁96、97的表面上形成粒状结晶98。
其后，通过形成电介质膜150(参照图35)等，得到图35中示出的结构。
参照图37，本发明的实施例2的DRAM的第4变形例基本上具备与图30中示出的本发明的实施例2的DRAM的第1变形例相同的结构。但是，在该第4变形例中，在电容器下部电极92和侧壁96、97的表面上形成了粒状结晶98。因此，与没有形成侧壁96、97或粒状结晶98的情况相比，可增大电容器下部电极的表面积，可进一步增大电容器的电容。由此，既可确保一定的电容器的电容，又可比以往减小电容器下部电极的占有面积。结果，可实现半导体装置的进一步的微细化。
参照图38，说明图37中示出的本发明的实施例2的DRAM的第4变形例的制造工序。
首先，实施图31和32中示出的本发明的实施例2的DRAM的第1变形例的制造工序。此时，用非晶硅形成电容器下部电极92。然后，如图38所示，在电容器下部电极92和侧壁96、97的表面上通过使用了图18中示出的本发明的实施例1的第2变形例的制造工序中使用的工序，形成粒状结晶98。
其后，通过形成电介质膜150(参照图37)等，得到图37中示出的结构。
(实施例3)
参照图39，该存储单元区的剖面图示出了图1中沿600-600线的剖面，在本发明的实施例3的DRAM的存储单元区中，在半导体衬底1的主表面上形成槽分离氧化膜40，使其包围有源区39。在半导体衬底1的主表面上形成源/漏区201a～201c。在与源/漏区201a～201c邻接的沟道区上，经栅绝缘膜42a、42b、42e形成栅电极43a、43b、43e。在栅电极43a、43b、43e上形成氮化硅膜44a、44b、44e。而且，在该栅绝缘膜42a、42b、42e、栅电极43a、43b、43e和氮化硅膜44a、44b、44e的侧面形成由氮化硅膜构成的侧壁46a～46d、46h、46i。在氮化硅膜44a、44b、44e、侧壁46a～46d、46h、46i和半导体衬底1的主表面上形成非掺杂氧化硅膜47。在该非掺杂氧化硅膜47上形成第1层间绝缘膜48。在第1层间绝缘膜48上形成第2层间绝缘膜37。通过除去第1和第2层间绝缘膜48、37和非掺杂氧化硅膜47的一部分，形成接触孔38a、38b。在接触孔38a、38b的内部分别形成由多晶硅构成的栓57a、57b。在第2层间绝缘膜37的上部表面的一部分上形成氮化硅膜58。在栓57a、57b和第2层间绝缘膜37上形成电容器下部电极170a、170b。在电容器下部电极170a、170b的侧面上形成第3层间绝缘膜77。在电容器下部电极170a、170b的内侧表面上形成粒状结晶74。在粒状结晶74和第3层间绝缘膜77上形成电容器的电介质膜150。在电介质膜150上形成电容器上部电极151。在电容器上部电极151上形成第4层间绝缘膜205。而且，位于电容器下部电极170a、170b之间的第3层间绝缘膜77的一部分的宽度W2比用光刻加工可形成的最小加工尺寸小。
本发明的实施例3的DRAM的外围电路区的剖面图基本上示出了与图2中示出的本发明的实施例1的DRAM的外围电路区的剖面图相同的结构。
这样，在本发明的实施例3的DRAM中，如图39所示，由于电容器下部电极170a、170b的顶面与第3层间绝缘膜77的上部表面的各自的高度大致是相同的，故可防止在存储单元区和外围电路区之间的第4层间绝缘膜205的上部表面的台阶差的发生。因此，在第4层间绝缘膜205上用光刻加工形成布线层的情况下，也可防止起因于存在上述台阶差而产生该布线层的图形变得不清晰的情况。因此，可防止由于上述布线层的图形不清晰而产生上述布线层的断线、短路的问题。其结果，可得到这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。此外，由于第3层间绝缘膜77的宽度W2比用光刻加工可形成的最小加工尺寸小，故与以往相比，可减小电容器下部电极170a、170b之间的间隔。结果，可实现半导体装置的进一步的高集成化。再有，在第1和第2实施例中，如果与该实施例3相同，使电容器下部电极之间的层间绝缘膜的宽度比用光刻加工可形成的最小加工尺寸小，则也能得到同样的效果。
以下，参照图40～42，说明本发明的实施例3的DRAM的制造工序。
首先，在本发明的实施例3的DRAM的存储单元区中，在半导体衬底1(参照图40)的主表面上形成槽分离氧化膜40(参照图40)。在半导体衬底1的主表面上形成成为栅绝缘膜的氧化硅膜(图中未示出)。在该氧化硅膜上形成成为栅电极的多晶硅膜(图中未示出)。在该多晶硅膜上形成氮化硅膜(图中未示出)。在该氮化硅膜上形成抗蚀剂图形(图中未示出)。以该抗蚀剂图形为掩模，通过刻蚀氮化硅膜、多晶硅膜和氧化硅膜，形成栅绝缘膜42a、42b、42e、栅电极43a、43b、43e和氮化硅膜44a、44b、44e(参照图40)。然后，形成氮化硅膜(图中未示出)，使其覆盖整个表面。其后，通过对该氮化硅膜进行各向异性刻蚀，形成侧壁46a～46d、46h、46i(参照图40)。然后，形成非掺杂氧化硅膜47(参照图40)，使其覆盖整个表面。在非掺杂氧化硅膜47上形成由掺磷氧化硅膜构成的第1层间绝缘膜48(参照图40)。在第1层间绝缘膜48上形成第2层间绝缘膜37(参照图40)。在第2层间绝缘膜37上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过除去第1和第2层间绝缘膜48、37和非掺杂氧化硅膜47的一部分，形成接触孔38a、38b(参照图40)。在接触孔38a、38b的内部形成由多晶硅构成的栓57a、57b。在第2层间绝缘膜37和栓57a、57b上形成氮化硅膜58(参照图40)。在氮化硅膜58上形成由氧化硅膜构成的第3层间绝缘膜77。在第3层间绝缘膜77上形成了抗蚀剂图形后，以该抗蚀剂图形为掩模，通过除去第3层间绝缘膜77和氮化硅膜58的一部分，形成开口部61a、61b。通过这样做，得到图40中示出的结构。在这里，将开口部61a的宽度设为L1，将位于开口部61a和61b之间的第3层间绝缘膜77的一部分的宽度设为W1。
其次，通过使用了碱或酸等的水溶液的湿法刻蚀，除去第3层间绝缘膜77的表面的一部分。由此，在将开口部61a的宽度从L1向L2(参照图41)扩展的同时，位于开口部61a和61b之间的第3层间绝缘膜77的一部分的宽度从W1向W2(参照图41)变小。通过这样做，得到图41中示出的结构。
其次，使用图22和图23中示出的本发明的实施例1的DRAM的第3变形例的制造工序，在第3层间绝缘膜77上和开口部61a、61b的内部形成非晶硅膜(图中未示出)。然后，在非晶硅膜上形成粒状结晶74(参照图42)。然后，通过使用干法刻蚀等除去位于第3层间绝缘膜77的上部表面上的非晶硅膜和粒状结晶，得到图42中示出的结构。
其后，通过在粒状结晶74上和第3层间绝缘膜77上形成电介质膜150(参照图39)等，得到图39中示出的结构。再有，利用与图3～13中示出的本发明的实施例1的DRAM的外围电路区相同的制造工序，形成外围电路区。
参照图43，本发明的实施例3的DRAM的第1变形例基本上具备与图39中示出的本发明的实施例3的DRAM相同的结构。但是，在该图43中示出的本发明的实施例3的DRAM的第1变形例中，由非掺杂氧化硅膜85和掺硼氧化硅膜86构成第3层间绝缘膜。这样，通过将第3层间绝缘膜作成2层结构，在下面所述的制造工序中，在扩展开口部61a、61b的宽度时，使用气相HF，不刻蚀上层的非掺杂氧化硅膜85，只刻蚀掺硼氧化硅膜86，可扩展开口部61a、61b的宽度。由此，在扩展开口部61a、61b的宽度、减小位于其间的第3层间绝缘膜的一部分的宽度的工序中，可防止由刻蚀除去该第3层间绝缘膜的上部表面。因此，可防止其后形成的电容器下部电极170a、170b的侧面的高度变低。其结果，可防止电容器下部电极的表面积变小，可防止电容器的电容降低。
以下，参照图44～46，说明本发明的实施例3的DRAM的第1变形例的制造工序。
首先，通过与图40中示出的本发明的实施例3的DRAM的制造工序基本上相同的工序，得到图44中示出的结构。但是，在图40中示出的工序中，第3层间绝缘膜77是1层，而在图44中示出的工序中，在氮化硅膜58上形成了掺硼氧化硅膜86后，在该掺硼氧化硅膜上形成非掺杂氧化硅膜85，由此来构成第3层间绝缘膜。而且，将此时的开口部61a的宽度设为L1，将位于开口部61a和61b之间的第3层间绝缘膜86、85的一部分的宽度设为W1。
其次，如图45所示，使用气相HF，利用刻蚀只除去掺硼氧化硅膜86的侧面。因此，如果开口部61a的宽度成为L2，位于开口部61a和61b之间的第3层间绝缘膜86的一部分的宽度设为W2，则可比用最初的刻蚀形成的宽度W1小。
然后，在图42中示出的本发明的实施例3的DRAM的制造工序中，通过与形成电容器下部电极170a、170b(参照图42)和粒状结晶74(参照图42)的工序相同的工序，如图46所示，在开口部61a和61b的内部形成电容器下部电极170a、170b和粒状结晶74。
其后，通过形成电介质膜150(参照图43)等，得到图43示出的结构。
参照图47，本发明的实施例3的DRAM的第2变形例基本上具备与图39中示出的本发明的实施例3的DRAM相同的结构。但是，在该图47中示出的本发明的实施例3的DRAM的第2变形例中，电容器下部电极170a、170b的侧面具有弯曲面。因此，与图39中示出的那种电容器的下部电极170a、170b那样作成平面状的情况相比，可增大电容器下部电极170a、170b的侧面的表面积。因此，既可确保一定的电容器电容，又可与以往相比进一步减小电容器的占有面积。其结果，可实现半导体装置的进一步的微细化。
以下，参照图48和49，说明本发明的实施例3的DRAM的第2变形例的制造工序。
首先，实施图40中示出的本发明的实施例3的DRAM的制造工序的第1工序。但是，在对第3层间绝缘膜77(参照图48)进行干法刻蚀时，使该刻蚀的气氛压力为高压。由此，如图48所示，可形成开口部61a和61b的内部的第3层间绝缘膜77的侧面，使其具有弯曲面。再有，在该刻蚀工序中，也可减少刻蚀气体向形成保护第3层间绝缘膜77的侧面的膜用的气氛气体的掺入量。作为该刻蚀工序中使用的刻蚀气体，可使用CHF3/CF4系列的气体。此时，增加CF4的流量对于形成弯曲面是有效的，此外，混合O2等的气体也是有效的。
其次，如图49所示，与本发明的实施例3的DRAM的图42中示出的制造工序相同，在开口部61a和61b的内部形成电容器下部电极170a、170b和粒状结晶74。
其后，通过形成电介质膜150(参照图47)等，得到图47示出的结构。再有，以这种方式形成电容器下部电极170a、170b的侧面使之具有弯曲面的方法，无论应用于图1～26中示出本发明的实施例1的DRAM的电容器下部电极，或应用于其它的具有圆柱状的电容器下部电极的实施例，都可得到同样的效果。
(实施例4)
在这里，图50中示出的存储单元区的剖面示出了图1中示出的DRAM的存储单元区的平面示意图的沿500-500线的剖面。而且，该图50中示出的本发明的实施例4的DRAM的基本上具备与图2中示出本发明的实施例1的DRAM相同的结构。但是，在该实施例4的DRAM中，如下面所述的制造工序中示出的那样，在电容器下部电极170a和第3层间绝缘膜77之间形成空隙，在该空隙中形成电介质膜150和电容器上部电极151。此外，这样来形成第3层间绝缘膜77的上部表面的位置，使其位于与电容器下部电极170a的顶面大致同样的高度。这样，在本发明的实施例4的DRAM中，由于在下面所述的制造工序中在电容器下部电极170a和第3层间绝缘膜77之间形成空隙，故可将电容器下部电极170a的侧面作为电容器来利用。因此，在不改变电容器下部电极170a的形状的情况下可增大电容器的电容。
此外，由于这样来形成第3层间绝缘膜77，使其从存储单元区延伸到外围电路区，故即使在存储单元区和外围电路区中在电容器上部电极151上形成第4层间绝缘膜的情况下，也可防止存储单元区和外围电路区之间的上述第4层间绝缘膜的上部表面上产生台阶差。此外，如在下面所述的制造工序中所示出的那样，由于只在电容器下部电极170a的侧面形成空隙，故在电容器下部电极170a的的底面，电容器下部电极170a与第2层间绝缘膜37在形成了上述空隙时，也始终处于接触的状态。因此，即使在形成了上述空隙的状态下清洗半导体衬底的工序中，由于电容器下部电极170a的底面与第2层间绝缘膜37接触，故该第2层间绝缘膜37起到对于物理冲击的增强部件的作用。因此，可防止发生因上述那样的清洗工序等中的物理振动使电容器下部电极170a受到损坏的问题。
再有，即使将该实施例4中示出的结构应用于实施例1～3，也能得到同样的效果。
参照图51～55，说明本发明的实施例4的DRAM的制造工序。
首先，在实施了图3～9中示出的本发明的实施例1的DRAM的制造工序后，在第2层间绝缘膜37(参照图51)上形成氮化硅膜58(参照图51)和第3层间绝缘膜77(参照图51)。在第3层间绝缘膜77上形成了抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，通过各向异性刻蚀除去第3层间绝缘膜77的一部分。由此，形成开口部61(参照图51)。然后，用刻蚀在开口部61的底部除去氮化硅膜58。这里，如图39中示出的本发明的实施例3那样，也可用刻蚀来扩展开口部61的宽度。通过这样做，也可得到与实施例3同样的效果。其后，在第3层间绝缘膜77和开口部61的内部形成氮化硅膜99(参照图51)。通过这样做，可得到图51中示出的结构。此时，也可在不除去开口部61的底部的氮化硅膜58的情况下，在第3层间绝缘膜77上和开口部61的内部形成氮化硅膜99。
其次，通过用各向异性刻蚀除去氮化硅膜99的一部分，通过在开口部61的内部形成由氮化硅膜构成的侧壁100，得到图52中示出的结构。
其次，如图53所示，在第3层间绝缘膜77上和开口部61的内部形成多晶硅或非晶硅等的导电体膜101。
其次，与实施例1同样，用刻蚀等除去位于第3层间绝缘膜77上的导电体膜101的一部分，由此，得到图54中示出的结构。通过该工序，将对于各位的电容器下部电极170a分离开。
其次，通过用刻蚀有选择地除去由氮化硅膜构成的侧壁100，在电容器下部电极170a与第3层间绝缘膜77之间形成空隙。这样就得到图55中示出的结构。
其后，通过形成电介质膜150(参照图50)等，得到图50中示出的结构。再有，通过与图3～13中示出的本发明的实施例1的DRAM的外围电路区相同的制造工序，形成外围电路区。
参照图56，本发明的实施例4的DRAM的第1变形例基本上具备与图50中示出的本发明的实施例4的DRAM相同的结构。但是，在该第1变形例中，在残留一部分由位于电容器下部电极170a与第3层间绝缘膜77之间的氮化硅膜构成的侧壁100的状态下，形成了电容器。这样，由于使侧壁100的一部分残留下来，故通过改变该侧壁100的残留量，可改变作为电容器起作用的电容器下部电极170a的外部侧面的表面积。由此，在不改变电容器下部电极170a的结构的情况下，可改变电容器的电容。此外，由于残留的侧壁100的一部分也起到对于物理冲击的上述增强部件的作用，故可更有效地防止因清洗工序等中的物理振动使电容器下部电极170a受到损坏的问题。
以下，参照图57，说明本发明的实施例4的DRAM的第1变形例的制造工序。
首先，在实施了图51～54中示出的本发明的实施例4的DRAM的制造工序后，如图57所示，利用刻蚀除去侧壁100的一部分，使侧壁100的一部分残留下来。此时，在使用湿法刻蚀的情况下，通过控制向刻蚀液中的浸泡时间，可只除去侧壁100的一部分。
其后，通过形成电介质膜150(参照图56)，得到图56中示出的结构。
参照图58，本发明的实施例4的DRAM的第2变形例基本上具备与图50中示出的本发明的实施例4的DRAM相同的结构。但是，在图58中示出的本发明的实施例4的DRAM的第2变形例中，在下面所述的制造工序中，形成位于电容器下部电极170a与第3层间绝缘膜77之间的空隙，使电容器下部电极170a的底面的一部分也露出。然后，通过在该电容器下部电极170a的底面的一部分上也形成电介质膜150等，使其起到电容器的作用。通过这样来形成，可进一步增大电容器的电容。
以下参照图59，说明本发明的实施例4的DRAM的第2变形例的制造工序。
首先，在实施了图51～54中示出的本发明的实施例4的DRAM的制造工序后，如图59所示，在实施了除去位于电容器下部电极170a与第3层间绝缘膜77之间的侧壁100(参照图54)后进行刻蚀，以便也除去位于该侧壁100下的第2层间绝缘膜37的一部分。通过这样做，可形成空隙，使电容器下部电极170a的外部侧面和底面的一部分露出。然后，由于此时电容器下部电极170a的底面的另一部分处于与第2层间绝缘膜37接触的状态，故即使在其后实施了清洗工序等的情况下，相对于清洗工序等中的物理冲击，第2层间绝缘膜37也起到防止电容器下部电极170a的损坏等的增强部件的作用。
其后，通过形成电介质膜150(参照图58)等，得到图58中示出的结构。
参照图60，本发明的实施例4的DRAM的第3变形例基本上具备与图50中示出的本发明的实施例4的DRAM相同的结构。但是，在本发明的实施例4的DRAM的第3变形例中，在电容器下部电极170a的内侧表面上形成粒状结晶74。因此，可在不增大电容器下部电极170a的占有面积的情况下，增大电容器下部电极170a的表面积。由此，可增大电容器的电容。其结果，既可确保一定的电容器电容，又可减小电容器下部电极170a的占有面积。其结果，可谋求半导体装置的微细化。
以下，参照图61～63，说明本发明的实施例4的DRAM的第3变形例的制造工序。
首先，在实施了图51～53中示出的本发明的实施例4的DRAM的制造工序后，通过与在实施例1等中使用的工序相同的工序，在导电体膜101上形成粒状结晶74。通过这样做，就得到图61中示出的结构。
其次，如图62所示，用刻蚀除去位于第3层间绝缘膜77上的导电体膜101和粒状结晶74。再有，这里也可使用CMP法。
其次，通过用刻蚀除去开口部61的内部的侧壁100，如图63所示，在电容器下部电极170a与第3层间绝缘膜77之间形成空隙。
其后，通过形成电容器的电介质膜150(参照图60)等，得到图60中示出的结构。
参照图64，本发明的实施例4的DRAM的第4变形例基本上具备与图50中示出的本发明的实施例4的DRAM相同的结构。但是，在本发明的实施例4的DRAM的第4变形例中，在电容器下部电极170a的内侧表面和外侧表面上整体地形成粒状结晶74。因此，因此，可在不增大电容器下部电极170a的占有面积的情况下，增大电容器下部电极170a的表面积。由此，既可确保一定的电容器电容，又可与以往相比进一步减小电容器下部电极170a的占有面积。其结果，可实现半导体装置的进一步的微细化。
此外，在这里，在形成了开口部61后，如实施例3那样，通过用刻蚀扩展该开口部61的宽度，可使位于电容器下部电极170a和其它的电容器下部电极之间的第3层间绝缘膜77的宽度比利用光刻加工可形成的最小加工尺寸小。由此，可实现半导体装置的进一步的微细化。
参照图65，说明图64中示出的本发明的实施例4的DRAM的第4变形例的制造工序。
首先，实施图51～55中示出的本发明的实施例4的DRAM的制造工序。其后，通过与在实施例1等中使用的工序相同的工序，在电容器下部电极170a的表面上形成粒状结晶74(参照图65)。通过这样做，就得到图65中示出的结构。
其后，通过形成电介质膜150(参照图64)等，得到图64中示出的结构。
再有，即使将上述实施例的第1～第4变形例应用于实施例1～3，也能得到同样的效果。
(实施例5)
参照图66，本发明的实施例5的DRAM基本上具备与图50中示出的本发明的实施例4的DRAM相同的结构。但是，本实施例5的DRAM的电容器下部电极105具有厚膜型的形状。而且，在本实施例5的DRAM中，由于在电容器下部电极105的侧面与第3层间绝缘膜77之间形成空隙，在电容器下部电极105的侧面上形成了电介质膜150和电容器上部电极151，故可增大电容器的电容。此外，由于在下面所述的制造工序中只在电容器下部电极105的侧面与第3层间绝缘膜77之间形成空隙，故可在形成了这样的空隙的状态下，形成电容器下部电极105的底面与第2层间绝缘膜37接触的状态。因此，在形成了上述空隙的状态下，即使实施清洗形成了该半导体装置的半导体衬底的工序，该与电容器下部电极105的底面接触的第2层间绝缘膜37也起到增强部件的作用，故可防止因上述清洗工序等中的物理振动使电容器下部电极105的一部分受到损坏的问题。
此外，由于电容器下部电极105处于埋入于第3层间绝缘膜77中的状态，故可防止起因于该电容器下部电极105而在存储单元区和外围电路区等上的第4绝缘膜205的上部表面内产生台阶差。因此，在第4层间绝缘膜205上用光刻加工形成由铝等构成的布线层的情况下，也可防止起因于第4层间绝缘膜205的上部表面存在台阶差而产生该布线层的图形变得不清晰的情况。因此，可防止由于上述布线层的图形不清晰而产生上述布线层的断线、短路的问题。其结果，可得到这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
此外，在本实施例5中，通过用刻蚀扩展开口部61的宽度，可使位于电容器下部电极105和其它的电容器下部电极之间的第3层间绝缘膜77的一部分的宽度比利用光刻加工可形成的最小加工尺寸小。由此，与以往相比可减小电容器下部电极105和其它的电容器下部电极之间的间隔。其结果，可实现半导体装置的进一步的高集成化。
以下，参照图67～69，说明本发明的实施例5的DRAM的制造工序。
首先，实施图51及52中示出的本发明的实施例4的DRAM的制造工序后，如图67所示，在第3层间绝缘膜77上和开口部61内部形成由非晶硅等构成的电介质膜104。
其次，使用干法刻蚀或CMP法，通过除去位于第3层间绝缘膜77上的电介质膜104的一部分，得到图68中示出的结构。通过这样做，就形成了电容器下部电极105。
其次，如图69所示，通过用刻蚀除去侧壁100(参照图68)，在电容器下部电极105与第3层间绝缘膜77之间形成空隙。
其后，通过电容器下部电极105的表面上和第3层间绝缘膜77上形成电介质膜150(参照图66)等，得到图66中示出的结构。再有，通过与图3～13中示出的本发明的实施例1的DRAM的外围电路区相同的制造工序，形成外围电路区。
参照图70，本发明的实施例5的DRAM的变形例基本上具备与图66中示出的本发明的实施例5的DRAM相同的结构。但是，在本发明的实施例5的DRAM的变形例中，在电容器下部电极105的表面上形成了粒状结晶74。因此，除了图66中示出的本发明的实施例5的效果以外，可在不增大电容器下部电极105的占有面积的情况下，进一步增大电容器下部电极的表面积。由此，可增大电容器的电容。因此，既可确保一定的电容器电容，又可与以往相比进一步减小电容器下部电极105的占有面积。其结果，可实现半导体装置的进一步的微细化。
以下，参照图71，说明本发明的实施例5的DRAM的变形例的制造工序。
首先，在实施了图67～69中示出的本发明的实施例5的DRAM的制造工序后，如图71所示，在电容器下部电极105的表面上形成粒状结晶74。作为该粒状结晶74的形成工序，使用与实施例1中使用的形成粒状结晶的工序相同的工序。
其后，通过在第3层间绝缘膜77上和电容器下部电极105的表面上形成电介质膜150(参照图70)等，得到图70中示出的结构。
(实施例6)
图72中示出的存储单元区的剖面图示出了图1中示出的DRAM的存储单元区的平面示意图的沿700-700线的剖面。
参照图72，在本发明的实施例6的DRAM的存储单元区中，在半导体衬底1的主表面上形成槽分离氧化膜40，使其包围有源区39。在半导体衬底1的主表面上形成源/漏区201b、201c。在半导体衬底1的主表面上，经栅绝缘膜42b形成栅电极43b。在栅电极43b上形成氮化硅膜44b。在氮化硅膜44b、栅电极43b和栅绝缘膜42b的侧面形成由氮化硅膜构成的侧壁46c、46d。在氮化硅膜44b、侧壁46c、46d和半导体衬底1的主表面上形成非掺杂氧化硅膜47。在非掺杂氧化硅膜47上形成第1层间绝缘膜48。在第1层间绝缘膜48上形成由掺杂多晶硅膜52和高熔点金属硅化物膜53构成位线174。在位线174上形成氮化硅膜54。在氮化硅膜54和位线174的侧面形成由氮化硅膜构成的侧壁55a、55b。在氮化硅膜54、侧壁55a、55b和第1层间绝缘膜48上形成第2层间绝缘膜37。通过除去第1和第2层间绝缘膜48、37和非掺杂氧化硅膜47的一部分，形成开口部110。而且，形成该第2层间绝缘膜37，使其从存储单元区延伸到外围电路区。在开口部110的内部形成由非晶硅或多晶硅构成的电容器下部电极112，使其一部分延伸到第2层间绝缘膜37的上方。在电容器下部电极112上和第2层间绝缘膜37上形成电介质膜150。在电介质膜150上形成电容器上部电极151。在电容器上部电极151上形成第3层间绝缘膜205。而且，本实施例6的DRAM的外围电路区的结构基本上与图2中示出的本发明的实施例1的DRAM相同。
这样，在本发明的实施例6的DRAM中，电容器下部电极112处于部分地埋入于第2层间绝缘膜37中的状态。因此，与以往相比，可减小存储单元区中的第2层间绝缘膜37的上部表面与电容器下部电极112的顶面的台阶差。由此，即使在存储单元区和外围电路区上形成第3层间绝缘膜205的情况下，也可减小在第3层间绝缘膜205的上部表面内在存储单元区和外围电路区之间的台阶差。其结果，在第3层间绝缘膜205上用光刻加工形成由铝等构成的布线层的情况下，也可防止起因于第3层间绝缘膜205的上部表面的台阶差而导致该布线层的图形变得不清晰的情况。其结果，可防止由于上述布线层的图形不清晰而发生上述布线层的断线、短路的问题。其结果，可得到这样一种半导体装置，该半导体装置能在谋求高集成化的同时确保电容器的电容，而且具有高的可靠性。
此外，如图72所示，由于电容器下部电极112与氮化硅膜54和侧壁55b接触，故在下面所述的制造工序中，在用于形成开口110的刻蚀中，可将氮化硅膜54和侧壁55b作为掩模来利用。因此，不需要象以往那样，为了形成连接电容器下部电极与在半导体衬底1的主表面上的源/漏区201b用的接触孔而进行抗蚀剂图形的图形刻蚀的工序。因此，可削减制造工序的数目。
以下，参照图73～77，说明本发明的实施例6的DRAM的制造工序。
首先，在半导体衬底1(参照图73)的主表面上形成槽分离氧化膜40(参照图73)，使其包围有源区39。在半导体衬底1的主表面上形成成为栅绝缘膜的氧化硅膜(图中未示出)。在该氧化硅膜上形成成为栅电极的多晶硅膜(图中未示出)。在多晶硅膜上形成氮化硅膜(图中未示出)。在该氮化硅膜上形成抗蚀剂图形(图中未示出)，以该抗蚀剂图形为掩模，用刻蚀除去上述氮化硅膜、多晶硅膜和氧化硅膜的一部分。通过这样做，就形成栅绝缘膜42b(参照图73)、栅电极43b(参照图73)和氮化硅膜44b(参照图73)。其后，除去抗蚀剂图形。其次形成氮化硅膜(图中未示出)，使其覆盖整个表面。其后，通过用各向异性刻蚀除去该氮化硅膜的一部分，在栅绝缘膜42b、栅电极43b和氮化硅膜44b的侧面形成侧壁46c、46d(参照图73)。
形成非掺杂氧化硅膜47(参照图73)，使其覆盖整个表面。在非掺杂氧化硅膜47上形成第1层间绝缘膜48(参照图73)。在第1层间绝缘膜48上形成掺杂多晶硅膜(图中未示出)。在掺杂多晶硅膜上形成高熔点金属硅化物膜(图中未示出)。在高熔点金属硅化物膜上形成氮化硅膜(图中未示出)。在氮化硅膜上形成了抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，通过除去上述氮化硅膜、高熔点金属硅化物膜、掺杂多晶硅膜的一部分，形成由掺杂多晶硅膜52(参照图73)和高熔点金属硅化物膜53(参照图73)构成的位线174(参照图73)和氮化硅膜54(参照图73)。形成氮化硅膜(图中未示出)以便覆盖整个表面后，通过用各向异性刻蚀除去该氮化硅膜的一部分，形成侧壁55a、55b(参照图73)。在氮化硅膜54上形成第2层间绝缘膜37(参照图73)。在第2层间绝缘膜37上形成掺硼氧化硅膜60(参照图73)。通过这样做，得到图73中示出的结构。再有，在外围电路区中的场效应晶体管和布线的制造工序与本发明的实施例1的DRAM的外围电路区中的场效应晶体管和布线的制造工序相同。
其次，在掺硼氧化硅膜60上形成了抗蚀剂图形(图中未示出)后，使用该抗蚀剂图形为掩模，通过除去掺硼氧化硅膜60、第2层间绝缘膜37、第1层间绝缘膜48、非掺杂氧化硅膜47的一部分，形成开口部110(参照图74)。在形成该开口部110的刻蚀中，氮化硅膜54、44b、侧壁55b、46c作为掩模的一部分来使用，能使开口部110以自对准的方式到达源/漏区201b。其后，通过除去抗蚀剂图形，得到图74中示出的结构。
这里，也可通过使用各向同性刻蚀来扩展开口部110的宽度。由此，可使位于开口部10与其它的电容器下部电极用的开口部之间的第2层间绝缘膜37的一部分的宽度比用光刻加工可形成的最小加工尺寸小。由此，在该开口部110中形成电容器下部电极112(参照图72)的情况下，与以往相比也可减小该电容器下部电极112和其它的电容器下部电极之间的间隔。其结果，可实现半导体装置的进一步的高集成化。
其次，如图75所示，在掺硼氧化硅膜60上和开口部110的内部形成由非晶硅等构成的导电体膜111。
其次，如图76所示，通过使用干法刻蚀或CMP法除去位于掺硼氧化硅膜60上的导电体膜111(参照图75)，形成电容器下部电极112。
其次，如图77所示，用刻蚀除去掺硼氧化硅膜(参照图76)。
其后，在电容器下部电极112上和第2层间绝缘膜37上形成电介质膜150(参照图72)等，由此得到图72中示出的结构。
参照图78，本发明的实施例6的DRAM的第1变形例基本上具备与图72中示出的本发明的实施例6的DRAM相同的结构。但是，在本发明的实施例6的DRAM的第1变形例中，在电容器下部电极112的内部表面上形成了粒状结晶74。因此，可在不增大电容器下部电极112在半导体衬底1上的占有面积的情况下，增大电容器下部电极112的表面积。由此，可增大电容器的电容。其结果，既可确保一定的电容器电容，又可减小电容器下部电极112的占有面积。其结果，可实现半导体装置的进一步的微细化。
作为该实施例6的DRAM的第1变形例的制造工序，在实施了图73～75中示出的本发明的实施例6的DRAM的制造工序后，实施图22中示出的本发明的实施例1的DRAM的第3变形例的制造工序。其后，通过实施图76和77中示出的本发明的实施例6的DRAM的制造工序，得到图78中示出的结构。
参照图79，本发明的实施例6的DRAM的第2变形例基本上具备与图72中示出的本发明的实施例6的DRAM相同的结构。但是，在该图79中示出的本发明的实施例6的DRAM的第2变形例中，在电容器下部电极112的内侧表面和外部侧面上形成了粒状结晶74。因此，可在不增大电容器下部电极112的占有面积的情况下，增大电容器下部电极112的表面积。因此，既可确保一定的电容器电容，又可进一步减小电容器下部电极112的占有面积。
以下，参照图80，说明本发明的实施例6的DRAM的第2变形例的制造工序。
首先，在实施了图73～77中示出的本发明的实施例6的DRAM的制造工序后，在电容器下部电极112的表面上形成粒状结晶74(参照图80)。作为该粒状结晶74的形成工序，使用在本发明的实施例1中形成粒状结晶74中使用的工序。通过这样做，得到图80中示出的结构。
其后，在粒状结晶74上和第2层间绝缘膜37上形成电介质膜150(参照图79)等，由此得到图79中示出的结构。
参照图81，本发明的实施例6的DRAM的第3变形例基本上具备与图72中示出的本发明的实施例6的DRAM相同的结构。但是，在本发明的实施例6的DRAM的第3变形例中，将电容器下部电极92形成为厚膜型的。而且，在图81中示出的本发明的实施例6的DRAM的第3变形例中，也能得到与图72中示出的本发明的实施例6的DRAM相同的效果。
作为图81中示出的本发明的实施例6的DRAM的第3变形例的制造工序，首先，在实施了图73和74中示出的本发明的实施例6的DRAM的制造工序后，实施图28和29中示出的本发明的实施例2的DRAM的制造工序。通过这样做，可得到图81中示出的结构。
参照图82，本发明的实施例6的DRAM的第4变形例基本上具备与图81中示出的本发明的实施例6的DRAM的第3变形例相同的结构。但是，在该图82中示出的第4变形例中，在电容器下部电极92的侧面上具备侧壁96、97。以曲面状形成侧壁96、97的至少一部分。因此，与在电容器下部电极92上不形成侧壁96、97的情况相比，可增大电容器下部电极92的侧面的表面积。由此，可增大电容器的电容。其结果，既可确保一定的电容器电容，又可与以往相比减小电容器下部电极的占有面积。其结果，可实现半导体装置的进一步的微细化。
作为该图82中示出的本发明的实施例6的DRAM的第4变形例的制造工序，在实施了图73和74中示出的本发明的实施例6的DRAM的制造工序后，实施图28和29中示出的本发明的实施例2的DRAM的制造工序。其后，实施图31、32中示出的本发明的实施例2的DRAM的第1变形例的制造工序。通过这样做，得到图82中示出的结构。
参照图83，本发明的实施例6的DRAM的第5变形例基本上具备与图82中示出的本发明的实施例6的DRAM的第4变形例相同的结构，但在电容器下部电极92的侧面上形成的侧壁96、97的表面上还具备粒状结晶98。因此，由于本发明的实施例6的DRAM的第5变形例具备粒状结晶98，故可在不增大电容器下部电极92的占有面积的情况下，进一步增大电容器下部电极的表面积。由此，可增大电容器的电容。由此，既可确保一定的电容器的电容，又可与以往相比减小电容器下部电极92的占有面积，可实现半导体装置的进一步的微细化。
作为该图83中示出的本发明的实施例6的DRAM的第5变形例的制造工序，首先，在实施了图73和74中示出的本发明的实施例6的DRAM的制造工序后，实施图28和29中示出的本发明的实施例2的DRAM的制造工序。然后，在实施了图31和32中示出的本发明的实施例2的DRAM的第1变形例的制造工序后，实施图36中示出的本发明的实施例2的DRAM的第3变形例的制造工序。通过这样做，得到图83中示出的结构。
参照图84，本发明的实施例6的DRAM的第6变形例基本上具备与图83中示出的本发明的实施例6的DRAM的第5变形例相同的结构。但是，在该图84中示出的第6变形例中，在电容器下部电极92的上部表面上也形成粒状结晶98。因此，可在不增大电容器下部电极92的占有面积的情况下，进一步增大电容器下部电极92的表面积。由此，可得到与图83中示出的本发明的实施例6的DRAM的第5变形例相同的效果。
该图84中示出的本发明的实施例6的DRAM的第6变形例的制造工序，在通过图83中示出的本发明的实施例6的DRAM的第5变形例制造工序形成了侧壁96、97后，通过实施图38中示出的本发明的实施例2的DRAM的第4变形例的制造工序，得到图84中示出的结构。
(实施例7)
本实施例7的DRAM的存储单元区基本上具备与图1中示出的本发明的实施例1的DRAM的存储单元区相同的结构。但是，在本实施例7的DRAM中，位线174的宽度比接触孔49的宽度小。而且，在图86中示出沿500-500线的剖面。参照图86，本发明的实施例7的DRAM基本上具备与图16中示出的本发明的实施例1的DRAM的第1变形例相同的结构。但是，这样来形成该图86中示出的本发明的实施例7的DRAM，使得位线174的宽度比接触孔49的宽度小。
因此，除了图16中示出的本发明的实施例1的DRAM的第1变形例的效果以外，与以往那样使位线174的宽度比接触孔49的宽度大的情况相比，可实现半导体装置的进一步的微细化。
此外，位线174与第2层间绝缘膜37直接接触，在位线174与第2层间绝缘膜37之间没有形成氮化硅膜等的布线保护绝缘膜。因此，与以往那样在位线174上形成布线保护绝缘膜的情况相比，可削减在存储单元区中形成的层的数目。由此，可降低存储单元区中的第4层间绝缘膜205的上部表面的高度，可进一步降低第4层间绝缘膜205的上部表面的存储单元区中的高度与外围电路区中的高度的台阶差。由此，在第4层间绝缘膜205上用光刻加工形成由铝等构成的布线层的情况下，也可防止起因于第4层间绝缘膜205的上部表面的上述台阶差而导致该布线层的图形变得不清晰的情况。由此，可防止上述布线层的断线、短路这样的缺陷的发生，可得到这样一种半导体装置，该半导体装置能在实现高集成化的同时确保电容器的电容，而且具有高的可靠性。
该图86中示出的本发明的实施例7的DRAM的制造工序基本上与图16中示出的本发明的实施例1的DRAM的第1变形例的制造工序相同，但在图7所示的制造工序中，在接触孔49的内部形成钛等高熔点金属膜127和钨膜126。然后，在该钨膜126形成了抗蚀剂图形后，以该抗蚀剂图形为掩模，通过用刻蚀除去钨膜126和高熔点金属膜127的一部分，形成图86中示出的位线174。然后，由于在该位线174上不形成氮化硅膜等布线保护绝缘膜，故在形成了第2层间绝缘膜37后，使该表面的平坦化变得更容易。
参照图87，本发明的实施例7的DRAM的变形例基本上具备与图86中示出的本发明的实施例7的DRAM相同的结构。但是，在该图87示出的本发明的实施例7的DRAM的变形例中，在接触孔49的内部形成由掺磷多晶硅构成的栓128。在该栓128上形成由钛等的高熔点金属膜127和钨膜126构成的位线174。而且，将该位线174的宽度形成得比接触孔49的宽度小。通过这样来形成，可得到与图86示出的本发明的实施例7的DRAM相同的效果。
该图87中示出的本发明的实施例7的DRAM的变形例的制造工序基本上与图86中示出的本发明的实施例7的DRAM的制造工序相同。但是，形成该图87中示出的实施例7的DRAM的变形例的位线174的工序，首先在接触孔49的内部形成了由掺磷多晶硅构成的栓128后，形成位线174。
(实施例8)
本实施例8的DRAM的存储单元区的结构基本上与图2中示出的本发明的实施例1的DRAM的存储单元区的结构相同。此外，实施例8的DRAM的的外围电路区的结构基本上与图2中示出的本发明的实施例1的DRAM的外围电路区的结构相同。但是，在该图88中示出的本发明的实施例8的DRAM中，在外围电路区中，形成了用于连接在第4层间绝缘膜205上形成的布线层与电容器上部电极151的接触孔135。此外，在位于接触孔135下的区域中形成了用于保护外围电路区中的场效应晶体管等的外围电路元件的虚设布线层138。
这样，由于具备虚设布线层138，在形成接触孔135的刻蚀中，即使在接触孔135穿过电容器上部电极151和电介质膜150并到达位于其下的第3层间绝缘膜59的情况下，也可在由掺杂多晶硅膜52和高熔点金属硅化物膜53构成的虚设布线层138中使该刻蚀的进行停止。其结果，可防止位于该虚设布线层138下的上述外围电路元件因上述刻蚀而受到损伤。由此，可防止半导体装置因该外围电路元件的损伤而引起工作不良。其结果，可得到可靠性高的半导体装置。
该图88中示出的本发明的实施例8的DRAM的制造工序基本上与图3～14中示出的本发明的实施例1的DRAM的制造工序相同，但是，在与图2中示出的外围电路区中的布线层202相同的工序中形成虚设布线层138。
参照图89，本发明的实施例8的DRAM的第1变形例基本上具备与图88中示出的本发明的实施例8的DRAM相同的结构。但是，在该图89示出的本发明的实施例8的DRAM的第1变形例中，在外围电路区中，在位于接触孔135下的区域中没有形成外围电路区中的布线层和场效应晶体管等的外围电路元件。
由此，在用于形成接触孔135的刻蚀工序中，即使在接触孔135穿过电容器上部电极151等并到达位于其下的第3层间绝缘膜59的情况下，外围电路元件也不会因上述刻蚀而受到损伤。
该图89中示出的本发明的实施例8的DRAM的第1变形例的制造工序基本上与图88中示出的本发明的实施例8的DRAM的制造工序相同。但是，分别在平面上不重叠的区域中形成接触孔135和外围电路元件。
参照图90，本发明的实施例8的DRAM的第2变形例的存储单元区基本上具备与图88中示出的本发明的实施例8的DRAM相同的结构。而且，在外围电路区中，通过除去第3层间绝缘膜59和氮化硅膜58的一部分，形成了开口部303。在开口部303的内部，形成了由与存储单元区中的电容器下部电极170a相同的材料构成的虚设的电容器下部电极140。在第3层间绝缘膜59上和在虚设的电容器下部电极140上形成了电介质膜150。在电介质膜150上形成了电容器上部电极151。而且，接触孔135在虚设的电容器下部电极140的底部到达电容器上部电极151。
这样，由于形成虚设的电容器下部电极140，并在位于其上的区域中形成接触孔135，故可使接触孔135的深度比图88中示出的本发明的实施例8的DRAM中的接触孔135的深度深。由此，可缩短到达外围电路区中的布线层202(参照图2)的其它的接触孔(图中未示出)与本发明的实施例8的DRAM中的接触孔135(参照图90)的深度的差。其结果，在用于形成接触孔135的刻蚀中，可防止在接触孔135的底部过分地刻蚀电容器上部电极151。其结果，可防止该刻蚀穿过电容器上部电极151而到达其下的第2层间绝缘膜37。
该图90中示出的本发明的实施例8的DRAM的第2变形例的制造工序基本上与图89中示出的本发明的实施例8的DRAM的第1变形例的制造工序相同，但通过形成存储单元区中的电容器下部电极170a的工序，与电容器下部电极170a同时地形成虚设的电容器下部电极140。
参照图91，本发明的实施例8的DRAM的第3变形例基本上具备与图90中示出的本发明的实施例8的DRAM的第2变形例相同的结构。但是，在该图91示出的本发明的实施例8的DRAM的第3变形例中，减小虚设的电容器下部电极140的水平方向的宽度，使虚设的电容器下部电极140的内部的电容器上部电极151的垂直方向的厚度比图90中示出的第2变形例要厚。在该垂直方向的厚度变厚的电容器上部电极151的上部形成了接触孔135。
这样，由于加厚了位于接触孔135下的电容器上部电极151的垂直方向的厚度，故可防止在形成接触孔135的刻蚀时接触孔135穿过电容器上部电极151并到达第2层间绝缘膜37。此外，通过调整开口部303的宽度和电容器上部电极151的膜厚，可任意地改变接触孔135的到达深度。
该图91中示出的本发明的实施例8的DRAM的第3变形例的制造工序基本上与图90中示出的本发明的实施例8的DRAM的第2变形例的制造工序相同。
在这里，为了得到这样一种半导体装置，该半导体装置能在实现高集成化的同时确保电容器的电容，而且具有高的可靠性，对于存储单元区及外围电路区中使用的布线，也要求电阻和电容更低的布线。
参照图118，关于现有的布线是这样的，在半导体衬底1001的主表面上形成氮化硅膜1002。在氮化硅膜1002上形成非掺杂氧化硅膜1143。通过除去非掺杂氧化硅膜1143和氮化硅膜1002的一部分，形成开口部1003。在开口部1003的内部形成由多晶硅构成的布线1005。
以下，参照图119和120，说明现有的布线的制造工序。
首先，在半导体衬底1001的主表面上形成氮化硅膜1002(参照图119)。氮化硅膜1002也可以是氮氧化硅膜或具有氮化硅膜和氮氧化硅膜的层叠结构。在氮化硅膜1002上形成非掺杂氧化硅膜1143(参照图119)。该非掺杂氧化硅膜1143也可以是掺磷或硼的氧化硅膜。在该非掺杂氧化硅膜1143上形成了抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，通过除去非掺杂氧化硅膜1143和氮化硅膜1002的一部分，形成开口部1003(参照图119)。通过这样做，得到图119中示出的结构。
其次，如图120所示，在非掺杂氧化硅膜1143和开口部1003的内部形成多晶硅膜1004。该多晶硅膜1004也可以使用非晶硅。此外，可以掺磷或砷，也可以不掺杂。此外，可以使用钨或钛等高熔点金属膜，也可以使用上述高熔点金属的硅化物。此外，可以使用铜或铝这样的金属膜，也可以使用层叠了这些金属膜的结构。
其后，通过使用刻蚀或CMP法除去位于非掺杂氧化硅膜1143上的多晶硅膜1004，得到图118中示出的结构。
此外，作为以往提出的布线的结构的另一例，可举出图121中示出的例子。参照图121，以往提出的的另一种布线是这样的，在半导体衬底1001的主表面上形成氮化硅膜1002。在氮化硅膜1002上形成非掺杂氧化硅膜1143。通过除去非掺杂氧化硅膜1143和氮化硅膜1002的一部分，形成开口部1003。在开口部1003的内部形成由多晶硅构成的布线1015。在布线1015的表面上形成粒状结晶1016。这样，由于在布线1015的表面上形成粒状结晶1016，可使布线1015的电阻下降。
以下，参照图122～124，说明以往提出的另一种布线的制造工序。
在半导体衬底1001(参照图122)的主表面上形成氮化硅膜1002(参照图122)。在氮化硅膜1002上形成非掺杂氧化硅膜1143(参照图122)。在该非掺杂氧化硅膜1143上形成了抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，通过用刻蚀除去非掺杂氧化硅膜1143和氮化硅膜1002的一部分，形成开口部1003(参照图122)。其后，除去抗蚀剂图形。通过这样做，得到图122中示出的结构。
其次，如图123所示，在开口部1003的内部和非掺杂氧化硅膜1143上形成由多晶硅构成的导电体膜1014。
其次，通过刻蚀除去位于非掺杂氧化硅膜1143上的导电体膜1014的一部分，得到图124中示出的结构。其后，在布线1015的表面上通过与本发明的实施例1的变形例中使用的工序相同的工序形成粒状结晶1016(参照图121)。通过这样做，得到图121中示出的结构。
这样，虽然在以往也提出了低电阻的布线，但随着半导体装置的微细化，即使在以往提出的布线中，因布线电阻的上升而引起的延迟等器件特性恶化也逐渐成为问题。因此，要求布线的进一步的低电阻化和低电容化。而且，为了得到满足这样的要求的布线，可应用本发明中适用于电容器下部电极的形状的结构。以下，说明基于这样的考虑的本发明的实施例8的DRAM的布线的变形例。
参照图92，本发明的实施例8的DRAM的布线的第1变形例是这样的，在半导体衬底1的主表面上形成氮化硅膜2。在氮化硅膜2上形成非掺杂氧化硅膜143。形成由多晶硅构成的布线5，使其处于部分地埋入于非掺杂氧化硅膜143和氮化硅膜2中的状态。在布线5的内侧表面和外侧表面上形成粒状结晶9。
这样，由于这样来形成布线5，使其延伸到比非掺杂氧化硅膜143的上部表面靠上的上方，故即使布线5的占有面积小，也能增大布线5的剖面面积。因此，可降低布线5的电阻。此外，由于在布线5的表面上形成了粒状结晶9，故可得到电阻更低的布线。
以下，参照图93～96，说明本发明的实施例8的DRAM的布线的第1变形例的制造工序。
首先，在半导体衬底1(参照图93)的主表面上形成氮化硅膜2(参照图93)。在氮化硅膜2上形成非掺杂氧化硅膜143(参照图93)。在非掺杂氧化硅膜143上形成掺硼氧化硅膜6(参照图93)。在掺硼氧化硅膜6上形成了抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，通过用各向异性刻蚀除去掺硼氧化硅膜6、非掺杂氧化硅膜143和氮化硅膜2的一部分。由此，形成开口部3(参照图93)。其后，通过除去抗蚀剂图形，得到图93中示出的结构。
其次，如图94所示，在掺硼氧化硅膜6上和开口部3的内部形成多晶硅膜4。
其次，通过用刻蚀或CMP法除去位于掺硼氧化硅膜6上的多晶硅膜4，得到图95中示出的结构。
其次，通过用刻蚀除去掺硼氧化硅膜6，得到图96中示出的结构。
其后，应用在本发明的实施例1的变形例中使用的工序，通过在布线5的表面上形成粒状结晶9(参照图92)，得到图92中示出的结构。
以下，参照图97～100，说明本发明的实施例8的DRAM的布线的第1变形例的制造工序的变形例。
在半导体衬底1(参照图97)上形成氮化硅膜2(参照图97)。在氮化硅膜2上形成非掺杂氧化硅膜143(参照图97)。在非掺杂氧化硅膜143上形成了抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，通过用各向异性刻蚀除去非掺杂氧化硅膜143和氮化硅膜2的一部分。由此，形成开口部3(参照图97)。通过这样做，得到图97中示出的结构。
其次，在非掺杂氧化硅膜143上和开口部3的内部形成多晶硅膜4(参照图98)。通过这样做，得到图98中示出的结构。
其次，通过用刻蚀或CMP法除去位于非掺杂氧化硅膜143上的多晶硅膜4，得到图99中示出的结构。在这里，在开口部3的内部形成了布线5。
其次，如图100中所示，利用HF水溶液的湿法刻蚀，除去非掺杂氧化硅膜143上部的一部分。此时，通过改变向HF水溶液中的浸泡时间，可控制除去非掺杂氧化硅膜143的量。
其后，通过在布线5的表面上形成粒状结晶9，得到图92中示出的结构。
参照图101，本发明的实施例8的DRAM的布线的第2变形例是这样的，在半导体衬底1的主表面上形成氮化硅膜2。在氮化硅膜2上形成非掺杂氧化硅膜143。形成由多晶硅构成的布线15，使其处于部分地埋入于非掺杂氧化硅膜143和氮化硅膜2中的状态。在由多晶硅构成的布线15的侧面形成侧壁23。这样，由于布线15具备由多晶硅构成的侧壁23，故可增大布线的剖面面积。因此，可使布线进一步低电阻化。
以下，参照图102～104，说明本发明的实施例8的DRAM的布线的第2变形例的制造工序。
首先，在实施了图93中示出的本发明的实施例8的DRAM的布线的第1变形例的制造工序后，在掺硼氧化硅膜6(参照图102)上和开口部3(参照图93)的内部形成多晶硅膜(图中未示出)。其后，通过除去位于掺硼氧化硅膜6上的多晶硅膜，形成图102中示出的布线15。
其次，通过用刻蚀除去掺硼氧化硅膜6，得到图103中示出的结构。由此，可露出布线15的侧面的一部分25。
其次，如图104所示，形成多晶硅膜24，使其覆盖整个表面。
其后，通过用各向异性刻蚀除去多晶硅膜24的一部分，得到图101中示出的结构。
参照图105，本发明的实施例8的DRAM的布线的第3变形例基本上具备与图101中示出的本发明的实施例8的DRAM的第2变形例相同的结构。但是，在该图105中示出的第3变形例中，布线304由非晶硅构成。此外，也用非晶硅构成侧壁23，在布线304和侧壁23的表面上形成了粒状结晶26。这样，由于在布线304和侧壁23的表面上具备粒状结晶，故可谋求布线的进一步的低电阻化。
此外，作为本发明的实施例8的DRAM的布线的第3变形例的制造工序，在实施了图102～104中示出的制造工序后，通过实施在本发明的实施例1的变形例中实施的粒状结晶的形成工序，可得到图105中示出的结构。
参照图106，本发明的实施例8的DRAM的布线的第4变形例基本上具备与图105中示出的第3变形例相同的结构。但是，在该图106中示出的第4变形例中，用多晶硅构成布线15，在由非晶硅构成的侧壁23的表面上形成了粒状结晶26。此外，在布线15的上部表面上形成了比粒状结晶26小的粒状结晶35。通过这样来构成，可得到与本发明的实施例8的DRAM的布线的第3变形例相同的效果。
参照图107，本发明的实施例8的DRAM的布线的第5变形例是这样的，在半导体衬底1的主表面上形成氮化硅膜2。在氮化硅膜2上形成非掺杂氧化硅膜143。形成由多晶硅构成的布线30，使其处于埋入于非掺杂氧化硅膜143和氮化硅膜2中的状态。在布线30、非掺杂氧化硅膜143和氮化硅膜2之间形成空隙33。然后，形成氧化硅膜32，使其覆盖整个表面。这样，由于在布线30的侧面具备空隙33，故可降低布线30的寄生电容。由此，可防止因存在寄生电容而产生的半导体元件的存取时间的延迟，可防止器件的电特性的恶化。
以下，参照图108～112，说明本发明的实施例8的DRAM的布线的第5变形例的制造工序。
首先，在半导体衬底1(参照图108)的主表面上形成氮化硅膜2(参照图108)。在氮化硅膜2上形成非掺杂氧化硅膜143(参照图108)。在非掺杂氧化硅膜143上形成了抗蚀剂图形(图中未示出)后，以该抗蚀剂图形为掩模，通过用刻蚀除去非掺杂氧化硅膜143和氮化硅膜2的一部分，形成开口部3(参照图108)。通过这样做，得到图108中示出的结构。
其次，在非掺杂氧化硅膜143上和开口部3的内部形成氮化硅膜等的绝缘膜27(参照图109)。通过这样做，得到图109中示出的结构。
其次，使用各向异性刻蚀，通过除去绝缘膜27的一部分在开口部3的内部形成侧壁28(参照图110)。然后，如图110所示，在非掺杂氧化硅膜143上和开口部3的内部形成多晶硅膜29。
其次，通过用各向异性刻蚀或CMP法除去位于非掺杂氧化硅膜143上的多晶硅膜29的一部分，得到图111中示出的结构。
其次，如图112所示，用刻蚀有选择地除去侧壁28(参照图111)。由此，在布线30的侧面形成空隙33。
其后，通过形成覆盖率差的氧化硅膜32(参照图107)使其覆盖整个表面，形成图107中示出的结构。
参照图113，本发明的实施例8的DRAM的布线的第6变形例基本上具备与图107中示出的本发明的实施例8的DRAM的布线的第5变形例相同的结构。但是，在该图113中示出的第6变形例中，成为侧壁28的一部分残留于空隙33之下的状态。即使这样来构成，也能得到与图107中示出的本发明的实施例8的DRAM的布线的第5变形例相同的效果。
此外，该图113中示出的本发明的实施例8的DRAM的布线的第6变形例的制造工序基本上具备与图108～112中示出的本发明的实施例8的DRAM的布线的第5变形例的制造工序相同。但是，在图112中示出的工序中，不全部除去存在于布线30的侧面的侧壁28，使其一部分残留下来。
再有，也可将该布线的第1～第6变形例应用于本发明的实施例1～7。

Claims (18)

1.一种半导体装置，其中包括：
具有主表面的半导体衬底；
在上述半导体衬底的主表面上形成的场效应晶体管；
与上述场效应晶体管的源极区或漏极区电连接的导电体；
与上述导电体电连接并设置成在上述导电体上向上方突出的圆筒状的第1电极；以及
沿着上述第1电极的内壁面地隔着电介质设置的第2电极，
在与上述主表面垂直的一个剖面，上述第1电极包括外壁间的宽度具有第1长度的第1部分和位于上述第1部分之下并且外壁间的宽度具有大于第1长度的第2长度的第2部分，
上述第1部分和上述第2部分的内壁面分别具有粒状结晶。
2.如权利要求1所述的半导体装置，其中，
在上述剖面，上述第1电极还包括位于上述第2部分之下并且外壁间的宽度具有小于上述第2长度的第3长度的第3部分，
上述半导体装置还具备：
位于与上述导电体相邻的其它导电体之间的第1绝缘膜，和
在上述第1绝缘膜上，从上述第3部分的外壁向外侧扩大地沿着上述主表面形成的不同于上述第1绝缘膜的第2绝缘膜。
3.如权利要求2所述的半导体装置，其中，
上述第2绝缘膜是包含硅和氮的膜。
4.如权利要求1至3中的任一项所述的半导体装置，其中，
在上述第1电极中，上述第1部分和上述第2部分相邻接。
5.如权利要求1至3中的任一项所述的半导体装置，其中，
在与上述主表面垂直的上述剖面的上述第1部分和上述第2部分的边界区，上述第1电极的上述内壁相对上述半导体衬底倾斜，以使内壁之间的距离在上述第1部分到上述第2部分上增大。
6.如权利要求1至3中的任一项所述的半导体装置，其中，
在上述第1电极的侧壁上，与上述主表面垂直的上述剖面的上述第1部分的内壁间的宽度，小于上述第2部分的内壁间的宽度，
在上述第1部分和上述第2部分之间，上述第1电极还具有内壁间的宽度小于上述第1部分的第4部分。
7.如权利要求1至3中的任一项所述的半导体装置，其中，
上述第1电极的外壁具有弯曲面。
8.一种半导体装置，其中包括：
具有主表面的半导体衬底；
在上述半导体衬底的主表面上形成的第1和第2场效应晶体管；
与上述第1和第2场效应晶体管的源极区或漏极区分别电连接的第1和第2导电体；
位于上述第1和第2导电体之间的第1绝缘膜；
与上述第1和第2导电体分别电连接并设置成在上述第1和第2导电体上分别向上方突出的圆筒状的第1电极；以及
沿着上述第1电极的内壁面地隔着电介质设置的第2电极，
上述第1电极包括位于上述第1电极的上端部的第1部分、与上述第1部分的下侧连接的第2部分和与上述第2部分的下侧连接的第3部分，
在与上述主表面垂直的一个剖面，上述第2部分包括上述第1电极中上述第1电极和其它圆筒状电极之间的距离最小的部分，
还具有在上述第1绝缘膜上，从上述第3部分的外壁向外侧扩大地沿着上述主表面形成的不同于上述第1绝缘膜的第2绝缘膜。
9.如权利要求8所述的半导体装置，其中，
具备形成于上述第1电极内侧表面的粒状结晶。
10.一种半导体装置的制造方法，包括：
在半导体衬底的主表面上形成场效应晶体管的工序；
形成与上述场效应晶体管的源极区或漏极区电连接的导电体的工序；
形成圆筒状的第1导电体膜的工序，该第1导电体膜与上述导电体电连接并在上述导电体上向上方突出，并且在与上述主表面垂直的一个剖面，包括外壁间的宽度具有第1长度的第1部分和位于上述第1部分之下并且外壁间的宽度具有大于第1长度的第2长度的第2部分；
在上述第1部分和上述第2部分的内壁面分别形成多个粒状结晶的工序；以及
在上述第1导电体膜和上述粒状结晶上隔着电介质膜形成第2导电体膜的工序。
11.如权利要求10所述的半导体装置的制造方法，其中，
上述形成第1导电体膜的工序包括：
在上述导电体上形成第1绝缘膜的工序；
在上述第1绝缘膜上形成第2绝缘膜的工序；
形成贯通上述第2绝缘膜和第1绝缘膜并使上述导电体的上表面露出的开口部的工序；
通过刻蚀除去在上述开口部露出的上述第1绝缘膜的一部分来扩大上述第1绝缘膜的上述开口部的宽度的工序；以及
沿着上述开口部内侧表面形成上述第1导电膜的工序。
12.如权利要求11所述的半导体装置的制造方法，其中，
在上述形成第1绝缘膜的工序之前，还包括在上述导电体上形成与上述第1绝缘膜和上述第2绝缘膜不同的第3绝缘膜的工序，
上述形成开口部的工序包括：
形成使上述第3绝缘膜的上表面露出的第1开口部的工序；以及
形成贯通上述露出的上述第3绝缘膜并使上述导电体的上表面露出的第2开口部的工序，
上述扩大开口部宽度的工序是扩大上述第1开口部的宽度的工序。
13.如权利要求11或12所述的半导体装置的制造方法，其中，
上述扩大开口部宽度的工序中，上述第1绝缘膜的刻蚀率大于上述第2绝缘膜的刻蚀率。
14.如权利要求13所述的半导体装置的制造方法，其中，
上述第1绝缘膜含有浓度高于上述第2绝缘膜的杂质。
15.如权利要求14所述的半导体装置的制造方法，其中，
上述杂质是硼或磷。
16.如权利要求13所述的半导体装置的制造方法，其中，
上述扩大开口部宽度的工序中，利用氢氟酸进行刻蚀。
17.如权利要求10所述的半导体装置的制造方法，其中，
在上述形成第1导电体膜的工序中，将上述第1导电体膜形成为从上述开口部内侧表面延伸到上述第2绝缘膜的上部表面上，
在上述形成第1导电体膜的工序之后，还包括在上述形成第2导电体膜的工序之前实施的以下工序：
在上述第1导电体膜上形成粒状结晶的工序；
除去位于上述第2绝缘膜的上部表面上的上述第1导电体膜和上述粒状结晶的工序；以及
除去上述第2绝缘膜的工序。
18.如权利要求17所述的半导体装置的制造方法，其中，
在上述除去第2绝缘膜的工序之后、上述形成第2导电体膜的工序之前，还包括除去上述第1绝缘膜的工序。
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