CN101268613A - 相位内插 - Google Patents
相位内插 Download PDFInfo
- Publication number
- CN101268613A CN101268613A CNA2006800344864A CN200680034486A CN101268613A CN 101268613 A CN101268613 A CN 101268613A CN A2006800344864 A CNA2006800344864 A CN A2006800344864A CN 200680034486 A CN200680034486 A CN 200680034486A CN 101268613 A CN101268613 A CN 101268613A
- Authority
- CN
- China
- Prior art keywords
- output
- signal
- power level
- modulating input
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Abstract
相位内插系统(10)包括输入级,该输入级提供含有选定的第一和第二相对相位角的第一和第二调制输入信号(14)。加权系统被配置为将第一调制输入信号的第一部分导引至输出端和将第一调制输入信号的第二部分导引至内部平衡节点。加权系统也被配置为将第二调制输入信号的第一部分导引至输出端和将第二调制输入信号的第二部分导引至内部平衡节点。第一和第二调制输入信号的第一部分在输出端被求和以提供含有在第一和第二相位角之间的相位角的内插输出信号。
Description
技术领域
【0001】本发明通常涉及电路,并且更具体地涉及用于实现相位内插的系统。
背景技术
【0002】相位内插器是在通信以及其他类型的电路中普遍使用的模块。例如,线性相位内插器经常被用于锁相环(PLL)和延迟锁定环(DLL)电路中以允许采样时钟的相位以非常小的增量调整。各种技术已经得到发展以致力于实现线性相位内插。一种类型的内插器使用了多个级,每一级将输出信号的相位调整为两个或多个输入信号的平均相位角。
【0003】另一种类型的相位内插器可以将其输出的相位调整为两个或更多输入信号间的增量相位角。各种电路已经被提出以实现对输出相位角的增量调整。在一个示例中,电路可以使用CMOS工艺来实现。然而,由于MOS晶体管的电流和跨导之间存在平方定律关系,电流的线性变化可能不转化为用CMOS工艺所设计的VGA级中的增益的线性变化。这种不均匀转化使得用线性内插步长来实现相位内插器变得复杂,并因此经常需要使用如电流预失真器之类的复杂模块来线性化随电流变化的跨导。额外的非线性可能由于跨导级中密勒电容的效应而出现,这会产生明显的杂散电流或虚电流。该跨导级中的虚电流因此在输出端被求和,并由此导致了输出信号中增加的非线性特性。
【0004】随着工业发展不断朝着更高密度的工艺、具有更小的几何尺寸的结和更低的供电电压的方向发展,实现传统的电路技术来提供线性相位内插变得越来越困难。
发明内容
【0005】本发明通常涉及实现相位内插的方法。本发明的一个方面提供了包括输入级的相位内插系统,该输入级提供含有选定的第一和第二相对相位角的第一和第二调制输入信号。一个加权系统被配置为将第一调制输入信号的第一部分导引至输出端,并将第一调制输入信号的第二部分传导至一个内部平衡节点。该加权系统也被配置为将第二调制输入信号的第一部分导引至输出端,并将第二调制输入信号的第二部分导引至内部平衡节点。第一和第二调制输入信号的第一部分在输出端被求和以提供含有介于第一和第二相位角之间的相位角的内插输出信号。
【0006】例如,导引的实现是通过改变加权系统的不同加权级中的载流器件数量从而将第一和第二调制输入信号的各自部分传导至输出端和平衡节点。当每个加权级中的载流器件的数量可变时,加权系统中承载电流的器件的总数可以保持基本不变。这可以通过采用相同总数的载流器件和改变将电流传送至输出总和节点的器件的总数来实现。其余的器件(例如,那些没有将电流传送至输出总和节点的器件)将电流转储到平衡节点和电源。系统因此相对前面的结构获得改善的线性。
【0007】本发明的另一个方面涉及相位内插系统,其包括输入跨导级,该输入跨导级将第一和第二输入电压信号转换为含有基本固定的DC电流和gm但含有不同的各自输入相位角的相应的第一和第二调制电流信号。通过导引第一调制电流信号的第一部分经由第一信号通道到达输出端,并且通过导引第一调制电流的第二部分经由第二信号通道到达平衡节点,基于控制信号,第一加权网络被配置为选择性地加权第一调制电流信号。通过传导第二调制电流信号的第一部分经由第三信号通道到达输出端,并且通过传导第二调制电流的第二部分经由第四信号通道到达平衡节点,基于控制信号,第二加权网络被配置为选择性地加权第二调制电流信号。第一和第二调制电流信号的第一部分在输出端被求和以提供一个含有相应相位角的内插信号,而第一和第二调制电流信号的第二部分在平衡节点被聚集。
附图说明
【0008】图1描述了根据本发明的一方面可实现的内插器的示例。
【0009】图2描述了可以被输入到根据本发明的一方面所实现的内插系统中的相移信号的示例。
【0010】图3描述了描绘根据本发明的一方面的内插器的电路图的示例。
【0011】图4描述了可以用于根据本发明的一方面的内插器的共源共栅级的示例。
【0012】图5为描述相位内插信号的比较的图。
【0013】图6描述了根据本发明的一方面可实现的内插系统的示例。
具体实施方式
【0014】图1描述了可根据本发明的一方面来实现的内插器10的示例。内插器10包括接收选定的输入信号14的输入级12。例如,输入信号14可以对应于具有已知相位角差的相位角的第一和第二相位信号。另外,对于差分结构,输入信号还可以包括第一和第二相位信号的相位互补信号(phase complement)。此处所用的单数和复数形式的短语“相位互补信号”对应于相位信号的变化或偏离(例如,使其相位角相对(若干)其它信号偏移180°)。内插器10在第一和第二相位信号之间进行内插以提供相应的内插输出信号,其相位角在输入相位信号的相位角之间。对于一个差分结构,也可以为第一和第二相位信号的相位互补信号提供内插的输出信号。虽然图1和下面描述的大部分涉及到差分结构,但要了解本方法不局限于差分相位内插。
【0015】图2描述了可以由压控振荡器((VCO)在图1中未示出)产生的相位矢量16的示例。相位矢量16与具有基本一致脉冲宽度(例如,大约50%占空比)和基本恒定频率的时钟信号相对应,但以基本固定的相位角彼此相对隔开。在图2的示例中,相位矢量分别被标识为EP0,OP0,EP1,OP1,EM0,OM0,EM1和OM1。参考图1和图2,相位解码器或其他类似电路可以从可用的相位矢量16集合中选择输入信号14,例如被已知相位角(例如,约45度)分开的相应的两个邻近矢量。对于差分结构的示例,如果信号EP0被选定为其中一个输入,则其互补输入EM0也会被选定。假定这些矢量被选定为相位上偏移45度,选定的输入信号14也会包括矢量OP0和OP1或者矢量OP1和OM1。
【0016】图1中,内插器10因此可以通过在选定的输入信号14之间进行内插来改变输入信号的相位。例如,(若干)输出信号的相位可以以离散数量的内插步长从0到360度变化。内插步长的数量可以根据此处描述的用来实现加权的器件数量而变化。输入信号14可以由相位解码器从可用的相位矢量16中进行选择(图2)。
【0017】内插器10的输入级20接收选定的输入信号14。输入信号14可以对应于含有基本恒定频率和占空比的电压信号,但彼此相隔预定量的相位,如上面关于图2所述的。输入级20将输入电压信号变换为相应的调制电流信号22。例如,输入级20可以实现为一个或更多跨导级的排列,所述跨导级例如差分跨导级或单端跨导级,这取决于可用的净空间。输入级20可以为每个调制电流信号22提供基本相等的幅度。
【0018】调制电流信号22被提供给加权及求和系统24。加权及求和系统24选择性地加权每个调制电流信号22(例如,第一和第二相位矢量及其相位互补矢量)。此加权导致导引电流信号22的选定部分经电路通道到达在OUT1和OUT2处指示的一个或更多输出端。例如,通过改变将电流传导到一个或更多输出端OUT1和OUT2的加权及求和系统中器件的数量,不同加权可以根据CONTROL信号针对电流信号22被选择性地实现。CONTROL信号对应于内插器设置,该设置相对于选定的输入信号14定义了内插步长的数量。例如,CONTROL信号可以作为多位数字控制信号比如温度码被提供,尽管其他类型的编码也可以被实现。
【0019】加权及求和系统24还对相关的加权调制电流信号进行求和以提供一个或更多相应的内插输出信号。例如,在差分系统中,第一组加权调制电流信号可以被求和以提供在OUT1处所表示的第一输出信号,而第二组加权调制电流信号可以被求和以提供在OUT2处所表示的第二输出信号。通过将聚集的调制电流信号提供给各自的负载26,输出信号在OUT1和OUT2处产生。例如,负载26可对应于电阻性负载,其可以被实现为晶体管或其他电路元件的排布(例如,与二极管并联的电流源)。
【0020】加权及求和系统24也可以根据CONTROL信号对调制电流信号22信号进行互补加权。互补加权被实现以用来保持加权及求和系统24的基本恒定和平衡的工作状态。例如,基本恒定和平衡的工作状态对应于与加权及求和系统24相关的基本恒定的交流(AC)阻抗。继续差分系统的示例,例如,第三组加权调制电流信号可以被聚集以提供在28处所指示的第一平衡信号,并且第二组加权调制电流信号可以被聚集以提供在30处所指示的第二平衡信号。通过将聚集的调制电流信号提供给各自的负载(例如,平衡负载)32,在28和30处产生平衡信号。例如通过模拟输出端OUT1和OUT2处的电容,附加的电路可以与负载32关联以减轻寄生效应并且改善虚电路与信号传输电路间的平衡。
【0021】从图1的前面描述中,应理解内插中的线性可以比先前的结构有所改善。由于操作时寄生效应和工艺变化保持基本恒定而与对输入信号14所实现的内插数量无关,因此可以获得改善的线性。例如,因为相同数量和类型的器件对于CONTROL信号的所有设置都是有效的,所以在用以在OUT1与OUT2处提供输出信号而协同工作的有源电路和用以在28与30处提供平衡信号而协同工作的有源电路之间的密勒电容和其他寄生效应保持基本恒定和平衡。另外,内插器10的输入级20可以适于与低电压设计一起使用,这允许当有更小的净空间可用于操作时可以使用平衡(或虚)电路。
【0022】图3描述了根据本发明的一方面实现的内插器电路100的示例。内插器100包括被配置为将选定的相位调制输入信号PH1、PH1、PH2和PH2转换为相应的调制电流信号的输入级102。例如,PH1(PH2)可以作为与PH1(PH2)相同频率和占空比但相移180度的调制电压信号被提供。调制输入信号可以根据期望的输出相位例如通过多级VCO来产生和选定(例如,通过相位检测电路,未示出)。由于调制电压信号的占空比保持基本恒定,因此调制电流信号的幅度也保持基本恒定。
【0023】加权及求和系统104根据C1和C2处所指示的内插器控制设置对调制电流信号进行加权以及求和。例如,C1和C2中的每一个对应于多位设置,其中每一位定义了加权及求和系统104中相关器件或元件的状态。例如,调制电流信号的加权及求和根据以下情况发生:哪些载流器件被激活来传导各自信号通道中的电流,哪个电流根据各自的控制设置C1和C2变化。当经加权及求和系统104的每个信号通道中的电流可作为C1和C2的函数而变化时,经过加权及求和系统的总计直流(DC)电流保持基本恒定并且等于由输入级102提供的恒定直流电流。应理解即使当由C1和C2自身打开的器件数量可以基于内插器代码改变时,由C1和C2打开的器件的总量也会保持恒定。这导致加权电路的交流阻抗保持基本恒定。
【0024】输出级106由各自的加权信号驱动以在OUT1和OUT2处提供相应的内插输出信号。例如,控制设置C1和C2定义了经过信号通道被导引至与每个输出端OUT1和OUT2相关的输出负载108的电流量。控制设置也定义了经过平衡通道被导引至平衡(或“虚”)负载110的互补电流,该电流可以返回到相应的电源系统112。系统100经配置使得被导引至负载输出108的电流协同被导引至平衡负载110的电流以减少寄生效应和工艺变化。结果是更精确的内插步长,如此处所述。
【0025】作为一个示例,每个输出负载108被描述为包括与二极管接法晶体管并联的电流源,该电流源被耦合在各自的输出端OUT1与OUT2和由电源系统112提供的稳压轨之间。虚负载110也被描述为包括与二极管接法晶体管并联的电流源,该电流源位于虚输出端180与182和稳压轨之间。要明白并理解也可以利用其他类型的(例如,电阻性)负载。
【0026】现在描述输入级102的内容,输入级102包括单端跨导级114。每个跨导级114在对应的输入端116、118、120和122处接收相应的一个相位输入信号PH1、PH1、PH2和PH2。这些跨导级114通过电容器124、126、128和130交流耦合到输入端116、118、120和122。在图3的示例中,电容器124、126、128和130连接在输入端116、118、120及122与晶体管(例如,n沟道金属氧化物场效应管(NMOS))器件132、134、136和138的栅极之间。晶体管器件132、134、136和138连接在加权及求和系统104与电气地之间,用以根据相位输入信号PH1、PH1、PH2和PH2将调制交流电流提供给加权及求和系统。
【0027】每个跨导级114也包括连接到基本固定的直流电压轨148以为每个跨导级114提供相应DC偏置/偏压的电阻器140、142、144和146。轨148上的直流电压由电源系统112提供。跨导级114的输入截止频率由耦合电容器124-130和偏置电阻器140-146的R-C效应确定,这可以根据使用内插器100的应用进行配置。跨导级114提供相应的交流调制电流作为加权及求和系统104的各自输入端150、152、154和156的相应输入信号。因为对每个跨导级114的直流电流保持基本固定,因此输入级的跨导也保持基本固定。在图3的示例中,由于低电源电压所限制的净空间,因此使用两个单端跨导级114。要明白并理解,在其他情况下比如需要更好共模抑制的场合,差分输入级可能是优选的。
【0028】加权及求和系统104包括连接在每个输入端150、152、154和156的互补加权级160、162、164、166、168、170、172和174。每个加权级包括可控信号通道,示意性地表示为晶体管器件。每对加权级160和162;164和166;168和170;172和174分别定义了与指定的输入端150、152、154和156相关的加权网络。在图3的示例中,每个跨导级114有一个加权网络。通过基于内插器设置C1和C2调整信号通道中被激活以承载电流的器件数量,每个加权网络中的每个加权级160、162、164、166、168、170、172和174实现了关于交流调制电流信号的加权功能。每个加权级中承载电流的器件数量形成交流调制电流,其被导引至相关的输出端OUT1或OUT2或者被导引至平衡节点180或182。
【0029】图4描述了一个加权级160的示例,其可被实现以执行来自输入级102的交流调制电流的加权。加权级160因此包括并联连接在输入端和输出端(分别表示为150和OUT1)之间的多个晶体管(例如,NMOS器件)Q1、Q2、Q3至QN,其中N是表示晶体管数量的正整数(N>1)。多位数字内插器设置C1将控制输入(例如,多位C1中的一位)提供给各个晶体管Q1-QN的栅极,从而控制在输入端150和输出端OUT1之间的信号通道中承载电流的电流器件数量。因此,加权级160中晶体管的数量定义了各相位输入信号PH1和PH2之间的可用内插器设置的数量。
【0030】假定可用的相位输入信号是以间隔45度的8个矢量提供的,那么可以选择性应用该加权以提供Nx8的内插步长。例如,如果N=16,在OUT1的输出信号的相位可以以128内插步长从0变化到360度。如果晶体管Q1-QN形成为相同尺寸和类型的器件(例如,含有相同沟道长度和宽度的NMOS器件),那么内插步长会与C1和C2中的变化基本一致相称,使得可以提供线性内插。不同尺寸的晶体管也可以用来提供不同功能的内插模式(例如,二次方)。每个级160-174都可以用实现加权的相同数量的N个晶体管来实现。另外或可替代地,这些级160-174中的晶体管可以被调整以减少幅度和相位误差。
【0031】每个级中的电流量(对应于载流晶体管的数量)因此定义对交流调制信号的加权和相应量的相位内插的产生。回到图3,OUT1处的输出信号对应于来自级160和168的输出的总和。特别地,内插器设置C1用作级160的控制输入,而互补内插器设定C2用作级168的控制输入。C2也用作连接到平衡节点180的级162的信号通道的控制输入,而C1用作连接到平衡节点180的级170的信号通道的控制输入。例如,如果内插器设置C1被设定为激活M晶体管来传导加权级160中的电流,那么相对于C1为互补的设置C2被设定成激活N-M个晶体管来传导加权级168中的电流。这种互补的操作模式保证了对所有内插器设置,每个加权网络中的电流传导晶体管的恒定数量(N)是有效的(例如,承载电流)。进一步举例来说,每个加权网络中的晶体管可以基于C1和C2以互补的方式进行操作,以致在每个加权网络(对于系统100总计4*N个器件)中恒定数量的N个晶体管器件在内插器设置C1和C1的范围内保持激活。
【0032】内插输出信号OUT1因此对应于连接在OUT1的负载108两端的电压,该电压是由流经加权级160的加权交流调制电流与流经加权级168的加权交流调制电流之和产生的。类似地,内插输出信号OUT2对应于连接在OUT2的负载108两端的电压,该电压是由流经加权级166的加权交流调制电流与流经加权级174的加权交流调制电流之和产生的。例如,OUT1和OUT2处的内插输出信号在相位上可以彼此相隔180度,这相当于差分操作。
其他加权级162、164、170和172被用于驱动连接在各自节点180和182上的平衡负载110。例如,加权级162基于C2进行工作以将电流从节点150经晶体管子集发送到节点180,所述晶体管子集与用以传导电流经过加权级160而激活的晶体管子集互补。每个其他的加权级164、170和172相似地通过内插器设置C1或C2中的一个来激活。每个平衡负载110以与输出负载108相似的方式用调制电流进行驱动。例如,加权级162基于内插器设置C2将交流调制电流提供给节点180,而加权级170基于互补内插器设置C1将交流调制电流提供给节点180。类似地,加权级164基于内插器设置C2将交流调制电流提供给节点180,而加权级172基于互补内插器设置C1将交流调制电流提供给节点180。
【0033】平衡负载110可以被配置为将电流回送到与电源系统112相关的电源。另外,其他元件184和186可以分别耦合到节点180和182来模拟连接到输出端OUT1和OUT2的电路的效果。例如,元件184和186可以被配置为在连接到平衡负载110的节点180和182上增加电容(例如,源于恰当配置的晶体管的栅极电容)。
【0034】应理解为,无论内插设置C1和C2怎样变化,加权及求和系统104中的有源晶体管的总数是不变的,因为加权级162、164、170和172中将交流电流转储到电源的晶体管的数量相对于加权级160、166、168和174中的信号载流晶体管以互补的方式转变。这样从加权及求和系统104看进去的交流阻抗保持基本恒定,因为电流传导通道的数量(例如,相当于晶体管工作在“导通(ON)”状态)也保持恒定。另外,内插器100的配置和工作大大减少了输入级102的密勒电容效应,因为跨导输入级的负载阻抗和直流电流不随内插器设置C1和C2的变化而变化。然而,存在的漏电不影响内插器步长的线性,以致这种效应的总体结果是改善了内插器步长的线性。
【0035】图5是描述在16个内插器设置上对内插输出信号190、192和194的相位延迟比较的图。曲线190对应于显示理想线性特性的理想内插。曲线192对应于根据本发明的一方面(例如,通过内插器100或10)通过执行内插而得到的内插器输出信号。曲线194对应于由调整跨导级中的直流电流以实现加权操作的传统内插器结构所产生的内插器输出信号。很明显,用于模拟内插器最差的线性情况所生成的曲线192,仍然比传统结构中正常情况下的线性有所改善。
【0036】图6描述了根据本发明的一方面实现的内插器系统200的示例。内插器系统200包括将多个相移输出信号提供给选择系统204的振荡器202。例如,振荡器202可以被实现为提供从0度到360度范围相隔45度的8个时钟相位的多级VCO,如图2所示。第一组输出信号206可以各自相隔90度,如在0度、90度、180度和270度处被提供。第二组输出信号208也可以相隔90度,但相对于第一组206中的输出信号相移45度。
【0037】选择系统204从第一组输出信号206中选择一个或更多信号,并从第二组输出信号208中选择一个或更多信号。例如,相位解码器(或其他电路)210提供选择信号以控制从振荡器202中选择哪两个信号(或输入矢量)。例如,相位解码器提供选择信号(SELECT1和SELECT2)至选择系统以选择两个邻近的矢量,一个来自第一组输出信号206和一个来自第二组输出信号208。将要被内插的是选定的输入信号。
【0038】在图6的示例中,选择系统分别包括第一和第二多路复用器(MUX1和MUX2)212和214。第一多路复用器212基于SELECT1选择将要被内插的两个输入矢量中的第一相位矢量。因为内插系统可以被实现为差分系统,因此第一多路复用器212也基于SELECT1信号(例如,多位数字输入信号)选择被选定的第一矢量的相应异相位信号。参考图2,例如,如果第一多路复用器212选择信号EP0作为第一输出端216,那么第一多路复用器会选择另一输出218作为EM0。第二多路复用器214然后基于SELECT2信号选择与由第一多路复用器212选定的矢量邻近的矢量作为一个输出端220。在图6中描述的差分结构示例中,第二个多路复用器214也同样基于SELECT2信号选择对应的异相位信号作为另一输出端222。继续上面的示例,如果第一多路复用器212选择EP0和EM0,则第二多路复用器214会分别选择矢量OP0和OM0或OP1和OM1作为输出端220和222,因为选定的矢量以45度同相。
【0039】根据本发明的一方面,内插器224相对于在216-222处提供的选定矢量执行内插。如此处所描述(例如参见图1和3),相位内插基本上通过求和适当加权的输入信号来获得。可以使用VGA级进行加权,例如,通过控制将调制电流导引至内插器相应的输出端226和228的电流通道的数量。同等的权重可以通过对每个输出端和对每个平衡通道提供相同数量的电流通道来实现,这对相隔45度的输入矢量的例子而言提供了与选定矢量的22.5度相移。输出增益级230也可以用来放大内插输出信号226和228以在232和234处提供相应的放大输出。
【0040】上面所述的内容是本发明的示例。当然,不可能为了描述发明而对每个可想到的元件或方法的组合都进行描述,但本领域的技术人员会认识到本发明更多的组合和排列是可行的。因此,要求保护的发明旨在包含所有这些变更、修改和变化。
Claims (10)
1.一种相位内插系统,其包含:
输入级,其提供含有选定的第一和第二相对相位角的第一和第二调制输入信号;和
加权系统,其被配置为将所述第一调制输入信号的第一部分导引至输出端并且将所述第一调制输入信号的第二部分导引至内部平衡节点,所述加权系统也被配置为将所述第二调制输入信号的第一部分导引至所述输出端并且将所述第二调制输入信号的第二部分导引至所述平衡节点,所述第一和第二调制输入信号的所述第一部分在所述输出端被求和以提供含有位于所述第一和第二相位角之间的相位角的内插输出信号。
2.如权利要求1所述的系统,其中所述加权系统进一步包含:
第一加权网络,通过基于第一控制信号导引所述第一调制输入信号的第一部分经由第一加权级到达所述输出端,并通过基于第二控制信号导引所述第一调制输入的第二部分经由第二加权级到达平衡节点,将所述第一加权网络配置为选择性地加权所述第一调制输入信号;和
第二加权网络,通过基于所述第二控制信号导引所述第二调制输入信号的第一部分经由第三加权级到达所述输出端,并通过基于所述第一控制信号导引所述第二调制输入的第二部分经由第四加权级到达所述平衡节点,将所述第二加权网络配置为选择性地加权所述第二调制输入信号。
3.如权利要求2所述的系统,其中每个所述第一加权级和所述第二加权级进一步包含若干晶体管器件,所述晶体管器件分别基于所述第一控制信号和所述第二控制信号被选择性激活以传导对应于从中通过的所述第一调制输入信号的所述第一和第二部分的电流;和
其中每个所述第三加权级和所述第四加权级进一步包含若干晶体管器件,所述晶体管器件分别基于所述第二控制信号和所述第一控制信号被选择性激活以传导对应于从中通过的所述第二调制输入信号的所述第一和第二部分的电流。
4.如权利要求3所述的系统,其中所述第一控制信号包含多位控制信号,该多位控制信号被提供来激活每个所述第一加权级和所述第四加权级中的N个晶体管器件中的M个,其中M是小于或等于N的正整数并且N是表示晶体管器件数量的正整数;并且
其中所述第二控制信号包含多位控制信号,该多位控制信号被提供来按照相对于所述第一加权级和所述第四加权级的互补方式激活每个所述第二加权级和所述第三加权级中的N减M个晶体管器件,使得恒定数量的2*N个晶体管器件在由所述第一和第二控制信号定义的内插器设置范围内保持激活。
5.如权利要求1所述的系统,其中所述第一和第二调制输入信号各自是第一和第二调制电流信号,所述系统进一步包含一个输出级,该输出级包含:
耦合至所述输出端的第一负载,所述第一和第二调制电流信号的所述第一部分被求和以提供所述内插输出信号;和
耦合至所述平衡节点的第二负载,所述第一和第二调制电流信号的所述第二部分在所述平衡节点被聚集并且基本回送到相关的电源系统。
6.如权利要求1所述的系统,其作为差分系统被实现,进一步包含被配置为从多个可用相位矢量中选择所述第一和第二调制输入信号的选择系统,
其中所述平衡节点是第一平衡节点而所述输出端是第一输出端,
其中所述选择系统被配置为分别选择对应于所述第一和第二调制输入信号的相位互补的第三和第四调制输入信号,
其中所述加权系统进一步被配置为将所述第三调制输入信号的第一部分导引至第二输出端并且将所述第三调制输入信号的第二部分导引至第二平衡节点,所述加权系统也被配置为将所述第四调制输入信号的第一部分导引至所述第二输出端并且将所述第四调制输入信号的第二部分导引至所述第二平衡节点,所述第三和第四调制输入信号的所述第一部分在所述第二输出端被求和以提供第二内插输出信号,该第二内插输出信号与在所述第一输出端提供的所述内插输出信号的相位互补。
7.如权利要求6所述的系统,其中所述加权系统进一步包含多个加权网络,通过控制将所述第一、第二、第三和第四调制输入信号的各自部分传导至每个所述第一输出端、所述第二输出端、所述第一平衡节点和所述第二平衡节点的若干晶体管,每个加权网络被配置为选择性地加权所述第一、第二、第三和第四调制输入信号中相应的一个,所述加权系统中传导的晶体管的数量在内插器设置的范围内保持基本恒定。
8.如权利要求1所述的系统,其中所述加权系统进一步包含:
第一加权级,其耦合在所述第一调制输入信号和所述输出端之间;
第二加权级,其耦合在所述第一调制输入信号和所述平衡节点之间;
第三加权级,其耦合在所述第二调制输入信号和所述输出端之间,其中每个所述第一和第三加权级包含相等数量的器件,所述器件分别基于第一和第二控制信号以互补方式进行操作从而在所述输出端提供所述内插输出信号;和
第四加权级,其耦合在所述第二调制输入信号和所述平衡节点之间,其中每个所述第二和第四加权级包含相等数量的器件,所述器件分别基于所述第一和第二控制信号以互补方式进行操作。
9.如权利要求8所述的系统,其中被操作以传导电流通过每个所述加权级的若干器件决定了所述第一和第二调制信号的加权,所述加权被应用以便使所述内插输出信号的相位角的步长变化与所述第一和第二控制信号的变化基本一致。
10.一种内插系统,其包含:
用于将至少第一和第二调制电压信号转换为对应的第一和第二调制电流信号的装置,其中每个相位角相对于其他相位角有偏移;
用于根据被激活以提供至输出端的信号通道的第一多个器件中的器件数量而将所述第一调制电流信号的第一部分选择性导引至所述输出端的装置,所述第一多个器件的器件数量基于第一控制信号变化;
用于根据被激活以提供至平衡节点的信号通道的第二多个器件中的器件数量而将所述第一调制电流信号的第二部分选择性导引至所述平衡节点的装置,所述第二多个器件的器件数量基于第二控制信号变化;
用于根据被激活以提供至所述输出端的信号通道的第三多个器件中的器件数量而将所述第二调制电流信号的第一部分选择性导引至所述输出端的装置,所述第三多个器件的器件数量基于所述第二控制信号变化,所述第一和第二调制电流信号的所述第一部分在所述输出端求和以提供含有相位角的相应内插输出信号;和
用于根据被激活以提供至所述平衡节点的信号通道的第四多个器件中的器件数量而将所述第二调制电流信号的第二部分选择性导引至所述平衡节点的装置,所述第四多个器件的器件数量基于所述第一控制信号变化。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/187,412 | 2005-07-22 | ||
US11/187,412 US7196564B2 (en) | 2005-07-22 | 2005-07-22 | High frequency balanced phase interpolator |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101268613A true CN101268613A (zh) | 2008-09-17 |
Family
ID=37678493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006800344864A Pending CN101268613A (zh) | 2005-07-22 | 2006-07-21 | 相位内插 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7196564B2 (zh) |
JP (1) | JP2009503953A (zh) |
CN (1) | CN101268613A (zh) |
WO (1) | WO2007014083A2 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107104660A (zh) * | 2017-06-20 | 2017-08-29 | 新港海岸(北京)科技有限公司 | 一种相位插值器 |
CN108254671A (zh) * | 2016-12-27 | 2018-07-06 | 德克萨斯仪器股份有限公司 | 基于内插器的测试程序评估 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100679261B1 (ko) * | 2005-05-10 | 2007-02-05 | 삼성전자주식회사 | 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션신호의 발생방법 |
US20090063084A1 (en) * | 2007-09-04 | 2009-03-05 | Jensen Kevin R | Power rail impact analysis system |
KR101396366B1 (ko) * | 2007-10-22 | 2014-05-20 | 삼성전자주식회사 | 선형 디지털 위상 보간기 및 이를 구비하는 세미 디지털지연동기루프 |
US8063683B2 (en) * | 2009-06-08 | 2011-11-22 | Integrated Device Technology, Inc. | Low power clock and data recovery phase interpolator |
TW201315155A (zh) * | 2011-09-20 | 2013-04-01 | Sunplus Technology Co Ltd | 相位內插電路 |
US8686775B2 (en) * | 2011-09-22 | 2014-04-01 | Fujitsu Limited | Piecewise linear phase interpolator |
JP6004968B2 (ja) * | 2013-02-27 | 2016-10-12 | パナソニック株式会社 | 受信機 |
US9356588B2 (en) | 2014-06-09 | 2016-05-31 | Qualcomm Incorporated | Linearity of phase interpolators using capacitive elements |
US9584304B2 (en) | 2015-03-30 | 2017-02-28 | Global Unichip Corporation | Phase interpolator and clock and data recovery circuit |
CN110495101B (zh) * | 2017-03-29 | 2024-04-05 | 英特尔公司 | 多相信号发生器、倍频器、混合信号电路和方法 |
US10749716B2 (en) * | 2018-04-09 | 2020-08-18 | Texas Instruments Incorporated | Signal path linearizer |
US11641188B1 (en) * | 2021-12-29 | 2023-05-02 | International Business Machines Corporation | Current-mode signal path of an integrated radio frequency pulse generator |
US11757431B2 (en) | 2021-12-29 | 2023-09-12 | International Business Machines Corporation | Current-mode signal path of an integrated radio frequency pulse generator |
US20240039521A1 (en) * | 2022-08-01 | 2024-02-01 | Shenzhen GOODIX Technology Co., Ltd. | Fractional divider-calibrated phase modulator and interpolator for a wireless transmitter |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI87032C (fi) * | 1990-01-18 | 1992-11-10 | Nokia Mobile Phones Ltd | Interpolerande pll-frekvenssyntetiserare |
US5554945A (en) * | 1994-02-15 | 1996-09-10 | Rambus, Inc. | Voltage controlled phase shifter with unlimited range |
GB9721384D0 (en) * | 1997-10-08 | 1997-12-10 | Phoenix Vlsi Consultants | Phase locked loop |
US6111445A (en) | 1998-01-30 | 2000-08-29 | Rambus Inc. | Phase interpolator with noise immunity |
US6121808A (en) * | 1998-05-18 | 2000-09-19 | National Semiconductor Corporation | DLL calibrated phase multiplexer and interpolator |
ATE480902T1 (de) * | 1998-07-31 | 2010-09-15 | Vitesse Semiconductor Corp | Spannungsgesteuerter lc-oszillator mit phaseninterpolation |
GB2362045B (en) * | 2000-02-23 | 2004-05-05 | Phoenix Vlsi Consultants Ltd | Analogue-Controlled phase interpolator |
US6329859B1 (en) * | 2000-03-23 | 2001-12-11 | Bitblitz Communications, Inc. | N-way circular phase interpolator for generating a signal having arbitrary phase |
AU2001257348A1 (en) * | 2000-04-28 | 2001-11-12 | Broadcom Corporation | Methods and systems for adaptive receiver equalization |
US6384653B1 (en) * | 2000-08-22 | 2002-05-07 | Cadence Design Systems | Linearly controlled CMOS phase interpolator |
US6380783B1 (en) * | 2000-10-13 | 2002-04-30 | Silicon Communications Lab, Inc. | Cyclic phase signal generation from a single clock source using current phase interpolation |
US6369661B1 (en) * | 2000-11-20 | 2002-04-09 | Cirrus Logic, Inc. | Phase interpolation circuits and methods and systems using the same |
US6943606B2 (en) * | 2001-06-27 | 2005-09-13 | Intel Corporation | Phase interpolator to interpolate between a plurality of clock phases |
US6597212B1 (en) * | 2002-03-12 | 2003-07-22 | Neoaxiom Corporation | Divide-by-N differential phase interpolator |
-
2005
- 2005-07-22 US US11/187,412 patent/US7196564B2/en active Active
-
2006
- 2006-07-21 JP JP2008523012A patent/JP2009503953A/ja not_active Abandoned
- 2006-07-21 WO PCT/US2006/028510 patent/WO2007014083A2/en active Application Filing
- 2006-07-21 CN CNA2006800344864A patent/CN101268613A/zh active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108254671A (zh) * | 2016-12-27 | 2018-07-06 | 德克萨斯仪器股份有限公司 | 基于内插器的测试程序评估 |
CN108254671B (zh) * | 2016-12-27 | 2022-01-11 | 德克萨斯仪器股份有限公司 | 基于内插器的测试程序评估 |
CN107104660A (zh) * | 2017-06-20 | 2017-08-29 | 新港海岸(北京)科技有限公司 | 一种相位插值器 |
CN107104660B (zh) * | 2017-06-20 | 2023-04-25 | 新港海岸(北京)科技有限公司 | 一种相位插值器 |
Also Published As
Publication number | Publication date |
---|---|
JP2009503953A (ja) | 2009-01-29 |
WO2007014083A2 (en) | 2007-02-01 |
WO2007014083A3 (en) | 2007-04-12 |
US7196564B2 (en) | 2007-03-27 |
US20070018707A1 (en) | 2007-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101268613A (zh) | 相位内插 | |
US8643437B2 (en) | Multi-input differential amplifier with dynamic transconductance compensation | |
JP6059551B2 (ja) | 位相補間器 | |
US7285996B2 (en) | Delay-locked loop | |
US6853225B2 (en) | Delay locked loop circuit with duty cycle correction function | |
JP4468298B2 (ja) | 適応的遅延調整を有する位相補間器 | |
EP1538753A1 (en) | Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission | |
US8004335B2 (en) | Phase interpolator system and associated methods | |
GB2415101A (en) | A four-quadrant phase interpolator with integrating loads and low mark-space errors | |
US9252758B2 (en) | Multi-phase phase interpolator | |
US7579891B2 (en) | Method and circuit arrangement for generating a periodic electric signal with controllable phase | |
KR20070051114A (ko) | 차동 증폭기, 차동 증폭 방법 및 이를 이용한 위상 고정루프 및 지연 동기 루프 | |
JP2011244236A (ja) | デジタル−アナログ変換器及びデジタル−アナログ変換装置 | |
US9577622B2 (en) | Phase interpolator | |
KR100408727B1 (ko) | 클럭 동기 장치 | |
US7256636B2 (en) | Voltage controlled delay line (VCDL) having embedded multiplexer and interpolation functions | |
US8427204B2 (en) | Mixed-mode input buffer | |
JP4975750B2 (ja) | マルチプレクサ機能と補間機能とが埋め込まれた電圧制御遅延線(vcdl) | |
US7403057B2 (en) | CML delay cell with linear rail-to-rail tuning range and constant output swing | |
US20060203947A1 (en) | Method and apparatus for detecting linear phase error | |
WO2015191214A1 (en) | Improving linearity of phase interpolators by combining current coding and size coding | |
US7643599B2 (en) | Method and apparatus for detecting linear phase error | |
WO2015191227A1 (en) | Improving linearity of phase interpolators using capacitive elements | |
US20030137334A1 (en) | Clock generator | |
Pagiamtzis | ECE1352 Analog Integrated Circuits Reading Assignment: Phase Interpolating Circuits |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080917 |