CN101276787A - 制造半导体结构的方法 - Google Patents

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Abstract

公开了一种制造半导体结构的方法。实施例中公开了多种用于制造双栅极半导体结构的集成方案。通过使用新颖的集成方案，使多晶硅栅极MOSFET和高k电介质金属栅极MOSFET形成在相同的半导体衬底上，尽管栅极堆叠的组成不同并且导致不同的蚀刻速率。在这些集成方案中，将薄多晶硅层用于一种类型的栅电极，而将含硅层用于另一种类型的栅电极，以平衡不同的蚀刻速率并且使得能够蚀刻两种不同的栅极堆叠。

Description

制造半导体结构的方法
技术领域
本发明涉及制造半导体结构的方法，并且具体地涉及在同一半导体衬底上制造具有多晶硅栅极MOSFET和高K电介质金属栅极MOSFET的半导体结构的方法。
背景技术
互补金属氧化物半导体(CMOS)电路的改进需要提高p型金属氧化物半导体场效应晶体管(PMOSFET)和n型金属氧化物半导体场效应晶体管(NMOSFET)两者的性能。尽管过去在PMOSFET和NMOSFET之间共享相同的材料和处理步骤，但是近来高性能PMOSFET和NMOSFET的趋势显示出在两种类型的晶体管中不同材料和不同处理步骤的使用在增加。
优选不同地制造晶体管的示例是对栅导体材料的选择。在NMOSFET的情况下，使栅电极材料的功函数接近导带边缘是优选的。相反，在PMOSFET的情况下，使栅电极材料的功函数接近平衡带边缘是优选的。由于在半导体材料中导带边缘由平衡带边缘分开一带间隙，所以用于PMOSFET的栅电极材料的功函数需要不同于用于NMOSFET的栅电极材料的功函数。因此，对于高性能CMOS电路来讲，提出了使用两种不同栅电极材料的需要，其中，一种材料被用于PMOSFET的栅极，而另一种材料被用于NMOSFET的栅极。
在本技术领域中，已知具有两种不同栅电极材料的各种CMOS器件结构及其制造方法。例如，Rhee等人在美国专利申请公开No.2002/0113294中公开了具有掺杂了硅锗合金栅电极的CMOS器件，该掺杂了硅锗合金栅电极在PMOSFET电极和NMOSFET电极之间具有锗的不同浓度梯度。类似地，Takayanagi等人在美国专利No.6,746,943中公开了利用在PMOSFET电极和NMOSFET电极之间具有不同锗浓度的多晶硅锗合金材料来补偿p型掺杂剂和n型掺杂剂的活性差异。此外，Polishchuk等人在美国专利No.6,794,234中公开了一种CMOS器件，其中PMOSFET栅电极包括第一金属，而NMOSFET栅电极包括第二金属。以上列出的现有技术也使得在金属栅极结构中能够使用至少一种高K电介质材料。
对于一种类型的栅电极使用一种金属而对于另一种类型的栅电极使用多晶硅是对以上列出的现有技术的替代。这种方法的优点在于集成工艺与利用两种金属栅极材料的集成方案相比相对简单，这是因为每种金属栅极材料的处理倾向于带来难题。同时，金属栅极的使用提供了对栅极功函数的控制机制，这足以有效地实现一种类型的晶体管性能的实质改进。
由于使用具有高K电介质的金属栅电极经常带来额外的具有挑战性并且常有高成本的处理步骤，所以通过使用金属栅电极对器件性能的提高需要根据附加工艺的成本来进行估计。例如，通过使用金属栅电极和高K电介质，NMOSFET的性能可显著地提高，从而证明相关的成本增加是合理的，而PMOSFET的性能的提高可能不足以证明相关的成本增加是合理的。
所以，需要对于一种类型的MOSFET采用金属栅极材料和高K电介质而对于另一类型的MOSFET采用多晶硅栅极的集成方案。
此外，对于利用尽可能小的附加工艺复杂度和处理成本来讲，需要在同一半导体衬底上制造高K电介质金属栅极MOSFET和多晶硅栅极MOSFET的集成方案。
发明内容
本发明通过提供制造相同的半导体衬底上在具有多晶硅栅电极和高K电介质金属栅电极的半导体结构的方法而解决了上述的需要。
一种形成根据本发明的半导体结构的方法包括：直接在半导体衬底的第一部分上形成第一栅极电介质层和第一多晶硅层的第一堆叠；直接在第一堆叠上和在半导体衬底的第二部分上形成第二栅极电介质、金属栅极层和含硅层的第二堆叠；以及直接在第一多晶硅层上和直接在含硅层上形成第二多晶硅层。
根据本发明的第一实施例、第二实施例和第三实施例，形成半导体结构的方法还包括在第二多晶硅层上形成栅极帽电介质层。
根据本发明的第一实施例，形成半导体结构的方法还进一步包括：在第一部分上的第一多晶硅层中和在第二部分上的含硅层中形成图案；利用光致抗蚀剂遮蔽第一部分；将图案转移到第二部分上的第二栅极电介质层；将光致抗蚀剂从第一部分上去除；以及从第一部分的上方将图案转移到第一栅极电介质层；
根据本发明的第二实施例，形成半导体结构的方法还进一步包括：在栅极帽电介质中形成图案；利用第一光致抗蚀剂遮蔽第二部分；从第一部分的上方将图案转移到第一多晶硅层；利用第二光致抗蚀剂遮蔽第一部分；将图案转移到第二部分上的金属栅极层和第二栅极电介质层；以及从第一部分对第一栅极电介质层进行蚀刻。
根据本发明的第三实施例，形成半导体结构的方法还进一步包括：在栅极帽电介质中形成图案；利用第一光致抗蚀剂遮蔽第一部分；将图案转移到第二部分上的金属栅极层和第二栅极电介质层；利用第二光致抗蚀剂遮蔽第二部分；从第一部分的上方将图案转移到第一多晶硅层；以及从第一部分对第一栅极电介质层进行蚀刻。
根据本发明的第四实施例，形成半导体结构的方法还进一步包括：利用第一光致抗蚀剂遮蔽第一部分；使第二部分上的第二多晶硅层凹进；光刻地形成包含第一部分上的至少一个第一栅电极和第二部分上的至少一个第二栅电极的图案；将图案转移到第二部分上的金属栅极层以及进入第一部分中的第一多晶硅层的上部，而不蚀刻第一多晶硅层的下部；以及将图案转移到第二栅极电介质层、第一多晶硅层的下部和第一栅极电介质层。
根据本发明的所有实施例，第二栅极电介质层优选地包括含氧化物的电介质层和高K电介质层的堆叠，其中所述含氧化物的电介质层的厚度小于大约1nm，含氧化物的电介质层是氧化物层或氮氧化物层。此外，第一栅极电介质层优选地包括从包括氧化硅和氮氧化硅的组中选择的材料。
根据本发明的所有实施例，第一多晶硅层优选通过沉积均厚多晶硅层随后对所述均厚多晶硅层进行部分蚀刻而形成，并且具有范围从大约10nm至大约50nm的厚度。第二栅极电介质层优选地具有范围从大约2nm至大约10nm的厚度。金属栅极层优选地具有范围从大约2nm至大约10nm的厚度。
根据本发明的所有实施例，所述含硅层是非晶硅层并且具有范围从大约10nm至大约50nm的厚度，而所述第二多晶硅层具有范围从大约40nm至大约120nm的厚度。
根据本发明的第一至第三实施例，栅极帽电介质层优选地具有范围从大约15nm至大约60nm的厚度。
可选地，本发明可进一步包括在将图案转移到第二栅极电介质层之前离子轰击第二电介质层。
本发明形成具有两种类型的栅电极的结构，其中至少一个第一栅电极包括第一栅极电介质层、第一多晶硅层和第二多晶硅层的垂直堆叠，而至少一个第二栅电极包括第二栅极电介质层、金属栅极层、含硅层和第二多晶硅层。两个栅电极都可具有在第二多晶硅层顶上的栅极帽电介质层。含硅层优选地包含非晶硅，并且更为优选地是非晶硅层。
附图说明
图1-6是根据本发明第一至第四实施例的示例性半导体结构的连续垂直的截面视图。
图7是根据本发明第一至第三实施例的示例性半导体结构的垂直截面视图。
图8-10是根据本发明第一实施例的示例性半导体结构的连续垂直的截面视图。
图11是根据本发明第二和第三实施例的示例性半导体结构的垂直截面视图。
图12-16是根据本发明第二实施例的示例性半导体结构的连续垂直的截面视图。
图17-21是根据本发明第三实施例的示例性半导体结构的连续垂直的截面视图
图22-25是根据本发明第四实施例的示例性半导体结构的连续垂直的截面视图。
具体实施方式
如上所述，本发明涉及制造具有至少一个多晶硅栅电极和至少一个高K电介质金属栅电极的半导体结构的方法，现在通过参考本申请的附图来对其进行更加详细的描述。
根据图1-6，连续地示出了一系列垂直的截面视图，其示范出具有多晶硅栅电极、高K电介质金属栅电极和浅沟槽隔离的示例性半导体结构的形成。图1-6是基于以下示出的本发明的四个实施例的共同处理步骤。为了证明本发明的实用性，示出了本发明的非限制性的四个实施例，并且使这些方法的明显修改和改变暗含在本公开中。根据本发明精神的多于两个栅电极的制造对于本领域的普通技术人员是易于理解的，并且在此也暗含这样的应用。
参考图1，示出了半导体衬底8，其包括第一部分10、第二部分12和在两个部分(10，12)之间的浅沟槽隔离20。第一部分10和第二部分12可具有相同的结晶取向(块体衬底或非混合绝缘体上硅(SOI)衬底的情况)，或者第一部分10和第二部分12可具有不同的结晶取向(具有或没有埋置氧化物层的混合取向衬底的情况)。第一部分10和第二部分12具有不同的结晶取向是优选的。例如，第一部分可具有(110)表面取向，而第二部分可具有(100)取向。尽管利用在第一部分10上的多晶硅栅极和利用在第二部分12上的高K电介质金属栅极证明了本发明，但是将两个部分(10，12)反过来也是容易理解的。此外，将每个部分的结晶取向变成诸如(100)、(110)、(111)、(211)、(221)、(311)和(331)的主结晶取向也是可实现的并且在此显然是可想到的。
第一栅极电介质层30被形成在第一部分10、第二部分12和浅沟槽隔离20之上。第一栅极电介质层30可以是传统的电介质层，并且例如可包括从含有氧化硅和氮氧化硅的组中选择的材料。
优选地，如图1所示，沉积均厚多晶硅层31，并且如图2所示，使其变薄成第一多晶硅层32。或者，可根据要求的厚度来沉积第一多晶硅层32。第一多晶硅层32优选地通过沉积均厚多晶硅层31随后部分蚀刻该均厚多晶硅层31来形成。第一多晶硅层32优选地具有范围从大约10nm至大约50nm的厚度。所沉积的均厚多晶硅层31的厚度大于50nm以确保膜的连续性，并且优选地在大约60nm至大约200nm的范围。优选第一多晶硅层32未被掺杂。
参考图3，将第一光致抗蚀剂35施加到半导体结构的顶面并且光刻地形成图案以遮挡半导体衬底8的第一部分10，同时暴露半导体衬底8的第二部分12。优选通过第一活性离子蚀刻(RIE)蚀刻在半导体衬底8的第二部分12上的第一多晶硅层32和第一栅极电介质层30的暴露部分。
参考图4，第二栅极电介质层40和金属栅极层42的堆叠被直接形成在半导体衬底8的第一部分10上的剩余第一多晶硅层32上以及半导体衬底8的第二部分12的暴露的半导体表面上。优选地，第二栅极电介质层40包括含氧化物的电介质层和高K电介质层的堆叠，其中含氧化物的电介质层的厚度小于大约1nm。含氧化物的电介质层与第二部分12的暴露的半导体表面接触。含氧化物的电介质层可以是氧化硅层、氮氧化硅层或至少一种氧化物层和至少一种氮化物层的堆叠。高K电介质层可包括诸如HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3和LaAlO3的金属氧化物。或者，高K电介质层可包括硅酸铪、钛酸锶钡(BST)或者锆钛酸铅(PZT)。栅极电介质材料可通过原子层沉积(ALD)、热或等离子体氧化、热或等离子体氮化、化学汽相沉积(CVD)和物理汽相沉积(PVD)来形成。第二栅极电介质层40的总厚度是在大约2(1nm)nm至大约10nm的范围，并且优选地是在大约2(1nm)nm至大约5nm的范围。
金属栅极层42被直接形成在第二栅极电介质40的顶上。金属栅极层42可包括基本金属(base metal)、金属合金或诸如TaN、TiN和WN的导电难熔金属物。针对MOSFET器件的优化功函数选择用于金属栅极层42的材料，以便被形成在半导体衬底8的第二部分12的上方。优选地，金属栅极层42的厚度是在大约2nm至大约10nm的范围。
使含硅层50直接在金属栅极层42的顶上形成。含硅层50可以是非晶硅层、多晶硅层、非晶硅合金或多晶硅合金。优选地，含硅层50是非晶硅层。含硅层50的厚度可以在大约10nm至大约50nm的范围。优选地，含硅层50未被掺杂。
参考图5，将第二光致抗蚀剂55施加到半导体衬底上方的顶面并且被光刻地形成图案以遮挡半导体衬底8的第二部分12上方的部分含硅层50，同时暴露第一部分10上方的区域。优选通过第二活性离子蚀刻(RIE)来蚀刻含硅层50、金属栅极层42和第二栅极电介质层40的堆叠的暴露部分并将其从半导体衬底8的第一部分10的上方去除。之后，将第二光致抗蚀剂55去除。如图5所示，半导体衬底8的第二部分12上方的含硅层50的顶面可以较高，或者可取决于各层的厚度而比第一部分10上方的第一多晶硅层32的顶面低。可替换地，两个面基本上可在最小或者没有台阶高度的同一水平上。
参考图6，第二多晶硅层60被形成在第一部分10上方的第一多晶硅层32之上以及在半导体衬底8的第二部分上方的含硅层50之上。第一多晶硅层60优选地具有范围在大约40nm至大约120nm的厚度。第二多晶硅层60优选未被掺杂。(优选地在第二部分12上对第二多晶硅层60掺杂)。在含硅层50中的诸如台阶的高度和方向的台阶特征被延续到第二多晶硅层60的顶面上的台阶。
根据本发明的第一至第三实施例，将栅极帽电介质层70沉积在第二多晶硅层60上。栅极帽电介质层70通常包括氧化硅、氮化硅或者其堆叠。优选地，栅极帽电介质层70是氧化硅层(应当是氮化硅)。更为优选地，栅极帽电介质层70是TEOS氧化物层(删除该句)。栅极帽电介质层具有范围在大约15nm至大约60nm的厚度。
将防反射涂层(ARC)81和第三光致抗蚀剂83施加在栅极帽电介质层70的顶面上方。第三光致抗蚀剂83随后被光刻地形成图案，如图7所示。在第三光致抗蚀剂83中的图案包含半导体衬底8的第一部分10上方的至少一个第一栅电极和第二部分12上方的至少一个第二栅电极。ARC层81的厚度优选地是大约60nm至大约120nm的范围。
根据本发明的第一实施例，通过第三活性离子蚀刻(RIE)将在第三光致抗蚀剂83中的图案转移到下面的层，尤其是在半导体衬底8的第一部分10上方进入包括ARC层81、栅极帽电介质层70、第二多晶硅层60和第一多晶硅层32的堆叠；以及在第二部分12上方进入包括ARC层81、栅极帽电介质层70、第二多晶硅层60和含硅层50的堆叠，如图8所示。第三RIE停止于半导体衬底8的第一部分10上方的第一栅极电介质30的表面上以及第二部分12上方的金属栅极层42的表面上。其后，去除剩余的第三光致抗蚀剂83′和ARC层81。
参考图9，施加遮挡光致抗蚀剂95，并且对遮挡光致抗蚀剂95光刻地形成图案以遮挡半导体衬底8的第一部分10上方的栅极帽电介质层70、第二多晶硅层60和第一多晶硅层32以及下面的第一栅极电介质30的至少一个堆叠。半导体衬底8的第二部分12上方的半导体结构此时被暴露。在此，通过第四活性离子蚀刻(RIE)对金属栅极层42的暴露部分进行蚀刻。
优选地，在第四蚀刻之后，在第一部分10上方的半导体结构被第四光致抗蚀剂95覆盖的同时，对第二栅极电介质40进行离子轰击。诸如Ar、Xe和Kr的惰性离子核素可被用来使第二电介质层40的高K电介质层部分松弛，并且便于随后的蚀刻。其后通过第五活性离子蚀刻(RIE)对第二电介质层40进行蚀刻。之后，去除遮挡光致抗蚀剂95。
参考图10，通过湿法蚀刻或通过活性离子蚀刻对第一电介质层30的暴露部分进行蚀刻。所得示例性半导体结构具有第一栅电极，其包括第一栅极电介质层30、第一栅导体堆叠62和栅极帽电介质层70。第一栅导体堆叠62包括第一栅极多晶硅层32和第二栅极多晶硅层60。所得示例性半导体结构还具有第二栅电极，其包括第二栅极电介质层40、金属栅极层42、第二栅导体堆叠64和栅极帽电介质层70。第二栅导体堆叠64包括含硅层50和第二栅极多晶硅层60。优选地，含硅层50是非晶硅层。
根据本发明的第二实施例，对应于图1-7的初始处理步骤与根据本发明的第一实施例的那些相同。之后，将第三光致抗蚀剂83中的图案转移到包括ARC层81和栅极帽电介质层70的堆叠。然而，不同于第一实施例，根据本发明的第二实施例，如图11所示，在第三RIE之后，图案转移停止在第二多晶硅层60的顶上。其后，将剩余的第三光致抗蚀剂83′和ARC层81去除。
参考图12，将第四光致抗蚀剂85施加在已形成图案的栅极帽电介质层70上方和下面的第二多晶硅层60的上方。随后对第四光致抗蚀剂85光刻地形成图案，使得覆盖半导体衬底8的第二部分12上方的半导体结构，而使第一部分10上方的区域暴露。优选地，第四光致抗蚀剂85的边缘延伸到剩余的第二栅极电介质层40和剩余的第一栅极电介质层30之间的边界上方，使得该边界在已形成图案的第四光致抗蚀剂85下方。
参考图13，通过蚀刻第二多晶硅层60和第一多晶硅层32的暴露部分的第四活性离子蚀刻(RIE)来形成第一栅电极。优选地，第四RIE停止于第一栅极电介质30的顶面上。第四光致抗蚀剂85下的结构被保护以免受蚀刻处理。
参考图14，施加第五光致抗蚀剂87并将其光刻地形成图案以覆盖在半导体衬底8的第一部分10上方的结构。优选地，使第五光致抗蚀剂87形成图案以与浅沟槽隔离20的顶上的剩余的第一多晶硅层32和第二多晶硅层60的堆叠的边缘有足够的重叠，使得第五光致抗蚀剂87的外边缘可通过对第五光致抗蚀剂87的修整蚀刻而修整回来。利用受控制的重叠容限和修整蚀刻，可将第五光致抗蚀剂87的边缘与浅沟槽隔离20的顶上的剩余的第一多晶硅层32和第二多晶硅层60的堆叠的边缘自对准，如图14所示。
参考图15，通过蚀刻第二多晶硅层60、含硅层50、金属栅极层42和第二栅极电介质层40的堆叠在半导体衬底8的第二部分12的上方形成第二栅电极。优选地，在对第二栅极电介质层40的蚀刻之前进行用诸如Ar、Xe和Kr的惰性离子核素对第二栅极电介质层40的离子轰击。用离子轰击来使第二电介质层40的高K电介质层部分松弛，并且因此便于随后的蚀刻。
参考图16，第五光致抗蚀剂87其后被去除并且或通过湿法蚀刻或通过活性离子蚀刻(RIE)对第一栅极电介质层30进行蚀刻。根据本发明第二实施例的所得的结构与根据本发明第一实施例的图10所示的结构相同。
根据本发明的第三实施例，对应于图1-7的初始处理步骤与根据本发明的第一实施例的那些相同。之后，以与本发明第二实施例的相同方式将第三光致抗蚀剂83中的图案转移到包括ARC层81和栅极帽电介质层70的堆叠，如图11所示。其后将剩余的第三光致抗蚀剂83′和ARC层81去除。
参考图17，将第五光致抗蚀剂87施加在已形成图案的栅极帽电介质层70的上方以及在下面的第二多晶硅层60的上方。随后对第五光致抗蚀剂87光刻地形成图案，使得在半导体衬底8的第一部分10上方的半导体结构被覆盖，而使第二部分12上方的区域暴露。(此时根据第三实施例还没有使用第四光致抗蚀剂，但是在整个第二实施例和第三实施例中，如图17所示的根据本发明第三实施例的第五光致抗蚀剂87与如图14-15所示的根据第二实施例的第五光致抗蚀剂87的功能等同性通过相同的附图标记和相同的名字来表达)。优选地，第五光致抗蚀剂87不与剩余的第二栅极电介质层40和剩余的第一栅极电介质层30之间的边界重叠，使得该边界在形成图案的第五光致抗蚀剂87的区域外面。
参考图18，通过第四活性离子蚀刻(RIE)来形成第二栅电极，该第四活性离子蚀刻对第二多晶硅层60、含硅层50和金属栅极层42的暴露部分进行蚀刻。优选地，在蚀刻金属栅极层42之后以及在蚀刻第二栅极电介质层40之前，执行用诸如Ar、Xe和Kr的惰性离子核素对第二栅电介质层40的离子轰击。用离子轰击来使第二电介质层40的高K电介质层部分松弛，并且因此便于随后的蚀刻。随后通过另一活性离子蚀刻来蚀刻第二电介质层40。第五光致抗蚀剂87下的结构被保护以免受蚀刻工艺。
参考图19，施加第四光致抗蚀剂85并且光刻地形成图案以覆盖半导体衬底8的第二部分上方的结构。优选地，对第四光致抗蚀剂85形成图案以与浅沟槽隔离20的顶上的剩余的第一多晶硅层32和第二多晶硅层60的堆叠的边缘有足够的重叠，使得第四光致抗蚀剂85的外边缘可通过对第四光致抗蚀剂85的修整蚀刻而修整回来。利用受控制的重叠容限和修整蚀刻，可使第四光致抗蚀剂85的边缘与浅沟槽隔离20的顶上的剩余的第一多晶硅层32和第二多晶硅层60的堆叠的边缘自对准，如图19所示。
参考图20，通过蚀刻第二多晶硅层60、第一多晶硅层32和第一栅极电介质层30的堆叠在半导体衬底8的第一部分10的上方形成第一栅电极。通过第五活性离子蚀刻来蚀刻第二多晶硅层60和第一多晶硅层32。可通过湿法蚀刻或通过活性离子蚀刻对第一栅极电介质层30进行蚀刻。其后去除第四光致抗蚀剂85。
参考图21，示出了根据本发明第三实施例的所得结构，其与根据本发明第一实施例的图10所示的结构以及根据本发明第二实施例的图16所示的结构相同。
根据本发明的第四实施例，对应于图1-6的初始处理步骤与根据本发明第一实施例的那些相同。其后，将第六光致抗蚀剂65施加到第二多晶硅层60的表面的上方。随后对第六光致抗蚀剂65光刻地形成图案，使得在半导体衬底8的第一部分10的上方的第二多晶硅层60被第六光致抗蚀剂覆盖并且半导体衬底8的第二部分12的上方的第二多晶硅层60被暴露。(术语“第六光致抗蚀剂”并不意味着在第四实施例中使用的光致抗蚀剂的累积计数，而是只用来将第六光致抗蚀剂65与第二和第三实施例中的第四和第五光致抗蚀剂区别开来，因为第六光致抗蚀剂65起不同的作用。根据本发明的第四实施例不使用第四光致抗蚀剂或第五光致抗蚀剂)。如图22所示，通过活性离子蚀刻使第二多晶硅层60的暴露部分凹进，而已形成图案的第六光致抗蚀剂65保护其下的半导体衬底。根据本发明的第四实施例，在半导体衬底8的第二部分12上方的第二多晶硅层60的厚度小于第一部分10上方的第二多晶硅层60的厚度。其后将第六光致抗蚀剂65去除。
参考图23，将防反射涂层(ARC)81和第三光致抗蚀剂83施加在第二多晶硅层60的顶面的上方。随后对第三光致抗蚀剂83光刻地形成图案，如图23所示。在第三光致抗蚀剂83中的图案包含在半导体衬底8的第一部分10上方的至少一个第一栅电极和在第二部分12上方的至少一个第二栅电极。ARC层81的厚度是在大约60nm至大约120nm的范围。
参考图24，通过第三活性离子蚀刻(RIE)将第三光致抗蚀剂83中的图案转移到下面的层中，具体地在半导体衬底8的第一部分10上方进入包括ARC层81的堆叠，进入第二多晶硅层60，以及部分地进入第一多晶硅层32；并且在第二部分12上方进入包括ARC层81、第二多晶硅层60、含硅层50和金属栅极层42的堆叠。优选地，第三RIE在半导体衬底8的第二部分12上方停止于第二栅极电介质层上。还优选地，第三RIE在半导体衬底8的第一部分10上方的第一栅极电介质的顶上停止。
优选地，高温化学驱动的等离子体蚀刻被用来去除第二栅极电介质层40。该温度是大约150C至300℃。这里使用的等离子体蚀刻工艺将留下未受侵蚀的第一栅极电介质层30。
参考图25，将剩余的第三光致抗蚀剂83′和ARC层81去除。所得示例性半导体结构具有第一栅电极，其包括第一栅极电介质层30和第一栅导体堆叠62。第一栅导体堆叠62包括第一栅极多晶硅层32和第二栅极多晶硅层60。所得示例性半导体结构还具有第二栅电极，其包括第二栅极电介质40、金属栅极层42和第二栅导体堆叠64。第二栅导体堆叠64包括含硅层50和第二栅极多晶硅60。优选地，含硅层50是非晶硅层。除了由两层合成的第一多晶硅层和没有栅极帽电介质层之外，根据本发明第四实施例的图25所示的结构与根据本发明的第一实施例至第三实施例的结构在等同的阶段是相同的。
尽管已经按照特定实施例描述了本发明，但是考虑到先前的描述，显然，多种替换、调整和变化对于本领域的技术人员来讲是显而易见的。因此，本发明旨在包括落入所附权利要求和本发明的范围和精神内的所有这样的替换、调整和变化。

Claims (20)

1.一种制造半导体结构的方法，包括：
直接在半导体衬底的第一部分上形成第一栅极电介质层和第一多晶硅层的第一堆叠；
直接在所述第一堆叠上和在半导体衬底的第二部分上形成第二栅极电介质、金属栅极层和含硅层的第二堆叠；
直接在第一多晶硅层上和直接在所述含硅层上形成第二多晶硅层；
在所述第二多晶硅层上形成栅极帽电介质层；
在所述第一部分上方的所述第一多晶硅层中和在所述第二部分上方的所述含硅层中形成图案；
用光致抗蚀剂遮蔽所述第一部分；
在所述第二部分上方将所述图案转移到所述第二栅极电介质层中；
从所述第一部分的上方去除所述光致抗蚀剂；以及
从所述第一部分的上方将所述图案转移到所述第一栅极电介质层中。
2.如权利要求1所述的方法，其中，所述第二栅极电介质层包括含氧化物的电介质层和高K电介质层的堆叠，其中所述含氧化物的电介质层的厚度小于大约1nm，所述含氧化物的电介质层是氧化物层或氮氧化物层，而所述第一栅极电介质层包括从包括氧化硅和氮氧化硅的组中选择的材料。
3.如权利要求2所述的方法，其中，通过沉积均厚多晶硅层随后对所述均厚多晶硅层进行部分蚀刻而形成所述第一多晶硅层，并且所述第一多晶硅层具有从大约10nm至大约50nm的范围内的厚度，所述第二栅极电介质层具有从大约2nm至大约10nm的范围内的厚度，所述金属栅极层具有从大约2nm至大约10nm的范围内的厚度，而所述栅极帽电介质层具有从大约15nm至大约60nm的范围内的厚度。
4.如权利要求2所述的方法，其中，所述含硅层是非晶硅层并具有从大约10nm至大约50nm的范围内的厚度，而所述第二多晶硅层具有从大约40nm至大约120nm的范围内的厚度。
5.如权利要求2所述的方法，还包括：在对所述第一部分的所述遮蔽之后并在将所述图案转移到所述第二栅极电介质层中之前，离子轰击所述第二电介质层。
6.一种制造半导体结构的方法，包括：
直接在半导体衬底的第一部分上形成第一栅极电介质层和第一多晶硅层的第一堆叠；
直接在所述第一堆叠上和在半导体衬底的第二部分上形成第二栅极电介质、金属栅极层和含硅层的第二堆叠；
直接在第一多晶硅层上和直接在所述含硅层上形成第二多晶硅层；
在所述第二多晶硅层上形成栅极帽电介质层；
在所述栅极帽电介质中形成图案；
用第一光致抗蚀剂遮蔽所述第二部分；
从所述第一部分的上方将所述图案转移到所述第一多晶硅层中；
用第二光致抗蚀剂遮蔽所述第一部分；
在所述第二部分上方将所述图案转移到所述金属栅极层和所述第二栅极电介质层中；以及
从所述第一部分蚀刻第一栅极电介质层。
7.如权利要求6的方法，其中，所述第二栅极电介质层包括含氧化物的电介质层和高K电介质层的堆叠，其中所述含氧化物的电介质层的厚度小于大约1nm，所述含氧化物的电介质层是氧化物层或氮氧化物层，而所述第一栅极电介质层包括从包括氧化硅和氮氧化硅的组中选择的材料。
8.如权利要求7所述的方法，其中，通过沉积均厚多晶硅层随后对所述均厚多晶硅层进行部分蚀刻而形成所述第一多晶硅层，并且所述第一多晶硅层具有从大约10nm至大约50nm的范围内的厚度，所述第二栅极电介质层具有从大约2nm至大约10nm的范围内的厚度，所述金属栅极层具有从大约2nm至大约10nm的范围内的厚度，而所述栅极帽电介质层具有从大约15nm至大约60nm的范围内的厚度。
9.如权利要求7所述的方法，其中，所述含硅层是非晶硅层并具有从大约10nm至大约50nm的范围内的厚度，而所述第二多晶硅层具有从大约40nm至大约120nm的范围内的厚度。
10.如权利要求7所述的方法，还包括：在对所述第一部分的所述遮蔽之后并在所述第二部分上方将所述图案转移到所述第二栅极电介质层中之前，离子轰击所述第二电介质层。
11.一种制造半导体结构的方法，包括：
直接在半导体衬底的第一部分上形成第一栅极电介质层和第一多晶硅层的第一堆叠；
直接在所述第一堆叠上和在半导体衬底的第二部分上形成第二栅极电介质、金属栅极层和含硅层的第二堆叠；
直接在第一多晶硅层上和直接在所述含硅层上形成第二多晶硅层；
在所述第二多晶硅层上形成栅极帽电介质层；
在所述栅极帽电介质中形成图案；
用第一光致抗蚀剂遮蔽所述第一部分；
在所述第二部分上方将所述图案转移到所述金属栅极层和所述第二栅极电介质层中；
用第二光致抗蚀剂遮蔽所述第二部分；
从所述第一部分的上方将所述图案转移到所述第一多晶硅层中；以及
从所述第一部分蚀刻所述第一栅极电介质层。
12.如权利要求11所述的方法，其中，所述第二栅极电介质层包括含氧化物的电介质层和高K电介质层的堆叠，其中所述含氧化物的电介质层的厚度小于大约1nm，所述含氧化物的电介质层是氧化物层或氮氧化物层，而所述第一栅极电介质层包括从包括氧化硅和氮氧化硅的组中选择的材料。
13.如权利要求12所述的方法，其中，通过沉积均厚多晶硅层随后对所述均厚多晶硅层进行部分蚀刻而形成所述第一多晶硅层，并且所述第一多晶硅层具有从大约10nm至大约50nm的范围内的厚度，所述第二栅极电介质层具有从大约2nm至大约10nm的范围内的厚度，所述金属栅极层具有从大约2nm至大约10nm的范围内的厚度，而所述栅极帽电介质层具有从大约15nm至大约60nm的范围内的厚度。
14.如权利要求12所述的方法，其中，所述含硅层是非晶硅层并具有从大约10nm至大约50nm的范围内的厚度，而所述第二多晶硅层具有从大约40nm至大约120nm的范围内的厚度。
15.如权利要求12所述的方法，还包括：在对所述第一部分的所述遮蔽之后并在将所述图案转移到所述第二栅极电介质层中之前，离子轰击所述第二电介质层。
16.一种制造半导体结构的方法，包括：
直接在半导体衬底的第一部分上形成第一栅极电介质层和第一多晶硅层的第一堆叠；
直接在所述第一堆叠上和在半导体衬底的第二部分上形成第二栅极电介质、金属栅极层和含硅层的第二堆叠；
直接在第一多晶硅层上和直接在所述含硅层上形成第二多晶硅层；
用第一光致抗蚀剂遮蔽所述第一半导体区域；
从所述第二部分使所述第二多晶硅层凹进；
光刻形成包含所述第一部分上方的至少一个第一栅电极和所述第二部分上方的至少一个第二栅电极的图案；
将所述图案转移到所述第二部分上方的所述金属栅极层和所述第一部分中的所述第一多晶硅层的上部中，而不对所述第一多晶硅层的下部进行蚀刻；以及
将所述图案转移到所述第二栅极电介质层、所述第一多晶硅层的所述下部和所述第一栅极电介质层。
17.如权利要求16所述的方法，其中，所述第二栅极电介质层包括含氧化物的电介质层和高K电介质层的堆叠，其中所述含氧化物的电介质层的厚度小于大约1nm，所述含氧化物的电介质层是氧化物层或氮氧化物层，而所述第一栅极电介质层包括从包括氧化硅和氮氧化硅的组中选择的材料。
18.如权利要求17所述的方法，其中，通过沉积均厚多晶硅层随后对所述均厚多晶硅层进行部分蚀刻而形成所述第一多晶硅层，并且所述第一多晶硅层具有从大约10nm至大约50nm的范围内的厚度，所述第二栅极电介质层具有从大约2nm至大约10nm的范围内的厚度，而所述金属栅极层具有从大约2nm至大约10nm的范围内的厚度。
19.如权利要求17所述的方法，其中，所述含硅层是非晶硅层并具有从大约10nm至大约50nm的范围内的厚度，而所述第二多晶硅层具有从大约40nm至大约120nm的范围内的厚度。
20.如权利要求17所述的方法，还包括：在将所述图案转移到所述金属栅极层之后且在将所述图案转移到所述第二栅极电介质层之前，离子轰击所述第二电介质层。
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