CN101283447B - 采用无隔离体场效应晶体管和双衬垫工艺增加应变增强的结构和方法 - Google Patents

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Abstract

提供了一种半导体结构及其制造方法，其中对于nFET和pFET都实现了应变增强。具体地，本发明提供了较强应变增强和缺陷减少的至少一无隔离体FET。至少一无隔离体FET可以是pFET、nFET、或其组合，尤其优选无隔离体pFET，因为pFET通常制造得比nFET具有更宽的宽度。所述至少一无隔离体FET允许在比包括具有隔离体的FET的现有结构更接近于器件沟道处提供应力引发衬垫。实现无隔离体FET而不负面影响对应的硅化的源极/漏极扩散接触的电阻，所述接触不侵占所述无隔离体FET的下面。

Description

采用无隔离体场效应晶体管和双衬垫工艺增加应变增强的结构和方法
技术领域
本发明涉及半导体结构以及这样的结构的制造方法。更具体地，本发明涉及具有用无隔离体FET和应力引发衬垫获得的具有增加的应变增强的半导体结构。本发明还提供这样的半导体结构的制造方法，其中采用无隔离体FET和双衬垫工艺以便提供具有增加的应变增强的半导体结构。
背景技术
在当前的半导体技术中，互补金属氧化物半导体(CMOS)器件，例如nFET或pFET，典型地在具有单晶向的例如硅的半导体晶片上制造。具体地，多数当今的半导体器件在具有(100)晶向的硅上制造。
已知电子对于(100)硅表面晶向具有高迁移率，但是空穴对于(110)表面晶向具有高迁移率。即在(100)硅上的空穴迁移率粗略地比对于该晶向的对应的电子迁移率低2至4倍。为了补偿该差异，pFET典型地设计具有较大的宽度以便平衡相对于nFET下拉电流的上拉电流并且实现均匀的电路开关。
另一方面，空穴迁移率在(110)硅上是在(100)硅上的2倍高，因此，在(110)表面上形成的pFET展示比在(100)表面上形成的pFET显著较高的驱动电流。不幸的是，在(110)硅表面上的电子迁移率与(100)硅表面相比显著降低。
从上述可以推理出，因为杰出的空穴迁移率，(110)硅表面对于pFET器件是优选的，而这样的晶向完全不适合于nFET器件。相反，(100)硅表面对于nFET器件是优选的，由于其晶向有利于电子迁移率。
最近开发了具有不同晶向的平坦化表面的混合取向衬底。例如见于2003年6月23日提交的美国专利申请第10/250,241号和于2003年10月29日提交的美国专利申请第10/696,634号。另外，混合取向金属氧化物半导体场效应晶体管(MOSFET)近来在90nm技术节点展现了显著较高的电路性能。如同上述所讨论的，通过将nFET放置在(100)表面上并且将pFET放置在(110)表面上可以独立地优化电子迁移率和空穴迁移率。
尽管具有不同晶向的平坦化表面的混合取向的衬底可以增加载流子的迁移率，但是需要进一步的改进，以便随着器件的缩小而保持性能的缩放比例。
另一提高载流子迁移率的手段是将应力引入MOSFET的沟道中。应力可以通过几种方法被引入单晶向衬底，包括，例如在衬底顶部上和栅极区周围形成应力引发衬垫。在当前90nm节点模式的技术内，对于nFET和pFET的应变增强是使用双氮化物衬垫工艺而实现的。在这样的工艺中，在nFET周围形成拉应力的氮化物衬垫并且在pFET周围形成压应力的氮化物衬垫。
除了使用两种不同类型的应力衬垫从而在pFET和nFET器件中实现应力沟道之外，pFET的隔离体典型地比nFET的隔离体宽得多，以便实现优选的器件参数，所述参数例如电阻和阈值电压衰减(roll off)。当使用较宽的pFET隔离体时，压氮化物膜至pFET沟道的距离增加，并且这样使在pFET器件上的应变增强减小。另外，较宽的隔离体减小了两个紧密地放置的pFET器件之间的空间，导致在pFET顶部形成的互连电介质(ILD)中的氧化物空隙。ILD空隙此后在金属接触形成期间被填充以金属，形成了可能短路接触的金属脉道。
考虑到上述原因，仍然存在提供其中对于nFET和pFET器件都实现应变增强的半导体结构的需求，其中消除了对于pFET器件使用较宽的隔离体的问题。
发明内容
本发明提供了一种半导体结构及其制造方法，其中对于nFET和pFET器件都实现了应变增强。具体地，本发明提供了较强应变增强和缺陷减小的至少一无隔离体FET。至少一无隔离体FET可以是pFET、nFET、或其组合，具体地优选无隔离体pFET，因为pFET通常制造得比nFET具有较大的宽度。
“无隔离体”意指在形成源极/漏极扩散区中典型地使用的宽的外隔离体被完全地消除或用窄得多的隔离体替代。术语“宽隔离体”指示具有大约20nm或更大的沿底部的宽度的隔离体，该底部形成与下面的层，即衬底或栅极电介质的界面。
根据本发明，提供了一种半导体结构，其中通过完全去除宽外隔离体或通过显著地减小这样的隔离体的宽度，应力引发衬垫位于至器件沟道非常近之处(在大约30nm或更小的量级)。这样，实现了提供改善了的器件速度的较强的应力增强。本发明实现了应力增强，而不负面地影响在FET器件的源极/漏极扩散区上方存在的硅化物接触的电阻。在现有技术工艺中，在双应力衬垫工艺期间当从FET器件区之一去除应力引发衬垫时，源极/漏极扩散区上方的硅化物接触的电阻受到影响(即电阻增加)。
在本发明中，使用了再结晶退火步骤以便减小在从FET器件区之一去除应力引发衬垫的过程期间增加的硅化物接触的电阻。硅化物接触增加的电阻是损伤的结果，以非晶化的形式，其在从FET器件区之一去除应力引发衬垫期间引入。除了上述之外，还实现了具有应变增强的半导体结构，同时避免了在拥挤的FET区中相邻的接触之间的金属脉道的形成。
实现了这些和其它的优点而无需另外的掩模步骤或必须重新设计CMOS工艺。这样，本发明提供了具有应变增强的FET器件区的半导体结构的高成本效益的制造方法。
在广义上，本发明提供了一种半导体结构，其包括：
位于半导体衬底的表面上并且通过隔离区而相互分离的至少一pFET和至少一nFET，其中所述nFET或所述pFET的至少之一是无隔离体FET，各FET包括沟道区；
位于所述无隔离体FET的源极/漏极扩散区上方的再结晶硅化物接触，所述再结晶硅化物接触不侵占所述无隔离体FET的侧壁的下面；和
位于所述至少一pFET周围的压应力引发衬垫和位于所述至少一nFET周围的拉应力引发衬垫，其中在所述无隔离体FET周围的至少一应力引发衬垫位于距离对应的沟道区的30nm以下之内。
在优选的实施例中，无隔离体FET是pFET并且所述压应力引发衬垫位于接近无隔离体pFET的沟道区。
除了上述半导体结构之外，本发明还提供了这样的结构的制造方法。在一实施例中，其中使得pFET或者nFET为无隔离体，本发明的所述方法包括：
在包括至少一nFET和至少一pFET的结构上形成第一应力引发衬垫和覆盖的硬掩模，所述第一应力引发衬垫具有第一应力类型并且各FET包括器件沟道，宽外隔离体和硅化的源极/漏极扩散接触；
从所述nFET或pFET之一选择性地去除所述覆盖的硬掩模，所述第一应力引发衬垫、和所有或者部分所述宽外隔离体，从而形成至少一无隔离体FET，其中在所述第一应力引发衬垫和所述宽隔离体的去除期间，所述至少一无隔离体FET的所述硅化的源极/漏极扩散接触被非晶化；
退火所述结构，从而再结晶所述至少一无隔离体FET的所述非晶化的硅化的源极/漏极扩散接触；并且
选择性地提供与所述第一应力类型不同的第二应力类型的第二应力引发衬垫至所述至少一无隔离体FET，其中所述第二应力引发衬垫位于距离所述至少一无隔离体FET的沟道区的30nm以下之内。
在优选的实施例中，至少一无隔离体FET是pFET，所述第一应力引发衬垫是拉应变的并且所述第二应力引发衬垫是压应变的。
在另一实施例中，其中使得pFET和nFET都没有隔离体，本发明的所述方法包括：
在包括至少一无隔离体nFET和至少一无隔离体pFET的结构上形成第一应力引发衬垫和覆盖的硬掩模，所述第一应力引发衬垫具有第一应力类型并且各FET包括器件沟道和硅化的源极/漏极扩散接触；
从所述nFET或pFET之一选择性地去除所述覆盖的硬掩模和所述第一应力引发衬垫，其中在从所述FET之一去除所述第一应力引发衬垫期间，其对应的硅化的源极/漏极扩散接触被非晶化；
退火所述结构，从而再结晶所述非晶化的硅化的源极/漏极扩散接触；并且
选择性地提供与所述第一应力类型不同的第二应力类型的第二应力引发衬垫至所述其中预先已经去除了第一应力引发衬垫的无隔离体FET，其中所述第一和第二应力引发衬垫位于距离各无隔离体FET的对应沟道区的30nm以下之内。
附图说明
图1A-1J是示出在本发明中所采用的基本的工艺步骤的图示表达(通过截面图)。
具体实施方式
现将参考下列讨论和附图更为详细地描述本发明，本发明提供了对于FET器件增加的应变增强的结构和方法。应当注意提供本说明书的附图仅是为了说明性的目的，且因此它们并未按比例绘制。
现将就其优选实施例的上下文描述本发明，在优选实施例中使用无隔离体pFET实现了应变增强。尽管以下描述和示出了无隔离体pFET，但是本发明还考虑了其中单独使用无隔离体nFET或者与无隔离体pFET一起使用的情形。当仅使用无隔离体nFET时，工艺顺序被修改，使得压应力引发衬垫首先形成，从nFET区被去除，并且此后从nFET器件去除宽隔离体。当无隔离体nFET和pFET形成时，在硅化物形成之后且形成第一应力引发衬垫之前，宽隔离体被去除。
图1A示出了在本发明中所使用的初始结构10。初始结构10包括半导体衬底，该半导体衬底包括位于衬底12的表面上的至少一pFET 14A和至少一nFET 14B。不同导电性的FET，即pFET和nFET通过隔离区16而相互分离。各FET包括栅极电介质18、栅极导体20、选择性的内隔离体(或钝化层)22、和外隔离体24。硅化物接触26被示出于半导体衬底12中将存在源极/漏极扩散的区中。当栅极导体包括含硅材料时，硅化物接触28可以选择性地位于栅极导体的顶部。
在图1A中所示出的初始结构包括本领域所熟知的材料。此外，FET，隔离区和硅化物接触可以利用本领域所熟知的传统技术而形成。例如，FET可以通过各种材料层的沉积和通过光刻和蚀刻的构图而形成。作为替代，在形成FET中可以使用替代的栅极工艺。
初始结构10的半导体衬底12可以是绝缘体上半导体(如同所示出的)或体半导体。半导体衬底12可以被施加应变，未施加应变或在其中包含应变区和无应变区。半导体衬底12可以具有单晶向或可以是具有不同晶向的区的混合衬底。当采用混合衬底时，nFET和pFET在具有将对于具体的器件提供增强的器件性能的取向的区中被制造。例如，nFET形成于(100)表面上，而pFET形成于(110)表面上。
在示出的具体实施例中，绝缘体上半导体包括通过埋藏绝缘层12B而完全或者部分分离的上半导体层12C和下半导体层12A。上和下半导体层可以包括相同或者不同的半导体材料，包括相同的半导体材料是高度优选的。埋藏绝缘层12B可以是结晶或非晶氧化物、氮化物或氧氮化物。绝缘体上半导体衬底可以通过传统层转移工艺或者通过称为SIMOX(通过氧的离子注入的分离)的离子注入和退火工艺而形成。
术语“半导体材料或层”在此使用以指示任何展示半导体特性的材料，包括例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP以及其它III/V或II/VI化合物半导体。优选衬底的半导体材料是含硅半导体，Si或SiGe是高度优选的。
半导体衬底12还可以包括第一掺杂(n-或p-)区，和第二掺杂(n-或p-)区。为了清楚起见，在本申请的附图中未具体地标注掺杂区。第一掺杂区和第二掺杂区可以相同，或者它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区称为“阱”。
在提供半导体衬底12之后，通过利用本领域所熟知的传统技术，隔离区16形成入衬底中。例如，当隔离区16是沟槽隔离区时，可以采用传统的沟槽隔离工艺。这包括，例如，通过光刻和蚀刻形成沟槽进入衬底，选择性地用沟槽衬垫，例如TiN或TaN填充沟槽，并且随后用例如氧化物的沟槽电介质填充沟槽。填充步骤可以包括高密度等离子体沉积的氧化物，或从例如TEOS的氧先驱体形成的氧化物。选择性的密实步骤和/或平坦化步骤可以跟随在沟槽填充之后。当场隔离区用作隔离区16时，也可以使用传统的局部硅氧化(LOCOS)工艺来形成隔离区。
在图1A中，隔离区16是向下延伸进入埋藏绝缘层12B的表面的沟槽隔离区。尽管示出和描述了这样的实施例，但是本发明还考虑到隔离区16的其它深度。例如隔离区16可以具有在埋藏绝缘层12B上方、在埋藏绝缘层12B内、或在绝缘体上半导体衬底的下半导体层12A内的深度。
如上所述，各不同导电性的FET包括栅极电介质18。在nFET区中的栅极电介质18可以与在pFET区中的相同或不同，优选相同。栅极电介质18可以通过热生长工艺形成，例如氧化、氮化、或氧氮化。作为替代，栅极电介质18可以通过沉积工艺形成，例如化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其它类似的沉积工艺。栅极电介质18还可以利用任何上述工艺的组合而形成。
栅极电介质18包括绝缘材料，包括但不局限于：氧化物、氮化物、氧氮化物和/或包括金属硅化物和氮化的金属硅化物的硅化物，也考虑到了多层栅极电介质。在一实施例中，优选栅极电介质18包括氧化物，例如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、及其混合物。
栅极电介质18的物理厚度可以变化，但是典型地，栅极电介质18具有从大约0.5至大约10nm的厚度，从大约0.5至大约3nm的厚度更为典型。
在形成栅极电介质18之后，将成为在图1A中所示出的栅极导体的多晶硅或其它栅极导电材料或其组合利用已知的沉积工艺而形成于栅极电介质18上，所述沉积工艺例如物理气相沉积、CVD或蒸镀。栅极导体20可以是掺杂的或者是未掺杂的。如果是掺杂的，则在形成时可以采用在原位掺杂沉积工艺。作为替代，掺杂的栅极导体20可以通过沉积、离子注入和退火而形成。栅极导体20的掺杂将改变形成的栅极的功函。掺杂离子的示意性实例包括As、P、B、Sb、Bi、In、Al、Ga、T1或其混合物。对于离子注入的典型剂量是1E14(＝1×1014)至1E16(＝1×1016)原子/cm2或者更典型地是1E15至5E15原子/cm2。在本发明的该情形，沉积的栅极导体20的厚度即高度可以根据所采用的沉积工艺而改变。典型地，栅极导体20具有从大约20至大约180nm的垂直厚度，从大约40至大约150nm的厚度更为典型。
栅极导体20可以包括作为CMOS结构的栅极所典型地采用的任何导电材料。可以作为栅极导体20的这样的导电材料的示意性的实例包括，但不局限于：多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗及其组合，包括其多层。各器件区(即nFET和pFET)中的栅极导体20可以包括相同或不同的导电材料，优选相同的导电材料。在一些实施例中，可以形成栅极导体的多层之间的屏障层。
在本发明的该情形，在栅极导体20的顶部可以存在选择性的介电保护层(未示出)。该选择性的介电保护层典型地包括氧化物或氮化物，其典型地在源极/漏极扩散区被硅化之前或立即之后被去除。
选择性的内隔离体22可以存在于至少各栅极导体20的侧壁上。选择性的内隔离体22是可以通过热技术形成的钝化层。典型地，选择性的内隔离体22是氧化物、氮化物或氧氮化物，具有从大约5至大约15nm的厚度。当存在时，选择性的内隔离体22也典型地存在于栅极电介质18的侧壁以及半导体衬底12的被暴露的表面上。
各FET还包括宽外隔离体24。宽外隔离体24包括例如氧化物、氮化物、氧氮化物和/或其任意组合的绝缘体。优选形成氧化物内隔离体22并且形成氮化物外隔离体24。宽外隔离体24通过沉积和蚀刻而形成。
外隔离体24的宽度必须足够宽，使得源极和漏极硅化物接触(将随后形成)不侵占各栅极叠层的边的下面。此外，外隔离体24的宽度必须足够宽，使得深源极/漏极注入也不显著地侵入沟道区从而引起短沟道效应。典型地，当宽外隔离体26具有从底部测量的约20nm或者更大的宽度时，源极/漏极硅化物不侵占栅极叠层的边的下面。
源极/漏极扩散区(未具体示出)典型地存在于各FET的足印的半导体衬底12中。源极/漏极扩散区利用离子注入和退火步骤而形成。退火步骤起的作用是激活通过先前的注入步骤所注入的掺杂剂。离子注入和退火的条件是本领域的技术人员所熟知的。在本发明中，术语“源极/漏极扩散区”包括延伸区、晕区和深源极/漏极区。
在本发明的一些实施例中，并且当衬底不包括硅时，含硅层可以形成于衬底的被暴露的部分顶部以便提供形成硅化物接触的源。可以使用的含硅材料的示意性实例包括，例如硅、单晶硅、多晶硅、SiGe、和非晶硅。本发明的该实施例在附图中未被示出。
在形成各FET区之后，利用本领域所熟知的标准硅化工艺，形成硅化物接触。这包括形成能够与在整个结构的顶部上的硅反应的金属、形成在金属顶部的氧屏障层、加热结构以便形成硅化物、去除未反应的金属和氧屏障层，并且如果需要，进行第二次加热步骤。第二次加热步骤在那些第一次加热步骤不形成硅化物的最低电阻相的情形是需要的。在图1A中，参考标号26指示在源极/漏极扩散区上的硅化物接触。注意，如果栅极导体20包括多晶硅或SiGe，则本发明的该步骤可以用于形成含硅栅极导体的顶部的硅化物接触。在图1A中，参考标号28被用于界定位于栅极导体20上的硅化物接触。
图1B示出了形成第一应力引发衬垫30和硬掩模32之后的结构。第一应力引发衬垫30可以是压应力的或者是拉应力的。对于示出的实施例，第一应力引发衬垫30是拉应力的。第一应力引发衬垫30可以是能够将应力引入器件沟道的任何材料。这样的应力引入材料的实例包括，但不局限于：Si3N4、SiC、氧氮化硅和其它类似的材料。典型地，第一应力引发衬垫包括Si3N4。第一应力引发衬垫30可以利用各种化学气相沉积(CVD)工艺形成，包括例如低压CVD、等离子体增强CVD、快速热CVD、BTBAS基(与氨反应的C8H22N2Si)CVD，其中BTBAS是CVD应用的现代有机金属先驱体。应力类型通过修正先驱体和沉积条件而控制。这样的修正是本领域的技术人员所熟知的。第一应力引发衬垫30具有从大约20至大约150nm的沉积厚度，从大约30至大约100nm的沉积厚度更为典型。
硬掩模32随后利用传统沉积工艺形成于第一应力引发衬垫30顶部，例如CVD、PECVD、化学溶液沉积和蒸镀。硬掩模32典型地包括氧化物，例如SiO2。尽管典型地采用氧化物硬掩模，但是本发明还考虑了使用氧氮化物硬掩模。硬掩模32的厚度可以根据所使用的材料的类型以及在形成硬掩模中所使用的沉积工艺而变化。典型地，硬掩模32具有从大约5至大约40nm的沉积厚度，从大约10至大约25nm的沉积厚度更为典型。
图1C示出了形成第一构图的光致抗蚀剂34之后的结构，所述光致抗蚀剂34保护在图1B中所示出的结构上的至少一FET器件区。在示出的具体实施例中，第一构图的光致抗蚀剂34位于包括nFET器件的区上方。第一构图的光致抗蚀剂34通过沉积(例如CVD、PECVD、和旋涂)和光刻而形成。如图1C中所示出的，位于包括pFET器件的区中的硬掩模32不被第一构图的光致抗蚀剂34所保护。
图1D示出了从包括pFET的区去除硬掩模32并且从包括nFET的区的顶部剥离第一构图的光致抗蚀剂34之后所形成的结构。位于pFET器件顶部的被暴露的硬掩模32使用选择性地去除硬掩模材料的蚀刻工艺而被去除，停止在下面的第一应力引发衬垫30的顶部。当硬掩模32包括氧化物时，CF4化学试剂可以用于选择性地从pFET器件的顶部去除被暴露的硬掩模32。随后使用本领域中所熟知的传统光致抗蚀剂剥离工艺剥离第一构图的光致抗蚀剂34。
形成图1D中所示出的结构之后，随后使用存在于nFET器件的顶部的保留的氧化物硬掩模32作为构图掩模而去除位于pFET器件顶部的被暴露的第一应力引发衬垫30。在例如图1E中示出了所得的结构。被暴露的应力引发衬垫30使用从结构中选择性地去除不被硬掩模32所保护的应力引发衬垫的蚀刻工艺而被去除。当使用氮化物应力引发衬垫并且当使用氧化物硬掩模时，CH2F2、CHF3、CH3F和O2化学品可以用于选择性地从包括pFET器件的区的顶部去除被暴露的第一应力引发衬垫30。
应当注意在本发明的该步骤期间，位于至少源极/漏极扩散区顶部的硅化接触26被损伤；一些损伤还可以发生于硅化物接触28内。“损伤”意指硅化物接触的至少一些部分，具体地是表面区变为非晶化，非晶化将接触的电阻从第一值增加至比第一值大的第二值。当从包括pFET器件的区去除第一应力引发衬垫30时，可以获得大约20至150％的硅化物接触的增加的电阻(当从包括nFET器件的区去除第一应力引发衬垫时导致相似的值)。
在本发明的该情形，从包括pFET器件(见图1F)的区完全去除宽外隔离体24或从包括pFET器件(见图1G)的区部分去除宽外隔离体24。在当宽外隔离体24被部分去除的情形，剩下的外隔离体24’具有比初始宽度小得多的宽度。典型地，剩下的外隔离体24’具有从大约5至大约20nm的宽度。宽外隔离体24利用选择性地去除外隔离体24的材料的蚀刻步骤而被完全或者部分地去除。定时蚀刻工艺可以用于部分去除宽外隔离体24。典型地，当外隔离体24包括氮化物时，CH2F2、CH3F、或O2化学品用于完全或者部分地去除外隔离体材料。
应当注意在本发明的该步骤期间也出现对于至少源极/漏极扩散区顶部的硅化物接触的更多的损伤。宽外隔离体24的完全或者部分去除形成“无隔离体FET”。
形成“无隔离体”pFET器件区之后，进行退火工艺以便医治由从结构去除第一应力引发衬垫30和宽外隔离体所引起的损伤。具体地，进行退火以便再结晶硅化物的非晶部分，使得再结晶的硅化物26’(见图1H；这幅图和剩下的图假定整个宽外隔离体24已从pFET去除)具有在损伤其之前的电阻范围内的电阻。在大约350℃或更高、优选大约550℃或更高的温度下进行引起再结晶的硅化物26’的形成的退火。精确的退火温度取决于硅化物的材料。例如，350℃退火可以用于NiSi，而700℃退火可以用于CoSi2。可以利用快速热退火、炉内退火、激光退火、微波退火、或尖峰退火进行硅化物的再结晶退火。退火典型地在惰性环境下进行，例如He、Ar、N2或其混合物。该退火还可以再结晶栅极导体20顶上的硅化物接触。在图1H中该再结晶导电硅化物被标识以28’。
除了示出再结晶的硅化物26’之外，图1H还示出了在结构上形成第二应力引发衬垫之后的结构。第二应力引发衬垫36可以包括与第一应力引发衬垫30相同或不同的材料，第二应力引发衬垫36与第一应力引发衬垫30是相反的应力类型。在示出的具体实施例中，第二应力引发衬垫36是压应力的。在形成第一应力引发衬垫30中所使用的材料和沉积工艺也用于形成第二应力引发衬垫36。第二应力引发衬垫36典型地包括Si3N4。
在图1H中，存在于nFET器件周围的第一应力引发衬垫30是拉应力的，而存在于pFET周围的第二应力引发衬垫36是压应力的。应当注意由于使用“无隔离体”pFET，所以第二应力引发衬垫36比在包括nFET器件的区中的第一应力引发衬垫30更接近器件沟道29。器件沟道29是在栅极导体20下面的半导体区。由此较强的应变增强被施加在pFET器件沟道上，因为第二应力引发衬垫36更为接近pFET器件沟道。“更为接近”意指第二应力引发衬垫36位于距离器件沟道29大约30nm或更近之处。
图1I示出了从包括nFET的区选择性地去除第二应力引发衬垫36之后的结构。该选择性的去除是通过首先在包括pFET器件的区顶上提供第二构图的光致抗蚀剂38并且随后蚀刻被暴露的第二应力引发衬垫36，停止在保留的硬掩模32顶部而实现的。
图1J示出了在图1I中所示出的结构上方具有接触开口的互连电介质40并且随后用导电材料42填充接触开口之后所形成的结构。互连电介质40包括在互连技术中所使用的任何有机或无机电介质。典型地，互连电介质40包括SiO2、有机硅酸盐玻璃、聚(亚芳基)醚、硅氧烷、倍半硅氧烷或其多层构成。互连电介质通过传统沉积工艺而形成，所述沉积工艺例如CVD、PECVD、和旋涂，并且接触开口通过光刻和蚀刻而形成。导电材料42可以包括导电金属、金属合金、金属硅化物、金属氮化物或掺杂的多晶硅。溅射、镀覆、蒸镀、CVD、PECVD和其它类似的沉积工艺可以用于形成导电材料42。平坦化工艺可以跟随导电填充步骤。
总之，本发明提供了一种半导体结构及其制造方法，其中对于nFET和pFET器件都实现了应变增强。具体地，本发明提供了较强的应变增强和缺陷减少的至少一无隔离体FET。至少一无隔离体FET可以是pFET、nFET、或其组合，尤其优选无隔离体pFET，因为pFET通常制造得具有比nFET宽的宽度。
上面描述的宽隔离体去除允许形成位于比宽隔离体仍然存在的情形更接近于器件沟道的恰当应力类型的衬垫。在正常的环境下，当去除宽隔离体时在现有技术中硅化物被严重地损伤。为了减轻该损伤并且将硅化物的电阻返回至接近其初始的电阻值，进行了退火。没有该退火，所述器件将是不实用的，因为硅化物的电阻在正常工作条件之上。此外，由于FET之间增加的空间，在本发明中改善了金属脉道问题。
应当注意本发明可以不改变正常的注入方案而实施，因为隔离体在离子被注入并且硅化物已形成之后被去除。数据示出由于删除或减小隔离体和再结晶退火工艺，可以使用本发明的结构获得改善了的器件速度。此外，由于金属脉道缺陷的减小，可以实现产率的改善。
虽然参考其优选实施例具体地示出和描述了本发明，但是本领域的技术人员应当理解可以进行前述和其它形式和细节上的变更而不偏离本发明的精神和范围。因此本发明旨在不局限于所描述和示出的精确的形式和细节，而是落在所附权利要求的范围之内。

Claims (24)

1.一种半导体结构，包括：
位于半导体衬底的表面上并且通过隔离区而相互分离的至少一p型场效应晶体管和至少一n型场效应晶体管，其中所述至少一n型场效应晶体管或所述至少一p型场效应晶体管之一是无隔离体场效应晶体管，而另一个包括宽外隔离体，该宽外隔离体是具有20nm或更大的沿底部的宽度的隔离体，各场效应晶体管包括沟道区；
位于所述无隔离体场效应晶体管的源极/漏极扩散区上方的再结晶硅化物接触，所述再结晶硅化物接触不侵占所述无隔离体场效应晶体管的侧壁的下面；和
位于所述至少一p型场效应晶体管周围的压应力引发衬垫和位于所述至少一n型场效应晶体管周围的拉应力引发衬垫，其中在所述无隔离体场效应晶体管周围的至少一应力引发衬垫位于距离对应的沟道区30nm以下之内。
2.根据权利要求1的半导体结构，其中所述半导体衬底是绝缘体上半导体衬底或大块体衬底。
3.根据权利要求1的半导体结构，其中所述至少一无隔离体场效应晶体管是无隔离体p型场效应晶体管。
4.根据权利要求1的半导体结构，其中所述至少一无隔离体场效应晶体管是无隔离体n型场效应晶体管和无隔离体p型场效应晶体管。
5.根据权利要求1的半导体结构，其中所述至少一无隔离体场效应晶体管没有所述宽外隔离体。
6.根据权利要求1的半导体结构，其中所述至少一无隔离体场效应晶体管包括具有从5至20nm的宽度的窄外隔离体。
7.根据权利要求1的半导体结构，其中各场效应晶体管包括位于栅极电介质顶部的栅极导体。
8.根据权利要求7的半导体结构，其中所述栅极导体包括多晶硅、多晶硅锗、金属、金属氮化物、金属硅化物或其多层。
9.根据权利要求8的半导体结构，其中所述无隔离体场效应晶体管的多晶硅或多晶硅锗栅极导体的上部包括再结晶硅化物接触。
10.一种半导体结构，包括：
位于半导体衬底的表面上并且通过隔离区而相互分离的至少一无隔离体p型场效应晶体管和至少一包括宽外隔离体的n型场效应晶体管，各场效应晶体管包括沟道区，该宽外隔离体是具有20nm或更大的沿底部的宽度的隔离体；
位于所述无隔离体p型场效应晶体管的源极/漏极扩散区上方的再结晶硅化物接触，所述再结晶硅化物接触不侵占所述至少一无隔离体p型场效应晶体管的侧壁的下面；
位于所述至少一无隔离体p型场效应晶体管周围的压应力引发衬垫和位于所述至少一包括宽外隔离体的n型场效应晶体管周围的拉应力引发衬垫，其中在所述无隔离体p型场效应晶体管周围的所述压应力引发衬垫位于距离对应的沟道区30nm以下之内。
11.根据权利要求10的半导体结构，其中所述半导体衬底是绝缘体上半导体衬底或体衬底。
12.根据权利要求10的半导体结构，其中所述至少一无隔离体p型场效应晶体管没有所述宽外隔离体。
13.根据权利要求10的半导体结构，其中所述至少一无隔离体p型场效应晶体管包括具有从5至20nm的宽度的窄外隔离体。
14.根据权利要求10的半导体结构，其中至少所述无隔离体p型场效应晶体管包括栅极导体，所述栅极导体具有包括再结晶硅化物接触的上表面。
15.一种半导体结构的制造方法，包括：
在包括至少一n型场效应晶体管和至少一p型场效应晶体管的结构上形成第一应力引发衬垫和覆盖的硬掩模，所述第一应力引发衬垫具有第一应力类型并且各场效应晶体管包括器件沟道、宽外隔离体和硅化的源极/漏极扩散接触，该宽外隔离体是具有20nm或更大的沿底部的宽度的隔离体；
从所述n型场效应晶体管或p型场效应晶体管之一选择性地去除所述覆盖的硬掩模，所述第一应力引发衬垫、和所有或者部分所述宽外隔离体，从而形成至少一无隔离体场效应晶体管，而保留在所述n型场效应晶体管或p型场效应晶体管的另一个上的所述宽外隔离体，其中在所述第一应力引发衬垫和所述宽隔离体的去除期间，所述至少一无隔离体场效应晶体管的所述硅化的源极/漏极扩散接触被非晶化；
在惰性环境下退火所述结构，从而再结晶所述至少一无隔离体场效应晶体管的所述非晶化的硅化的源极/漏极扩散接触；并且
选择性地提供与所述第一应力类型不同的第二应力类型的第二应力引发衬垫至包括所述再结晶的硅化的源极/漏极扩散接触的所述至少一无隔离体场效应晶体管，其中所述第二应力引发衬垫位于距离所述至少一无隔离体场效应晶体管的沟道区30nm以下之内。
16.根据权利要求15的方法，其中所述无隔离体场效应晶体管是p型场效应晶体管并且所述第二应力引发衬垫是压应变的。
17.根据权利要求15的方法，其中所述无隔离体场效应晶体管是n型场效应晶体管并且所述第二应力引发衬垫是拉应变的。
18.根据权利要求15的方法，其中所述退火在350℃或更高温度的惰性环境下进行。
19.根据权利要求15的方法，其中所述退火还包括非晶化所述无隔离体场效应晶体管的上栅极导体表面。
20.根据权利要求15的方法，其中所述选择性地去除包括使用所述硬掩模作为蚀刻停止掩模的蚀刻。
21.根据权利要求15的方法，其中所述结构位于绝缘体上半导体衬底或体半导体衬底上。
22.根据权利要求21的方法，还包括形成各所述场效应晶体管之间的隔离区。
23.根据权利要求15的方法，其中所述选择性地提供包括在所述结构上沉积所述第二应力引发衬垫并且从所述不包括所述第一应力引发衬垫的所述场效应晶体管蚀刻所述第二应力引发衬垫。
24.根据权利要求15的方法，还包括形成具有向下延伸至至少一些所述硅化的源极/漏极扩散接触的导电地填充的开口的互连电介质。
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