CN101286526A - 半导体器件及其制造方法 - Google Patents
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- CN101286526A CN101286526A CNA200710147698XA CN200710147698A CN101286526A CN 101286526 A CN101286526 A CN 101286526A CN A200710147698X A CNA200710147698X A CN A200710147698XA CN 200710147698 A CN200710147698 A CN 200710147698A CN 101286526 A CN101286526 A CN 101286526A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 13
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 59
- 229920005591 polysilicon Polymers 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 19
- 230000000994 depressogenic effect Effects 0.000 claims description 11
- 238000010276 construction Methods 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims 4
- 239000000956 alloy Substances 0.000 claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 239000002019 doping agent Substances 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 229910006990 Si1-xGex Inorganic materials 0.000 abstract description 2
- 229910007020 Si1−xGex Inorganic materials 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 239000007943 implant Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
- H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
Abstract
本发明公开一种半导体器件，包括：鳍式有源区，其由具有器件隔离结构的半导体基板所限定；凹陷部，其形成在所述鳍式有源区之上；以及栅电极，其包括用于填充所述凹陷部的硅锗(Si1－xGex)层(其中，0＜X＜1并且X是Ge摩尔分数)。
Description
技术领域
本发明整体涉及一种半导体器件。更具体而言，本发明涉及一种包括鳍式晶体管的半导体器件及其制造方法。
背景技术
在鳍状通道阵列晶体管(FCAT)中，鳍状通道晶体管具有三栅极(tri-gate)围绕通道的三维结构。可以采用现有的制造技术来制造鳍状通道结构。鳍状通道结构具有更大的表面积，以降低漏极区与源极区之间的短通道效应。鳍状通道结构容许降低通道掺杂浓度，这将降低通过接面区域的漏电流。
鳍状通道晶体管的下方栅电极包括p+多晶硅层。p+多晶硅层的功函数大于p-硅基板的功函数。以DRAM单元为例，当鳍状通道晶体管被关断而在漏极区中有二进制“1”电压时，由于栅极引发的漏极漏电流(“GIDL”)现象而导致漏极区中的漏电流增加。于是，DRAM单元的数据保存性能(在该情况下为“1”)降低，这使得DRAM的刷新特性劣化。
发明内容
本发明的实施例涉及一种包括鳍式晶体管的半导体器件，所述鳍式晶体管具有包括p+多晶硅层以及p+多晶硅锗(Si1-xGex)层的叠层结构，从而改善栅极引发的漏极漏电流的影响以及半导体器件的刷新特性。
根据一个实施例，一种半导体器件包括：鳍式有源区，其设置在具有器件隔离结构的半导体基板中；凹陷部，其形成在所述鳍式有源区之上；以及栅电极，其形成在所述鳍式有源区之上以填充所述凹陷部，所述栅电极包括硅锗(Si1-xGex)层(其中，0＜X＜1，并且X是Ge摩尔分数)。
根据另一实施例，一种用于制造半导体器件的方法包括：在半导体基板上形成器件隔离结构以限定有源区；选择性地蚀刻所述器件隔离结构的一部分以形成鳍式有源区；以及在所述鳍式有源区之上形成栅极结构，所述栅极结构包括硅锗(Si1-xGex)层(其中，0＜X＜1并且X是Ge摩尔分数)。
附图说明
图1是示出根据本发明实施例的一种半导体器件的布图；
图2是示出根据本发明实施例的一种半导体器件的横截面图；
图3a至3g是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图；
图4a与4b是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图；
图5a与5b是示出根据本发明另一实施例的一种用于制造半导体器件的方法的横截面图；以及
图6是示出在p+多晶硅(Si1-xGex)层中的功函数相对于锗摩尔分数X的图。
具体实施方式
图1是示出根据本发明实施例的一种半导体器件的布图。该半导体器件包括由器件隔离区120限定的有源区101、凹陷栅极区103、以及栅极区105。栅极区105的纵向定义为“竖直方向”，而有源区101的纵向定义为“水平方向”。凹陷栅极区103和栅极区105重叠。图中示出凹陷栅极区103的单侧水平线宽比F小D(其中，0≤D＜F/2，并且F是两个相邻的栅极区105之间的距离)。换句话说，凹陷栅极区103的水平线宽是F-2D。
图2是示出根据本发明实施例的一种半导体器件的横截面图。图2(i)是沿着图1的I-I′所截取的横截面图，图2(ii)是沿着图1的II-II′所截取的横截面图。栅极结构280包括填充鳍式有源区232的下方栅电极250。下方栅电极250具有包括第一下方栅电极252以及第二下方栅电极254的叠层结构。第一下方栅电极252包括p+多晶硅层，而第二下方栅电极254包括p+多晶硅锗(Si1-xGex)层。
下方栅电极250的从顶面至高度L的上部由第二下方栅电极254形成，而其下部由第一下方栅电极252形成(参见图2(ii))。包括p+多晶硅锗(Si1-xGex)层以及p+多晶硅层的叠层结构可以改善GIDL特性，这是因为p+多晶硅锗(Si1-xGex)层的功函数比p+多晶硅层的功函数小的缘故。于是，可以提高存储节点的数据保存性能，从而改进DRAM的刷新特性。在一个实施例中，第二下方栅电极254在鳍式有源区232的顶面(或者栅极绝缘膜240的顶面)之下的深度是H1。此外，该深度H1形成为与存储节点接面区域282以及位线接面区域284的深度H2相等或比H2大(参见图2)。
图3a至3g是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图。图3a(i)至图3g(i)是沿着图1的I-I′所截取的横截面图，图3a(ii)至3g(ii)是沿着图1的II-II′所截取的横截面图。在半导体基板310之上形成垫氧化膜312以及垫氮化膜314。在垫氮化膜314之上形成光阻膜(未显示)。利用器件隔离掩模(未显示)将光阻膜曝光并显影，以形成限定器件隔离区的光阻图案(未显示)。利用该光阻图案作为蚀刻掩模蚀刻垫氮化膜314、垫氧化膜312、以及半导体基板310的一部分，以形成限定图1所示有源区101的沟槽(未显示)。接着移除光阻图案。形成用于器件隔离的绝缘膜(未显示)，以填充沟槽。对用于器件隔离的绝缘膜进行抛光(或移除)，直到垫氮化膜314露出为止，以形成器件隔离结构320。抛光(或移除)用于器件隔离的绝缘膜的工序借助于化学机械研磨(“CMP”)方法或回蚀方法来执行。
参照图3b，选择性地蚀刻(或移除)器件隔离结构320，以降低高度。移除垫氮化膜314以及垫氧化膜312，以露出半导体基板310。在半导体基板310之上形成第一氧化膜322。在半导体基板310之上形成光阻膜(未显示)。利用用于露出单元区域的掩模将光阻膜曝光并显影，以形成光阻图案(未显示)。利用光阻图案作为掩模执行离子植入工序，以形成单元以及通道离子植入区域(未显示)。接着移除光阻图案。在半导体基板310以及器件隔离结构320之上形成硬掩模层324。在一个实施例中，蚀刻器件隔离结构320的工序借助于湿式蚀刻方法来执行。此外，移除垫氧化膜312以及垫氮化膜314的工序借助于湿式蚀刻方法来执行。
参照图3c，在硬掩模层324之上形成光阻膜(未显示)。利用凹陷栅极掩模(未显示)将光阻膜曝光并显影，以形成限定图1所示凹陷栅极区103的光阻图案326。利用光阻图案326作为蚀刻掩模蚀刻硬掩模层324，以露出第一氧化膜322。选择性地蚀刻器件隔离结构320的一部分，以形成限定鳍式有源区332的凹陷部330。在一个实施例中，在蚀刻器件隔离结构320的工序中，移除第一氧化膜322。硬掩模层326选自包括非晶碳膜、多晶硅层、氮化膜、及其组合的群组。
参照图3d，对通过凹陷部330露出的区域执行软蚀刻工序，该软蚀刻工序使半导体基板310以及鳍式有源区332的露出表面变圆。将杂质离子植入到表面变圆的半导体基板310以及鳍式有源区332中，以形成用于调节临界电压的离子植入区域(未显示)。接着移除光阻图案326以及硬掩模层324。移除第一氧化膜322以露出半导体基板310。在一个实施例中，该软蚀刻工序涉及等向性蚀刻方法。此外，移除第一氧化膜322的工序借助于湿式蚀刻方法来执行。
参照图3e，在半导体基板310以及鳍式有源区332之上形成栅极绝缘膜340。在半导体基板310以及器件隔离结构320之上形成下方栅极导电层350，以填充凹陷部330并且包围鳍式有源区332。在下方栅极导电层350之上形成光阻膜(未显示)。利用限定单元区域的掩模将光阻膜曝光并显影，以形成露出单元区域的光阻图案(未显示)。利用光阻图案作为掩模在下方栅极导电层350上执行包含Ge的离子植入工序358。在一个实施例中，下方栅极导电层350包括p+多晶硅层。
在本发明的另一实施例中，在半导体基板310以及鳍状有源区332之上形成栅极绝缘膜340。在半导体基板310以及器件隔离结构320之上形成作为下方栅极导电层350的p+多晶硅层，以至少填充凹陷部330以及鳍式有源区332。借助于CMP方法抛光下方栅极导电层350，或者借助于回蚀方法移除下方栅极导电层350。在下方栅极导电层350之上形成光阻膜(未显示)。利用限定单元区域的掩模将光阻膜曝光并显影，以形成露出单元区域的光阻图案。利用光阻图案作为掩模在下方栅极导电层350上执行包含Ge的离子植入工序358。在本发明的另一实施例中，离子植入工序358的能量是在大约10keV至40keV的范围内。此外，离子植入工序358的剂量是在大约1E15离子/cm2至5E16离子/cm2的范围内。
参照图3f，接着移除光阻图案。对下方栅极导电层350执行热处理工序，以便于使包含Ge的杂质扩散。应该以这样的方式执行该热处理工序，即：使杂质(Ge)大部分都保留在下方栅极导电层350的上部。于是，下方栅极导电层350具有包括第一下方栅极导电层352以及第二下方栅极导电层354的叠层结构。
在一个实施例中，第一下方栅极导电层352包括p+多晶硅层。第二下方栅极导电层354包括由p+多晶硅层产生的扩散有Ge离子的p+多晶硅锗(Si1-xGex)层。在另一实施例中，第二下方栅极导电层354在鳍式有源区332的顶面(或者栅极绝缘膜340的顶面)之下的深度是H1。此外，该深度H1可以与图3g所示的存储节点接面区域382以及位线接面区域384的深度H2相等或者比H2大。在第二下方栅极导电层354之上形成上方栅极导电层360以及栅极硬掩模层370。
在一个实施例中，借助于CMP方法或回蚀方法抛光第二下方栅极导电层354。上方栅极导电层360选自包括氮化钛(TiN)层、氮化钨(WN)层、钨(W)层、钛(Ti)层、钴(Co)层、硅化钛(TiSix)层、硅化钨(WSix)层、硅化钴(CoSix)层、及其组合的群组。
参照图3g，在栅极硬掩模层370之上形成光阻膜(未显示)。利用限定图1所示栅极区105的掩模将光阻膜曝光并显影，以形成光阻图案(未显示)。利用光阻图案作为蚀刻掩模将栅极硬掩模层370、上方栅极导电层360以及下方栅极导电层350图案化，以形成栅极结构380。接着移除光阻图案。在半导体基板310上执行离子植入工序，以形成存储节点接面区域382以及位线接面区域384。接面区域384可以用作轻掺杂漏极(“LDD”)区域和/或源极/漏极区。存储节点接面区域382以及位线接面区域384的深度是H2。
图4a与4b是示出根据本发明另一实施例的一种用于制造半导体器件的方法的横截面图。在包括鳍式有源区432的半导体基板410之上形成栅极绝缘膜440。在半导体基板410之上形成第一下方栅极导电层452，以填充凹陷部(未显示)并且包围鳍式有源区432。借助于CMP方法抛光第一下方栅极导电层452，或者借助于回蚀方法移除第一下方栅极导电层452。在第一下方栅极导电层452之上形成掺有杂质的第二下方栅极导电层454。在一个实施例中，第一下方栅极导电层452包括p+多晶硅层。第二下方栅极导电层454包括p+多晶硅锗Si1-xGex层。
在第二下方栅极导电层454上执行热处理工序，以便于使杂质向下扩散。第二下方栅极导电层454扩展到位于鳍式有源区432的顶面(或者栅极绝缘膜440的顶面)之下的高度L。下方栅极导电层450具有包括p+多晶硅层以及p+多晶硅锗Si1-xGex层的叠层结构。在下方栅极导电层450之上形成上方栅极导电层460以及栅极硬掩模层470。在一个实施例中，H1与图3g所示存储节点接面区域382以及位线接面区域384的深度H2相等或者比H2大。
图5a与5b示出根据本发明另一实施例的一种用于制造半导体器件的方法的横截面图。在包括鳍式有源区532的半导体基板510之上形成栅极绝缘膜540。在半导体基板510之上形成第一下方栅极导电层552，以填充凹陷部(未显示)并且包围鳍式有源区532。借助于CMP方法或者回蚀方法抛光第一下方栅极导电层552。在第一下方栅极导电层552之上形成掺有杂质的第二下方栅极导电层554。在第二下方栅极导电层554之上形成第三下方栅极导电层556。在一个实施例中，第一下方栅极导电层552以及第三下方栅极导电层556包括p+多晶硅层。第二下方栅极导电层554包括p+多晶硅锗Si1-xGex层。
参照图5b，对下方栅极导电层550执行热处理工序，以便于使掺杂在第二下方栅极导电层554中的杂质扩散，因而第二下方栅极导电层554形成为自下方栅极导电层550的顶面起达到深度H1。下方栅极导电层550具有包括p+多晶硅层以及p+多晶硅锗Si1-xGex层的叠层结构。在下方栅极导电层550之上形成上方栅极导电层560以及栅极硬掩模层570。在一个实施例中，H1与图3g所示的存储节点接面区域382以及位线接面区域384的深度H2相等或者比H2大。
图6是示出在p+多晶硅(Si1-xGex)层中的功函数相对于锗摩尔分数X的图(参见IEEE电子器件期刊，2000年4月第47册、第4号、第848-855页，即，”IEEE TRANSACTIONS ON ELECTRONDEVICES”，Vol.47，No.4，April，2000，pp848-855)。当Ge的摩尔分数是0(X＝0)时，p+多晶硅锗Si1-xGex层是p+多晶硅层。其在功函数上与p+多晶硅层的功函数没有差异。随着摩尔分数X增大，该差异变大。
如上所述，在根据本发明实施例的半导体器件及其制造方法中，鳍式晶体管的下方栅电极形成为具有包括p+多晶硅层以及p+多晶硅(Si1-xGex)层的叠层结构，从而降低GIDL特性。此外，可以使存储在存储节点中的电荷的漏电流降低，以改善DRAM的刷新特性。
本发明的上述实施例是示例性而非限制性的。各种不同的替代物和等同物都是可行的。本发明并不受限于本文中所描述的沉积、蚀刻、抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例而言，本发明可应用于动态随机存取存储(DRAM)器件或非易失性存储器件。鉴于本发明的揭示内容，其它的增添、删减或修改都是显而易见的，且包括所附权利要求书的范围内。
本申请要求2007年4月12日提交的韩国专利申请No.10-2007-0036067的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (20)
1.一种半导体器件，包括：
鳍式有源区，其限定于具有器件隔离结构的半导体基板上；
凹陷部，其形成在所述鳍式有源区之上；以及
栅电极，其形成在所述鳍式有源区之上以填充所述凹陷部，所述栅电极包含硅锗层。
2.根据权利要求1所述的半导体器件，还包括在所述半导体基板上的轻掺杂漏极区域，所述轻掺杂漏极区域设置在所述栅电极的两侧。
3.根据权利要求2所述的半导体器件，其中，
所述栅电极包括上方栅电极以及下方栅电极，所述下方栅电极包括p+多晶硅层以及p+多晶硅锗层的叠层结构。
4.根据权利要求3所述的半导体器件，其中，
所述p+多晶硅锗层的厚度至少等于所述轻掺杂漏极区域的深度。
5.一种用于制造半导体器件的方法，所述方法包括：
在半导体基板上形成器件隔离结构，以限定有源区；
选择性地蚀刻所述器件隔离结构的一部分，以形成鳍式有源区；以及
在所述鳍式有源区之上形成栅极结构，所述栅极结构包括含有硅锗的层。
6.根据权利要求5所述的方法，其中，
形成所述鳍式有源区的步骤包括：
在所述半导体基板之上形成硬掩模层；
在所述硬掩模层之上形成光阻图案，以限定凹陷栅极区；
利用所述光阻图案作为蚀刻掩模来选择性地蚀刻所述硬掩模层以及器件隔离结构，以形成露出所述鳍式有源区的凹陷部；以及
移除所述光阻图案以及所述硬掩模层，以露出包括所述鳍式有源区的有源区。
7.根据权利要求5所述的方法，还包括：在所述鳍式有源区上执行软蚀刻工序。
8.根据权利要求5所述的方法，其中，
形成所述栅极结构的步骤包括：
在所述半导体基板之上形成下方栅极导电层，所述下方栅极导电层包括所述含有硅锗的层；
在所述下方栅极导电层之上形成上方栅极导电层以及栅极硬掩模层；以及
图案化所述栅极硬掩模层、所述上方栅极导电层、以及所述下方栅极导电层，以形成所述栅极结构。
9.根据权利要求8所述的方法，其中，
形成所述下方栅极导电层的步骤包括：
在所述半导体基板之上形成多晶硅层；以及
将包含锗的杂质离子注入到所述多晶硅层中，以便于形成所述含有硅锗的层。
10.根据权利要求9所述的方法，还包括：在所述半导体基板上执行热处理工序，使得所述下方栅极导电层限定所述多晶硅层以及设置在所述多晶硅层之上的所述含有硅锗的层。
11.根据权利要求8所述的方法，其中，
形成所述下方栅极导电层的步骤包括：
在所述半导体基板之上形成多晶硅层；
在所述多晶硅层之上形成含有硅锗的层；以及
在所述半导体基板上执行热处理工序，以驱使掺杂物进入所述多晶硅层中。
12.根据权利要求11所述的方法，其中，
形成所述含有硅锗的层的步骤包括：沉积掺杂有锗的硅层，其中所述热处理驱使所述硅层的掺杂物进入所述多晶硅层中，以将所述含有硅锗的层扩展到所述多晶硅层中。
13.根据权利要求11所述的方法，其中，
形成所述含有硅锗的层的步骤包括：将掺杂物植入到所述多晶硅层中。
14.根据权利要求8所述的方法，其中，
形成所述下方栅极导电层的步骤包括：
在所述半导体基板之上形成第一p+多晶硅层；
在所述第一p+多晶硅层之上形成p+多晶硅锗层；
在所述p+多晶硅锗层之上形成第二p+多晶硅层；以及
在所述半导体基板上执行热处理工序，以形成所述p+多晶硅层以及所述p+多晶硅锗层的叠层结构。
15.根据权利要求5所述的方法，还包括：在包括所述鳍式有源区的有源区之上形成栅极绝缘膜。
16.根据权利要求5所述的方法，还包括：在所述半导体基板上在所述栅极结构的两侧形成轻掺杂漏极区域。
17.根据权利要求16所述的方法，其中，
所述含有硅锗的层的厚度至少等于所述轻掺杂漏极区域的深度。
18.一种用于制造半导体器件的方法，所述方法包括：
在半导体基板上形成器件隔离结构，以限定有源区；
蚀刻所述器件隔离结构的一部分，以形成鳍式有源区；以及
在所述鳍式有源区之上形成栅极结构，
所述栅极结构包括：
多晶硅层；
掺杂的多晶硅层，其位于所述多晶硅层之上；以及
栅极导电层，其位于所述掺杂的多晶硅层之上，所述栅极导电层包含金属。
19.根据权利要求18所述的方法，其中，
所述掺杂的多晶硅层是含有硅锗的层，所述掺杂的多晶硅层的下表面设置为低于所述鳍式有源区的上表面。
20.根据权利要求19所述的方法，其中，
所述掺杂的多晶硅借助于如下方法而形成，即：将掺杂物植入到所述多晶硅层中，并且对所述基板执行热处理。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070036067A KR100861211B1 (ko) | 2007-04-12 | 2007-04-12 | 반도체 소자 및 그 제조 방법 |
| KR10-2007-0036067 | 2007-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101286526A true CN101286526A (zh) | 2008-10-15 |
| CN101286526B CN101286526B (zh) | 2011-03-30 |
Family
ID=39852919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200710147698XA Expired - Fee Related CN101286526B (zh) | 2007-04-12 | 2007-09-07 | 半导体器件及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7816730B2 (zh) |
| JP (1) | JP2008263162A (zh) |
| KR (1) | KR100861211B1 (zh) |
| CN (1) | CN101286526B (zh) |
| TW (1) | TWI356493B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2013040835A1 (zh) * | 2011-09-21 | 2013-03-28 | 中国科学院微电子研究所 | Sram单元及其制作方法 |
| US9397104B2 (en) | 2011-09-21 | 2016-07-19 | Institute of Microelectronics, Chinese Academy of Sciences | SRAM cell and method for manufacturing the same |
| CN106206713A (zh) * | 2014-11-26 | 2016-12-07 | 台湾积体电路制造股份有限公司 | FinFET及其制造方法 |
| CN106549015A (zh) * | 2015-09-17 | 2017-03-29 | 半导体元件工业有限责任公司 | 制造具有低导通状态电阻和结构的半导体器件的方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919576B1 (ko) * | 2007-10-17 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101051593B1 (ko) * | 2008-12-23 | 2011-07-22 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| KR101061178B1 (ko) * | 2008-12-30 | 2011-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR101078727B1 (ko) | 2009-03-31 | 2011-11-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| KR101205160B1 (ko) * | 2010-02-04 | 2012-11-27 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| KR101785447B1 (ko) * | 2011-05-26 | 2017-10-16 | 삼성전자 주식회사 | 반도체 소자의 제조 방법 |
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| JP6783710B2 (ja) * | 2017-06-22 | 2020-11-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
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| JP3033528B2 (ja) * | 1997-06-26 | 2000-04-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6127233A (en) * | 1997-12-05 | 2000-10-03 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain regions and the channel region |
| US6233313B1 (en) * | 1998-03-26 | 2001-05-15 | Bell Atlantic Network Services | Call detail reporting for lawful surveillance |
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| KR100420070B1 (ko) * | 2002-02-01 | 2004-02-25 | 한국과학기술원 | 이중-게이트 플래쉬 메모리소자 및 그 제조방법 |
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| KR100680429B1 (ko) * | 2005-07-29 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2007
- 2007-04-12 KR KR1020070036067A patent/KR100861211B1/ko not_active IP Right Cessation
- 2007-08-28 US US11/846,509 patent/US7816730B2/en active Active
- 2007-09-04 TW TW096132872A patent/TWI356493B/zh not_active IP Right Cessation
- 2007-09-07 CN CN200710147698XA patent/CN101286526B/zh not_active Expired - Fee Related
- 2007-12-17 JP JP2007324592A patent/JP2008263162A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20080251839A1 (en) | 2008-10-16 |
| TW200841470A (en) | 2008-10-16 |
| TWI356493B (en) | 2012-01-11 |
| KR100861211B1 (ko) | 2008-09-30 |
| JP2008263162A (ja) | 2008-10-30 |
| CN101286526B (zh) | 2011-03-30 |
| US7816730B2 (en) | 2010-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110330 Termination date: 20130907 |