CN101292351A - 具有嵌入式浮动栅极的快闪存储器 - Google Patents

Abstract

本发明提供一种快闪存储器装置，其中所述快闪存储器的浮动栅极由嵌入式存取装置所界定。嵌入式存取装置的使用使得在装置密度损失较小的情况下获得较长的沟道长度。所述浮动栅极还可在衬底上方升高选定量以获得所述衬底、所述浮动栅极和包括快闪单元的控制栅极之间所需的耦合。

Description

具有嵌入式浮动栅极的快闪存储器

技术领域

本发明涉及存储器装置，且具体地说，涉及一种形成有嵌入式栅极结构的快闪存储器装置。

背景技术

现今已有多种计算机存储器装置可用于电路中。典型的计算机存储器装置是DRAM电路，其提供高密度存储器存储装置。对于所有存储器装置，都需要增加每块芯片面积上的存储器装置的密度。遗憾的是，随着存储器装置的密度增加，实际的实体装置尺寸变小，其引起泄漏问题和类似问题。

一种在过去几年中已经变得相当普及的存储器装置是快闪存储器装置。快闪存储器具有允许整体擦除所有单元的优点，且还具有处理方面的优点，即所述快闪存储器通常不需要电容器作为存储装置。因此，由于组件要求较少，所以可形成较高密度的单元。

典型的快闪存储器包括晶体管，其具有两个栅极结构。第一栅极结构通常包括存储有电荷的浮动栅极。所述浮动栅极还充当晶体管栅极，从而在衬底的源极/漏极区域之间形成导电路径。控制栅极通常位于邻近所述浮动栅极处，但通过绝缘体与浮动栅极分隔开。在所述控制栅极上施加第一电压导致电荷隧穿通过电介质，并存储在所述浮动栅极中。当电荷存储在浮动栅极中时，晶体管是不导电的，且当电荷未存储在所述浮动栅极中时，(例如)可通过施加通过电压信号(pass voltage signal)，使所述晶体管导电。因此，存储在浮动栅极中的电荷的状态指示快闪存储器单元的逻辑状态。

虽然快闪存储器在许多应用中尤其通用，且由于所需的处理步骤较少，所以还可以更高效的方式制造，但仍非常需要能够增加快闪存储器装置的密度。因此，越来越需要能够使存储器装置更小，且以使泄漏和其它相关问题减少的方式来使存储器装置更小。

随着快闪存储器单元的横向尺寸减小，晶体管且特别是选择栅极的沟道长度也减小。随着沟道长度减小，沟道中可能出现漏电流，且浮动栅极的行为也可能改变。因此，随着横向尺寸减小，快闪存储器的可靠性可能降低。

根据前文所述，显然目前正需要一种实体尺寸更小以便允许更高密度的快闪存储器的快闪存储器设计。为此，需要一种快闪存储器设计，其使个别快闪存储器单元的总占用面积减小，但不会实质上增加出现在单元内的漏电流。

发明内容

本发明的存储器装置满足上文提及的需要，在一个特定实施方案中，所述装置包含衬底，其中两个源极/漏极区域形成于所述衬底中且邻近于第一表面。在此特定实施方案中，存储器装置还包含嵌入式存取栅极，其经形成以便延伸到所述衬底中且插入所述两个源极/漏极区域之间。在此特定实施方案中，所述嵌入式存取装置界定浮动栅极结构且还导致所述两个源极/漏极区域之间形成导电沟道，其从所述衬底的第一表面嵌入。接着，控制栅极结构形成于所述嵌入式存取装置的上表面上。在此特定实施方案中，形成所述控制栅极结构和所述浮动栅极结构，以允许电荷选择性地存储于所述浮动栅极结构中且从所述浮动栅极结构中移除，以便选择性地改变所述导体沟道的状态，从而提供快闪存储器单元的存储器状态的指示。

由于导电沟道由嵌入式存取栅极结构的外围界定，所以通过具有嵌入式存取栅极结构，存储器装置的总大小可减小，而源极/漏极区域之间的漏电流无明显增加。同样，导电沟道的沟道长度并不因为装置的横向尺寸的减小而成比例地减小。在一个实施例中，可因此制造出高密度快闪存储器装置，而不会因此对应地减小个别快闪存储器单元的可靠性。

另一方面，本发明包括一种在衬底中形成存储器装置的方法，其中所述方法包含以下动作：在衬底中形成浮动栅极，使得所述浮动栅极中能够存储电荷，且其中所述浮动栅极向内延伸到所述衬底中，且电容耦合到所述衬底，使得在所述第一电荷状态下，第一导体沟道穿过所述衬底围绕所述浮动栅极的外围而形成。所述方法进一步包括使控制栅极定位在所述浮动栅极上并与其电容耦合的动作，其中在衬底与控制栅极之间施加电压允许浮动栅极的电荷状态发生变化。

通过定位嵌入式存取栅极或浮动栅极结构使其延伸到衬底中，从而围绕衬底的外围界定沟道，可以增加源极/漏极区域浮动栅极之间的沟道长度，而不会实质上增加快闪存储器单元结构的总尺寸。从结合附图所进行的以下描述中，本发明的这些和其它目的和优点将变得更加明显。

附图说明

图1A到图1C是半导体衬底的俯视图和横截面图，其说明嵌入式存取栅极结构的形成，所述嵌入式存取栅极结构将形成第一所说明实施例中的快闪存储器装置的浮动栅极；

图2A和图2B是图1A中的结构的俯视图和横截面图，其说明邻近的嵌入式存取栅极结构的隔离；

图2C和图2D是横截面图，其说明控制栅极结构形成于第一所说明实施例中的快闪存储器装置的浮动栅极结构上；

图3A到图3C是俯视图和横截面图，其说明选择栅极结构从第一所说明实施例的快闪存储器装置的嵌入式存取装置中的一者的一种示范性形成；

图4A到图4C是俯视图和横截面图，其说明第一所说明实施例的快闪存储器装置中字线的形成；

图5是第一所说明实施例的一个可能的快闪存储器装置阵列的横截面图；

图6A到图6C是半导体衬底的俯视图和横截面图，其说明嵌入式存取栅极结构的形成，所述嵌入式存取栅极结构将形成第二所说明实施例的快闪存储器装置的浮动栅极；

图7A和图7B是图6A的结构的俯视图和横截面图，其说明邻近的嵌入式存取栅极结构的隔离；

图7C和图7D是横截面图，其说明第二所说明实施例的控制栅极和选择栅极结构的形成；

图8A到图8C是俯视图和横截面图，其说明第二所说明实施例的字线和选择栅极结构的一种示范性形成以及隔离结构；以及

图9是第二所说明实施例的一个可能的快闪存储器装置阵列的横截面图。

具体实施方式

现将参考图式，其中相同标号始终指代相同部分。

首先参看图1A到图1C，其说明形成具有嵌入式存取装置的快闪存储器的初始过程和步骤。在此特定实施方案中，将衬垫氧化物层102整体沉积在半导体衬底100上，且接着将遮罩层(例如氮化物层104)沉积在衬垫氧化物102上。在一个特定实施方案中，使用湿式氧化法形成衬垫氧化物102，使得所述衬垫氧化物具有约100埃的厚度，且使用众所周知的工艺来沉积所述氮化物，使其具有约700埃的厚度。

如图1B中所说明，一旦衬垫氧化物102和氮化物层104整体沉积在半导体衬底100的上表面，就使用众所周知的图案化和蚀刻技术来形成开口或凹进部分106，以便在衬底100内界定凹进部分106，其以下文将描述的方式接纳嵌入式存取装置。

在一个实施方案中，凹进部分106在衬底100中延伸约400埃。随后，在凹进部分106的内表面111上生长介电层，以便界定栅极氧化物113。在一个特定实施方案中，使用湿式氧化程序形成栅极氧化物113，且其具有约80埃的厚度。随后，将导电材料(在此实施方案中是多晶硅)沉积在栅极氧化物113和氮化物层104上，以便填充凹进部分106，且从而界定形成于凹进部分106内的多晶硅嵌入式存取栅极结构110。嵌入式存取栅极结构106界定快闪存储器单元的浮动栅极，如下文将描述。可使用已知的蚀刻技术或化学机械平坦化技术(CMP)来使氮化物层104上过量的多晶硅材料从氮化物层104的上表面上移除。

参看图2A和图2B，在半导体衬底100中形成隔离结构112，以便隔离邻近的嵌入式存取栅极结构110。具体地说，使用众所周知的图案化和蚀刻技术，穿过氮化物104、衬垫氧化物102、嵌入式栅极结构和衬底100而形成隔离开口或沟槽114。随后，隔离材料(在此实施方案中包括氧化物材料)沉积在氮化物104的表面和由多晶硅形成的嵌入式存取栅极结构110上，以便使用高密度等离子体沉积(HDP)工艺来填充隔离沟槽114。随后，使用CMP工艺来移除氮化物和多晶硅上的过量的隔离材料，且如图2B中所说明，优选选择性地回蚀隔离结构112，以便使其嵌入氮化物层104的上表面和多晶硅110之下。

图2C和图2D说明对包含嵌入式存取装置110的衬底100的区域的后续处理。如图2C中所说明，环绕嵌入式存取装置110的氮化物层104和衬垫氧化物层102被移除。如图2C中进一步所说明，上述情况导致嵌入式存取栅极结构110的一部分118向上延伸到衬底100的上表面116之上。此向上延伸允许嵌入式存取栅极结构110、衬底100和控制栅极结构之间更大的电容耦合，下文将更详细地对此进行描述。

在选择性地移除氮化物层104和衬垫氧化物层102之后，以图2D中所示的方式，将绝缘层120一致地沉积在衬底的上表面116上且还沉积在嵌入式栅极结构110的暴露部分118上。在一个优选实施例中，绝缘层120由高K电介质组成，所述高K电介质例如是氮化氧(oxygen nitride)、氧氮化物(ONO)，其在一个特定实施例中沉积到约150埃的厚度。

在沉积所述绝缘层之后，将薄导电层122一致地沉积在所述绝缘层120上。在此特定实施方案中，薄导电层122可包括使用众所周知的技术沉积到约250埃的厚度的多晶硅层。

如图2D中所说明，因为绝缘层120和薄导电层122一致地沉积在衬底100和嵌入式存取栅极结构110上，所以嵌入式存取栅极结构110a、110b的上部分118垂直向上且向内延伸到凹穴124中，其以将在下文中将更详细地描述的方式，改进嵌入式存取栅极结构110a、110b和相关联的控制栅极结构之间的电容耦合。

图2C和图2D说明一对嵌入式存取栅极结构110。然而，从以下描述内容中显而易见的是可使用上述工艺来形成嵌入式存取栅极结构110的阵列，且此阵列可用于形成快闪存储器单元的浮动栅极阵列。通常，对于阵列中的每一行快闪存储器单元，常指定一个栅极作为选择栅极，所述选择栅极允许将数据写入到所述行中的快闪存储器装置或从中读取数据。

图3A到图3B说明一种工艺，借此可将嵌入式存取栅极110中的一者指定为快闪存储器单元的选择栅极而非浮动栅极。具体地说，将光致抗蚀剂遮罩层126整体沉积在整个衬底100上。接着对遮罩126进行图案化，使得通过遮罩层126中的开口130来暴露将被界定为选择栅极110b的嵌入式存取栅极110b。接着以已知方式选择性地蚀刻薄导电层122和绝缘层120，以便暴露嵌入式存取栅极结构110b的多晶硅。随后，使用众所周知的工艺来移除光致抗蚀剂材料126，且将形成控制栅极结构的后续导电层132(其在此情况下包括多晶硅)沉积在衬底100上，以便与包括嵌入式存取栅极结构110b的多晶硅以及先前沉积在导电层122内的多晶硅电互连，如图3C所示。通过移除绝缘层120，并使导电层132直接与包括嵌入式存取栅极结构110b的导电材料互连，嵌入式存取栅极结构110b因此将不会用作快闪存储器单元，因为其将不具有与嵌入式存取栅极110b电隔离的控制栅极，且因此可以下文将更详细描述的方式用作普通嵌入式存取晶体管。

在此实施方案中，嵌入式存取栅极110a界定快闪存储器的浮动栅极。导电层122界定快闪存储器的控制栅极，且其通过绝缘体层120与浮动栅极110a隔离。因此，当电压施加在控制栅极与衬底之间时，电荷可存储在浮动栅极中，从而在衬底100中建立导电沟道。或者，如果电荷从浮动栅极消除，那么衬底中的导电沟道被去除。因此，可以众所周知的方式来感测浮动栅极的电荷状态，从而提供快闪单元的存储器状态的指示。

图4A到图4C说明一种工艺，借此可使多个快闪单元的控制栅极结构与一导体互连。具体地说，如图4A到图4C中所说明，优选沉积导体134，使其覆盖在控制栅极结构132上面。在一个特定实施方案中，导体134由硅化钨(WSiX)组成，且使用众所周知的沉积技术将导体134沉积到约600埃的厚度，且接着可使用众所周知的工艺对导体134进行图案化和蚀刻。在沉积导电层134之后，接着将绝缘体层136沉积在所述导体上。在一个特定实施方案中，绝缘层体136由一致沉积的氧化物层组成，所述氧化物层例如是使用众所周知的技术一致沉积的四乙基原硅酸酯(tetraethyl orthosilicate；TEOS)层。接着，可对绝缘体层136和导电层134以及控制栅极132进行图案化和蚀刻，以便暴露衬底100的上表面中的绝缘层120，从而在形成快闪存储节点阵列时充分隔离浮动栅极。

图5是使用嵌入式存取栅极结构110a的多个快闪存储器装置或单元的一个示范性实施方案。沉积TEOS层137，以便完全填充快闪装置阵列中的沟槽140。TEOS层还形成邻近选择栅极110b而定位的间隔物138，其后，为存储器装置110a的区块在衬底100中注入源极/漏极区域142。在此特定实施方案中，源极/漏极区域142中的每一者形成于衬底100中，邻近选择栅极结构110b的一侧。源极/漏极区域142可以已知方式在形成上文所述的嵌入式存取栅极结构110之前或之后形成。图5的图解只是使用嵌入式存取栅极结构110a、110b的快闪存储器阵列的一个可能图解的实例，且所属领域的技术人员将了解，可在不脱离本发明的精神的情况下，实现使所述快闪存储器单元中的每一者与相关联的解码器电路互连的多种不同方法中的任何一种。

所说明的阵列的快闪单元以以下方式操作。当将选定电压施加在控制栅极132与衬底100之间时，电荷可因此累积在嵌入式存取浮动栅极110a上。电荷在嵌入式存取浮动栅极110a上的累积抑制了导电沟道143在衬底100中围绕嵌入式存取栅极110a的外围而形成，从而防止一个源极/漏极区域142与另一个源极/漏极区域142之间的导电。或者，当浮动栅极110a上无电荷时，导电沟道143可形成于两个存储节点110a之间。因此，当所有的存储节点110a都不带电荷时，两个源极/漏极区域142之间形成导电沟道。

因此通过选择性地将电荷施加到浮动栅极110a，可改变选择栅极110b之间的沟道的导电性。在操作中，通常将读取电压施加到栅极110a中的一者，以确定所述栅极是逻辑高还是逻辑低。其余栅极接收通过电压，其导致沟道的形成，而不管其它栅极的电荷状态如何。以此方式，可读取个别浮动栅极110a以确定其逻辑状态。如果电荷存储在选定浮动栅极110a中，那么在浮动栅极110a的阵列下方的选择栅极110b之间没有沟道形成，从而指示第一逻辑状态的存储。如果电荷未存储在选定浮动栅极110a上，那么读取电压的施加将导致导电沟道形成，从而指示所述选定栅极110a中第二逻辑状态的存储。

通过使用嵌入式存取装置110a，导电沟道143由于垂直移位到衬底100中而长度增加。因此可在不使用半导体衬底100上同样多表面积的情况下，实现两个源极/漏极区域142之间的沟道143的更长的沟道长度。增加的沟道长度因此减小了两个源极/漏极区域142之间出现漏电流的可能性。

如上文所论述，由嵌入式存取装置110a界定的浮动栅极结构从衬底100的上表面向上延伸预选距离，并定位在由控制栅极结构界定的开口或凹进部分内。嵌入式存取装置110a的延伸部分118在衬底之上的高度可变化，以便改变浮动栅极、衬底和控制栅极之间的电容耦合，从而影响待存储在所述浮动栅极中或从中移除的电荷的能力。

图6到图9说明可用于形成具有相关联的选择栅极的一个或一个以上快闪存储器单元的替代实施例的各种处理步骤。结合图6到图9而描述的处理步骤中的许多处理步骤与结合图1到图5中所展示的实施例而描述的处理步骤相同。具体地说，如图6A和图6B所示，最初用衬垫氧化物102覆盖半导体衬底100，且随后用氮化物层104来覆盖，接着选择性地移除氮化物层104，以允许凹进部分106形成。凹进部分106以先前所描述的方式以栅极氧化物113加衬，且形成嵌入式栅极存取装置110的材料可沉积在所述结构的表面上以填充凹进部分106，以便界定嵌入式栅极110，如图6C所示。此处理实质上以与上文结合图1A到图1C所描述的方式相同的方式来完成。

类似地，图7A到7B说明形成多个隔离结构112以便使不同的嵌入式存取栅极结构110彼此隔离的方式。具体地说，在衬底100、衬垫氧化物102和氮化物层104中形成开口114，以便插入邻近栅极结构110之间。接着以先前所描述的方式用隔离材料填充隔离开口114。这以图7C中所示的方式导致谨慎隔离的嵌入式存取栅极结构110。如图7C中还展示，这些嵌入式存取栅极结构110还并入有延伸到衬底100的上表面之上的升高部分118，以便以上文所述的方式允许浮动栅极、控制栅极和衬底之间的电容耦合。

在这点上，此实施例的处理步骤不同于结合图1到图5所述的实施例的处理步骤。具体地说，在此实施例中，并非使用嵌入式存取栅极结构110中的一者来形成选择栅极152，而是，使用绝缘层120和随后沉积的形成控制栅极132的多晶硅材料以及随后沉积的形成选择栅极152的导电和绝缘材料来形成选择栅极152。具体地说，参看图7D，在ONO材料的一个实施方案中，使所形成的绝缘层120一致地沉积在嵌入式存取装置110和衬底100的其余部分上。随后，将导电层122定位在ONO层顶上，如图7D所说明。

图8A到图8C说明形成快闪存储器单元100的选择栅极152的方式，以及如何可形成选择栅极152的不同实施例。具体地说，在一个实施例中，导电层122由整体沉积在绝缘层120的表面上的多晶硅形成。随后，材料为(例如)硅化钨(WSiX)的导电层134可接着沉积在所述导电层132上。随后，绝缘层136可沉积在导电层134顶上。绝缘层136可由TEOS组成，且可以与上文结合图1到图5的实施例而论述的方式相同的方式来沉积。随后，可以众所周知的方式来对导电层132、导体134和绝缘体层136进行图案化和蚀刻。所述图案化和蚀刻优选界定选择栅极结构152，其定位在衬底上，但通过绝缘层120与衬底绝缘。由于可通过施加电位来选择性地使导体层134和导电层132通电，因此结构152可充当此项技术中已知类型的典型金属氧化物半导体(MOS)栅极结构。

图9说明具有MOS选择栅极结构152的快闪存储器单元110阵列中的一个示范性实施例。如图所示，因与上文所述相同的原因，由于形成于嵌入式存取装置中的可编程层的缘故，快闪存储器装置已经减少了泄漏。然而，代替由嵌入式存取结构来形成选择栅极，可由典型的MOS栅极结构来形成选择栅极，使得沟道区域156直接定位在栅极结构152之下。如图还展示，可建构各种存取通路140和导体141，以便以此项技术中已知的方式来形成字线和位线。

基于前述内容，将了解，由于快闪存储器的浮动栅极结构由嵌入式存取栅极所界定，因为这因嵌入式存取装置的沟道长度更长而导致更少的泄漏，所以本文所揭示的快闪存储器装置和快闪存储器阵列允许更为可靠的装置。

尽管已展示并描述了上文所揭示的本发明的实施例，且指出了本发明应用于上文所揭示的实施例时的基本新颖特征，但应了解，所属领域的技术人员可在不脱离本发明的范围的情况下，对所说明的装置、系统和/或方法的形式和细节作各种省略、替代和改变。因此，本发明的范围不应限于前面的描述内容，而应由所附权利要求书界定。

Claims (28)

1.一种存储器装置，其包括：

衬底，其具有第一表面；

两个源极/漏极区域，其耦合到所述衬底且邻近所述第一表面；

至少一个嵌入式存取栅极，其经形成以延伸到所述衬底中且插入所述两个源极/漏极区域之间，其中所述至少一个嵌入式存取栅极界定所述两个源极/漏极区域之间的导电沟道，所述导电沟道从所述衬底中的所述第一表面嵌入，且其中所述至少一个嵌入式存取栅极装置具有紧接所述衬底的所述第一表面的上表面，其中所述至少一个嵌入式存取装置界定至少一个具有上表面的浮动栅极结构；

至少一个控制栅极结构，其形成于所述至少一个浮动栅极结构的所述上表面上，其中形成所述至少一个控制栅极结构和所述至少一个浮动栅极结构，以便允许电荷选择性地存储在所述至少一个浮动栅极结构中或从所述至少一个浮动栅极结构移除，以选择性地改变所述导电沟道的状态，从而提供所述存储器装置的存储器状态的指示。

2.根据权利要求1所述的装置，其中所述至少一个浮动栅极结构电容耦合到所述至少一个控制栅极，且电容耦合到所述衬底。

3.根据权利要求2所述的装置，其中所述至少一个嵌入式存取装置包含导电部件和插入所述导电部件与所述衬底之间的绝缘体。

4.根据权利要求3所述的装置，其中所述至少一个嵌入式存取装置的所述导电部件由多晶硅形成，且所述绝缘体由高K值介电材料形成。

5.根据权利要求3所述的装置，其中所述至少一个控制栅极结构包括导电部件和插入所述控制栅极结构的所述导电部件与所述浮动栅极结构之间的绝缘体。

6.根据权利要求5所述的装置，其中插入所述控制栅极结构与所述浮动栅极结构之间的所述绝缘体包括ONO。

7.根据权利要求2所述的装置，其中在所述衬底与所述至少一个控制栅极结构之间施加第一电压导致电荷存储在所述至少一个浮动栅极结构上，使得所述至少一浮动栅极结构抑制第一导电沟道在所述两个源极/漏极区域之间的形成，且其中在所述衬底与所述至少一个控制栅极结构之间施加第二电压导致电荷被从所述至少一个浮动栅极结构移除，其引起第一导电沟道在所述两个源极/漏极区域之间形成。

8.根据权利要求7所述的装置，其中所述导电沟道穿过所述衬底围绕所述至少一个嵌入式存取栅极结构的外围而延伸，使得可在实质上不增加所述至少一个嵌入式存取装置的横向尺寸的情况下，增加所述导电沟道的沟道长度。

9.根据权利要求1所述的装置，其中所述至少一个浮动栅极结构和所述至少一个控制栅极结构的轮廓分别适合在其间实现选定等级的电容耦合。

10.根据权利要求9所述的装置，其中所述至少一个控制栅极结构界定凹进部分，且所述至少一个浮动栅极结构适合于从所述衬底的所述上表面向上延伸，且配合在形成于所述控制栅极结构中的所述凹进部分内，使得电容耦合增加的等级同所述浮动栅极结构与所述控制栅极结构之间的第一距离成比例。

11.一种快闪存储器装置，其包括：

半导体衬底，其具有第一表面；

浮动栅极结构，其经形成以便延伸到所述半导体衬底中所述第一表面之下；

控制栅极结构，其邻近所述半导体衬底的所述第一表面而形成，使得在所述控制栅极结构与所述衬底之间施加第一电压导致电荷被从所述浮动栅极移除，使得所述浮动栅极界定导电路径，所述导电路径嵌入所述衬底中围绕所述浮动栅极结构的延伸到所述半导体衬底中的所述部分的外围，且使得在所述控制栅极结构与所述衬底之间施加第二电压导致电荷存储在所述浮动栅极中，从而改变形成于所述衬底中的所述导电沟道。

12.根据权利要求11所述的装置，其中所述浮动栅极结构包括嵌入式存取栅极晶体管。

13.根据权利要求12所述的装置，其中所述浮动栅极结构电容耦合到所述控制栅极，且电容耦合到所述衬底。

14.根据权利要求13所述的装置，其中所述浮动栅极结构和所述导电栅极结构的轮廓分别适合于在其间实现选定等级的电容耦合。

15.根据权利要求14所述的装置，其中所述控制栅极结构界定凹进部分，且所述浮动栅极结构适合于从所述衬底的所述上表面向上延伸，并配合在形成于所述控制栅极结构中的所述凹进部分内，使得电容耦合增加的等级同所述浮动栅极结构与所述控制栅极结构之间的第一距离成比例。

16.根据权利要求12所述的装置，其中所述嵌入式存取装置包含导电部件和插入所述导电部件与所述衬底之间的绝缘体。

17.根据权利要求16所述的装置，其中所述嵌入式存取装置的所述导电部件由多晶硅形成，且所述绝缘体由高K值介电材料形成。

18.根据权利要求12所述的装置，其中所述控制栅极结构包括导电部件和插入所述控制栅极结构的所述导电部件与所述浮动栅极结构之间的绝缘体。

19.根据权利要求18所述的装置，其中插入所述控制栅极结构与所述浮动栅极结构之间的所述绝缘体包括ONO。

20.一种具有多个存储器单元的快闪存储器阵列，其包括：

半导体衬底，其具有第一表面；

多个浮动栅极，其经形成以便从所述衬底的所述第一表面向内延伸；

多个控制栅极，其邻近所述多个浮动栅极而形成以便分别与所述多个浮动栅极相关联，从而界定多个快闪单元，其中在控制栅极结构与所述衬底之间施加第一电压导致电荷存储在相关联的浮动栅极上，使得所述相关联的浮动栅极将导电路径的导电性改变为第一状态，所述导电路径嵌入所述衬底中围绕所述相关联浮动栅极结构的延伸到所述衬底中的所述部分的外围，且使得在所述控制栅极结构与所述衬底之间施加第二电压导致电荷被从所述相关联的浮动栅极移除，从而使形成于所述衬底中的所述导电沟道的导电性改变为第二状态，其中所述导电沟道的导电性指示由所述多个浮动栅极中的一者和相关联的控制栅极组成的特定存储器单元的存储器状态。

21.根据权利要求20所述的阵列，其进一步包括与一组所述多个单元相关联的至少一个选择栅极，以允许从所述组所述多个单元中的一个或一个以上单元选择性地读取数据。

22.根据权利要求21所述的阵列，其中所述多个浮动栅极和所述选择栅极包括延伸到所述衬底中的嵌入式存取装置。

23.根据权利要求21所述的阵列，其中所述选择栅极包括晶体管栅极，其经形成以便从所述半导体衬底的所述第一表面向上延伸。

24.根据权利要求21所述的装置，其中所述浮动栅极结构电容耦合到所述相关联的控制栅极结构，且电容耦合到所述衬底。

25.根据权利要求24所述的装置，其中所述浮动栅极结构和所述相关联的导电栅极结构的轮廓分别适合于在其间实现选定等级的电容耦合。

26.根据权利要求25所述的装置，其中所述控制栅极结构界定凹进部分，且所述浮动栅极结构适合于从所述衬底的所述上表面向上延伸，且配合在形成于所述相关联的控制栅极结构中的所述凹进部分内，使得电容耦合增加的等级同所述浮动栅极结构与所述控制栅极结构之间的第一距离成比例。

27.一种形成快闪存储器装置的方法，所述方法包括：

在半导体衬底中形成开口，其中所述开口从所述半导体衬底的第一表面向内延伸；

在所述开口内形成浮动栅极结构，使得所述浮动栅极的一部分嵌入所述衬底的所述第一表面之下；

在所述半导体衬底上形成控制栅极，以便与所述浮动栅极结构相关联，使得在所述控制栅极与所述衬底之间施加第一电信号导致电荷存储在所述浮动栅极结构中，从而抑制导电沟道在所述半导体衬底中形成，所述导电沟道嵌入所述衬底的所述第一表面之下，且使得在所述控制栅极与所述衬底之间施加第二电信号导致电荷被从所述浮动栅极结构移除，从而引起形成于所述衬底中的导电沟道的形成。

28.根据权利要求27所述的方法，其进一步包括邻近所述浮动栅极而形成一对源极/漏极区域，使得所述导电沟道经由围绕形成于所述衬底中的所述浮动栅极结构的外围而延伸的路径与所述源极/漏极区域互连。

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