CN101308820B - 半导体集成电路器件的制造方法及探针卡 - Google Patents

Abstract

对具有形成为窄间距的测试焊盘的半导体集成电路器件实现电测试。半导体集成电路器件的制造方法包括制备探针卡的步骤，该探针卡具有可以接触两个或多个电极的两个或多个接触端子。该步骤包括与其中形成第一布线的布线衬底相对，制备第一片，该第一片具有：用于接触两个或多个电极的两个或多个接触端子；电连接到两个或多个接触端子和第一布线的第二布线；以及包括无源元件的电路，其邻近两个或多个接触端子形成且连接到第二布线。

Description

半导体集成电路器件的制造方法及探针卡

本申请是申请日为2005年4月8日、申请号为200510063520.8、发明名称为“半导体集成电路器件的制造方法及探针卡”的专利申请的分案申请。

相关申请的交叉引用

本申请要求2004年4月9日申请的日本专利申请No.2004-115048的优先权，在此通过参考将其内容引入本申请。

技术领域

本发明涉及半导体集成电路器件的制造技术，尤其涉及应用于半导体集成电路的电测试的有效技术，该半导体集成电路具有以窄间距布置的许多电极焊盘。

背景技术

例如，如日本未审专利公开No.2002-14137所指示，使用半导体器件测试设备，该设备在具有凸出电极的半导体器件的老化测试中具有朝半导体器件凸出的两棱锥或多棱锥形状的接触端子。并且，有这样的技术，其通过使一个或多个接触端子的脊线(ridgelines)或斜面接触到一个凸出电极，将半导体器件和半导体器件测试设备进行电接触，从而防止凸出电极在与接触端子接触的时候损坏。

如日本未审专利公开No.2002-228682所指示，该探针设有用于将电压加到半导体晶片的凸块电极的第一接触端子、围绕第一接触端子的第一绝缘部件、用于围绕第一绝缘部件和通过凸块电极检测电压的第二接触端子以及插入第一和第二接触端子之间的第二绝缘部件，该探针由在探针接触到半导体晶片的凸块电极并检查电性能的情况下使用的支撑件支持。并且，通过分别装备有在第一和第二端子部分之间插入的第一和第二线圈弹簧以及分别在第一和第二接触端子中的第一和第二端子部分，即使当凸块电极最小时，也有防止探针与凸块电极分开的技术。

如日本未审专利公开No.平成5(1993)-283490所指示，通过使探针装置的针的连接端接触到半导体晶片中形成的每个集成电路器件的凸块电极，集成电路器件被电连接到测试和测量设备。通过按压晶片中的相邻集成电路器件的凸块电极、改变尖端部分、以及通过按压体来设置高度，从而通过探针装置的均匀接触阻力，将与凸块电极的高度相等的集成电路器件连接到测试和测量设备，从而提高了检查的准确性，并且在集成电路器件被安装的情况下，有减小安装侧之间的连接阻力变化的技术。

如日本未审专利公开No.2001-108706所指示，在半导体晶片中形成的两个或多个焊球与对应于这些焊球的两个或多个探针分别相互接触的情况下使用的接触器中，通过设置在其中电流可以自由地流动的状态下接触球形焊球的中心外部的圆柱部分作为接触端的探针，在测试器两侧之间传送和接收信号并且进行晶片的电性能测试，即使探针接触焊球，也能防止焊球的中心部分被损坏，具有可以跳过焊球的回流工序的技术。

[专利参考文献1]日本未审专利公开No.2002-14137

[专利参考文献2]日本未审专利公开No.2002-228682

[专利参考文献3]日本未审专利公开No.平成5(1993)-283490

[专利参考文献4]日本未审专利公开No.2001-108706

发明内容

作为半导体集成电路器件的测试技术，例如，有探针测试技术。该探针测试包括检查它是否操作预定功能的功能测试以及执行DC工作特性和AC工作特性的测试判断次品或合格品的测试。

为了减小半导体集成电路器件的制造成本，半导体器件和布线被复杂地制造，半导体芯片(它也被仅仅称作“芯片”)的区域制得较小，以及每个晶片获得的芯片数目继续增加。因此，不仅测试焊盘(凸块电极)的数目增加，而且测试焊盘的排列形成窄的间距以及测试焊盘的面积被减小。当使用这种窄间距形成的测试焊盘的上述探针测试中使用具有悬臂式探测针的探针器时，根据测试焊盘存在的定位位置安装探测针变得困难。

在使用具有悬臂式探针的探针器进行探针测试时，探针在测试焊盘的表面上擦拭，以便撕破每个测试焊盘的表面上方形成的自然氧化膜，由此使探针接触相应的测试焊盘。探针的擦拭不仅使每个测试焊盘的表面上方形成的自然氧化膜破裂，而且在测试焊盘的表面上形成凹痕。由于如上所述测试焊盘的面积变得更窄，这种凹痕占据每个测试焊盘的大部分表面。这导致在之后的步骤中不可避免地降低连接到测试焊盘的键合引线的粘附力。还担心随着测试焊盘的面积减小，探针的尖端部分偏离测试焊盘，以及在两个测试焊盘之间发生短路。

此外，探针在测试焊盘的表面上的擦拭刮掉部分测试焊盘，且因此产生的刮屑粘附到探针的尖端部分。通过探针的重复，刮屑接二连三地粘附到探针的尖端部分，最终干扰探针和测试焊盘之间的电连接。在进行预定次数的探针探测之后，应该通过用某些清洁片磨擦探针的尖端部分清洗探针。这些不可避免的增加的清洗步骤延长探针测试步骤，也延长半导体集成电路器件的制造时间，导致半导体集成电路器件的生产成本上升的这种问题。

如上所述，由于测试焊盘的数目增加和测试焊盘之间的间距变窄，执行探针测试变得困难。因此本发明人研究了通过使用探针器进行的测试，如图79所示，具有布线衬底102的探针器装备有悬臂式探针101，以及使探针101与芯片的主表面上方的凸块电极接触。

图60是探针测试过程中图59中的区域A的主要部分放大俯视图，以及图61是说明沿图60的线C-C的截面的基本部分的主要部分剖面图。在区域A中，凸块电极103的延伸方向几乎与探针101的延伸方向相同。在与凸块电极103接触(参考图62和63)之后，探针101因此在凸块电极103的延伸方向(由图60和61中的箭头所示)擦拭。图64是在探针测试步骤过程中图59中的区域B的主要部分放大俯视图，以及图65是说明沿图64中的线D-D的截面的基本部分的主要部分放大剖面图。在区域B中，凸块电极103的延伸方向几乎与探针101的延伸方向交叉。在与凸块电极103接触(参考图66和67)之后，探针101因此在与凸块电极103的延伸方向交叉的方向(由图64和65中的箭头所示)中擦拭(过驱动)。因此担心在探针101的擦拭之后，探针101的尖端部分偏离凸块电极103，以及由探针101引起凸块电极103之间短路。

目前，利用DFT(可测试性设计)技术或BIST(内建自测试)技术研究减小待与探针接触的测试焊盘数目的方法。但是DFT(可测试性设计)技术或BIST(内建自测试)技术的使用需要布置新的测试焊盘。为了防止元件或布线被探针与测试焊盘接触时的碰撞损伤，测试焊盘布置在其下既不形成元件又不形成布线的输入/输出区中。另一方面，随着半导体集成电路器件的运行速度增加，为了减小噪音(减小电源阻抗)，对在它们的输入/输出区中布置大量的电源焊盘的需要正在增长。在限制尺寸的芯片中，每个输入/输出区的尺寸也被限制。因此电源焊盘的布置使之保持用于布置用于DFT技术或BIST技术的上述测试焊盘的区域是困难的。

本发明的目的是提供一种技术，其中对半导体集成电路器件可实现电测试，该半导体集成电路器件具有形成为窄间距的测试焊盘。

由本说明书的描述和附图将使本发明的上述及其他目的和新的特点变得清楚。

下面将简要地说明本申请中所指出的发明的典型事件的概要。

《1》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，制备第一片，该第一片具有：用于接触所述两个或多个电极的所述两个或多个接触端子；电连接到所述两个或多个接触端子和所述第一布线的第二布线；以及邻近所述两个或多个接触端子的形成区域、被布置到所述第二布线的非形成区且不参与信号传送的第一虚拟布线；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《2》根据项1的半导体集成电路器件的制造方法，其中

沿所述芯片区的周边以两个或多个序列布置所述两个或多个电极；以及

在对准沿所述芯片区的所述周边的方向，交替地布置包含于第一序列中的所述电极和包含于第二序列中的所述电极。

《3》根据项2的半导体集成电路器件的制造方法，其中

所述虚拟布线包括以从所述第一片的中心部分朝着对应于所述电极阵列部分的部分放射的形状形成的布线。

《4》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，制备第一片，该第一片具有：用于接触所述两个或多个电极的所述两个或多个接触端子；电连接到所述两个或多个接触端子和所述第一布线的第二布线；以及沿该第二布线中的信号线形成的用于屏蔽件的金属布线，该信号线容易受所述第二布线当中的噪音影响；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《5》根据项4的半导体集成电路器件的制造方法，其中

用于屏蔽件的所述金属布线被固定到接地电平上。

《6》根据项5的半导体集成电路器件的制造方法，其中

易于受所述第二布线当中的噪音影响的所述信号线被屏蔽，以便所述信号线可以放置在与所述信号线相同布线层的两个或多个用于屏蔽件的金属布线之间。

《7》根据项5的半导体集成电路器件的制造方法，其中

易于受所述第二布线当中的噪音影响的所述信号线被形成在上层或下层中的用于屏蔽件的所述金属布线屏蔽。

《8》根据项7的半导体集成电路器件的制造方法，其中

与易于受噪音影响的所述信号线的宽度相比，形成更宽的用于屏蔽件的所述金属布线。

《9》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，基于用于定位的标记，定位第一片，该第一片具有：用于接触所述两个或多个电极的所述两个或多个接触端子；电连接到所述两个或多个接触端子和所述第一布线的第二布线；以及一个图形，用该图形形成一个螺钉可以贯穿的螺孔和用于定位的所述标记；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《10》根据项9的半导体集成电路器件的制造方法，其中

以从所述第一片的中心部分朝周边放射的形状形成所述第二布线，且在间隙中形成不参与信号传送的第二虚拟布线。

《11》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)将由不胀钢制成的第二片粘贴到第一片中形成所述两个或多个接触端子的区域背面的上方，该第一片包括用于接触所述两个或多个电极的所述两个或多个接触端子，以及电连接到所述两个或多个接触端子的第二布线；

(b2)在对应于所述两个或多个接触端子的形成位置的位置设置第一弹性体，以便可以贯穿所述第二片；

(b3)在所述第一弹性体的周围形成第二弹性体，在通过所述第一弹性体按压所述两个或多个接触端子的情况下，该第二弹性体可以保证所述两个或多个接触端子根部的平直度；以及

(b4)在所述步骤(b3)之后，在可以从第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《12》根据项11的半导体集成电路器件的制造方法，其中

不胀钢包含作为主成分的42合金。

《13》根据项11的半导体集成电路器件的制造方法，其中

通过所述第二弹性体的横截面积调整与所述第一片相关的张力。

《14》根据项11的半导体集成电路器件的制造方法，其中

通过形成所述第二弹性体的数目调整与所述第一片相关的所述张力。

《15》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，制备第一片，该第一片具有：用于接触所述两个或多个电极的所述两个或多个接触端子；电连接到所述两个或多个接触端子和所述第一布线的第二布线；与第一环的接触部分；以及与第二环的接触部分，该第二环具有小于所述第一环的直径，其中在与所述第一环的接触部分外侧处或在与所述第二环的接触部分内侧处形成用于连接不同布线层之间的布线的通孔；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《16》根据项15的半导体集成电路器件的制造方法，其中

在所述不同布线层之间的布线的连接部分中形成两个或多个通孔。

《17》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，制备第一片，该第一片具有：用于接触所述两个或多个电极的所述两个或多个接触端子；电连接到所述两个或多个接触端子和所述第一布线的第二布线；以及包括无源元件的电路，其邻近所述两个或多个接触端子形成且连接到所述第二布线；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《18》根据项17的半导体集成电路器件的制造方法，其中

所述无源元件中包括电阻器、电感器和电容器中的至少一种。

《19》根据项17的半导体集成电路器件的制造方法，其中

所述电路中包括用于调整信号传送系统的阻抗的阻抗调整电路。

《20》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与布线衬底相对，制备第一片，该布线衬底具有压焊焊盘、用于在步骤(c)中能够与外部交换各种信号的跷座(pogo-seat)、以及用于规则地连接所述压焊焊盘和所述跷座的第一布线，该第一片具有用于接触所述两个或多个电极的所述两个或多个接触端子以及用于将所述接触端子电连接到所述压焊焊盘的第二布线；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《21》根据项20的半导体集成电路器件的制造方法，其中

使所述步骤(b1)中的所述压焊焊盘和所述跷座的布置对应于所述半导体晶片中的所述两个或多个电极的布置。

《22》根据项21的半导体集成电路器件的制造方法，其中

所述布线衬底包含作为主成分的玻璃环氧树脂。

《23》一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，制备第一片，其中对应于所述两个或多个分开的芯片区，复数地形成用于接触所述两个或多个电极的所述两个或多个接触端子以及电连接到所述两个或多个接触端子和所述第一布线的第二布线；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底(该步骤可以跳过)。

《24》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其具有：可以接触在半导体晶片的主表面形成的两个或多个电极的两个或多个接触端子；可以电连接所述两个或多个接触端子和所述压焊焊盘的第二布线；以及接近所述两个或多个接触端子的形成区域、布置到所述第二布线的非形成区域且不参与信号传送的第一虚拟布线；

(c)第一环，用于将所述第一片粘附到所述布线衬底；以及

(d)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域周围按压。

《25》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其具有：可以接触在半导体晶片的主表面形成的两个或多个电极的两个或多个接触端子；可以电连接所述两个或多个接触端子和所述压焊焊盘的第二布线；以及沿易于受所述第二布线当中的噪音影响的第二布线中的信号线形成的用于屏蔽件的金属布线；

(c)第一环，用于将所述第一片粘附到所述布线衬底；以及

(d)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域的周围按压。

《26》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其具有：可以接触在半导体晶片的主表面形成的两个或多个电极的两个或多个接触端子；可以电连接所述两个或多个接触端子和所述压焊焊盘的第二布线；以及一个图形，用该图形形成一个螺钉可以贯穿的螺孔和用于定位的所述标记；

(c)第一环，用于将所述第一片螺钉止动到所述布线衬底，其中所述第一片由用于定位的所述标记进行定位；以及

(d)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域的周围按压。

《27》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其具有：可以接触在半导体晶片的主表面形成的两个或多个电极的两个或多个接触端子；以及可以电连接所述两个或多个接触端子和所述压焊焊盘的第二布线；

(c)由不胀钢制成的第二片，该第二片粘贴在所述第一片中的其中形成所述两个或多个接触端子的区域的背面上方；

(d)第一弹性体，设置在对应于所述两个或多个接触端子的形成位置的一个位置以便可以贯穿所述第二片；

(e)第二弹性体，形成在所述第一弹性体的周围，并且在通过所述第一弹性体按压所述两个或多个接触端子的情况下，该第二弹性体可以保证所述两个或多个接触端子根部的平直度；

(f)第一环，用于将所述第一片粘附到所述布线衬底；以及

(g)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域的周围按压。

《28》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其具有：可以接触在半导体晶片的主表面形成的两个或多个电极的两个或多个接触端子；可以电连接所述两个或多个接触端子和所述压焊焊盘的第二布线；与第一环的接触部分；以及与第二环的接触部分，该第二环具有小于所述第一环的直径，其中在与所述第一环的接触部分外侧处或在与所述第二环的接触部分内侧处形成用于连接不同布线层之间的布线的通孔；

(c)第一环，用于将所述第一片粘附到所述布线衬底；以及

(d)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域的周围按压。

《29》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其具有：可以接触在半导体晶片的主表面形成的两个或多个电极的两个或多个接触端子；可以电连接所述两个或多个接触端子和所述压焊焊盘的第二布线；以及包括无源元件的电路，其接近所述两个或多个接触端子形成并被连接到所述第二布线；

(c)第一环，用于将所述第一片粘附到所述布线衬底；以及

(d)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域的周围按压。

《30》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其具有：可以接触在半导体晶片的主表面中形成的两个或多个电极的两个或多个接触端子；以及可以电连接所述两个或多个接触端子和所述压焊焊盘的第二布线；

(c)第一环，用于将所述第一片粘附到所述布线衬底；以及

(d)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域的周围按压。

《31》一种探针卡，包括：

(a)布线衬底，其具有：压焊焊盘；用于能够与外部装置交换信号的跷座；以及用于进行所述压焊焊盘和所述跷座的电连接的第一布线；

(b)第一片，其中对应于两个或多个分开的芯片区，复数地形成两个或多个接触端子以及可电连接所述两个或多个接触端子和所述压焊焊盘的第二布线，该两个或多个接触端子可以接触半导体晶片中的两个或多个电极，在该半导体晶片的主表面上形成有所述两个或多个电极，同时该半导体晶片被分成所述两个或多个芯片区；

(c)第一环，用于将所述第一片粘附到所述布线衬底；以及

(d)按压机构，其由所述布线衬底支撑，并且该按压机构可以从所述第一片的没有形成有接触端子的一面在所述第一片中形成所述两个或多个接触端子的区域的周围按压。

下面简要地说明本申请中指示的发明当中的典型情况获得的效果。

亦即，可以对具有形成为窄间距的测试焊盘的半导体集成电路进行电测试(探针测试)。

附图说明

图1是本发明的实施方式1的探针卡下表面的主要部分的俯视图；

图2是沿图1中的A-A线的剖面图；

图3是上述探针卡的上表面的主要部分的俯视图；

图4是探针卡下表面的主要部分的俯视图，用于说明上述探针卡中的布线；

图5是上述探针卡中的薄膜片的中心部分的布线图；

图6是布线图，其与图5所示的布线相比较；

图7是上述探针卡中的薄膜片的中心部分的布线图；

图8是上述探针卡中的薄膜片的中心部分的布线图；

图9是上述探针卡中的薄膜片的主要部分的俯视图；

图10是沿图9中的B-B线的剖面图；

图11是沿图9中的C-C线的剖面图；

图12是半导体晶片的俯视图，利用该半导体晶片形成使用本发明实施方式1的探针卡进行探针测试的目标半导体芯片区域；

图13是目标半导体芯片的俯视图，使用本发明实施方式1的探针卡对该目标半导体芯片进行探针测试；

图14是在图13所示的半导体芯片中形成的焊盘的透视图；

图15是表明图14所示的半导体芯片的液晶面板的连接方法的主要部分剖面图；

图16是形成本发明的实施方式1的探针卡的薄膜片的主要部分的俯视图；

图17是形成本发明的实施方式1的探针卡的薄膜片的主要部分的俯视图；

图18是形成本发明的实施方式1的探针卡的薄膜片的主要部分的俯视图；

图19是沿图18中的D-D线的剖面图；

图20是沿图18中的E-E线的剖面图；

图21是说明形成本发明实施方式1的探针卡的薄膜片的制造工序的主要部分的剖面图；

图22是图21之后的薄膜片的制造工序中主要部分的剖面图；

图23是图22之后的薄膜片的制造工序中主要部分的剖面图；

图24是图23之后的薄膜片的制造工序中主要部分的剖面图；

图25是图24之后的薄膜片的制造工序中主要部分的剖面图；

图26是图25之后的薄膜片的制造工序中主要部分的剖面图；

图27是图26之后的薄膜片的制造工序中主要部分的剖面图；

图28是图27之后的薄膜片的制造工序中主要部分的剖面图；

图29是图28之后的薄膜片的制造工序中主要部分的剖面图；

图30是本发明实施方式2的探针卡中的薄膜片的主要部分的俯视图；

图31是本发明实施方式2的探针卡中的薄膜片的主要部分的示图；

图32是本发明实施方式3的探针卡中的薄膜片的主要部分的俯视图；

图33是本发明实施方式3的探针卡中的薄膜片中形成的主要电路的示图；

图34是本发明实施方式3的探针卡中的薄膜片中形成的主要电路的示图；

图35是本发明实施方式4的探针卡中的薄膜片的主要部分的俯视图；

图36是图35中的螺孔形成图形的俯视图；

图37是作为本发明实施方式5的探针卡的比较目标的探针卡中的薄膜片的主要部分的剖面图；

图38是作为本发明的实施方式5的探针卡的比较目标的探针卡中的薄膜片的主要部分剖面图；

图39是本发明的实施方式5的探针卡中的薄膜片的主要部分的剖面图；

图40是本发明的实施方式5的探针卡中的薄膜片的主要部分的剖面图；

图41是本发明的实施方式5的探针卡中的薄膜片的主要部分的剖面图；

图42是本发明的实施方式5的探针卡中的薄膜片的主要部分的剖面图；

图43是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图44是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图45是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图46是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图47是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图48是作为本发明的实施方式5的探针卡的比较目标的探针卡中的薄膜片的主要部分剖面图；

图49是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图50是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图51是本发明的实施方式5的探针卡中的薄膜片的主要部分的俯视图；

图52是实施方式6的探针卡中的薄膜片的主要部分的俯视图；

图53是图52中的主要部分的剖面图；

图54是作为本发明的实施方式7的探针卡的比较目标的探针卡中的布线衬底的主要部分的俯视图；

图55是沿图54中的F-F线的剖面图；

图56是实施方式7的探针卡中的布线衬底的主要部分的俯视图；

图57是沿图56中的F-F线的剖面图；

图58是实施方式8的探针卡中的布线衬底的主要部分的俯视图；

图59是本发明人检查的探针器的主要部分的俯视图；

图60是探针测试步骤中经放大并示出的图59中的一个区域的主要部分的俯视图；

图61是示出沿图60中C-C线的截面的主要部分的主要部分的剖面图；

图62是图61之后的探针测试步骤中经放大并示出的图59中的一个区域的主要部分的俯视图；

图63是示出沿图62中C-C线的截面的主要部分的主要部分的剖面图；

图64是在探针测试步骤中经放大并示出的图59中的一个区域的主要部分的俯视图；

图65是示出沿图64中D-D线的截面的主要部分的主要部分的剖面图；

图66是在图64之后的探针测试步骤中经放大并示出的图59中的一个区域的主要部分的俯视图；以及

图67是示出了沿图66中D-D线的截面的主要部分的主要部分的剖面图。

具体实施方式

在详细描述根据本申请的本发明之前，接下来描述在此使用的术语的含义。

术语“晶片”意指单晶硅衬底(通常具有基本平坦的盘形)、SOI(硅绝缘物)衬底、蓝宝石衬底、玻璃衬底、或任意其他绝缘、半绝缘或半导体衬底，或用于集成电路制造的复合衬底。在此使用的术语“半导体集成电路器件”不仅意指在半导体或绝缘体衬底如硅晶片或蓝宝石衬底上方制造的半导体集成电路器件，而且也指在其他绝缘衬底如玻璃衬底例如TFT(薄膜晶体管)和STN(超扭曲向列型)液晶上方形成的半导体集成电路器件，除非另外特别地指出。

术语“器件表面”意指其上方将通过光刻形成对应于多个芯片区的器件图形的晶片主表面。

术语“探针卡”意指具有将与待测试的晶片和多层布线衬底接触的接触端子的结构体，而术语“半导体测试设备”意指具有探针卡和其上放置待测试晶片样品的支架的测试设备。

通过结合与利用硅晶片制造半导体集成电路相同的晶片工序的构图技术，即，光刻技术、CVD(化学气相淀积)技术、溅射技术、刻蚀技术等在薄膜片中形成上述接触端子。

术语“探针测试”意指通过使用探针卡对已完成晶片步骤的晶片进行电测试，更具体地，通过将接触端子的尖端部分按压住芯片区的主表面上方形成的电极，对半导体集成电路进行电测试。在探针测试中，基于用于发现产品功能是否符合规格的功能测试结果或对DC工作特性和AC工作特性测试的结果，判断该电路为次品或合格品。在晶片被分为芯片之后(或封装完成之后)，将待执行的最终测试，如选择测试等与探针测试相区别。在探针测试之后通过进行切割，它被分为芯片并通过对每个芯片执行的老化检查和对各种执行的操作的测试将优秀产品归类。

在下述实施方式中，将在必要时为了方便起见，将描述分为多个部分或多个实施方式。这些多个部分或实施方式不是彼此独立的，而是相互关联的，使得一个是另一个的部分或整体的提高例子、详细的或补充的描述，除非另外特别地指出。

在下述实施方式中，当要参考元件数目(包括数目、值、数量和范围)时，该数目不局限于具体数目，而是可以大于或小于具体数目，除非另外特别地指出或基本清楚该数目限于该具体数目。

而且，在下述实施方式中，无需说构成元素(包括元素步骤)并不总是必需的，除非另外特别地指出，或基本清楚它们是必需的。

类似地，在下述实施方式中，当参考构成元件的形状或位置关系时，也包含大体上类似或相似于它的形状或位置，除非另外特别地指出，或大体上清楚它不是如此。这些也应用于上述值和范围。

在用于描述实施方式的所有附图中，具有相同功能的元件将由相同的标号标识，并且将省略重复的描述。

在下述实施方式中使用的附图中，为了便于理解即使俯视图有时也被部分地画上阴影线。

此后，基于附图详细说明本发明的实施方式。

(实施方式1)

图1是实施方式1的探针卡下表面的主要部分俯视图，图2是沿图1中的A-A线的剖面图。图3是上述探针卡的上表面的主俯视图。

如图1和图2所示，实施方式1的探针卡(第一卡)，例如由多层布线衬底(它也可以仅称作“布线衬底”)1、薄膜片(薄膜探针(第一片))2、柱塞(按压机构)3等形成。薄膜片2利用压紧环(第一环)4固定到多层布线衬底1的下表面上，以及在多层布线衬底1的上表面粘附柱塞3。在多层布线衬底1的中心部分形成开口部分5，以及通过该开口部分5中的粘结环(第二环)6粘合薄膜片2和柱塞3。薄膜片2的边界部分用周边环4A固定到多层布线衬底1上，周边环4A具有比上述压紧环4更大的直径。

例如在薄膜片2的下表面形成两个或多个4棱锥型或4平截-棱锥型探针(接触端子)7。在薄膜片2中，形成电连接到每个探针7和从每个探针7延伸至薄膜片2的端部的两个或多个布线(第二布线)。以从薄膜片2的中心部分的探针7形成区域朝薄膜片2的边界部分放射的形状形成这两个或多个布线，如图4中的23所示。

在多层布线衬底1的下表面中形成两个或多个压焊焊盘。这些两个或多个压焊焊盘对应于多层布线衬底1中的两个或多个布线的端部形成，且当在多层布线衬底1中粘附薄膜片2时，电连接到布线的端部，例如如图55和图57中的543所示。两个或多个压焊焊盘543通过多层布线衬底1中形成的布线(第一布线)电连接到在多层布线衬底1的上表面中设置的两个或多个跷座8。在多层布线衬底1的上表面中形成许多跷座8，如图3所示。例如如图55或图57所示，跷座8具有接收跷座触点549的功能，用于当进行半导体集成电路的电测试时能够与测试器(未示出)交换各种信号。跷座触点549通过按压在尖端处建立触销的弹簧能够与跷座8电连接。在实施方式1中，薄膜片2由例如聚酰亚胺作为主成份的薄膜形成。由于这种薄膜片2具有柔韧性，为了使所有探针7与芯片(半导体集成电路器件)的焊盘接触，在实施方式1中，它具有如下结构：柱塞3通过按压工具(按压机构)9从上表面(后表面)按压其中形成探针7的区域的薄膜片2。亦即，根据柱塞3中布置的弹簧3A的弹性能量，将固定的压力施加到按压工具9。在实施方式1中，42合金可以被例举作为按压工具9的材质。

这里，为了使所有探针接触芯片的焊盘，例如，日本未审专利公开No.2001-159643指出了柱塞按压探针的探针卡结构。

在实施方式1中，例如，具有在其上方形成的LCD(液晶显示器)驱动器的芯片经受使用探针卡的探针测试(电测试)。图12是分为多个芯片(芯片区)10的晶片WH的俯视图。分为芯片10的晶片WH经受使用实施方式1的探针卡的探针测试。图13包括芯片10的俯视图及其部分放大视图。芯片10由例如单晶硅衬底制成，以及在芯片的主表面上方形成LCD驱动电路。在芯片10的主表面的周边布置了电连接到LCD驱动电路的大量焊盘(第一电极)11和12。在图13中，沿芯片10的上长侧边和两个短侧边布置的焊盘11每个用作输出端子，而沿芯片10的下长侧边布置的焊盘12每个用作输入端子。LCD驱动器的输出端子的数目大于输入端子的数目，以便尽可能地加宽两个相邻焊盘11之间的距离，沿芯片10的上长侧边和两个短侧边呈两行布置焊盘11，芯片10的上长侧边和两个短侧边上的这两行焊盘11交替地布置。在实施方式1中，两个相邻焊盘11之间的间距LP约为45μm。在实施方式1中，焊盘11在俯视图中每个是矩形。在与芯片10的外圆周长的交叉(呈直角)方向中延伸的长侧边的长度LA约为80μm，而沿芯片10的外圆周长延伸的短侧边的长度LB约为30μm。

焊盘11和12是由例如Au(金)制成的凸块电极(凸出电极)，它们通过电镀、非电解电镀、淀积、溅射等方法形成在芯片10的输入/输出端子(键合焊盘)上。图14是焊盘11的透视图。焊盘11具有约15μm的高度LC和焊盘12具有相似的高度。

通过根据常规半导体制造技术，在晶片主表面上方大量分开的芯片区中形成LCD驱动电路(半导体集成电路)或输入/输出端子(键合焊盘)，通过上述方法在输入/输出端子上方形成焊盘11，以及将晶片切割为各个芯片区，可以制造芯片10。在实施方式1中，在晶片的切割之前针对每个芯片执行探针测试。在下文中描述探针测试时(焊盘11和12与探针7接触的步骤)，芯片10意指晶片的切割之前的每个芯片区，除非另外明确地指出。

图15是说明芯片10连接到液晶板的方法的主要部分剖面图。如图15所示，液晶板具有例如，具有在其主表面上方形成的图片电极14和15的玻璃衬底16、液晶层17和通过液晶层17与玻璃衬底16相对布置的玻璃衬底18。在实施方式1中，通过芯片10的面朝下键合，芯片10可以被连接到液晶板，以便焊盘11和12分别连接到液晶板的玻璃衬底16上方的图片电极14和15。

图1中的上述薄膜片2的中心部分(探针7附近)被放大并显示在图5中。图1中的上述探针7被放大并显示在图9中。图10是沿图9中的B-B线的主要部分的剖面图，以及图11是沿图9中的C-C线的主要部分的剖面图。

在上述薄膜片2中的中心部分形成探针形成区域700，这里以矩形的形状布置两个或多个探针7。以从探针形成区域700朝着薄膜片2的边界部分放射的形状形成布线23。并且在实施方式1的探针卡中，形成虚拟布线23A，其与以从上述探针形成区域700朝着薄膜片2的边界部分放射状形成的布线23无关。在上述布线23中虚拟布线23A被绝缘，并且不参与信号传递。图6省略了图5中的虚拟布线23A。在不存在上述布线23的位置形成虚拟布线23A，以便清楚地区分图5和图6。如图6所示，当不存在虚拟布线23A时，在不形成布线23的位置薄膜片2的硬度较小，而在形成布线23的位置薄膜片2的硬度较大。因此，在探针形成区域700的内侧和外侧，薄膜片2的硬度平衡将被破坏。这样，在探针形成区域700中形成的探针7和芯片的焊盘的接触状态就可能产生故障。例如，当沿晶片的芯片部分周边进行电极的两个或多个顺序布置时，对应于它，对探针形成区域700进行探针形成区域700形成的探针7的两个或多个顺序形成(参考图4)。但是，如图6所示，当不存在虚拟布线23A时，在探针形成区域700的内侧和外侧薄膜片2的硬度平衡将被破坏。并且有可能探针形成区域700内部的探针和芯片焊盘的接触状态变得特别不好。另一方面，由于如图5所示在上述布线23不存在的位置形成虚拟布线23A时，在探针形成区域700的内侧和外侧上薄膜片2的硬度相等，所以探针7和芯片的焊盘的接触状态可以保持良好。

如图9所示，每个探针7是薄膜片2中已被构图为六边形平面形状的金属膜21A或21B的部分，且它是金属膜21A或21B从薄膜片2的下表面凸出的部分，如4棱锥或4平截-棱锥型。根据芯片10上方形成的焊盘11和12的位置，在薄膜片2的主表面上方布置探针7。图9示出了对应于焊盘11的探针7的位置。这些探针7中的探针7A对应于呈两行布置的焊盘11当中较接近芯片10的外圆周长的行(在下文中该行将称作“第一行”)的焊盘11，而探针7B对应于呈两行布置的焊盘11当中较远离芯片10的外圆周长的另一行(在下文中将称作“第二行”)的焊盘11。最接近的两个探针7A和探针7B之间的距离在图9所示的纸上的水平方向定义为距离LX，在垂直方向上定义为LY，距离LX是22.5μm，为两个相邻焊盘11的间距LP的一半。在实施方式1中，距离LY约为100μm。

例如通过以提及的顺序依次堆叠铑膜和镍膜，分别形成金属膜21A和21B。在金属膜21A和21B上方形成聚酰亚胺膜22，并在聚酰亚胺膜22上方形成连接到每个金属膜21的布线(第二布线)23。在聚酰亚胺膜23中形成的通孔24的底部，布线23与金属膜21A和21B接触。在聚酰亚胺膜22和布线23上方形成聚酰亚胺膜25。

如上所述，金属膜21A和21B部分地变为以4棱锥或4平截-棱锥形状形成的探针7A和7B，并且在聚酰亚胺膜22中形成延伸至每个金属膜21A和21B的通孔24。如果具有在其中形成的探针7A和通孔24的金属膜21A的平面图形和具有在其中形成的探针7B和通孔24的金属膜21B的平面图形布置在同一方向，则会有这样的担心由于相邻金属膜21A和金属膜21B之间不可避免的接触，由探针7A可利用的输入/输出和由7B可利用的输入/输出不会彼此独立。在该实施方式1中，如图9所示，通过将具有在其中形成的探针7A和通孔24的金属膜21A的平面图形旋转180度，获得具有在其中形成的探针7B和通孔24的金属膜21B的平面图形。这就可以避免在纸张上的水平线上，具有探针7A和在其中布置的通孔24的金属膜21A的宽度部分以及具有探针7B和在其中布置的通孔24的金属21B的宽度部分平面排列。而是代之以在纸张上的水平线上以平面形状布置金属膜21A和金属膜21B的向前的锥形部分。结果，可以防止相邻金属膜21A和金属膜21B之间不可避免的接触引起的不利。

使用与布线23相同的布线层形成上述虚拟布线23A，如图11所示。可以以从薄膜片2的中心部分朝探针形成区域700放射的形状形成上述虚拟布线23A，如图7所示。而且，如图8所示，它们可以仅仅在探针形成区域700的邻近区域中形成，且在薄膜片2的中心部分中，上述虚拟布线23A的形成可以被省略。

在实施方式1中，描述了具有呈两行布置的焊盘11的芯片。另一方面，当芯片具有一行布置的焊盘时，如图16所示，可以使用其中在纸张上的水平线上布置金属膜21A的宽度部分的薄膜片2。当芯片具有更大数目的焊盘11时，它们有时呈至少3行的布置。图17是适于以三行布置的焊盘11的薄膜片2的主要部分的俯视图，而图18是适于以四行布置的焊盘11的薄膜片2的主要部分的俯视图。当芯片的尺寸不改变时，随布置的焊盘11数目的增加，使用图9所说明的距离LX变得较窄，则会有这样的担心，包括金属膜21A和21B的金属膜之间将发生接触。如图17和18所示，通过利用将图9的金属膜21A的平面图形旋转45度获得的那些平面图形作为金属膜21A、21B、21C和21D，可以防止因金属膜21A、21B、21C和21D之间相互接触的不利。这里，图9所示的金属膜21A的平面图形被旋转45度。无需说明平面图形的旋转角度不局限于45度，而是可以是其它角度，只要21A、21B、21C和21D之间的相互接触可以被避免。形成金属膜21C，金属膜21C具有探针7C，探针7C对应于与探针7B对应的焊盘11相比布置在芯片10的更内部位置处的焊盘11，而金属膜21D具有探针7D，探针7D对应于与探针7C对应的焊盘11相比布置在芯片10的更内部位置处的焊盘11。

图19是沿图18的线D-D的主要部分的剖面图，图20是沿图18的线E-E的主要部分的剖面图。当如图19所示布置具有对应于四行焊盘11的探针7A至7D的金属膜21A至21D时，难以作为一个布线层形成电连接到金属膜21A至21D的所有覆盖布线。这是因为由于距离LX变窄在金属膜21A至21D之间可能发生相互接触，此外在电连接到金属膜21A至21D的布线之间可能发生相互接触。在实施方式1中，如图19和20所示这些布线形成为两个布线层(布线23和26)。在这种情况下，可以使用与布线23和26一样的两层布线层形成虚拟布线23A。

在布线26和聚酰亚胺膜25上方形成聚酰亚胺膜27。相对低的布线23与聚酰亚胺膜22中形成的通孔24底部的金属膜21A和21C接触，而相对高的布线26与聚酰亚胺膜22和25中形成的通孔28底部的金属膜21B和21D接触。这使得在相同的布线层中，两个相邻布线23或两个相邻布线26之间可以保持大的距离，由此防止两个相邻布线23或26之间的接触。当呈至少5行布置焊盘11时，对应于它们的探针数目增加，距离LX变窄，通过增加布线层的数目可以加宽布线之间的距离。

下面将参考图21至29描述实施方式1的薄膜片2的结构及其制造步骤。图21至29每个是薄膜片2的制造步骤中薄膜片2的主要部分的剖面图，薄膜片2具有使用图9至11描述的对应于两行焊盘11(参考图13)的探针7A和7B。关于薄膜片的结构和制造步骤的描述以及与该探针7(探针7A至7D)具有类似结构的探针的结构和制造步骤的描述，在日本未审专利公开No.平成6(1994)-22885、平成7(1995)-283280、平成8(1996)-50146以及平成8(1996)-201427、日本专利申请No.平成9(1997)-119107、日本未审专利公开No.平成11(1999)-23615、2002-139554和平成10(1998)-308423、日本专利申请No.平成9(1997)-189660、日本未审专利公开No.平成11(1999)-97471和2000-150594以及日本专利申请No.2002-289377、2002-294376、2003-189949和2003-74429中也可以发现。

如图21所示，通过热氧化，在由厚度约0.2至0.6mm的硅制成的晶片(第一衬底)31的两侧上方形成二氧化硅膜32，薄膜厚度约0.5μm。利用光致抗蚀剂膜作为掩膜，刻蚀晶片31的主表面侧上方的二氧化硅膜32，以在晶片31的主表面侧上方的二氧化硅膜32中形成延伸到晶片31的开口部分。利用二氧化硅膜32的剩余部分作为掩膜，用强碱性水溶液(例如，氢氧化钾的水溶液)对晶片31进行各向异性蚀刻，以在晶片31的主表面上方形成孔(第一孔)33，该孔为平面(111)包围的4棱锥或4平截-棱锥型。

如图22所示，通过氢氟酸和氟化铵的混合溶液的湿法蚀刻除去孔33形成时用作掩模的二氧化硅膜。然后热氧化晶片31，以便在包括孔33内部的晶片31的表面上方形成厚度约0.5μm的二氧化硅膜34。然后在包括孔33内部的晶片31的主表面上方，形成导电薄膜35。该导电薄膜35可以例如通过溅射或汽相淀积依次淀积约0.1μm厚的铬膜和约1μm厚的铜膜而形成。在导电薄膜35上方形成光致抗蚀剂膜之后，通过光刻从后续步骤将形成金属膜21A和21B(参考图9至11)的区域除去光致抗蚀剂膜，借此形成开口部分。

通过用导电薄膜35作为电极的电镀，在光致抗蚀剂膜的开口部分底部出现的导电薄膜35上方依次淀积高硬度的导电薄膜37和38。在实施方式1中，例如，使用铑膜作为导电薄膜37，同时使用镍膜作为导电薄膜38。通过至此描述的步骤，金属膜21A或21B可以由导电薄膜37和38形成。孔33中的导电薄膜37和38变为探针7A或7B。通过下一个步骤将除去导电薄膜35。

在金属膜21A或21B中，当在随后步骤中形成探针7A或7B时，由铑膜制成的导电薄膜37将是表面膜，并且导电薄膜37将与焊盘11直接接触。对于导电薄膜37，优选具有高硬度和良好耐磨性的材料。使导电薄膜37与焊盘11直接接触，以便当焊盘11通过探针7A或7B的刮屑粘附到导电薄膜37时，必须有用于除去刮屑的清洗步骤，不幸地这将延长探针测试步骤。至于用于导电薄膜37的材料，优选能抵抗形成焊盘11的材料的粘附。在实施方式1中，能满足这些条件的铑膜被选为导电薄膜37。这能省略清洗步骤(但是，不一定取消清洗工序)。因为随着导电薄膜37的厚度增加，导电薄膜37具有更高的强度和耐磨性，因此优选形成厚膜，以延长探针7A或7B的寿命。但是作为导电薄膜37的铑膜在膜形成过程中具有电镀(plating)应力。随着膜变得更厚该电镀应力增加。该电镀应力作用在二氧化硅膜34和导电薄膜35之间的界面上，则会有这样的担心：增加的电镀应力可能不利地引起二氧化硅膜34从导电薄膜35剥落。因此作为一个对策，优选在不引起二氧化硅膜34从导电薄膜35剥落的范围内，使导电薄膜37尽可能更厚。在实施方式1中，例如，导电薄膜37的厚度被调整为落入约1μm或以上至电镀可实际形成的最大厚度(例如，约4μm)的范围内。该厚度优选为约2μm至3.5μm，更优选的是约2.5μm。根据由本发明人进行的有关耐磨性的实验，具有约2μm厚度的导电薄膜37在探针测试中承受探针7A或7B和焊盘12之间约1000,000次的接触。在用作导电薄膜38的镍膜的形成过程中，也产生电镀应力，尽管该应力不大于导电薄膜37的应力。因此优选将导电薄膜38的厚度调整为落入不允许二氧化硅膜34从导电薄膜35剥落的范围内。

在除去用于形成金属膜21A或21B(导电薄膜37和38)所采用的光致抗蚀剂膜之后，形成聚酰亚胺膜(第一聚酰亚胺膜)22(也参考图10和11)，以覆盖金属膜21A或21B和导电薄膜35，如图23所示。在聚酰亚胺膜22中形成延伸到金属膜21A或21B的通孔(第一开口部分)24。其可以通过用铝膜作为掩膜的激光束钻孔或干法蚀刻形成。

如图24所示，在包括通孔24的内部的聚酰亚胺膜22上方形成导电薄膜(第二金属膜)42。该导电薄膜42可以通过例如溅射方法或蒸发方法依次淀积约0.1μm厚的铬层和约1μm厚的铜膜而形成。在导电薄膜42上方形成光致抗蚀剂膜之后，通过光刻构图光致抗蚀剂膜，以在光致抗蚀剂膜中形成延伸到导电薄膜42的开口部分。通过电镀，然后在开口部分中的导电薄膜42上方形成导电薄膜(第二金属膜)43。在实施方式1中，通过堆叠铜膜获得的膜作为导电薄膜43，然后以此顺序的铜或镍膜可以作为一个例子给出。

在除去光致抗蚀剂膜之后，用导电薄膜43作为掩模蚀刻导电薄膜42，借此形成由导电薄膜42和43制成的布线23。布线23可以被电连接到通孔24底部的金属膜21A或21B。

除上述布线23之外也形成上述虚拟布线23A。

如图25所示，在晶片31的主表面上方形成如之前描述的聚酰亚胺膜(第二聚酰亚胺膜)25。聚酰亚胺膜25用作在后续步骤中待固定到晶片31的主表面上的金属片的粘结层。

如图26所示，然后金属片(第二片)45被固定到聚酰亚胺膜25的上表面。至于用于金属片45的材料，选择具有低线性膨胀系数并具有接近于由硅制成的晶片31的线性膨胀系数的材料。在实施方式1中，42合金(包含42％镍和58％铁并具有4ppm/℃的线性膨胀系数的合金)或不胀钢(包含36％镍和64％铁并具有1.5ppm/℃的线性膨胀系数的合金)可以作为其例子。取代使用金属片45，可以形成材质类似于晶片31的硅膜，或可以使用与硅的线性膨胀系数相当的材料，例如铁、镍和钴的合金或陶瓷和树脂的混合材料。通过将这样的金属片45放置在晶片31的主表面上方，使得避免它们未对准，然后在10至200kgf/cm²的压力下在至少等于聚酰亚胺膜25的玻璃化转变点的温度下加热，以在加压和加热的条件下执行键合，这样来固定金属片45。

通过使用聚酰亚胺膜25固定金属片45可以获得具有增加强度的薄膜片2。当金属片45未被固定时，由于在探针测试时受温度影响的薄膜片2和待测试晶片的膨胀或收缩，可能发生探针7A或7B的位置和焊盘11的位置的未对准。这可能导致如探针7A或7B和相应焊盘11之间的接触不良的不利。另一方面，根据实施方式1，薄膜片2和待测试晶片的膨胀或收缩量可以通过将金属片45固定到晶片，使膨胀或收缩量均匀，否则，该膨胀或收缩量将根据探针测试时的温度而变化。这可以防止探针7A或7B与相应焊盘11的未对准。换句话说，探针7A或7B与相应焊盘11可以保持电接触，而与探针测试时的温度无关。此外，在各种条件下可以保持薄膜片2和待测试晶片之间的相对位置精确度。

接下来，通过使用由光刻构图的光致抗蚀剂膜作为掩膜的技术，蚀刻金属片45。并且，在探针7A和7B上的金属片45中形成开口部分(第二开口部分)46。在实施方式1中，该蚀刻可以被认为是使用氯化铁溶液的溅射蚀刻。

在除去光致抗蚀剂膜之后，如图27所示，在开口部分46中形成弹性体(弹性材料)48。以弹性体从开口部分46突出预定量的这种方式形成弹性体48。在实施方式1中，例如通过印刷或分配器涂敷或通过布置硅片，在开口部分46的内部涂敷弹性树脂，而形成弹性体48。弹性体48通过部分形变减小大量探针7A或7B尖端部分的高度差异，同时缓和由探针7A或7B的尖端部分与焊盘11的接触引起的冲击。如此，弹性体48通过它的弹性减小焊盘11的高度差异，并完成每个探针7A或7B和焊盘11之间的接触。

如图28所示，通过例如利用氢氟酸和氟化铵的混合溶液的蚀刻除去晶片31的反面上的二氧化硅膜34。然后通过利用强碱性水溶液(例如，氢氧化钾的水溶液)的蚀刻除去用于薄膜片2形成的形状的晶片31。接着通过蚀刻依次除去二氧化硅膜34和导电薄膜35。使用氢氟酸和氟化铵的混合物蚀刻二氧化硅膜34，使用高锰酸钾的水溶液蚀刻构成导电薄膜35的铬膜，以及利用碱性的铜蚀刻剂刻蚀构成导电薄膜35的铜膜。通过至此提及的步骤，从探针7A或7B的表面露出铑膜，铑膜是构成探针7A或7B的导电薄膜37(参考图22)。如上所述，具有铑膜作为其表面膜的探针7A或7B抵抗与探针7A或7B接触的焊盘11的诸如Au的材料的粘附，具有比N i更高的硬度，并且不容易被氧化，从而可以获得稳定的接触电阻。

接下来，如图29所示，在弹性体48上粘合由42合金制成的按压工具50，以及制造实施方式1的薄膜片2。

当金属片45被粘合时，增强了根据上述工序制造的实施方式1的薄膜片2的硬度。

(实施方式2)

接下来，解释实施方式2。

有些信号布线不喜欢噪音。当这种情况被忽略时，就会受到来自相邻布线或电源线的噪音的影响，从而在探针测试(电测试)中不可能从开始就正确地检查半导体集成电路的功能。然后，在实施方式2的探针卡中，例如，如图30所示，在两个或多个布线23中，形成用于屏蔽件的金属线300，以便可以形成尤其不喜欢噪音的信号布线。令用于屏蔽件的金属线300为与上述布线23相同的布线层。用于屏蔽件的两个或多个这些金属线300的端部适于连接到部件4中的接地线(电源电压的0V线)，例如压紧环或周边环4A，同时使它短路，以便布线23的端部可以被围绕。因为通过用于屏蔽件的两个或多个金属线300安置的信号布线被上述用于屏蔽件的金属线300屏蔽，因此减少了噪音的影响。由此，在探针测试(电测试)中，可以从开始就正确地检查半导体集成电路的功能。

如图31所示，使用正好在尤其不喜欢噪音的信号布线23下方的布线层形成用于屏蔽件的金属线300。为了充分展示屏蔽功能，适于令用于屏蔽件的金属线300的宽度W1形成的比信号布线23的宽度W2更大。尽管未说明，但还是需要使用信号布线23正上方的布线层形成用于屏蔽件的金属线300，并正好用一上一下的用于屏蔽件的金属线300安置信号线23。

(实施方式3)

接下来，说明实施方式3。

通过曝光可以构图薄膜并且薄膜可以制造电阻器、电容器和电感器。那么，在实施方式3的探针卡中，如图32所示，可以使用薄膜片2中上述探针形成区域700的内侧形成阻抗匹配电路321和电容器322。

在包含在两个或多个布线23内的接地线(GND线)231和电源线(Vdd线)232之间形成上述电容器322，如图33所示。并且通过上述电容器322可以减少包含于接地线231或电源线232中的噪音。使用互相不同的布线层形成的电极332、333的相对布置构成上述电容器331。电极332电连接到电源线232，以及电极333电连接到接地线231。用聚酰亚胺等形成电极332、333之间的绝缘膜。如果层间薄膜厚度＝L，聚酰亚胺的比感应容量(specific inductivecapacity)是3.4，以及介电常数ε＝8.84×10^-12，那么当10μm的膜厚度和10μm的角度，由C＝ε·(S/L)，电容器322的电容量C可以产生3.0fF的电容量。

上述阻抗匹配电路321被插入，以便抑制信号传输系统中信号的反射，该常数由与信号源的关系决定。如图34所示，令上述阻抗匹配电路321是电阻器341和电感器342的多路连接电路。该多路连接电路布置在信号线233和探针7之间。使用布线层形成电阻器341和电感器342。电感器342通过1mm角度的涡旋图形可以获得约350nH(s)的自感应。利用电阻器341和电感器342的值可以调整阻抗匹配电路321的阻抗。电阻器341的值与形成电阻器的信号布线的长度成正比。由于通过形成阻抗匹配电路321匹配的信号传输系统的阻抗抑制信号的反射，因此在探针测试(电测试)中，可以一开始就正确地检查半导体集成电路的功能。

(实施方式4)

接下来，说明实施方式4。

在制备探针卡的步骤中，必须在布线衬底1中粘附对应于晶片的薄膜片2，通过正确的空间关系，使晶片成为检查目标。但是，通过观察不容易检查在薄膜片2的中心部分形成的探针7和布线衬底1详细布置的空间关系，并且不容易将薄膜片2定位到布线衬底1。

因此，在实施方式4中，为了在薄膜片2粘附的情况下更容易地进行定位，使用了薄膜片2的螺孔形成图形。例如，如图35所示，在薄膜片2中，在与压紧环4接触的位置(参考图1、图2和图3)形成两个或多个螺孔形成图形35-1至35-12。在这些螺孔形成图形35-1至35-12的两个或多个中，表示为35-11和35-12的螺孔形成图形被放大并显示在图36中。这样就清楚地示出，仅仅在螺孔形成图形35-12的端部形成用于定位的拐角部件350(用于定位标记)。通过该拐角部件350指示薄膜片2的粘附方向。例如，在布线衬底1中薄膜片2的粘附侧，形成用于上述定位的对应于拐角部件350的三角形标记353。并通过将上述用于定位的拐角部件350与三角形标记353结合，将薄膜片2容易地定位到布线衬底1。在该定位之后通过压紧环4下压薄膜片2。使用上述螺孔形成图形35-1至35-12中的螺孔，利用螺钉将薄膜片2和压紧环4粘附到布线衬底。用于上述定位的拐角部件350被定位在薄膜片2的边缘侧，而不是螺孔351的位置。薄膜片2的边缘侧而不是螺孔351的位置处的薄膜片2的硬度比薄膜片2的中心部分侧处更低。因此，即使形成用于上述定位的拐角部件350，也不会担心它会撕破薄膜片2。

在薄膜片2中，当以从薄膜片2的中心部分朝周围放射的形状形成两个或多个布线23时，易于产生其中不形成布线23的区域(无布线区域)。由此，薄膜片2中的硬度平衡可能破坏，并且在该情况可能产生薄膜片2的撕裂。因此，对于薄膜片2的无布线区域，适于通过形成不涉及信号传递的虚拟布线23A(所示虚线)，确保薄膜片2的硬度平衡。

(实施方式5)

接下来，说明实施方式5。

如图37所示，仅仅由薄膜片2的背面上粘帖的弹性体48难以使探针7A(7B)的高度相等。在热膨胀系数的影响下，探针7A(7B)的位置和焊盘的位置可能改变。为此，在上述实施方式1中，粘帖由具有接近硅酮的热膨胀系数的42合金制成的金属膜(不胀钢)45。并且通过具有弹性的弹性体48(参考图29)按压探针7A(7B)。但是，如图38所示，从薄膜片2的中心部分延伸到边界的张力381在薄膜片2中起作用。因此，由于增加了按压位于最外边缘的探针7A正上方的弹性体48A的力，产生了边缘处探针7A的接触可靠性下降的现象。

然后，如图39所示，在接近上述最外边缘的探针7A的外侧形成虚拟弹性体480。在此情况下，尽管通过上述薄膜片2中起作用的张力在箭头382方向上按压虚拟弹性体480并改变，但是它避免了上述弹性体48A被不希望地按压。由此，半导体器件的可靠性增加。如果虚拟弹性体480的宽度太窄，虚拟弹性体480会通过薄膜片2的张力损失弹性体不足的量。然后，至于虚拟弹性体480的宽度，一般希望保证300μm以上。

如图40所示，当并排地放置探针7A(7B)时(参见图9)，可以在两侧设置虚拟弹性体，如图41所示。

如图42所示，弹性体48的高度与金属膜(不胀钢)45的厚度一致，用按压工具50按压弹性体48和金属膜(不胀钢)45。则防止了如图38所示的金属膜(不胀钢)45的变形，避免了上述弹性体48A被不希望地按压。同时可以提高探针的可靠性。在此情况下，没有必要制造与图39中所示的虚拟弹性体480等效的物体。

对应于探针7位置的弹性体被称作针根(needle-root)弹性体。至于该针根弹性体和虚拟弹性体之间的关系，根据探针7等的排列情况，可以考虑各种模式，如图43-46所示。在图43中，通过以对应于探针形成区域700的探针排列的矩形形状布置针根弹性体48A、48B、48C和48D以及通过布置虚拟弹性体480A、480B、480C和480D使得它们可以被围绕来防止针根弹性体48A、48B、48C和48D的变形。当芯片尺寸较大时，适于通过在探针形成区域700的拐角部件中形成圆形状虚拟弹性体481A、481B、481C和481D，防止针根弹性体48A、48B、48C和48D的变形。尽管针根弹性体48A、48B、48C和48D以及对应于它的虚拟弹性体480A、480B、480C和480D的间隔未被具体限制，但是它被设为300μm或以上。此时，圆形状虚拟弹性体481A、481B、481C和481D的直径可以在50-400μm中选择。当芯片尺寸相对较小时，由于圆形状虚拟弹性体481A、481B、481C和481D的效果不能预测，因此没有必要制造圆形状虚拟弹性体481A、481B、481C和481D(参考图44)。通过结合上述虚拟弹性体480A、480B、480C和480D的端部，如图45所示，可以以矩形形状形成虚拟弹性体480。当探针形成区域700中拐角部件的探针间隔是200μm或以下时，如图46所示，以矩形形状形成针根弹性体48和虚拟弹性体480是适合的。

当在晶片上同时测量许多芯片区时，对应于设置为同时测量目标的芯片区数目，形成两个或多个探针形成区域700。此时，每个探针形成区域700未形成虚拟弹性体，如图47所示，但是适于形成虚拟弹性体480，以便对应于设为同时测量目标的芯片区数目的两个或多个探针形成区域700可以被围绕。

通过如上所述的虚拟弹性体减轻了探针的凹陷。但是，根据待形成的虚拟弹性体的尺寸，它可以变为相反效果。例如，如图48所示，通过薄膜片2中起作用的张力使不胀钢45变形，从而使虚拟弹性体480凸出于不胀钢45。当该虚拟弹性体480的凸出量大时，它起作用以致薄膜片2可以被挤出去。在此情况下，那些邻近的探针7A跳转，而它对接触质量有坏的影响。

然后，如图49所示，为了通过制造形成虚拟弹性体480的小孔或通过在虚拟弹性体480的内部产生腔，来保持形成虚拟弹性体480时不胀刚45的适当形状，以及防止张力超出薄膜片2中所起作用的需要，适于调整抵抗虚拟弹性体480的薄膜片2张力的力。例如，如图50所示，关于探针形成区域700的拐角部件的圆形虚拟弹性体481A-481D等，利用可将直径制得较小的装置，并形成两个或多个小的腔501，或形成从前面看作椭圆形状的腔502，抵抗薄膜片2的张力的力可以被减弱。

由于薄膜片2的区域与作为在晶片上同时测量许多芯片区时的同时测量目标的芯片区数目成正比，所以与测量目标是单个芯片区的情况相比较，必须施加大的张力到薄膜片2。为此，则难以抑制薄膜片2中起作用的张力带来的不胀钢的变形。在探针形成区域700的拐角部分，由薄膜片2中起作用的张力引起的不胀钢变形尤其显著。

因此，如图51所示，适于集中增加在探针形成区域700的拐角部分的虚拟弹性体。

(实施方式6)

接下来，说明实施方式6。

由于当半导体集成电路的输入和输出信号数目增加时，与薄膜片2连接的薄膜片2中的信号线数目将增加，因此在薄膜片2中进行多层布线。当执行多层布线时，通孔被设置作为用于在相互不同的布线层之间电流通的装置。顺便说及，当在薄膜片2中具有强张力的部分设置上述通孔时，通孔中很可能产生断开，并且多层布线的可靠性可能下降。在图52中，由于在薄膜片2中通过压紧环4(参考图1和图2)接触的那些区域40和通过粘结环6接触的区域60(参考图1和图2)之间特别强的张力的作用，通孔应该形成在其他位置。亦即，必须正好在薄膜片2的外侧形成通过压紧环4接触的区域中的通孔，以及在薄膜片2的内侧形成通过粘结环6接触的区域中的通孔。为了增加连接的确定性，然后如图53所示，适于连接第一布线层531和第二布线层532以便使用两个或多个通孔533-536。由此，通过确定通孔的形成位置和数目，可以提高薄膜片2中多层布线的可靠性。

(实施方式7)

接下来，说明实施方式7。

图54是作为实施方式7的比较目标的探针卡的布线衬底1中主要部分的俯视图，图55是沿图54中的F-F线的主要部分的剖面图。

通过在布线衬底1中设置的压焊焊盘543接触薄膜片2的布线23的端部544。该压焊焊盘543通过通孔547、跨接线541和衬底中的布线548与跷座8结合。跷座8通过跷座触点549与测试器(未示出)结合。电源布线通过跨接线545与布线衬底1上的电源焊盘542结合。利用该组合，由于通用物体用作布线衬底1，因此在布线衬底1上存在许多跨接线541、545。半导体集成电路中的跷座和焊盘不必相配，且在薄膜片2的各个设计中必须再检查跨接线541、545的引线。

图56是实施方式7的探针卡的布线衬底1中主要部分的俯视图，图57是沿图56中的G-G线的主要部分的剖面。

整齐地形成用于结合压焊焊盘和跷座8的衬底中的布线548，跨接线不必特别在信号线周围。假定在信号线中不必要有跨接线，则难以在相互邻接的跨接线中产生串扰，而提高了电性能。

(实施方式8)

接下来，说明实施方式8。

在实施方式8中，为了能够同时测试可以设为图12所示的晶片WH的两个或多个半导体集成电路(芯片10的区域)，在薄膜片1中，分别对应于两个或多个上述芯片区形成其中形成探针(接触端子)的两个或多个区域581-584。据此，可以同时对四个芯片区进行探针测试。由于关于区域581-584的描述已在实施方式1-7中进行了说明，因此省略了详细说明。

如上所述，尽管基于实施方式具体地说明了由本发明人进行的发明，但是怎么强调也不过分本发明不局限于所述实施方式，在不偏离要点的范围中它可以作各种改变。

除凸块电极之外，键合焊盘足以作为成为测试目标的半导体晶片主表面上的电极。

本发明不限于DFT技术或BIST技术的应用。

本发明的半导体集成电路器件的制造方法可广泛地应用于例如半导体集成电路器件的制造步骤中的探针测试步骤。

Claims (2)

1.一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，制备第一片，所述第一片具有：用于接触所述两个或多个电极的所述两个或多个接触端子；电连接到所述两个或多个接触端子和所述第一布线的第二布线；以及包括无源元件的电路，其邻近所述两个或多个接触端子形成且连接到所述第二布线；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有所述接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底，

其中所述无源元件中包括电阻器、电感器和电容器中的至少一种。

2.一种半导体集成电路器件的制造方法，包括以下步骤：

(a)制备已被分为两个或多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，并且所述半导体晶片具有在所述晶片的主表面上方形成的待电连接到所述半导体集成电路的两个或多个电极；

(b)制备具有两个或多个接触端子的探针卡，该两个或多个接触端子可以接触所述两个或多个电极；以及

(c)进行所述半导体集成电路的电测试，使所述两个或多个接触端子的尖端接触所述两个或多个电极；

其中所述步骤(b)包括以下步骤：

(b1)与其中形成第一布线的布线衬底相对，制备第一片，所述第一片具有：用于接触所述两个或多个电极的所述两个或多个接触端子；电连接到所述两个或多个接触端子和所述第一布线的第二布线；以及包括无源元件的电路，其邻近所述两个或多个接触端子形成且连接到所述第二布线；以及

(b2)在所述步骤(b1)之后，在可以从所述第一片的没有形成有所述接触端子的一面按压所述第一片的其中形成所述两个或多个接触端子的区域的状态下，将所述第一片粘附到所述布线衬底，

其中所述电路中包括用于调整信号传送系统的阻抗的阻抗调整电路。

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