CN101326646A - 单片集成的半导体材料和器件 - Google Patents

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Abstract

本发明提供了用于单片集成单晶硅和单晶的非硅材料以及器件的方法和结构。在一个结构中，一种半导体结构包括硅衬底和布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数。所述半导体结构还包括不知在第一区域中的所述第一单晶半导体层上的绝缘层、布置在所述第一区域中的绝缘层上的单晶硅层以及布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层。该第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数。

Description

单片集成的半导体材料和器件
相关申请
根据35 U.S.C.§119(e)，本申请要求2005年11月1日提交的名为“INTEGRATED LIGHT ARRAYS”的美国临时申请No.60/732,442和2006年4月7日提交的名为“INTEGRATED LIGHT ARRAYS”的美国申请No.60/790204的优先权，其全部内容通过引用并入本文。
技术领域
本发明一般涉及半导体结构的制造。更具体地，本发明涉及硅和其它单晶半导体材料和/或器件的单片集成。
背景技术
将III-V族材料与硅组合的概念出现于二十世纪八十年代。虽然在那时不能预见硅技术发展的程度并且因此不能具体说明许多潜在应用，但是对该技术进行了根本的基础性研究。该基本思想是将发射和检测光的能力(III-V族材料)与数字逻辑(硅数字电路)结合将打破旧的市场并产生新的市场。然而，在实际中真正实现该目标被证明为比最初认识的更具有挑战性。
发明内容
本发明中，提供了用于单片集成单晶硅和单晶的非硅材料与器件的方法和结构。
一方面，一种半导体结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫(relaxed)硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的绝缘层；布置在第一区域中的绝缘层上的单晶硅层；和布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数。
另一方面，提供一种形成半导体结构的方法。该方法包括：提供硅衬底；在该硅衬底上布置第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅晶格常数不同的晶格常数；在第一区域中的第一单晶半导体层上布置绝缘层；在第一区域中的绝缘层上布置单晶硅层；和在第二区域中的第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中第一区域中不存在第二单晶半导体层，并且其中第二单晶半导体层具有和弛豫硅晶格常数不同的晶格常数。
另一方面，一种半导体结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的单晶硅层；和布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数。
一方面，一种单片集成的半导体器件结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的绝缘层；布置在第一区域中的绝缘层上的单晶硅层；至少一个包括元件的硅基电子器件，该元件包含至少一部分所述单晶硅层；布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；和至少一个包括有源区的III-V族发光器件，该有源区包含至少一部分所述第二单晶半导体层。
另一方面，提供了一种形成半导体结构的方法。该方法包括：提供硅衬底；在该硅衬底上布置第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅不同的晶格常数的晶格常数；在第一区域中的第一单晶半导体层上布置绝缘层；在第一区域中的绝缘层上布置单晶硅层；和在第二区域中的第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中第一区域中不存在第二单晶半导体层，和其中第二单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数。
另一方面，一种半导体结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的单晶硅层；和布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数。
一方面，一种单片集成的半导体器件结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的绝缘层；布置在第一区域中的绝缘层上的单晶硅层；至少一个包括有源区的硅基光电检测器，该有源区包含至少一部分所述单晶硅层；布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；和至少一个包括有源区的非硅光电检测器，该有源区包含至少一部分所述第二单晶半导体层。
另一方面，提供了一种形成单片集成半导体器件结构的方法。该方法包括：提供硅衬底；在该硅衬底上布置第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅不同的晶格常数的晶格常数；在第一区域中的第一单晶半导体层上布置绝缘层；在第一区域中的绝缘层上布置单晶硅层；形成至少一个包括有源区的硅基光电检测器，该有源区包含至少一部分所述单晶硅层；在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；和形成至少一个包括有源区的非硅光电检测器，该有源区包含至少一部分所述第二单晶半导体层。
另一方面，一种单片集成的半导体器件结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的单晶硅层；至少一个包括有源区的硅基光电检测器，该有源区包含至少一部分所述单晶硅层；布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；和至少一个包括有源区的非硅光电检测器，该有源区包含至少一部分所述第二单晶半导体层。
一方面，一种单片集成的半导体器件结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的绝缘层；布置在第一区域中的绝缘层上单晶硅层；至少一个包括元件的硅基电子器件，该元件包含至少一部分所述单晶硅层；布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；和至少一个包括元件的III-V族电子器件，该元件包含至少一部分所述第二单晶半导体层。
另一方面，提供了一种形成单片集成半导体器件结构的方法。该方法包括：提供硅衬底；在该硅衬底上布置第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅不同的晶格常数的晶格常数；在第一区域中的第一单晶半导体层上布置绝缘层；在第一区域中的绝缘层上布置单晶硅层；形成至少一个包括元件的硅基电子器件，该元件包含至少一部分所述单晶硅层；在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；和形成至少一个包括元件的III-V族电子器件，该元件包含至少一部分所述第二单晶半导体层。
在另一个方法中，一种单片集成的半导体器件结构包括：硅衬底；布置在该硅衬底上的第一单晶半导体层，其中第一单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；布置在第一区域中的第一单晶半导体层上的单晶硅层；至少一个包括元件的硅基电子器件，该元件包含至少一部分所述单晶硅层；布置在第二区域中而不在第一区域中的第一单晶半导体层的至少一部分上的第二单晶半导体层，其中第二单晶半导体层具有和弛豫硅的晶格常数不同的晶格常数；和至少一个包括元件的III-V族电子器件，该元件包含至少一部分所述第二单晶半导体层。
附图说明
附图没有按比例绘制。在附图中，在各个图中说明的相同或基本相同的部分均通过相同附图标记来表示。为了清楚，并非每个部分都在每个附图中进行标注。附图中：
图1是根据一个实施方案的包含单晶硅和单晶的非硅半导体层的多层晶片的截面示意图；
图2A-2C是根据不同实施方案的多层晶片的截面示意图；
图3A-3D是说明根据一个实施方案的用于制造多层晶片的工艺的截面图；
图4A-4H是说明根据一个实施方案的用于制造多层晶片的另一个工艺的截面示意图；
图5A-5H是说明根据一个实施方案的用于制造多层晶片的另一个工艺的截面示意图；
图6A-6H是说明根据一个实施方案的用于制造多层晶片的另一个工艺的截面示意图；
图7A-7H是说明根据一个实施方案的用于制造多层晶片的另一个工艺的截面示意图；
图8是根据一个实施方案的可以使用多层初始晶片形成的单片集成半导体结构的截面示意图；
图9是根据一个实施方案的使用多层初始晶片形成单片集成半导体结构的方法的流程图；
图10是根据一个实施方案的其中硅电子装置与III-V族发光器件单片集成的集成器件结构的截面示意图；
图11是根据一个实施方案的发光器件结构的截面示意图；
图12是根据一个实施方案的发光器件结构的顶部示意图；
图13A-13C是说明根据一个实施方案的在多层晶片上单片集成的发光器件结构的制造方法的截面示意图；
图14是根据一个实施方案的包含与发光器件和硅光电检测器单片集成的硅电子装置的集成器件结构的顶部示意图；
图15A-15B是根据一个实施方案的单片集成的光学互连总线的示意图；
图16是根据一个实施方案的与硅电子装置单片集成的发光器件阵列的顶视示意图；
图17是根据一个实施方案的与硅电子装置和光电检测器阵列单片集成的发光器件阵列的顶视示意图；
图18是根据一个实施方案的与硅电子装置单片集成的发光器件的二维阵列的顶视示意图；
图19是根据一个实施方案的图18集成器件系统的截面示意图；
图20是根据一个实施方案的与硅电子装置单片集成的光电检测器和发光器件的二维阵列的顶视示意图；
图21是根据一个实施方案的包含至少一个硅光电检测器和至少一个非硅的光电检测器的单片集成系统的截面图；和
图22是根据一个实施方案的包含硅电子装置和非硅电子装置的单片集成系统的截面图。
具体实施方式
本发明中所述的实施方案提供实施方法和结构的实施例，以便于硅基单晶层与一个或多个单晶半导体层单片集成，该一个或多个单晶半导体层具有不同于弛豫硅的晶格常数。在某些实施方案中，硅基器件与具有有源区的器件单片集成，该有源区由一种或多种具有与弛豫硅不同的晶格常数的单晶半导体形成。硅基器件可包括(而不局限于)硅基电子装置，诸如n-型金属氧化物半导体(NMOS)和p-型金属氧化物半导体(PMOS)场效应晶体管(FET)、互补金属氧化物半导体(CMOS)器件和双极晶体管。硅基器件也可以包括光电子器件诸如硅基光电检测器。非硅半导体器件可包括(而不局限于)III-V族发光器件(例如，发光二极管(LED)和激光二极管)、III-V族光电检测器和III-V族电子器件诸如III-V族高电子迁移率晶体管(HEMT)、异质结双极晶体管(HBT)和金属半导体FET(MESFET)。
在某些实施方案中，硅基单晶层与具有不同于弛豫硅的晶格常数的单晶半导体层的单片集成能促进发光器件与硅基器件如CMOS电路的集成。该发光器件能发射可见光、红外和/或紫外光，作为本发明中所述的技术并不限于该方面。由于能够单片集成这些器件，发光器件可以与控制和/或驱动发光器件的硅CMOS电路单片集成。硅CMOS电路也可执行计算功能。发光器件可采取发光器件阵列的形式，如一维阵列或二维阵列。因此，发光器件可布置为在线和/或区域(例如，矩形区域)上发光，并且可通过单片集成硅CMOS电路来控制和选择性地驱动以发光。光电检测器也可以在有或者没有发光器件的情况下与硅CMOS单片集成。光电检测器可以是硅基光电检测器，如果期望的话，可以集成为邻近发光器件以检测由发光器件发射的光。光电检测器的输出可以提供至硅CMOS电路，这可以至少部分基于光电检测器的输出改变发光器件的驱动。这种功能可用于调节提供至发光器件的驱动功率，和/或当检测到给定的发光器件不正确运行时(例如当发光器件的输出失效或劣化时)来激活冗余的发光器件。
发光器件和硅基电子装置如CMOS的单片集成可用于形成微型显示器、高分辨率打印机杆和/或区域、成像杆和/或区域、具有集成微型显示器的芯片上计算机和用于硅基电子装置的光学互连。
在某些实施方案中，硅基单晶层与具有不同于弛豫硅的晶格常数的单晶半导体层的单片集成能够有助于硅光电检测器与非硅光电检测器如锗和/或III-V族光电检测器的集成。硅和非硅光电检测器的集成能使得高分辨率成像芯片具有硅和非硅光电检测器阵列，进一步与硅基电子装置如CMOS集成。
在某些实施方案中，硅基单晶层与具有不同于弛豫硅的晶格常数的单晶半导体层的单片集成还能够有助于硅基电子器件如硅MOSFET和双极晶体管和非硅半导体电子器件如III-V族HEMT、HBT和/或MESFET的集成。这种集成能够使得利用硅CMOS形成的数字电路与由III-V族材料形成的模拟/RF电路集成。
所提出的一些实施方案使用多层初始晶片实现了硅和非硅材料和器件的单片集成，该初始晶片包含具有一个或多个单晶半导体层的硅基单晶层，所述一个或多个单晶半导体层具有与弛豫硅不同的晶格常数。而且，本发明所提出的某些技术允许在单晶非硅半导体层上外延沉积非硅材料。外延生长的非硅材料可包括用于非硅半导体器件的器件异质结构，所述非硅半导体器件包括诸如III-V族发光器件(例如，LED和激光二极管)、III-V族光电检测器和III-V族电子器件如IH-V族HEMT、HBT和MESFET。多层初始晶片允许外延生长的非硅器件材料的表面与硅基单晶层是基本上共面的，由此有助于硅和非硅器件结构的共处理(例如，光刻、互连形成及其它后端处理)。
图1说明包含单晶硅和单晶非硅半导体层的多层晶片的一个实施方案。多层晶片100包含硅衬底110、布置在该硅衬底110上的单晶半导体层120、布置在该单晶半导体层120上的绝缘层130和布置在绝缘层130上的单晶硅层140。
单晶半导体层120可包括一个或多个半导体层。单晶半导体层120中的至少一个层可具有和弛豫硅的晶格常数不同的晶格常数。单晶半导体层120可包括一个或多个锗层、一个或多个硅-锗层和/或一个或多个III-V族半导体层。单晶半导体层120可包括硅-锗渐变层(graded layer)。硅-锗渐变层可具有第一锗含量(例如，0％的锗)的底部界面，并且可渐变为具有增加的锗含量，直至具有第二锗含量(例如100％的锗)的顶部界面。在这样的硅锗递渐变上可布置锗层，作为层120的一部分。
在某些实施方案中，单晶半导体层120可包含一个或多个III-V族半导体层。III-V族半导体层的例子包括砷化镓、氮化镓、磷化铟、砷化铟镓、氮化铟镓、砷化铝镓、氮化铝镓和/或本领域技术人员所公知的其它III-V族半导体层。在某些实施方案中，该III-V族半导体层可布置在锗层上。此外，如上所述，该锗层可布置在硅锗渐变层上。在某些实施方案中，该III-V族半导体层可布置在硅锗层上和/或布置在硅锗渐变层上。
在某些实施方案中，单晶半导体层120可包含相互堆叠且晶格常数相互不同的并且不同于弛豫硅的晶格常数的两个或多个单晶半导体层。所述两个或多个单晶半导体层可包括例如锗层和磷化铟层、锗层和氮化镓层、砷化镓层和磷化铟层，和/或砷化镓层和氮化镓层。单晶半导体层中的一个层可合适作为发光器件中的有源层，并且其他单晶半导体层可合适作为模拟和/或RF器件中的沟道层。
绝缘层130可包括任意绝缘材料层如氧化硅、氮化硅、氧氮化硅、本领域公知的其它绝缘材料和/或其任意组合。在某些实施方案中，层130是非绝缘层如半导体和/或金属层。在其它的一些实施方案中，可不存在层130。在这样的实施方案中，单晶硅层140可布置在(例如，接触)单晶半导体层120上。
单晶硅层140可包含弛豫硅和/或应变硅层。该应变硅层可具有任意期望的应变，例如该应变硅层可具有约1～2％的拉伸应变。作为替代，或者另外地，可在绝缘层130上布置硅-锗层。
多层晶片100可具有任意期望的直径，作为本发明所述的技术不限于此方面。在某些实施方案中，多层晶片的直径为至少150mm，至少200mm或硅衬底可获得的其它任意合适的直径。
图2A-2C是根据某些实施方案的多层晶片的截面示意图。图2A-2C说明多层晶片201，其具有硅衬底110、布置在硅衬底110上硅-锗渐变层121、布置在层121上的一个或多个的锗、硅-锗和/或III-V族层120、布置在层120上的绝缘层130和布置在绝缘层130上的单晶硅层140。
图2B说明包含布置在绝缘层130上的单晶硅层140的多层晶片202。绝缘层130布置在一个或多个锗、硅-锗和/或III-V族层120上，层120布置在硅衬底110上。
图2C说明包含布置在绝缘层130上的单晶硅层140的多层晶片203。绝缘层130布置在一个或多个锗、硅-锗和/或III-V族层120上。层120布置在绝缘层135上，该绝缘层135布置在硅衬底110上。在某些实施方案中，可用非绝缘层如半导体和/或金属来替代绝缘层130和/或135。
在某些实施方案中，本发明所述的多层晶片的单晶半导体层120可基本覆盖所有的硅衬底110。单晶半导体层120可布置在全部或几乎全部的硅衬底110的上。绝缘体130和/或单晶硅层140可也布置在基本全部硅衬底110上。使用如下所述的晶片接合技术可制造这样的多层晶片。
图3A-3D是说明制造多层晶片如图2A中说明的多层晶片201的方法的实例。如图3A所示，该方法可包括提供可包括硅衬底110的处理晶片。使用本领域所公知的技术，可在硅衬底110上外延生长晶格错配的硅-锗渐变层121。例如，可使用化学气相沉积(CVD)生长硅-锗渐变层121。硅-锗渐变层121可具有渐变的锗含量，其在硅-锗渐变层121的表面上从较低锗含量增加至较高的锗含量。在硅-锗渐变层121的下部界面处的较低的锗含量可以是0％锗(例如，纯硅)，并且可以逐级方式、连续方式或其它方式增加至在硅-锗渐变层121顶表面处所期望的最终锗含量。在某些实施方案中，在硅-锗渐变层顶表面的锗含量为100％的锗或任意其它期望的锗含量(例如，大于90％的锗，大于75％的锗，大于50％的锗)。该硅-锗渐变层可进行化学机械抛光(CMP)以消除在硅衬底上沉积晶格失配的硅-锗期间引入的网纹粗糙(cross hatch roughness)。硅-锗渐变层121也可以通过生长过程的中断而间歇地进行CMP，使得减少可在外延生长期间形成的网纹粗糙，并且因此减少了最终的穿透位错密度。
锗和/或硅-锗层120可布置在硅-锗渐变层121上。在某些实施方案中，生长过程之后可对锗层进行化学机械抛光。在某些实施方案中，可在锗和/或硅-锗层120(其包括一个或多个III-V族层)上布置一个或多个层。或者，可在硅-锗渐变层121上直接布置一个或多个III-V族层。所述一个或多个III-V族层可包含任意数的III-V族材料(例如，砷化镓、磷化铟、氮化镓、任意三元III-V族和/或其任意组合)。此外，所述一个或多个III-V族层可包括渐变III-V族层，如砷化铟镓渐变层，或任意其它包括III-V族半导体的渐变层结构。
绝缘层130可布置在锗和/或硅-锗层120上。绝缘层130可包括任意类型的绝缘体，如氧化物(例如二氧化硅)、氮化硅、氧氮化硅或任意其它合适的绝缘体材料。作为替代，或另外地，可在锗和/或硅-锗层120上沉积非绝缘层。可另外对绝缘层130进行抛光，例如使用化学机械抛光。
图3B说明施主晶片，该施主晶片可以是结合图3A所示的处理晶片的晶片。该施主晶片可以是硅衬底190。可使用离子切割工序制备用于晶片接合和的层转移的硅衬底190。作为替代，或者另外地，可使用本领域技术人员所公知的接合和回蚀刻层转移工艺。在离子切割过程中，离子(例如，氢离子、氦离子)注入(如箭头191所示)硅衬底190的表面，以在距离硅衬底表面期望的深度处形成注入离子峰192。在离子峰192上的硅材料(本发明称之为硅层140)可作为用于晶片接合工艺的转移层。
图3C说明进一步可以与图3A的处理晶片进行接合晶片的施主晶片。如图所示，处理晶片的硅层140接合于施主晶片的绝缘层130。或者，在晶片接合之前，可将绝缘层(例如，氧化层)布置在图3B所示的施主晶片的硅层140上。在这样的实施方案中，晶片接合工艺可包括氧化层对氧化层接合。晶片接合之后，可在期望的温度下对接合的晶片对进行退火以引发层140的裂缝形成和分层。退火也可强化转移层对处理晶片的接合。所得多层半导体晶片结构如图3D所示，其中硅层140布置在图3A所示的处理晶片上。由于分层的层140的表面可能是粗糙的，因此可随后例如通过化学机械抛光来抛光该表面。
图4说明使用非硅施主衬底制造图2中所示的多层晶片202的方法。非硅施主衬底可包括锗衬底或III-V族衬底，如砷化镓、氮化镓、磷化铟或磷化镓。图4A说明由非硅材料形成的施主衬底180。使用离子切割工艺中的离子来注入施主衬底180(如箭头181所示)。利用注入能量注入离子，使得在距离非硅施主衬底180表面的期望深度182处形成峰浓度。材料层120位于注入峰182上。
图4B说明硅处理衬底110，施主衬底180可晶片接合该硅处理衬底110，如图4C所示。晶片接合之后，可对晶片接合对进行退火以引发在施主衬底的注入峰182处的裂缝形成，并由此导致非硅层120转移至硅处理衬底110上，如图4D所示。退火也可强化层120和硅处理衬底110之间的接合。然后绝缘层130可沉积在非硅层120上，如图4E所示。
可制备包含硅衬底190的第二施主晶片。任选地，硅衬底190可具有布置在其上的绝缘层(未显示)；例如，这样的绝缘层可由氧化硅形成并可沉积和/或热生长。然后硅衬底190可进行离子注入(由箭头191表示)，以注入第二离子切割工艺中使用的离子。注入硅衬底的离子具有合适的注入能量，从而在距离硅衬底190表面的期望深度处产生离子注入峰192。这样的工艺进而限定硅衬底190的硅层140，其将作为转移至包含硅衬底110的处理晶片的层。图4G说明晶片接合工艺，其中硅衬底190的表面接合于处理晶片的层130。晶片接合之后，可对接合对进行退火以引发在硅衬底190的离子注入峰192处形成裂缝，并且因此硅层140转移至处理晶片的层130上，如图4H所示。所得多层半导体晶片包括图2B的多层晶片202的各层。
图5A-5H说明制造多层晶片212的替代方法，其以施主晶片作为开始，该施主晶片包括布置在硅衬底上的硅-锗渐变层上的非硅材料如锗、硅-锗和/或III-V族半导体。图5A说明这样的施主晶片，其包括其上布置有硅渐变层121的硅衬底110a。在硅-锗渐变层121上布置锗、硅-锗和/或III-V族层120a。离子可通过施主晶片的表面注入以在层120a的期望深度处产生离子注入峰182。在图5A中，离子注入峰之上的材料标记为层120。除了用图5A所示的晶片替代非硅施主衬底180以外，图5方法中的其余过程类似于图4方法中所描述的那些过程。
图6A-6H说明制造图2C的多层晶片203的方法，其以非硅衬底180如锗或III-V族衬底作为开始，并使用和图4类似的方法。除了绝缘层135布置在图6A的非硅施主衬底180和/或图6B的处理晶片110之上以外，该方法的过程和图4描述的过程类似。
图7A-7H说明制造图2C的多层晶片203的另一种方法，其使用包含非硅层如锗、硅-锗和/或III-V族层120a的初始晶片，其中层120a沉积在已经在硅衬底110a上沉积的硅-锗渐变层121上。绝缘层135可沉积在非硅层184和/或处理硅衬底110上。图7工艺的其余过程和图6的那些过程类似。
多层晶片如图1所示的多层晶片100包括单晶硅半导体层120，该层具有和弛豫硅不同的晶格常数。这样的多层晶片可用作起始晶片以单片集成硅和非硅器件。可在单晶硅层140中和/或上形成硅器件，可在其中已经除去硅层140和绝缘层130从而暴露单晶半导体层120的区域中形成非硅器件。在暴露的单晶半导体层120上外延再生长的高品质半导体材料层可作为材料层用于非硅器件，如III-V族、硅-锗和/或锗电子和/或光电子器件。
图8说明根据一个实施方案可使用多层晶片100作为初始晶片形成的半导体结构800。半导体结构800单片集成第一区域810和第二区域820。第一区域810可包括布置在绝缘层131上的单晶硅层141，绝缘层131进一步布置在单晶半导体层120上，其中单晶半导体层120具有与弛豫硅不同的晶格常数。单晶半导体层120布置在硅衬底110上。
半导体结构800还包括第二区域820，其中第二单晶半导体层(例如，在所述实施方案中的层220和222)布置在至少一部分单晶半导体层120上。在半导体结构的第一区域中不存在第二单晶半导体层(例如，层220和222)。第二单晶半导体层(220和222)具有与弛豫硅不同的晶格常数，并且可以具有和单晶半导体层120不同的组成。
单晶半导体层220可布置为与至少一部分第一单晶半导体层120接触。如下面将进一步讨论，这样的结构可通过在单晶半导体层120的暴露的区域上外延生长来形成。在某些实施方案中，单晶半导体层220可具有与单晶半导体层120类似的组成，或者作为替代，一部分或全部单晶半导体层220可具有与单晶半导体层120不同的组成。而且，根据预定的器件应用，可部分或整体掺杂层220。
单晶半导体层222可布置在半导体层220上，其中半导体层222可包括合适用于将在区域820中形成的预定器件的异质结构。在某些实施方案中，半导体层222可包括一个或多个III-V族半导体材料层、硅-锗和/或锗层。在某些实施方案中，层222可包括硅覆盖层，该覆盖层可布置为与III-V族、硅-锗和/或锗材料层接触。硅覆盖层可作为防止III-V族和/或锗暴露于用于在该结构上制造器件的任何工艺环境(例如，硅加工)的包封层。
申请人已经认识到具有基本共面的硅区域和非硅器件区域的益处。硅区域和非硅区域的表面之间的同面性可有助于光刻工艺步骤，这是由于硅区域和非硅区域均可具有基本上相同的高度(例如，硅和非硅半导体表面具有基本上相同的高度)。这样，可有利于光刻步骤，其中该光刻步骤对晶片表面上的显著高度变化敏感。由于硅区域和非-硅区域之间的基本同面性，也可有利于硅区域和非-硅区域中各器件之间的互连制造。如在本发明中所用，同面性可取决于所采用的光刻工艺的特征尺寸。在某些实施方案中，共面半导体表面小于100纳米，小于200纳米，或小于400纳米。例如，当使用70纳米栅极-长度CMOS所采用的光刻时，所述基本共面的表面可小于200纳米(例如，小于100纳米，小于50纳米)。
应该理解，在半导体结构800中可引入任意数目的其它层。例如，通过绝缘层230可将包含单晶半导体层220和222的非硅区域820与单晶硅区域141隔离。虽然图8显示层230布置为填充单晶硅层141与单晶半导体层222和220之间的整个间隙，但是应理解在此所述的技术部不限于此。
使用采用多层晶片如多层晶片100作为初始晶片的制造工艺，可形成本发明中所述的接合单晶硅区域和单晶非硅区域的单片集成结构。图9说明这种方法的一个实施例的流程图。该方法可包括提供多层晶片(例如，多层晶片100)作为初始晶片(过程310)。在过程320中，可实施前端硅器件工艺以在单晶硅层140的第一区域中形成前端硅器件。这种硅器件可包括电子和/或光电子器件，如硅晶体管(例如，CMOS、双极晶体管)和/或光电子器件(例如硅光电检测器)。任选地，在第一区域中制造的前端硅器件可通过沉积保护材料来涂敷，保护材料包括但不限于氮化物、氧化物、氧氮化物、其组合或本领域技术人员所公知的任意其它适合的材料。
在硅单晶层140的第二区域中，可除去(例如，蚀刻)硅单晶140和绝缘体层130以使单晶半导体层120暴露(过程330)。用于除去硅和/或绝缘体的蚀刻可包括化学蚀刻或物理蚀刻，并且可以是干蚀刻或湿蚀刻，在此提出的技术并不限于该方面。当单晶半导体层120在第二区域中暴露时，可在该暴露区域上外延生长任何期望的半导体材料层，所述暴露区域作为用于外延生长工艺的晶种层(过程340)。可生长晶格匹配于单晶半导体层120的半导体材料。在单晶半导体层120上生长的半导体层可包括锗层、硅-锗层、III-V族层和/或其任意组合。至少一个这样的层具有与弛豫硅的晶格常数不同的晶格常数。
任选地，在暴露的半导体层120上外延生长之前，可沉积绝缘材料(例如，介电材料)以包围单晶硅层141(例如，如用于半导体结构800所示)的侧壁，该单晶硅层141由于第二区域中的蚀刻而已经暴露。这种工艺可导致图8中所示的绝缘层230的形成。这种工艺可包括：在整个晶片表面上沉积毯覆式绝缘层，并蚀刻沉积的毯覆式绝缘层的一部分以使区域820中的单晶半导体层暴露，而保持区域820侧壁上的绝缘体完整。应理解，这样的绝缘侧壁230可由介电材料如氧化物、氮化物、氧氮化物、和/或其任意组合或其它适合材料形成。当在半导体120上外延生长半导体220和222时，侧壁230可有利于其中暴露的单晶半导体层120用作后续外延生长的晶种层的选择性外延生长。通过使用本领域技术人员所公知的适当的生长化学品、温度和/或压力，可抑制在绝缘体230上的生长。如果在硅区域810上存在毯覆式绝缘保护层，则通过使用选择性生长，也可抑制在这些区域中半导体的生长。或者，如果没有使用选择性生长，则可在硅区域810上发生半导体生长，并且可实施生长后蚀刻以除去在那些区域中沉积的任意半导体材料。
过程340的半导体外延生长可允许生长包括III-V族、锗和/或硅-锗层的期望的器件层。外延生长也可结合所需的掺杂，例如在器件结构中所需P-型、N-型和本征掺杂。而且，在生长过程结束时可沉积硅覆盖层，以包封在单晶半导体层120上再生长的III-V、锗和/或硅-锗层(过程350)。硅覆盖层的引入可有利于外延生长之后再引入到硅制造设备中。在某些实施方案中，第二区域中的外延生长半导体层表面(例如，层222或硅覆盖层表面)可以与第一区域(例如，层141)中的硅表面基本上共面，如前所述。
在过程360中，可实施非硅器件的前端处理以及在第一区域中硅器件和在外延生长第二区域中非-硅器件的后端处理。后端处理可包括在晶片上的各器件之间形成互连。应理解，可在第一区域中的硅器件之间、第二区域中的非-硅器件之间以及硅与非硅器件之间形成互连。这种工艺与标准的硅制造设备兼容，另外，在其中硅与非硅区域具有基本共面的半导体表面的实施方案中，可显著地促进后端处理中的光刻和互连工艺。而且，这种工艺可使得在硅CMOS制造设备中能够实施整个工艺。由于后端处理技术对于硅CMOS制造设备可能是更先进的，所以该工艺会是有利的。
由于硅CMOS前端处理温度通常高于使III-V族器件中掺杂剂扩散最小化的温度，所以所述制造工艺可促进硅和非硅(例如III-V族)器件的单片集成。因此，在某些实施方案中，当实施硅前端处理时，在该晶片中可不存在III-V族器件层。然而，III-V族、锗和/或硅-锗掩埋单晶半导体层的熔解温度可足够高，以使得这些层能够经受硅前端处理。而且，由于后端处理(例如，互连形成)通常具有比硅前端处理更低的热衡算，因此任意III-V族器件层可容易经受住硅后端处理。
这种单片集成半导体结构和用于形成这种结构相关的方法可用于单片集成硅器件(电子或光电子的)和III-V族和/或锗器件(电子的和/或光电子的)。
图10说明根据一个实施方案的其中硅电子装置与III-V族发光器件(例如LED或激光二极管)单片集成的集成器件结构1000。可制造硅器件510(例如硅CMOS、双极晶体管和/或硅光电检测器)以保持在多层晶片的第一区域810中，在第二区域820中的单晶半导体层120上可生长III-V族发光器件520。在区域820中形成的发光器件可包括掺杂的垂直堆叠的III-V族层，从而形成p-n或p-i-n结构。层222也可包括有源层(例如，一个或多个量子阱)和布置在该有源层下方和上方的限制层。层222的表面可包括硅覆盖层，如前所述。发光器件520的层222的顶部可通过互连410与硅器件510接触和电互连。垂直的发光器件结构的另一侧可通过金属填充的通孔420接触，其也可与硅器件510(未显示)相互连接。应该理解，这仅仅是一种类型的接触方案并且可采用其它的接触方案，在此所述的技术并不限于此。
图11说明根据一个实施方案的发光器件结构520′的截面图。发光器件结构520′是集成器件结构1000的发光器件520的一个示例性实施例。发光器件520′包括单晶半导体层220，其可以是锗层。层220可以是p+掺杂的，并且可作为发光器件的p-侧。布置在半导体层220上的半导体层222可包括发光器件限制层(confinement layer)、覆层(cladding layer)、有源层和覆盖层(cap layer)(例如，硅覆盖层)。层222可包含p+掺杂的砷化镓层1102。在层1102上可布置底部p-型AlInGaP限制层1104。在底部限制层1104上可布置量子阱有源层1106。量子阱1106可以是未掺杂的并且由InGaP形成，从而由于周围限制层的带隙和/或带隙偏移(bandgap offset)而具有带隙限制。可在有源层1106上布置顶部n-型AlInGaP限制层1108。可在限制层1108上布置n+掺杂的砷化镓层1110。在层1110上可布置n+掺杂的硅覆盖层1112。
砷化镓层1102和覆层1104和1108可掺杂约5x1017掺杂剂/cm3的剂量，覆层1104和1108可以具有约200nm厚度，有源区1106可以具有约22nm厚度。砷化镓层1110可用作电流扩散层，并且可以具有约50nm厚度并掺杂约1x1019掺杂剂/cm3的剂量。硅包封层1112可以具有约80nm厚度并且掺杂约1x1021掺杂剂/cm3的剂量。或者，掺杂顺序可相反以形成n-p掺杂的异质结构，其中底层是n-掺杂的而表面层是p-掺杂的。
发光器件520′可包括在硅覆盖层1112上沉积的硅化物层1114和接触金属层1116。可布置接触金属层1116与互连410接触。接触金属层1116可仅仅覆盖发光器件表面的一部分，因此允许光发射通过未覆盖的区域。例如，从顶视图的角度来观察，接触金属层1116可具有环形几何结构。发光器件520′可包括由于在锗层220上沉积的锗化物层1118和接触金属层1120。
在某些实施方案中，III-V族异质结构和硅覆盖层在能够沉积III-V族和IV族材料的一个反应器系统(例如，MOCVD反应器)中原位沉积。例如，使用低压MOCVD(例如，托马斯-斯瓦米封闭耦合的淋浴头反应器)可生长发光器件520′的III-V异质结构和覆盖硅层。源物质可包括对于III族元素的三甲基镓(TMGa)、三甲基铝(TMAl)和三甲基铟(TMIn)、对于V族元素的PH3和AsH3和对于硅的SiH4。二甲基锌(DMZn)和B2H6可用作p-型掺杂剂源和Si2H6可用作n-型掺杂剂源。载气可包括氮气。可在约650℃的温度和约100托的压力下进行沉积。可设定V/III比率为约83，用于发光器件层的沉积。
应该理解发光器件520′仅仅是发光器件的半导体层结构的一个实施例。在某些实施方案中，发光器件可包含异质结构，而在其它的实施方案族，发光器件可包含均质结构。其它III-V材料可用来形成发射不同波长的光的发光器件结构，在此所述的技术不限于此。在发光器件520′中，AlInGaP层可以是与GaAs晶格匹配的(AlxGa1-x)0.5In0.5P层(例如，x＝0.3)，其可用作可见光谱的红至绿区中的高亮度可见光发光器件的材料。
图12说明根据一个实施方案的在多层晶片如多层晶片100上单片集成的发光器件的顶视图1200。例如，单片集成器件结构1000的发光器件520可以制造为具有顶视图1200。发光器件可包括绝缘区域230(例如，隔离沟槽)，其可由任意适合的电绝缘材料如氧化物(例如，氧化硅)、氮化硅或其组合形成。发光器件可包括生长的阱1210，在其内部，可在多层初始晶片(例如，多层晶片100)的单晶半导体层(例如，层220和222)上外延生长发光器件异质结构(或均质结构)。发光器件可具有发光区域1220，在发光器件有源区内产生的光可至少部分地从发光区域1220发射。发光器件可以任意适合的方式接触。如顶视图1200所示，第一金属接触1230可通过接触通孔1240接触发光器件半导体结构的顶侧，第二金属接触420可通过接触通孔1250接触发光器件半导体异质结构的底侧。
发光器件发光区域可具有任意适合的尺寸和形状。在图12所示的顶视图中，发光器件发光区域是矩形或正方形的，但是也可使用其它的形状，在此所述的技术不限于此。发光器件半导体区域的尺寸可由生长阱(grownwell)的尺寸限定。如前所述，生长阱可如下形成：从多层晶片100开始，除去(例如蚀刻)在发光器件(或其它的非硅器件或材料)可通过在暴露的单晶半导体层120上外延生长而形成的区域中的单晶半导体层140和绝缘体层130。因此，发光器件半导体区域的尺寸可由用于形成生长阱的光刻工艺所限定。在一个实施方案中，发光器件的发光区域小于约100x100μm2。由于发光区域由用以限定生长阱的光刻工艺的分辨率(例如，CMOS特征长度光刻极限)，因此在某些实施方案中可限定发光器件发光区域小于约1x1μm2。
可限定多个生长阱和因此分隔的发光器件，其中可通过隔离沟槽隔离一个或多个发光器件，如通过绝缘层230形成的那些。由于在此所述的技术不限于此，所以该隔离沟槽可具有任意适合的尺寸。在某些实施方案中，包括隔离沟槽和接触层的各发光器件单元的间距小于约100μm。
在某些实施方案中，当没有采用发光器件半导体结构的选择性外延沉积时，在生长阱的侧壁(例如，绝缘侧壁诸如介电侧壁)附近生长的材料可以是多晶的。在这样的实施方案中，在阱中的外延生长之后，可采用蚀刻工艺以除去在期望的发光区(例如，区域1220)之外的区域中生长的多晶半导体。
应理解，如果形成发光器件的阵列，则阵列中的发光器件可共用相同的底部接触(例如，接触420)。而且，如图12所示，顶接触(例如，p-接触)和/或顶接触通孔可具有环形结构以促进电流扩散，同时还促进从发光器件的表面发光。在某些实施方案中，当阵列中发光器件的间距较小(例如，具有小于约20x20μm2的发光区域)时，可将指状顶接触和/或健合垫输出端(fan-out to bond-pads))结合到发光器件阵列中。
图13说明根据一个实施方案，在多层晶片如多层晶片100上制造单片集成的发光器件的方法的实例。可采用潜在具有不同的异质结构和/或接触方案的工艺，以在多层晶片上形成其它的非硅材料异质结构和/或器件。
该工艺可包括提供多层晶片如多层晶片100。可在多层起始晶片100的单晶硅层140上的多层晶片第一区域(区域141)中实施前端硅器件处理。可用光刻胶旋涂多层晶片，并在90℃下预焙烘30分钟。然后可用光刻掩模显影和图案化该光刻胶，以暴露其中将形成发光器件的多层晶片的区域。
然后，可蚀刻多层晶片的单晶硅层140和绝缘层130，以暴露在指定用于制造发光器件阵列的区域中的下层单晶半导体层120。使用正性光刻胶作为蚀刻掩模，电子回旋共振反应离子蚀刻(ECR-RIE)可用于干蚀刻单晶硅层140。工艺条件可包括SF6∶O2(30∶5sccm)的蚀刻化学品、30毫托的总压、400W的源功率和30W的偏压功率。使用相同的蚀刻掩模，可采用缓冲氧化物蚀刻(BOE)溶液以蚀刻绝缘层130。
然后可使用与上述利用正性光刻胶作为蚀刻掩模相类似的ECRRIE方法来隔离暴露的单晶半导体层120。可使用定时蚀刻以限定隔离沟槽1320(例如，～1μm深)。与插入发光器件之下的反向偏压p-n结接合的沟槽可提供一维阵列的发光器件之间的电隔离，因此允许发光器件的两维无源矩阵的操作。然后可在晶片上沉积共形PECVD氧化物(例如，1.2μm厚)。氧化物层可提供用于外延的模板和/或用氧化物层1330填充隔离沟槽1320。具有正性光刻胶作为蚀刻掩模的BOE溶液可用于蚀刻氧化物层中的生长阱，从而暴露出用于外延生长的下层单晶半导体层120。
然后可清洗晶片以确保在生长(例如，MOCVD)之前清除所有光刻胶残余物。除了一小时氧等离子体灰化工艺外，还可使用商品化的光刻胶剥离剂(例如，Fujifilm的Microstrip 2001
Figure A20068004667200361
)，以制造用于生长发光器件半导体结构的晶片。图13A显示在MOCVD生长之前的图案化的晶片的一部分的截面示意图。如图13A所示，可用保护层1310来保护硅区域141，硅区域141上可以已经制造有前端硅器件，保护层1310可由任意适合的材料层如氮化物、氧氮化物和/或氧化物形成。
应该理解，单晶半导体层120可包含与弛豫硅具有不同的晶格常数的任意半导体。在某些实施方案中，单晶半导体层120可包含可用于非硅异质结构生长的锗层。在这样的实施方案中，可利用锗的生长前清洗，该清洗包括用10∶1的DI∶HF清洗15秒，随后用H2O2清洗15秒，并然后用10∶1的DI∶HF清洗15秒。在其中单晶半导体层120包含计划用作生长层的其它材料的其它实施方案中，可使用本领域技术人员公知的其它适合的生长前清洗方法。该预清洗之后，可将图案化的晶片装进反应器(例如，MOCVD反应器)用于生长。
在其中选择生长条件以促进选择性外延生长的实施方案中，在暴露的单晶半导体层120上可选择性地生长单晶层，而在介电表面如生长阱侧壁上没有发生明显的生长。如果实施非选择性生长，可在任意绝缘层(例如，介电层)上和在靠近绝缘(例如，介电)侧壁的生长阱中沉积多晶材料，同时可在生长阱的中心区内外延生长材料，如图13B所示。虽然图13B说明了在下层单晶层120上生长的特定异质结构，但是在此所述的技术不限于此，所以应该理解也可生长其它材料和/或异质结构。
在生长之后，可使用氧化物硬掩模(例如，3000
Figure A20068004667200371
厚的PECVD氧化物)保护在生长阱中沉积的单晶外延材料，并且可蚀刻任意的多晶材料。在其中生长层包括硅覆盖层的实施方案中，可使用SF6/O2等离子体干蚀刻该硅覆盖层。对于图13B中说明的异质结构，可使用H3PO4∶H2O2∶H2O(3∶1∶50)溶液对顶部GaAs电流扩散层和底部GaAs缓冲层进行湿式化学蚀刻。HCl∶H3PO4∶H2O(1∶1∶1)溶液可用来蚀刻AlGaInP/InGaP/AlGaInP堆叠体。在蚀刻完成之后，可使用BOE溶液剥去该氧化物硬掩模。
如图13C所示，然后可沉积共形氧化物层1340(例如，3000
Figure A20068004667200372
厚的PECVD氧化物)以隔离发光器件台面(mesa)侧壁。在后续处理步骤期间，侧壁绝缘能防止顶部接触金属在台面侧壁处使发光器件p-n结短路，而且也可以防止在发光器件侧壁处III-V族材料的暴露。然后可在氧化物中蚀刻顶部和底部接触通孔(例如，使用BOE溶液)，以暴露用于形成后续欧姆接触的硅覆盖层和单晶半导体层120。可在晶片上溅散沉积金属接触层(例如，500
Figure A20068004667200381
Ti/1μm Al)，并图案化(例如，使用DI∶BOE(1000∶15)溶液和PAN蚀刻(77％磷酸、20％乙酸、3％硝酸))成为发光器件的顶部1350和底部1360接触。
该工艺然后可包括在非硅器件(例如，发光器件)的生长和制造期间除去用于保护硅前端的保护层1310。然后可实施硅后端处理以完成在区域141中的硅器件的制造。后端处理可包括在硅和非硅器件之间形成金属互连。对上述工艺可进行各种改变，包括但不限于：形成用于非硅器件的其它类型的异质结构，如用于非硅电子器件(例如，HEMT、HBT、MESFET)和/或光电子器件(光电检测器、激光二极管)的异质结构，下面将进一步进行描述。而且，使用这种方法可形成任意数量的非硅器件，并且非硅器件可根据需要进行互连以形成单片集成的硅和非硅器件。
图14说明根据一个实施方案的包含与发光器件1452和硅光电检测器1450单片集成的硅电子装置1410的集成器件结构的顶视示意图。这种集成器件结构可使用多层晶片如多层晶片100来形成。集成结构可具有在多层晶片的第一区域如图10的区域810上形成的硅电子和光电子(例如，硅光电检测器1450)器件。可在单晶硅层(例如图10的层141)上形成硅电子装置1410和硅光电检测器1450。在的多层晶片的区域中可形成发光器件1452，在所述区域中初始多层晶片的硅单晶层已经除去，由此暴露布置在单晶硅层下方并具有和弛豫硅不同的晶格常数的单晶半导体层120。可在具有和弛豫硅不同的晶格常数的暴露的单晶半导体层(例如，图10的层120)上外延生长器件层，例如发光器件1452的异质结构层，如前所述。
发光器件1452可以是包括有源区的LED，该有源区具有能在期望的波长或波长范围内发光的材料，如适合的III-V族材料。可以以图9所述方法外延生长发光器件1452的半导体结构层。图14中显示的顶视图表示发光器件1452的顶部接触半导体层1422。如前所述，顶部接触半导体层1422可以是硅覆盖层，其可通过外延生长来沉积。发光器件1452的顶视图也显示了绝缘区域1423，其可包围发光器件半导体材料，并将发光器件与其上可形成有硅电子装置和/或光电子装置的硅层相隔离。发光器件1452还可包括可具有环状几何结构的顶部金属接触1402。顶部金属接触1402可连接到可包含标准硅互连金属的互连1401。该互连1401可提供与硅电子装置1410的连接。发光器件1452的底部可通过互连1403进行接触，该互连1403可布置为与金属填充的通孔接触，所述通孔延伸通过绝缘层1423并且接触发光器件1452(如图10的横截面所示)的底部半导体层。
集成器件结构1400可包括可具有任意适合的光电检测器器件结构的硅光电检测器1450。在一个实施方案中，硅光电检测器是横向的p-n结和/或p-i-n结。这种结构可通过在选择区域中注入p-型和n-型掺杂剂来形成。在另一个实施方案中，硅光电检测器1450是通过注入p-型和/或n-型掺杂剂、和/或通过选择性外延生长形成的垂直硅光电检测器。硅光电检测器1450的p和n区(未显示)可与互连1404和1405接触，所述互连1404和1405可提供硅光电检测器1450和硅电子装置1410之间的互连。
硅电子装置1410可包括硅CMOS、硅双极晶体管、硅-锗HBT、和/或相关的电路元件如二极管、电阻器、电容器和/或感应器。硅电子装置1410可执行各种功能。硅电子装置可为发光器件1452提供驱动功率。硅电子装置1410也可响应于由未在本发明中显示的其它电路如提供距离显示信号的外部电路所提供的信号来控制由发光器件提供的驱动功率。硅电子装置1410可接收来自光电检测器1450的可用于调节发光器件1452的控制的信号。作为替代或另外地，来自光电检测器1450的信号可通过硅电子装置中的数字电路处理并用于除了调节发光器件1452的控制之外的目的。
硅光电检测器1450可用于实现各种功能。在一个实施方案中，硅光电检测器1450可用于监测发光器件1452是否运行，并且由硅光电检测器提供的信号可以提供给能相应地响应的硅电子装置1410(例如，如果发光器件1410出现故障，可开启备用发光器件，和/或改变提供给发光器件1452的驱动功率)。在另一个实施方案中，硅光电检测器可用于光互连方案中和/或用于成像目的，如下进一步所述。
图15A-15B说明根据一个示例实施方案的单片集成的光学互连总线。集成器件系统1500可包含单片集成的硅电子装置1510和1512，所述硅电子装置1510和1512位于多层晶片如图1中说明的多层晶片100的单独区域中。硅电子装置1510可与硅电子装置1512通过光学互连总线1580进行连接，反之亦然，如图15A所示。光学互连总线1580可包括与硅电子装置1510电连接的光学收发器1582和与硅电子装置1512电连接的光学收发器1584。光学互连总线可包括允许在光学收发器1582和1584之间光通信的一个或多个波导。光学收发器1582可包括发光器件1552，发光器件1552可通过金属互连由硅电子装置1510控制。光学收发器1582还可包括与硅电子装置1510互连的硅光电检测器1550。光学收发器1584可包括通过互连与硅电子装置1512电连接的发光器件1554。光学收发器1584还可包括通过金属互连与硅电子装置1512电连接的硅光电检测器1556。
可提供一个或多个波导1583用于光学收发器1582和1584之间的光通信。该一个或多个波导1583可包括布置为提供从光学收发器1554至硅光电检测器1550的光通信通道的光学波导1570。光学波导1572可提供从发光器件1552至硅光电检测器1556的光通信通道。
光学互连总线1580使得能够在硅电子设备1510和1512之间形成光通信。在操作期间，当硅电子装置1510确定待传送给硅电子装置1512的信息时，可为发光器件1552提供调制的驱动功率(例如，与待传送的所需信息编码)，从而产生可至少部分穿过波导1572并可被硅光电检测器1556检测的光。可由硅光电检测器1556提供输出电信号至硅电子装置1552，其进而可从模拟至数字域来处理信号。以此方式，具有编码信息(例如，数字编码)的信号可在多层晶片如多层晶片100的不同区域中的硅电子装置之间进行光学通讯。类似地，硅电子装置1512可调制提供给发光器件1554的驱动功率，以将信号编码。发光器件1554可发光，该光可至少部分地沿波导1570移动并且能被光电检测器1550检测。硅检测器1550可提供输出电信号至硅电子装置1510，该硅电子装置1510可将由硅光电检测器1550提供的模拟电信号转化为用于进一步处理的数字信号。
当与硅电子装置单片集成时，这种光学总线互连可促进芯片上远距离间隔的硅电子装置(例如，硅数字CMOS电子装置)之间的通信。虽然图15A中说明的实施方案显示了每个硅电子装置区域(例如1510和1512)具有一个发光器件和一个光电检测器，但应该理解，多个发光器件和/或多个硅光电检测器可电连接于一个硅电子装置模块(例如，硅电子装置1510或1512)。而且，不同的发光器件可具有不同的发射波长，这可能是由于对有源区使用具有不同带隙的不同材料和/或是由于在有源区中不同尺寸的量子阱(例如，由此导致改变的量子限域和因此改变的发射波长)。作为替代或另外地，可使用时分和/或频分复用设计以编码通过光学总线1580传送的信息，这应该为本领域技术人员所理解。
可在多层晶片如图1中说明的多层晶片100上制造在图15A的实施方案中说明的光学总线。图15B说明这样一个实施方案的截面图，其中发光器件1552制造为横向发光的发光器件，因此至少某些光是侧向发射的，其进而可通过波导1572导至硅光电检测器1556。
光学波导1572(和/或1570)可包括波导芯1575。光学波导还可包括波导覆层1574和1576。波导芯1575可比波导覆层1574和1576具有更大的折射率，由此为发光器件1552方式的光提供光学限制。波导芯1575可包含氮化硅和/或氧氮化硅，波导覆层1574和/或1576可包含氧化硅。或者，波导芯1575可包含硅层，覆层1574和/或1576可包含折射率波导芯更小的任意材料，例如氧化硅和氧氮化硅和/或氮化硅。在某些实施方案中，波导芯1575由单晶硅层例如多层晶片100的单晶硅层140的一部分或全部来形成。可沉积和/或生长(例如，通过单晶硅层140的热氧化)覆层1574和/或1576，这为本领域技术人员所公知。
图16说明根据一个实施方案的与硅电子装置单片集成的发光器件阵列的顶视示意图；单片集成器件系统1600可包括发光器件1652、1654...1656的阵列。发光器件1652、1654...1656可分别通过互连1601、1604...1606使得其顶部接触与硅电子装置1610电连接。发光器件1652、1654...1656的底部接触可电连接于互连1603，其进而可连接硅电子装置、供给电压源、或接地，在此所述的技术不限于此。硅电子装置1610可用于控制供给发光器件1652、1654...1656的驱动电流，并且发光器件1652、1654...1656可至少垂直地发射一些光。
由于可使用光刻法限定发光器件之间的间距，并且因此发光器件的尺寸和/或发光器件之间的间距可以与所用光刻工艺的分辨率极限一样小(例如，小于20微米，小于10微米，小于1微米，小于0.5微米，小于0.25微米，小于0.1微米)，所以发光器件的这种阵列(例如，LED)可用作高分辨率打印机杆(printer bar)。可使用多层初始晶片如图1的多层晶片100来制造与硅电子装置单片集成的发光器件阵列。发光器件和硅电子装置可使用与图9和10相关的所述工艺来集成。
图17说明根据一个实施方案的包括发光器件阵列、光电检测器阵列和硅电子装置的单片集成系统1700的顶视图。集成系统1700可使用初始晶片如多层晶片100来制造，并且可以与图14中说明的实施方案的结构相类似，其中发光器件与硅光电检测器和硅电子装置集成。单片集成系统1700可包括发光器件1752、1754...1756。发光器件的顶部接触可通过互连1701、1704...1706与硅电子装置1710电接触。发光器件的底部接触可电连接于互连1703，其进而可电连接于电源或接地，或者作为替代，可连接硅电子装置1710。单片集成系统1700可包括硅光电检测器1750、1753...1755。硅光电检测器可具有通过互连1702、1705...1707电连接于硅电子装置1710的终端。硅光电检测器的另一个终端可电连接于互连1708，其进而可电连接于电源、地面或硅电子装置1710。
单片集成系统1700可用作图像扫描仪，其中发光器件阵列1752可通过控制经过互连1701、1704...1706由硅电子装置1710供给的驱动功率来发光。由发光器件阵列发射的光照射在将被扫描和/或成像的图像上，并且反射光可由光电检测器1750、1753...1755的阵列来检测。光电检测器可发射由于检测的光所产生的电信号，其可通过互连1702、1705...1707传输至电子装置1710，电子装置1710可处理该电信号并且实施图象扫描操作，此为本领域技术人员所公知。因此，发光器件阵列中单片集成的发光器件可用作照亮某个区域的局部光源，来自所述区域的光反射可被硅光电检测器(和/或III-V族光电检测器)阵列检测。通过移动集成的阵列，可仅仅使用一个单片集成元件来扫描表面(例如，成像)。
单片集成系统700也可以用作可包含光电检测器反馈控制的打印机杆(例如，打印引擎)。该打印机杆可利用发光器件发射的光在纸张上放电，因此允许将色粉选择性地置于纸张的某些区域。除了光电检测器1750、1753...1755能检测分别由发光器件1752、1754...1756发射的至少一部分光之外，打印机杆能以类似于图16的系统1600的方式操作。光电检测器能够对可传输至硅电子装置1710的检测的光进行响应而提供电信号，其进而可改变对检测的光进行响应而提供给一个或多个发光器件的驱动电压。这样的反馈控制系统能保证发光器件正常运行并发射期望量的光，否则，硅电子装置1710可改变发光器件的驱动电压和/或激活并控制冗余的备用发光器件，以替代失效的发光器件。因此，与发光器件单片集成的硅光电检测器(和/或III-V光电检测器)可允许控制来自打印机引擎中的每个发光器件的光输出。由于在非单片集成设计中光通量难于控制，因此这可以是有利的，并且每个打印点进而可具有不同的暗度水平。使用单片集成的硅CMOS控制电路和光电检测器，可以精确控制每个发光器件以发射所需通量的光子。
虽然图17的说明显示了发光器件和光电检测器的一个说明性的布置，但其它的结构也是可能的。而且，如果使用多个金属化互连层(这可适用于CMOS工艺)，则金属互连层1702、1705...1707可分别布置在发光器件1752、1754...1756上。这种结构可允许封装密度增加，并且因此增加发光器件阵列和/或光电检测器矩阵的分辨率。
应理解，可改变具有发光器件的一维阵列的实施方案，从而包括发光器件的区域(例如二维阵列)和/或光电检测器阵列(例如，光电检测器的二维阵列)。这种系统可作为打印机区域和/或扫描仪区域，在此所述的技术不限于此。
图18说明根据一个实施方案的单片集成系统1800的顶视图，该单片集成系统1800包含与硅电子装置单片集成的发光器件的二维阵列。单片集成系统1800可如下制造：使用初始多层晶片如多层晶片100，并且发光器件半导体结构可在多层晶片100的单晶半导体层120上外延生长。单片集成系统1800可包括多个发光器件的行，每行包括多个发光器件。在图18说明的实施方案中，第一行包括发光器件1852、1854...1856。第二行包括发光器件1862、1864...1866。发光器件的其他行可连续布置，其中发光器件的末行包括发光器件1872、1874...和1876。
单片集成系统1800可包括可电连接于发光器件阵列的硅电子装置1810和/或1811。硅电子装置1810和/或1811可用作发光器件两维阵列的驱动电路和/或多路复用寻址电路。在一个实施方案中，行互连1803、1804...1805可用作电连接于发光器件的底部接触的行互连。互连1806、1807...和1808可用作电连接于发光器件的顶部接触的列互连。应该理解，行和列互连可被绝缘层分隔以确保行和列互连没有接触。这种互连结构可提供二维阵列的发光器件的行和列寻址。
与硅控和/或复合电路(例如硅电子装置1810和/或1811)单片集成的发光器件二维阵列可用作打印机区域和/或作为微型显示器。发光器件二维阵列的每个发光器件可用作微型显示器和/或打印机区域中的像素。或者，多个发光器件可与一个像素关联。在某些实施方案中，与一个像素关联的多个发光器件可发射不同波长的光(例如红色、绿色和蓝色)。光学系统可与微型显示器相关联并布置在发光器件上以放大微型显示器的尺寸，使得其可被人眼所观察到。由于利用硅光刻工艺能制造非常小的发光器件，因此以此方式可制造超低成本的显示器。小的尺寸可涉及成本，由于每单位面积的工艺和材料成本会是相对固定的，所以缩小显示器可显著降低成本。对于极高亮度的应用如投影显示器，发光器件可包含表面发射激光(例如垂直空腔表面发射激光器)。
在另外的一些实施方案中，覆盖区域的光电检测器阵列(例如，形成二维阵列)可以与覆盖区域的发光器件(例如，形成二维阵列)相互分散。因此，使用这样的单片集成系统能实施区域印刷和扫描。能扫描整个区域而无需移动部件，并且能对全部区域或页面实施印刷曝光(例如，如果能将发光器件阵列制造得足够大或使用光学系统进行放大)。
在其它的一些实施方案中，单片集成系统包括高分辨率的发光器件阵列，其可用作可编程的光刻系统的曝光源。在这样的系统中，可用光刻胶来涂敷将处理的晶片，并且可使用包含高分辨率发光器件阵列的单片集成系统来曝光晶片。发光器件可由集成硅电子装置驱动，该集成硅电子装置可基于至少部分可编程的指令来激活发光器件。可编程的指令可基于限定应该曝光的区域的掩模栅格(mask files)来获得，由此限定应该激活的发光器件。因此，这种单片系统可用作大-特征尺寸电子装置的可编程“光刻”系统，而仅仅受到发光器件阵列(例如，二维阵列)的间距限制。例如，由0.25微米的发光器件形成的发光器件阵列可用于实施栅极长度大于或等于约0.5微米的硅电路的光刻曝光。
在其它的一些实施方案中，硅电子装置与二维阵列发光器件的单片集成能力允许制造硅微处理器，该硅微处理器与包含多个发光器件的微型显示器单片集成。微型显示器可具有高的分辨率，因为每个发光器件可具有基本上受限于所用光刻工艺的最小特征尺寸的尺寸。这种系统可用作具有集成微型显示器的芯片-上-计算机。
图19说明单片集成系统1800的横截面。横截面1900说明单片集成系统1800的两个发光器件1872和1874的横截面。箭头表示来自发光器件的发光。该横截面还说明行互连1805和列互连(1806和1807)通过绝缘层1885而电隔离。绝缘层1885可包含任意适合的绝缘材料，包括但不限于氧化硅、氮化硅和/或氧氮化硅。该横截面还说明了布置在金属层1805和硅层141之间的绝缘层1850。如在本发明中所述的其它实施方案中，互连可包含一个或多个金属层，在此所述的技术不限于此。
图20说明根据一个实施方案的单片集成系统2000的顶视图，该单片集成系统2000包括发光器件阵列、光电检测器阵列和硅电子装置。可使用多层初始晶片如多层晶片100制造单片集成系统2000，并且可在多层晶片100的单晶硅层140上制造硅电子装置和光电检测器。如前所述，可通过在单晶半导体层120上外延生长异质结构层制造发光器件阵列。
单片集成系统2000可包括像素阵列(例如，二维阵列)，其中每一个像素可包含一个或多个发光器件和一个或多个光电检测器。为了清楚，在图20中仅仅显示了用于一个像素的发光器件和互连，然而应理解，可布置任何数量的像素以形成像素阵列。在图20所示的实施方案中，像素2090可包含发光器件2052-9，然而应理解，在像素中可包含任意数量的发光器件。在某些实施方案中，每个像素可包含具有不同发射波长如红色、绿色和蓝色的发射波长的发光器件。像素2090可还包含一个或多个光电检测器如光电检测器2063。可提供用于发光器件的行和列寻址互连以及用于光电检测器的行和列寻址互连，由此允许将任意一个发光器件和/或任意一个光电检测器可选择性地电连接于硅电子装置2010和/或2011。
在系统2000的操作期间，每个像素内部的光电检测器可检测由像素内部激活的一个或多个周围发光器件所发射的至少一部分光。光电检测器可提供输出信号，通过行和列寻址线路经过硅电子装置2010和/或2011可接收该输出信号。硅电子装置2010和/或2011可使用光电检测器信号来确定发光器件是否正常运行，和/或调节提供给一个或多个发光器件的驱动功率或激活每个像素内部的冗余的备用发光器件。因此，如果像素内部的发光器件失效，可激活像素内部冗余的发光器件以替代失效的发光器件。这种系统可提供超静定性并且因此延长单片集成系统2000的寿命如前所述，这种集成系统可用作打印机阵列和/或微型显示器。微型显示器可与硅微处理器电子装置单片集成，由此使得芯片上计算机成为可能。
图21说明根据一个实施方案的包括至少一个硅光电检测器和至少一个非硅光电检测器的单片集成系统2100的截面图。使用初始多层晶片如多层晶片100制造单片集成系统2100。在单晶硅层141上可形成至少一个硅光电检测器2150，使得硅基光电检测器2150包括在单晶硅层141中形成的有源区。
单片集成系统2100可包括至少一个包含有源区的非硅光电检测器，该有源区包含单晶半导体层222的至少一部分。通过在和弛豫硅具有不同晶格常数的单晶半导体层120上外延生长III-V族、锗和/或硅-锗层或其组合，可形成光电检测器2115。在某些实施方案中，非硅光电检测器2115包含具有III-V族材料层的有源区。在一个实施方案中，非-硅光电检测器包含具有锗层和/或硅-锗层的有源区。该非-硅光电检测器可包含适当的掺杂剂如p-n垂直的掺杂剂分布或p-i-n垂直的掺杂剂分布，这些分布可在层220和222的外延生长期间通过原位掺杂来形成。在一个实施方案中，非硅光电检测器是通过在层202中的具有横向限定的区域注入p掺杂剂和/或n掺杂剂来形成的横向光电检测器。在包含垂直的非硅光电检测器的实施方案中，金属填充的通孔2120可提供与形成光电检测器2115的半导体结构底部区域的接触。或者，如果非-硅光电检测器是横向的光电检测器，表面接触可用于接触光电检测器的n-侧和p-侧区域二者。
单片集成系统2100还可包括硅电子装置2110，其可通过互连2152接收来自硅光电检测器2150的输出信号和/或通过互连2112来自非硅光电检测器2115的输出信号。根据预定应用的需要，硅电子装置2110可处理所接收的信号并输出信号。如前所述，硅电子装置可包括可用于处理和/或数字性处理来从硅和/或非硅光电检测器接收的信号的电子装置(例如CMOS，双极晶体管)。
在某些实施方案中，在多层晶片如多层晶片100上可以单片集成硅和非硅光电检测器的阵列。这种硅和非硅光电检测器阵列可用于检测在电磁波谱的不同波长范围内的光。在一个实施方案中，硅光电检测器可具有与非硅光电检测器有源区中的材料不同的带隙，因此硅和非硅光电检测器将对不同的波长区域敏感。在某些实施方案中，在多层晶片上制造的这种单片集成系统可用于通过使用单片集成芯片在多波长范围内提供成像的成像应用(例如，照相机芯片)。
图22说明根据一个实施方案的包含硅电子装置和非硅电子装置的单片集成系统2200的截面图。使用初始多层晶片如多层晶片100制造单片集成系统2200。可在单晶硅层141上制造硅电子装置2210。可在单晶半导体层222上制造非硅电子装置2290。硅电子装置2210可包括硅MOSFET如NMOS、PMOS和其组合，如硅CMOS。硅电子装置2110可包括硅双极晶体管、硅二极管、电阻器、电容器和/或感应器。
非硅电子装置2290可包括III-V族HBT、HEMT和/或MESFET。非硅电子装置2290可包括锗和/或硅-锗基电子器件如锗和/或硅-锗FET。作为替代或另外地，非硅电子装置可包括硅-HBT。硅电子设备2210和非硅电子设备2290可通过互连2215来互连。在某些实施方案中，互连2215可以是用于接触硅的金属互连。这种互连与硅电子装置和非硅电子装置区域均可兼容。在某些实施方案中，可用硅覆盖层来覆盖单晶半导体层222，以有利于将晶片再次引入硅制造设备和/或接触使用硅硅化金属的非硅器件。
如前在图9的工艺说明中所述，在实施硅电子装置2210的前端处理之后，可外延生长非硅电子装置材料222(和220)。在层222(和220)的外延生长之后，通过在层222的表面生长硅覆盖层可将晶片再次引入硅制造设备，以有利于硅器件和/或非硅器件的后端处理。在这种后端处理期间，可形成硅和非硅电子装置之间的互连2215。
可使用单片集成器件系统2200，从而能够制造具有硅模拟和/或硅数字电路的单片集成的III-V族模拟器件。这种器件集成可允许制造单片集成通信电路，其中III-V族(例如，GaAs、GaN)功率放大器和/或III-V族模拟电路可与能够提供数字处理能力和可用于改善III-V族器件性能的硅电路单片集成。在某些实施方案中，通过补偿III-V族器件之间的性能变化，单片集成硅电路可改善III-V族器件的性能。III-V族器件的硅补偿可涉及使用硅逻辑电路以补偿III-V族器件电性能的变化(variation)(例如，其可能是由于器件之间的工艺变化导致的变化)。
因此，能使用本发明中所述技术可制造单片集成通信芯片。在典型RF(或光学系统)中，III-V族器件可用作通信系统的前端，与电磁波相互作用并且将模拟信号转译成数字信号。当使用III-V族电路和器件时，通常将单独的芯片引入包含III-V族芯片和硅片的芯片组中。当前，通常使用单独的制造基础设备来制造III-V族芯片。使用本发明中所述技术，III-V族HEMT、HBT、双级晶体管和/或MESFET能与硅CMOS技术单片集成，由此使得单芯片通信技术方案成为可能。通过产生单芯片技术方案，能降低使用的功率并可增加带宽，因此提高了性能而同时降低了成本。在某些实施方案中，能够以和目前在III-V族器件制造设备中相同的方式来制造III-V族器件。在其它的一些实施方案中，当将硅工艺引入硅制造设备时，硅工艺可用于替代专业化的III-V族处理。
单芯片技术方案使得芯片上移动电话和/或芯片上计算机成为可能。由于本发明中所述技术能够使得在单芯片上单片集成功率放大器、III-V族收发器电路、微型显示器和/或硅逻辑电路成为可能，因此可制造完全集成的芯片上移动电话和/或芯片上计算机。对于某些实施方案，对于低端应用，可以预期使用本发明中所述技术制造的芯片上移动电话和/或芯片上计算机可能仅需要约$1-$10的制造费用。
本发明的应用不限于所描述的或在附图中说明的元件的结构和布置细节。本发明能够具有其它的实施方案并以各种方式实现或实施。而且，本发明中使用的措辞和术语是为了说明的目的而不应该被认为是限制性的。“包含”、“包括”或“具有”、“含有”、“涉及”及其在本发明中的变体旨在包含其后所列的事项和其等同物以及另外的事项。本发明中使用的术语“布置、处理(disposing)”旨在包括制造层、结构或器件的任意方法。这样的方法可包含而不限于：沉积(例如，外延生长、化学气相沉积、物理沉积)和晶片接合。
因此，已经描述了本发明的至少一个实施方案的几个方面，但是应理解本领域技术人员易于作出各种变更、改变和改进。这样的变更、改变和改进构成本公开的一部分，并且在本发明的精神和范围内。因此，上述说明和附图仅仅是示例性的。

Claims (176)

1.一种半导体结构，包括：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在第一区域中的所述第一单晶半导体层上的绝缘层；
布置在所述第一区域中的所述绝缘层上的单晶硅层；和
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数。
2.根据权利要求1所述的半导体结构，其中所述第二单晶半导体层具有与所述第一单晶层的组成不同的组成。
3.根据权利要求1所述的半导体结构，其中所述第二单晶半导体层布置为与所述第一单晶半导体层的所述至少一部分接触。
4.根据权利要求1所述的半导体结构，其中所述第二单晶半导体层的上表面与所述单晶硅层的上表面是基本上共面的。
5.根据权利要求1所述的半导体结构，其中所述第二单晶半导体层包括III-V族半导体层。
6.根据权利要求5所述的半导体结构，还包括在所述III-V族半导体层上布置的硅层。
7.根据权利要求6所述的半导体结构，其中所述硅层布置为与所述III-V族半导体层接触。
8.根据权利要求1所述的半导体结构，其中所述单晶硅层包括弛豫硅层。
9.根据权利要求1所述的半导体结构，其中所述单晶硅层包括应变硅层。
10.根据权利要求1所述的半导体结构，其中所述绝缘层包括氧化物层。
11.根据权利要求10所述的半导体结构，其中所述氧化物层包括氧化硅。
12.根据权利要求1所述的半导体结构，还包括布置在所述硅衬底之上并且在所述第一单晶半导体层之下的第二绝缘层。
13.根据权利要求1所述的半导体结构，其中所述第一单晶半导体层包括至少两个单晶半导体，所述至少两个单晶半导体层彼此叠置并且具有彼此不同且与弛豫硅的晶格常数不同的晶格常数。
14.根据权利要求13所述的半导体结构，其中所述至少两个单晶半导体层包括锗层和InP层。
15.根据权利要求13所述的半导体结构，其中所述至少两个单晶半导体层包括锗层和GaN层。
16.根据权利要求13所述的半导体结构，其中所述至少两个单晶半导体层包含GaAs和InP层。
17.根据权利要求13所述的半导体结构，其中所述至少两个单晶半导体层包含GaAs层和GaN层。
18.根据权利要求1所述的半导体结构，其中所述第一单晶半导体层包括锗层。
19.根据权利要求18所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述锗层之下的硅-锗渐变层。
20.根据权利要求18所述的半导体结构，还包括布置在所述硅衬底之上和所述锗层之下的第二绝缘层。
21.根据权利要求20所述的半导体结构，其中所述锗层布置为与所述第二绝缘层接触。
22.根据权利要求1所述的半导体结构，其中所述第一单晶半导体层包括硅-锗层。
23.根据权利要求22所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述硅-锗层之下的硅-锗渐变层。
24.根据权利要求22所述的半导体结构，还包括布置在所述硅衬底之上和在所述硅-锗层之下的第二绝缘层。
25.根据权利要求24所述的半导体结构，其中所述硅-锗层布置为与所述第二绝缘层接触。
26.根据权利要求1所述的半导体结构，其中所述第一单晶半导体层包括III-V族半导体层。
27.根据权利要求26所述的半导体结构，其中所述III-V族半导体层包括GaN层。
28.根据权利要求26所述的半导体结构，其中所述III-V族半导体层包括GaAs层。
29.根据权利要求26所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的锗层。
30.根据权利要求26所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的硅-锗层。
31.根据权利要求26所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的硅-锗渐变层。
32.根据权利要求1所述的半导体结构，其中所述硅衬底具有至少150毫米的直径。
33.根据权利要求1所述的半导体结构，其中所述硅衬底具有至少200毫米的直径。
34.一种形成半导体结构的方法，所述方法包括：
提供硅衬底；
在所述硅衬底上布置第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
在第一区域中的所述第一单晶半导体层上布置绝缘层；
在所述第一区域中的所述绝缘层上布置单晶硅层；和
在第二区域中的所述第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中在所述第一区域中不存在所述第二单晶半导体层，并且其中所述第二单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数。
35.根据权利要求34所述的方法，其中所述第二单晶半导体层具有与所述第一单晶层的组成不同的组成。
36.根据权利要求34所述的方法，其中在所述绝缘层上布置所述单晶硅层包括：
提供包括施主衬底和布置在基本全部所述施主衬底上的上覆单晶硅层的施主晶片，其中所述上覆单晶硅层包含所述第一区域中的所述单晶硅层；
提供包括所述硅衬底的处理晶片，所述硅衬底具有布置在其上的所述第一单晶半导体层；和
晶片接合所述施主晶片和所述处理晶片，其中在晶片接合之后形成晶片的接合对，使得所述单晶硅层和所述第一单晶半导体层布置在所述硅衬底和所述施主衬底之间。
37.根据权利要求36所述的方法，其中在所述第一单晶半导体层上布置所述绝缘层包括：在所述晶片接合之前，在所述处理晶片的所述第一单晶半导体层基本全部上布置上覆绝缘层。
38.根据权利要求36所述的方法，其中在所述第一单晶半导体层上布置所述绝缘层包括：在所述晶片接合之前，在所述施主晶片的所述上覆单晶硅层基本全部上布置上覆绝缘层。
39.根据权利要求37或38所述的方法，还包括：在晶片接合之后，除去所述施主衬底以暴露所述上覆单晶硅层。
40.根据权利要求39所述的方法，还包括：通过除去所述第二区域中的所述上覆单晶硅层的一部分和所述第二区域中的所述上覆绝缘层的一部分，由此暴露所述第二区域中的所述第一单晶半导体层，从而限定所述第二区域。
41.根据权利要求40所述的方法，其中在所述第二区域中的所述第一单晶半导体层的所述至少一部分上布置所述第二单晶半导体层包括：在所述第二区域中的所述第一单晶半导体层的所述至少一部分上外延沉积所述第二单晶半导体层。
42.根据权利要求41所述的方法，其中所述第二单晶半导体层的上表面与所述单晶硅层上表面是基本上共面的。
43.根据权利要求41所述的方法，其中所述第二单晶半导体层包括III-V族半导体层。
44.根据权利要求43所述的方法，还包括在所述III-V族半导体层上沉积硅层。
45.一种半导体结构，包括：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在所述第一区域中的所述第一单晶半导体层上的单晶硅层；和
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数。
46.根据权利要求45所述的结构，还包括布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的层。
47.根据权利要求46所述的结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是非绝缘层。
48.根据权利要求46所述的结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是绝缘层。
49.根据权利要求45所述的结构，其中所述第二单晶半导体层的至少一部分具有与所述第一单晶层的组成不同的组成。
50.一种单片集成的半导体器件结构，包括：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在第一区域中的所述第一单晶半导体层上的绝缘层；
布置在所述第一区域中的所述绝缘层上的单晶硅层；
至少一个包括元件的硅基电子器件，所述元件包含至少一部分所述单晶硅层；
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
至少一个包括有源区的III-V族发光器件，所述有源区包含至少一部分所述第二单晶半导体层。
51.根据权利要求50所述的结构，其中所述第二单晶半导体层具有与所述第一单晶层的组成不同的组成。
52.根据权利要求50所述的结构，其中所述至少一个硅基电子器件包括金属氧化物半导体场效应晶体管。
53.根据权利要求50所述的结构，其中所述至少一个III-V族发光器件包括发光二极管。
54.根据权利要求50所述的结构，其中所述至少一个III-V族发光器件包括多个发光二极管。
55.根据权利要求54所述的结构，其中所述多个发光二极管布置为一维阵列。
56.根据权利要求54所述的结构，其中所述多个发光二极管布置为二维阵列。
57.根据权利要求56所述的结构，其中所述二维阵列覆盖矩形区域。
58.根据权利要求50所述的结构，还包括将至少一个硅基电子器件和所述至少一个III-V族发光器件连接的电互连。
59.根据权利要求58所述的结构，其中所述至少一个硅基电子器件配置为驱动所述至少一个III-V族发光器件。
60.根据权利要求50所述的结构，还包括至少一个包含有源区的硅基光电检测器，所述有源区包含至少一部分所述单晶硅层。
61.根据权利要求50所述的结构，还包括布置在所述至少一个III-V族发光器件和所述至少一个硅基光电检测器之间的光学波导，所述光学波导配置为将由所述至少一个III-V发光器件发射的光引导至所述至少一个硅基光电检测器。
62.根据权利要求50所述的结构，其中所述第二单晶半导体层布置为与所述第一单晶半导体层的所述至少一部分接触。
63.根据权利要求50所述的半导体结构，其中所述第二单晶半导体层的上表面与所述单晶硅层的上表面是基本上共面的。
64.根据权利要求50所述的半导体结构，其中所述第二单晶半导体层包括III-V族半导体层。
65.根据权利要求64所述的半导体结构，还包括布置在所述III-V族半导体层上的硅层，其中所述硅层布置为与所述III-V族半导体层接触。
66.根据权利要求50所述的半导体结构，其中所述单晶硅层包括弛豫硅层。
67.根据权利要求50所述的半导体结构，其中所述单晶硅层包括应变硅层。
68.根据权利要求50所述的半导体结构，还包括布置在所述硅衬底之上并且在所述第一单晶半导体层之下的第二绝缘层。
69.根据权利要求50所述的半导体结构，其中所述第一单晶半导体层包括至少两个单晶半导体，所述至少两个单晶半导体彼此叠置并且具有彼此不同且与弛豫硅的晶格常数不同的晶格常数。
70.根据权利要求69所述的半导体结构，其中所述至少两个单晶半导体层包括锗层和InP层。
71.根据权利要求69所述的半导体结构，其中所述至少两个单晶半导体层包括锗层和GaN层。
72.根据权利要求69所述的半导体结构，其中所述至少两个单晶半导体层包括GaAs层和InP层。
73.根据权利要求69所述的半导体结构，其中所述至少两个单晶半导体层包括GaAs层和GaN层。
74.根据权利要求50所述的半导体结构，其中所述第一单晶半导体层包括锗层。
75.根据权利要求74所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述锗层之下的硅-锗渐变层。
76.根据权利要求74所述的半导体结构，还包括布置在所述硅衬底之上并且在所述锗层之下的第二绝缘层。
77.根据权利要求27所述的半导体结构，其中所述锗层布置为与所述第二绝缘层接触。
78.根据权利要求50所述的半导体结构，其中所述第一单晶半导体层包括硅-锗层。
79.根据权利要求78所述的半导体结构，其中所述第一单晶半导体层还包含布置在所述硅-锗层之下的硅-锗渐变层。
80.根据权利要求78所述的半导体结构，还包括布置在所述硅衬底之上并且在所述硅-锗层之下的第二绝缘层。
81.根据权利要求80所述的半导体结构，其中所述硅-锗层布置为与所述第二绝缘层接触。
82.根据权利要求50所述的半导体结构，其中所述第一单晶半导体层包括III-V族半导体层。
83.根据权利要求82所述的半导体结构，其中所述III-V族半导体层包括GaN层。
84.根据权利要求82所述的半导体结构，其中所述III-V族半导体层包括GaAs层。
85.根据权利要求82所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的锗层。
86.根据权利要求82所述的半导体结构，其中所述第一单晶半导体层还包包括布置在所述III-V族半导体层之下的硅-锗层。
87.根据权利要求82所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的硅-锗渐变层。
88.根据权利要求50所述的半导体结构，其中所述硅衬底具有至少150毫米的直径。
89.根据权利要求50所述的半导体结构，其中所述硅衬底具有至少200毫米的直径。
90.一种形成单片集成半导体器件结构的方法，所述方法包括：
提供硅衬底；
在所述硅衬底上布置第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
在第一区域中的所述第一单晶半导体层上布置绝缘层；
在所述第一区域中的所述绝缘层上布置单晶硅层；
形成至少一个包括元件的硅基电子器件，所述元件包含至少一部分所述单晶硅层；
在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
形成至少一个包括有源区的III-V族发光器件，所述有源区包含至少一部分所述第二单晶半导体层。
91.一种单片集成的半导体器件结构，包含：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在第一区域中的所述第一单晶半导体层上的单晶硅层；
至少一个包括元件的硅基电子器件，所述元件包含至少一部分所述单晶硅层；
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
至少一个包括有源区的III-V族发光器件，所述有源区包含至少一部分所述第二单晶半导体层。
92.根据权利要求91所述的半导体结构，还包括布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的层。
93.根据权利要求92所述的半导体结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是非绝缘层。
94.根据权利要求92所述的半导体结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是绝缘层。
95.根据权利要求91所述的半导体结构，其中所述第二单晶半导体层的至少一部分具有与所述第一单晶层的组成不同的组成。
96.一种单片集成的半导体器件结构，包括：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在第一区域中的所述第一单晶半导体层上的绝缘层；
布置在第一区域中的所述绝缘层上的单晶硅层；
至少一个包括有源区的硅基光电检测器，所述有源区包含至少一部分所述单晶硅层；
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
至少一个包括有源区的非硅光电检测器，所述有源区包含至少一部分所述第二单晶半导体层。
97.根据权利要求96所述的半导体结构，其中所述第二单晶半导体层具有与所述第一单晶层的组成不同的组成。
98.根据权利要求96所述的半导体结构，还包括至少一个包含元件的硅基电子器件，所述元件包含至少一部分所述单晶硅层。
99.根据权利要求98所述的结构，其中所述至少一个硅基电子器件包括金属氧化物半导体场效应晶体管。
100.根据权利要求98所述的半导体结构，还包括将所述至少一个硅基电子器件与所述至少一个硅基光电检测器和所述至少一个非硅光电检测器连接的电互连，使得所述至少一个硅基电子器件配置为接收来自所述至少一个硅基光电检测器和所述至少一个非硅光电检测器的光检测信号。
101.根据权利要求96所述的结构，其中所述第二单晶半导体层布置为与所述第一单晶半导体层的所述至少一部分接触。
102.根据权利要求96所述的半导体结构，其中所述第二单晶半导体层的上表面与所述单晶硅层的上表面是基本上共面的。
103.根据权利要求96所述的半导体结构，其中所述第二单晶半导体层包括III-V族半导体层。
104.根据权利要求103所述的半导体结构，还包括布置在所述III-V族半导体层上的硅层。
105.根据权利要求104所述的半导体结构，其中所述硅层布置为与所述III-V族半导体层接触。
106.根据权利要求96所述的半导体结构，其中所述单晶硅层包括弛豫硅层。
107.根据权利要求96所述的半导体结构，其中所述单晶硅层包括应变硅层。
108.根据权利要求96所述的半导体结构，还包括布置在所述硅衬底之上并且在所述第一单晶半导体层之下的第二绝缘层。
109.根据权利要求96所述的半导体结构，其中所述第一单晶半导体层包括至少两个单晶半导体层，所述至少两个单晶半导体层彼此叠置并且具有彼此不同且与弛豫硅的晶格常数不同的晶格常数。
110.根据权利要求109所述的半导体结构，其中所述至少两个单晶半导体层包括锗层和InP层。
111.根据权利要求109所述的半导体结构，其中所述至少两个单晶半导体层包含锗层和GaN层。
112.根据权利要求109所述的半导体结构，其中所述至少两个单晶半导体层包含GaAs层和InP层。
113.根据权利要求109所述的半导体结构，其中所述至少两个单晶半导体层包含GaAs层和GaN层。
114.根据权利要求96所述的半导体结构，其中所述第一单晶半导体层包括锗层。
115.根据权利要求114所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述锗层之下的硅-锗渐变层。
116.根据权利要求114所述的半导体结构，还包括布置在所述硅衬底之上并且在所述锗层之下的第二绝缘层。
117.根据权利要求116所述的半导体结构，其中所述锗层布置为与所述第二绝缘层接触。
118.根据权利要求96所述的半导体结构，其中所述第一单晶半导体层包括硅-锗层。
119.根据权利要求118所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述硅-锗层之下的硅-锗渐变层。
120.根据权利要求118所述的半导体结构，还包含布置在所述硅衬底之上并且在所述硅-锗层之下的第二绝缘层。
121.根据权利要求120所述的半导体结构，其中所述硅-锗层布置为与所述第二绝缘层接触。
122.根据权利要求96所述的半导体结构，其中所述第一单晶半导体层包括III-V族半导体层。
123.根据权利要求122所述的半导体结构，其中所述III-V族半导体层包括GaN层。
124.根据权利要求122所述的半导体结构，其中所述III-V族半导体层包括GaAs层。
125.根据权利要求122所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的锗层。
126.根据权利要求122所述的半导体结构，其中所述第一单晶半导体层还包含布置在所述III-V族半导体层之下的硅-锗层。
127.根据权利要求122所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的硅-锗渐变层。
128.根据权利要求96所述的半导体结构，其中所述硅衬底具有至少150毫米的直径。
129.根据权利要求96所述的半导体结构，其中所述硅衬底具有至少200毫米的直径。
130.一种形成单片集成半导体器件结构的方法，所述方法包括：提供硅衬底；
在所述硅衬底上布置第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
在第一区域中的所述第一单晶半导体层上布置绝缘层；
在所述第一区域中的绝缘层上布置单晶硅层；
形成至少一个包括有源区的硅基光电检测器，所述有源区包含至少一部分所述单晶硅层；
在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
形成至少一个包括有源区的非硅光电检测器，所述有源区包含至少一部分所述第二单晶半导体层。
131.一种单片集成的半导体器件结构，包括：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在第一区域中的所述第一单晶半导体层上的单晶硅层；
至少一个包括有源区的硅基光电检测器，所述有源区包含至少一部分所述单晶硅层；
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
至少一个包括有源区的非硅光电检测器，所述有源区包含至少一部分所述第二单晶半导体层。
132.根据权利要求131所述的半导体结构，还包括布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的层。
133.根据权利要求132所述的半导体结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是非绝缘层。
134.根据权利要求132所述的半导体结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是绝缘层。
135.根据权利要求131所述的半导体结构，其中所述第二单晶半导体层的至少一部分具有与所述第一单晶层的组成不同的组成。
136.一种单片集成的半导体器件结构，包括：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在第一区域中的所述第一单晶半导体层上的绝缘层；
布置在第一区域中的所述绝缘层上的单晶硅层；
至少一个包括元件的硅基电子器件，所述元件包含至少一部分所述单晶硅层；
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
至少一个包括元件的III-V族电子器件，所述元件包含至少一部分所述第二单晶半导体层。
137.根据权利要求136所述的结构，其中所述第二单晶半导体层具有与所述第一单晶层的组成不同的组成。
138.根据权利要求136所述的结构，其中所述至少一个硅基电子器件包括金属氧化物半导体场效应晶体管。
139.根据权利要求136所述的半导体结构，其中所述至少一个III-V族电子器件包括III-V族高电子迁移率晶体管(HEMT)。
140.根据权利要求136所述的半导体结构，其中所述至少一个III-V族电子器件包括III-V族异质结双极晶体管(HBT)。
141.根据权利要求136所述的半导体结构，还包括将所述至少一个硅基电子器件和所述至少III-V族电子器件连接的电互连。
142.根据权利要求136所述的结构，其中所述第二单晶半导体层布置为与所述第一单晶半导体层的所述至少一部分接触。
143.根据权利要求136所述的半导体结构，其中所述第二单晶半导体层的上表面与所述单晶硅层的上表面是基本上共面的。
144.根据权利要求136所述的半导体结构，其中所述第二单晶半导体层包括III-V族半导体层。
145.根据权利要求144所述的半导体结构，还包括布置在所述III-V族半导体层上的硅层。
146.根据权利要求145所述的半导体结构，其中所述硅层布置为与所述III-V族半导体层接触。
147.根据权利要求136所述的半导体结构，其中所述单晶硅层包括弛豫硅层。
148.根据权利要求136所述的半导体结构，其中所述单晶硅层包括应变硅层。
149.根据权利要求136所述的半导体结构，还包括布置在所述硅衬底之上并且在所述第一单晶半导体层之下的第二绝缘层。
150.根据权利要求136所述的半导体结构，其中所述第一单晶半导体层包括至少两个单晶半导体层，所述两个单晶半导体层彼此叠置并且具有彼此不同且与弛豫硅的晶格常数不同的晶格常数。
151.根据权利要求150所述的半导体结构，其中所述至少两个单晶半导体层包括锗层和InP层。
152.根据权利要求150所述的半导体结构，其中所述至少两个单晶半导体层包括锗层和GaN层。
153.根据权利要求150所述的半导体结构，其中所述至少两个单晶半导体层包括GaAs层和InP层。
154.根据权利要求150所述的半导体结构，其中所述至少两个单晶半导体层包括GaAs层和GaN层。
155.根据权利要求136所述的半导体结构，其中所述第一单晶半导体层包括锗层。
156.根据权利要求155所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述锗层之下的硅-锗渐变层。
157.根据权利要求155所述的半导体结构，还包括布置在所述硅衬底之上并且在所述锗层之下的第二绝缘层。
158.根据权利要求157所述的半导体结构，其中所述锗层布置为与所述第二绝缘层接触。
159.根据权利要求136所述的半导体结构，其中所述第一单晶半导体层包括硅-锗层。
160.根据权利要求159所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述硅-锗层之下的硅-锗渐变层。
161.根据权利要求159所述的半导体结构，还包括布置在所述硅衬底之上并且在所述硅-锗层之下的第二绝缘层。
162.根据权利要求161所述的半导体结构，其中所述硅-锗层布置为与所述第二绝缘层接触。
163.根据权利要求136所述的半导体结构，其中所述第一单晶半导体层包括III-V族半导体层。
164.根据权利要求163所述的半导体结构，其中所述III-V族半导体层包括GaN层。
165.根据权利要求163所述的半导体结构，其中所述III-V族半导体层包括GaAs层。
166.根据权利要求163所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的锗层。
167.根据权利要求163所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的硅-锗层。
168.根据权利要求163所述的半导体结构，其中所述第一单晶半导体层还包括布置在所述III-V族半导体层之下的硅-锗渐变层。
169.根据权利要求136所述的半导体结构，其中所述硅衬底具有至少150毫米的直径。
170.根据权利要求136所述的半导体结构，其中所述硅衬底具有至少200毫米的直径。
171.一种形成单片集成半导体器件结构的方法，所述方法包括：
提供硅衬底；
在所述硅衬底上布置第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
在第一区域中的所述第一单晶半导体层上布置绝缘层；
在所述第一区域中的所述绝缘层上布置单晶硅层；
形成至少一个包括元件的硅基电子器件，所述元件包含至少一部分所述单晶硅层；
在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上布置第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
形成至少一个包括元件的III-V族电子器件，所述元件包含至少一部分所述第二单晶半导体层。
172.一种单片集成的半导体器件结构，包含：
硅衬底；
布置在所述硅衬底上的第一单晶半导体层，其中所述第一单晶半导体层具有与弛豫硅的晶格常数不同的晶格常数；
布置在第一区域中的所述第一单晶半导体层上的单晶硅层；
至少一个包括元件的硅基电子器件，所述元件包含至少一部分所述单晶硅层；
布置在第二区域中而不在所述第一区域中的所述第一单晶半导体层的至少一部分上的第二单晶半导体层，其中所述第二单晶半导体层具有与所述弛豫硅的晶格常数不同的晶格常数；和
至少一个包括元件的III-V族电子器件，所述元件包含至少一部分所述第二单晶半导体层。
173.根据权利要求172所述的结构，还包括布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的层。
174.根据权利要求173所述的结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是非绝缘层。
175.根据权利要求173所述的结构，其中布置在所述单晶硅层和所述第一单晶半导体层之间的在所述第一区域中的所述层是绝缘层。
176.根据权利要求172所述的结构，其中所述第二单晶半导体层的至少一部分具有与所述第一单晶层的组成不同的组成。
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