CN101331591B - AlxGayIn1-x-yN晶体基板、半导体器件及其制造方法 - Google Patents

AlxGayIn1-x-yN晶体基板、半导体器件及其制造方法 Download PDF

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Abstract

本发明的AlxGayIn1-x-yN晶体基板(12)具有面积为至少10cm2的主平面(12m)。该主平面(12m)具有位于距离主平面的外围5mm内的外侧区域(12w)，和对应于除了该外侧区域之外的区域的内侧区域(12n)。该内侧区域(12n)具有至少1×102cm-2并且至多1×106cm-2的总位错密度。由此能够提供一种用作半导体器件的基板的具有大尺寸和合适位错密度的AlxGayIn1-x-yN晶体基板、包括该AlxGayIn1-x-yN晶体基板的半导体器件、及其制造方法。

Description

AlxGayIn1-x-yN晶体基板、半导体器件及其制造方法
技术领域
本发明涉及一种具有位错密度的优选用作各种半导体器件例如发光元件、电子元件和半导体传感器的基板的AlxGayIn1-x-y晶体基板(其中x和y是满足0≤x、0≤y并且x+y≤1的数值，以下同样适用)、包括该AlxGayIn1-x-yN晶体基板的半导体器件及其制造方法。
背景技术
III族氮化物晶体基板，例如AlxGayIn1-x-yN晶体基板，作为各种半导体器件例如发光元件、电子元件和半导体传感器的基板非常有用。在这里，为了提高各种半导体器件的性能，需要AlxGayIn1-x-yN晶体基板每个都具有低位错密度和良好的结晶度。而且，从AlxGayIn1-x-yN晶体基板的利用效率的角度来看，需要每个基板的主平面具有至少10cm-2、优选至少20cm-2的面积。
因此，为了制造每个都具有大尺寸和低位错密度的AlxGayIn1-x-yN晶体基板，已在X.Xu和五个其他人的“Growth and characterization oflow defect GaN by hydride vapor phase epitaxy(氢化物气相外延生长GaN及其物性分析)，”，J.Crystal Growth(晶体生长期刊)，246，(2002)，p223-229(在下文称为非专利文献1)，日本专利特开No.2001-102307(在下文称为专利文献1)等等中提出了多种方法。
非专利文献1公开了，例如，在GaN晶体生长时，GaN晶体的位错密度随着生长的晶体的厚度增加而降低。然而，在通过增加将要生长的厚度降低位错密度的这种方法中，即使GaN晶体生长为3mm厚，也很难使位错密度降低到1×106cm-2或更低，因此仅获得很小的减少位错效果。此外，在降低位错密度的这种方法中，基板平面中位错密度的变化还会引起GaN晶体的位错密度变化，因此具有高位错密度的区域会留在GaN晶体中。
专利文献1公开了一种在生长GaN晶体时，在晶体生长面上形成每个都具有微小倾斜面的多个坑并且导致位错集中出现在这些坑中以由此减少除了坑之外的区域中的位错的方法。然而，在降低位错密度的这种方法中，每个都具有高位错密度的多个坑区域都留在III族氮化物晶体中。
因此，至今仍未获得具有大尺寸和低位错密度并且适合用于半导体器件的AlxGayIn1-x-yN晶体基板。
专利文献1：日本专利特开No.2001-102307
非专利文献1：X.Xu和五个其他人，“Growth and characterizationof low defect GaN by hydride vapor phase epitaxy(氢化物气相外延生长GaN及其物性分析)”，J.Crystal Growth(晶体生长期刊)，246，(2002)，p223-229
发明内容
本发明要解决的问题
作为用于解决上述问题的生长AlxGayIn1-x-yN晶体并获得具有大尺寸和低位错密度的AlxGayIn1-x-yN晶体基板的方法，我们提出了一种晶体生长方法，特征在于，在AlxGayIn1-x-yN晶体的生长时，留在AlxGayIn1-x-yN晶体中的至少一些位错在基本平行于AlxGayIn1-x-yN晶体的晶体生长面的方向上扩展而被释放到AlxGayIn1-x-yN晶体的外围(例如，参见专利申请No.2005-316956)。于是，即使在具有主平面为至少10cm2的大尺寸晶体的情况下，也获得了生长根据情形具有至多1×106cm-2或至多1×102cm-2的位错密度的AlxGayIn1-x-yN晶体的能力，而不允许保留具有高位错密度的区域。
按照常规，相信包括AlxGayIn1-x-yN晶体基板的半导体器件的性能随着降低该基板的位错密度而提高。然而，当测量了通过在如此获得的AlxGayIn1-x-yN晶体基板上形成至少一层半导体层而获得的并且具有低位错密度的半导体器件的性能，例如耐受电压(导致半导体器件的击穿现象的电压，也就是，在反向上电流急剧增加的现象；以下同样适用)，发现基板的过低位错密度也会降低半导体器件的耐受电压。
因此，本发明的发明人分别制造了包括通过上述晶体生长方法获得的并且每个都具有位错密度在45cm-2-3.2×106cm-2范围内的AlxGayIn1-x-yN晶体基板的半导体器件，并测量了半导体器件的耐受电压。由此他们发现了适合用于半导体器件的AlxGayIn1-x-yN晶体基板的位错密度的范围，并由此完成了本发明。
换句话说，本发明的目的在于提出一种用作半导体器件的基板的具有大尺寸和合适位错密度的AlxGayIn1-x-yN晶体基板、包括AlxGayIn1-x-yN晶体基板的半导体器件、及其制造方法。
解决问题的方式
本发明提供一种具有至少10cm2面积的主平面的AlxGayIn1-x-yN晶体基板(0≤x、0≤y并且x+y≤1)。该主平面具有位于距离该主平面的外围5mm内的外侧区域以及对应于除了该外侧区域之外的区域的内侧区域。该内侧区域具有至少1×102cm-2并且至多1×106cm-2的总位错密度。
在根据本发明的AlxGayIn1-x-yN晶体基板中，总位错密度可设置为至少2×102cm-2并且至多1×105cm-2。此外，总位错密度中的螺旋位错密度可设置为至多1×104cm-2。此外，根据本发明的AlxGayIn1-x-yN晶体基板可具有n型导电性并具有至多1Ω·cm的电阻率。此外，根据本发明的AlxGayIn1-x-yN晶体基板的晶体生长可通过HVPE方法进行。
此外，本发明提供一种半导体器件，包括：AlxGayIn1-x-yN晶体基板(0≤x、0≤y并且x+y≤1)；以及形成在AlxGayIn1-x-yN晶体基板上的至少一层半导体层。该基板具有面积为至少10cm2的主平面。该主平面具有位于距离该主平面的外围5mm内的外侧区域以及对应于除了该外侧区域之外的区域的内侧区域。该内侧区域具有至少1×102cm-2并且至多1×106cm-2的总位错密度。此外，在根据本发明的半导体器件中，总位错密度可设置为至少2×102cm-2并且至多1×105cm-2。此外，总位错密度中的螺旋位错密度可设置为至多1×104cm-2。
此外，本发明提供一种制造半导体器件的方法，包括步骤：制备AlxGayIn1-x-yN晶体基板(0≤x、0≤y并且x+y≤1)；以及在该基板上生长至少一层半导体层。该基板具有面积为至少10cm2的主平面。该主平面具有位于距离该主平面的外围5mm内的外侧区域以及对应于除了该外侧区域之外的区域的内侧区域。该内侧区域具有至少1×102cm-2并且至多1×106cm-2的总位错密度。此外，在根据本发明的半导体器件的制造方法中，总位错密度可设置为至少2×102cm-2并且至多1×105cm-2。此外，总位错密度中的螺旋位错密度可设置为至多1×104cm-2。
发明效果
根据本发明，能够提供一种用作半导体器件的基板的具有大尺寸和合适位错密度的AlxGayIn1-x-yN晶体基板、包括AlxGayIn1-x-yN晶体基板的半导体器件、及其制造方法。
附图说明
图1是示出根据本发明的AlxGayIn1-x-yN晶体基板及其制造方法的实施方式的示意截面图。在这里，(a)示出了AlxGayIn1-x-yN晶体的生长过程，而(b)示出了AlxGayIn1-x-yN晶体基板的加工过程。
图2是示出用于生长本发明的AlxGayIn1-x-yN晶体的HVPE设备的示意图。
图3A是示出用于生长本发明的AlxGayIn1-x-yN晶体的底基板的示意平面图。
图3B是图3A中所示的底基板的示意侧视图。
图3C是图3A所示的底基板的沿着IIIC-IIIC的示意截面图。
图4是示出根据本发明的半导体器件的实施方式的示意截面图。
图5是示出半导体器件的基板的总位错密度与半导体器件的耐受电压之间的关系的图。
附图标记的说明
10：底基板，10m、12m：主平面，10p：顶点，10s：(0001)面，11：AlxGayIn1-x-yN晶体，11a、11b、11c、11s：晶体生长面，11d：位错扩展线，11r：晶体生长起始面，11t：宏台阶面(macro step plane)，11v、12v：外围，12、12a、12b、12c、12d、12e：AlxGayIn1-x-yN晶体基板，12n：内侧区域，12w：外侧区域，21：HCl气体，22：镓，23：氯化镓气体，26：氮源气体，29：掺杂气体，40：半导体器件，41：半导体层，42：肖特基电极，43：欧姆电极，101m、102m、103m：部分面，200：HVPE设备，201：反应室，202：基板支架，203：氯化镓合成室，204：镓舟，205：HCl气体导管，206：氮源气体导管，207：排气管，208、209、210：加热器，R：半径，T：厚度，θ：斜角，φ：位错扩展角。
具体实施方式
(第一实施方式)
参考图1，根据本发明的AlxGayIn1-x-yN晶体基板12的实施方式是具有面积为至少10cm2的主平面12m的大尺寸基板。主平面12m具有位于距离外围12v 5mm内的外侧区域12w和对应于除了该外侧区域之外的区域的内侧区域12n。内侧区域12n具有至少1×102cm-2并且至多1×106cm-2的总位错密度。
根据本实施方式的AlxGayIn1-x-yN晶体基板12具有面积为至少10cm2的主平面12m，因此可应用到许多种半导体器件并且具有高的利用率。
此外，根据本实施方式的AlxGayIn1-x-yN晶体基板12具有总位错密度为至少1×102cm-2并且至多1×106cm-2的内侧区域12n，因此提高了通过在基板12上生长至少一层半导体层而获得的半导体器件的性能。在这里，将估算了总位错密度的区域设置为对应于除了该外侧区域12w之外的区域的内侧区域12，因为位错易于留在外侧区域中，并且如果在对应于除了具有高位错密度的外侧区域的区域的内侧区域中制造半导体器件，则可忽略它的影响。当然更优选外侧区域具有很少的位错。
基板中显示的位错的示例包括螺旋位错、刃型位错和包括混合形式的螺旋位错和刃型位错的混合位错。在基板中出现的位错可被看作通过蚀刻该基板而产生的坑。尽管没有特别限制蚀刻剂，但优选使用具有接近300-500℃液体温度的KOH和NaOH的混合熔融物(在下文称为KOH-NaOH混合熔融物)、或具有接近200-300℃液体温度的磷酸和硫磺酸的混合液(在下文称为磷酸-硫酸混合液)。位错密度可通过计数每单位面积的坑数来计算。
当蚀刻该基板时，位错位置呈现为坑，并且根据坑的尺寸，可识别位错的类型。从螺旋位错得到大坑(在下文称为L坑)，而从刃型位错得到小坑(在下文称为S坑)。从混合位错得到中等尺寸的坑(在下文称为I坑)。每个坑的尺寸的绝对值根据用于蚀刻基板的条件而变化。然而，L坑、I坑和S坑的相对尺寸的比接近常数，而不取决于蚀刻条件。(L坑直径)∶(I坑直径)∶(S坑直径)的比接近10∶2∶1。
在本申请中，位错指的是上述的螺旋位错、刃型位错和混合位错中的任一种，并且总位错指的是包括上述的螺旋位错、刃型位错和混合位错的所有位错。因此，总位错密度是每单位面积的总位错数，也就是说，每单位面积的螺旋位错、刃型位错和混合位错的数量之和，并且通过对每单位面积的L坑、I坑和S坑的总数进行计数来计算。换句话说，总位错密度是螺旋位错密度、刃型位错密度和混合位错密度之和。螺旋坑密度是每单位面积的螺旋位错数，并且通过对每单位面积的L坑的数量进行计数来计算。
按照常规，相信包括基板的半导体器件的性能随着基板的位错密度降低而提高。然而，如果基板的总位错密度变得小于1×102cm-2的超低位错密度，则半导体器件的性能反而会降低。尽管目前没有清楚地阐明其原因，但进行如下推断。具体地，位错具有用于吸取由于基板的组成变化或杂质产生的沉淀物的开口(也称作吸收器，以下同样适用)的功能，并且如果这种位错的数量过度降低，则不能抑制上述沉淀物的产生，会导致基板的结晶度降低。
如果基板的总位错密度超过1×106cm-2，则晶体的位错增加并且结晶度降低，导致半导体器件的性能降低。因此，提高半导体器件性能的基板的总位错密度为至少1×102cm-2并且至多1×106cm-2。从上述角度来看，基板的总位错密度优选地为至少2×102cm-2并且至多1×105cm-2。
至于本实施方式中AlxGayIn1-x-yN晶体基板的总位错密度中的螺旋位错密度，从提高包括该基板的半导体器件性能的角度来看，内侧区域的螺旋位错密度优选地为至多1×104cm-2。换句话说，只要总位错密度为至少1×102cm-2并且至多1×106cm-2，更优选的是低螺旋位错密度，并且还可能是螺旋位错密度为0cm-2。
当该基板具有更高的导电性，通过使本实施方式中的AlxGayIn1-x-yN晶体基板的总位错密度降低到小于1×102cm-2而引起的半导体器件的性能恶化，将变得显著。相反，如果AlxGayIn1-x-yN晶体基板具有n型导电性并且具有至多1Ω·cm的电阻率，则会显著地显示出通过将基板的总位错密度设定为至少1×102cm-2并且至多1×106cm-2来提高半导体器件性能的效果。
从容易获得厚晶体和增加基板的产量的角度来看，在本实施方式中AlxGayIn1-x-yN晶体基板的晶体生长优选地通过HVPE方法进行。
如本实施方式中所示的、具有面积为至少10cm2的主平面并且具有总位错密度为至少1×102cm-2并且至多1×106cm-2的内侧区域的大尺寸的AlxGayIn1-x-yN晶体基板可如下制造。
最初，参考图1(a)，例如如下所述生长AlxGayIn1-x-yN晶体。其包括如下步骤，作为底基板10，制备关于AlxGayIn1-x-yN晶体11的晶体生长面11a、11b、11c和11s具有斜角θ为至少0.5°并且至多10°的主平面10m的倾斜基板，以及在倾斜基板的主平面10m上生长AlxGayIn1-x-yN晶体11。于是，当生长AlxGayIn1-x-yN晶体时，从底基板10的主平面10m得到的并且留在AlxGayIn1-x-yN晶体11中的至少一些位错在基本平行于AlxGayIn1-x-yN晶体11的晶体生长面11a、11b、11c和11s的方向上扩展(图1示出了位错沿其扩展的路径，如位错扩展线11d。)，并且释放到AlxGayIn1-x-yN晶体11的外围，以便将总位错密度调节到至少1×102cm-2并且至多1×106cm-2。注意在图1(a)中，晶体生长面11a、11b和11c代表在晶体生长期间的晶体生长面，并且晶体生长面11s代表在晶体生长之后的晶体生长面。
换句话说，参考图1(a)，本发明如下。在斜角θ关于AlxGayIn1-x-yN晶体11的晶体生长面11a、11b、11c和11s具有至少0.5°并且至多10°的主平面10m的倾斜基板上生长AlxGayIn1-x-yN晶体11。在生长期间，在晶体生长面11a和11b上形成了基本垂直于晶体生长面11a和11b的宏台阶面11t，其晶体生长。随着晶体生长，宏台阶面11t移动到晶体的外围11v并且消失。发现晶体的位错在基本平行于晶体生长面11a和11b和基本垂直于宏台阶面11t的方向上扩展，并且随着宏台阶面11t移动到晶体的外围11v而被释放到晶体的外部。将该现象应用到生长AlxGayIn1-x-yN晶体11的方法，以便能够生长具有总位错密度为至少1×102cm-2并且至多1×106cm-2的AlxGayIn1-x-yN晶体11，而不允许具有高总位错密度的区域留在晶体中。
在这里，如果倾斜角θ小于0.5°，则不太可能形成宏台阶面，并且位错在垂直于宏台阶面的方向上扩展变得很难。如果倾斜角θ超过10°，则不太可能形成稳定的晶体生长面，并且位错在基本平行于晶体生长面的方向上的扩伸变难。鉴于前述观点，倾斜角θ优选大于2°并且小于8°。
在晶体生长期间，晶体生长面在其法线的方向上随着晶体生长而平行转移，如由晶体生长面11a、晶体生长面11b、晶体生长面11c和晶体生长面11s所示的，如上所述，同时导致宏台阶面11t逐渐消失。因此，位错扩展线11d的方向(其指的是示出位错沿其扩展的路径的线；以下同样适用)具有关于晶体生长面任意确定的某一位错扩展角φ。这样的位错扩展角φ由位错扩展速率和晶体生长速率确定。位错扩展角随着位错扩展速率关于晶体生长速率变高而变小。在生长AlxGayIn1-x-yN晶体11的这种方法中，位错扩展速率几乎等于宏台阶面的移动速率，并且取决于晶体生长条件，这种台阶面的移动速率变为晶体生长速率(即，晶体生长面的移动速率)的至少5倍，甚至10倍。因此，上述的位错扩展角为至多11°，甚至至多为5.5°。
于是，在本申请中，“基本平行于晶体生长面的方向”指的是“关于晶体生长面沿着在0°-11°范围内的倾斜角的方向”，“基本垂直于宏台阶面的方向”指的是“关于宏台阶面沿着在79°-90°范围内的倾斜角的方向”。
至于上述的倾斜基板(底基板10)，从倾斜基板和将要生长的AlxGayIn1-x-yN晶体11之间晶格连续性的角度来看，优选使用AlpGaqIn1-p-qN基板(0≤p、0≤q和p+q≤1；以下同样适用)。在这里，x和p可是同一数值或不同数值并且y和q可是同一数值或不同数值。然而，实现晶格连续性的组合当然是优选的。在这里，如果x和p是同一数值并且y和q是同一数值，则当然可获得晶格连续性。然而，甚至在一对x和p以及一对y和q中至少之一是不同数值的组合也获得了晶格连续性，因此可使用这样的组合。此外，从以高生长速率获得具有良好结晶度晶体的角度看，优选生长(0001)面作为将要生长的AlxGayIn1-x-yN晶体11的晶体生长面。
参考图1(b)，将如上所述获得的AlxGayIn1-x-yN晶体11切割成平面，并且抛光它们的主平面，以便形成至少一个AlxGayIn1-x-yN晶体基板12。
(第二实施方式)
参考图4，根据本发明的半导体器件40的实施方式是包括AlxGayIn1-x-yN晶体基板12并且至少一层半导体层41形成在其上面的半导体器件40。基板12具有面积为至少10cm2的主平面12m。主平面12m具有位于距离其外围5mm内的外侧区域12w和对应于除了外侧区域之外的区域的内侧区域。内侧区域12n具有至少1×102cm-2并且至多1×106cm-2的总位错密度。本实施方式中的半导体器件包括第一实施方式中的AlxGayIn1-x-yN晶体基板，因此具有高的性能。
尽管没有特别限制这种半导体器件，但其示例包括发光元件(例如发光二极管和激光二极管)，电子元件(例如整流器、双极型晶体管、场效应晶体管和HEMT(高电子迁移率晶体管))、半导体传感器(例如温度传感器、压力传感器、辐射传感器和可见光-紫外光检测器)、SAW(表面声波)器件、振动器、共振器、振荡器、MEMS(微电子机械系统)部件、电压激励器等等。
参考图4，本实施方式中制造半导体器件的方法包括制备AlxGayIn1-x-yN晶体基板12和在基板12上生长至少一层半导体层41的步骤。基板12具有面积为至少10cm2的主平面12m。主平面12m具有位于距离其外围5mm内的外侧区域12w和对应于除了外侧区域之外的区域的内侧区域12n。内侧区域12n具有至少1×102cm-2并且至多1×106cm-2的总位错密度。根据这种制造方法，通过在第一实施方式中的AlxGayIn1-x-yN晶体基板12上生长至少一层半导体层41能够获得具有高性能的半导体器件。在这里，制备AlxGayIn1-x-yN晶体基板的步骤可包括第一实施方式中所示的步骤，也就是说，如图1(a)所示，可包括制备指定的倾斜基板作为底基板10和在该倾斜基板的主平面10m上生长AlxGayIn1-x-yN晶体基板11的步骤，以及如图1(b)所示，可包括将AlxGayIn1-x-yN晶体基板11切割成平面，和抛光其主平面并形成AlxGayIn1-x-yN晶体基板12的步骤。
(第一实施例)
称为AlxGayIn1-x-yN晶体基板的GaN晶体基板是通过HVPE方法制造的。参考图2，在用于本实施例的HVPE设备200中，用来支撑底基板10的基板支架202布置在反应室201中，并且安装有氯化镓合成室203，其用于合成要引入到反应室201内的氯化镓气体23；HCl气体导管205，其用于将HCl气体21引入氯化镓合成室203；氮源气体导管206，其用于将氮源气体26并且如果需要将掺杂气体29引入反应室201；和排气管207，其用于排出反应的气体。此外，在氯化镓合成室203中布置了容纳镓(Ga)22的镓舟204。此外，围绕着氯化镓合成室203和反应室201，安装有用于加热HCl气体21、氮源气体26、掺杂气体29、镓舟204、底基板10等的加热器208、209和210。
在上面描述的HVPE设备200中，要被引入反应室201中的氯化镓气体23是如下合成的。具体地，通过加热器209将布置在氯化镓合成室203中的镓舟204加热到800℃，通过HCl气体导管205将HCl气体21引入氯化镓合成室203中，并且使HCl气体21与镓(Ga)22在镓舟204中反应，由此合成GaCl气体(氯化镓气体23)。这里，HCl气体21与载体气体如H2气体一起引入氯化镓合成室203。
上述的GaCl气体(氯化镓气体23)、NH3气体(氮源气体26)和SiH4气体(掺杂气体29)同用作载体气体的H2气一起被引入反应室201中。在布置在反应室201中的基板支架202上并且被加热到1200℃的基板温度的GaN基板(底基板10)上，GaCl气体(氯化镓气体23)与NH3气体(氮源气体26)反应100小时以生成GaN晶体。如图1(a)所示，获得了掺有Si并且从底基板10的顶点10p具有5mm厚度T的GaN晶体(AlxGayIn1-x-yN晶体11)。
在生长GaN晶体时，为了提高供应到GaN基板的主平面上的GaCl气体(氯化镓气体23)和NH3气体(氮源气体26)每个的量的均一性，GaN基板(底基板10)布置在基板支架202上，使得其关于垂直面倾斜10°，并其以60转/分钟的转速旋转。此外，GaCl气体(氯化镓气体23)的分压力设定为5.065kPa(0.05atm)，NH3气体(氮源气体26)的分压力设定为10.13kPa(0.1atm)，并且SiH4气体(掺杂气体29)的分压力设定为5.065Pa(0.00005atm)。
这里，如图3A-3C所示，使用具有不同倾斜高度H的五个基板作为底基板10。这五个GaN基板每个都具有将要生长晶体的、被处理成具有顶点10p和三个局部面101m、102m和103m的三角锥形状的主平面10m，并且具有5.08cm的直径(即2.54cm的半径)。具有1mm倾斜高度H的GaN基板称为底基板I，具有3mm倾斜高度的GaN基板称为底基板II，具有5mm倾斜高度的GaN基板称为底基板III，具有10mm倾斜高度的GaN基板称为底基板IV。这些GaN基板的总位错密度是5×106cm-2，这是基于350℃的液体温度下通过KOH-NaOH混合熔融物蚀刻而形成的坑的数目来计算的。注意图3A、3B和3C中的箭头分别示出了<10-10>方向、<0001>方向和<0001>方向。在底基板10中，如由图3B和3C可清楚看出的，由每个局部面101m、102m和103m与(0001)面形成的倾斜角θ、倾斜高度H和半径R建立了tanθ＝H/R的关系。
接下来，如图1(b)所示，在GaN基板(底基板10)上生长的GaN晶体(AlxGayIn1-x-yN晶体11)在平行于(0001)面的平面上切割成片，并抛光片的主平面，以由此获得每个都具有0.5mm厚度的五个GaN晶体(AlxGayIn1-x-yN晶体基板12)。为了接近于底基板I，这五个由生长在底基板I上的GaN晶体得到的GaN晶体基板称为基板I-a(AlxGayIn1-x-yN晶体基板12a)、基板I-b(AlxGayIn1-x-yN晶体基板12b)、基板I-c(AlxGayIn1-x-yN晶体基板12c)、基板I-d(AlxGayIn1-x-yN晶体基板12d)和基板I-e(AlxGayIn1-x-yN晶体基板12e)。同样，为了接近于底基板II，五个由生长在底基板II上的GaN晶体得到的GaN晶体基板称为基板II-a、基板II-b、基板II-c、基板II-d和基板II-e。为了接近于底基板III，五个由生长在底基板III上的GaN晶体得到的GaN晶体基板称为基板III-a、基板III-b、基板III-c、基板III-d和基板III-e。为了接近于底基板IV，五个由生长在底基板IV上的GaN晶体得到的GaN晶体基板称为基板IV-a、基板IV-b、基板IV-c、基板IV-d和基板IV-e。通过涡电流导电测量，这些GaN晶体基板的电阻率是0.03至0.08Ω·cm。
用350℃的液体温度的KOH-NaOH混合熔融物蚀刻如上所述获得的每个GaN晶体基板，以形成由不同位错引起的坑。对每个单位面积内坑的总数进行计数，以由此计算总位错密度。在总位错密度的计算中，根据总位错密度，调节计算区域的面积，使得在计算区域中观察到100至500个坑。注意计算区域的最大面积设定为1cm2。此外，在总位错密度的计算中，在每个基板的内侧区域中提供多个计算区域，并且由多个计算区域计算的总位错密度的平均值在表1中示出。除了通过对每个单位面积内L坑的数目进行计数来计算螺旋位错密度之外，用类似于总位错密度计算的方式计算螺旋位错密度。在主平面的内侧区域中存在总位错密度的分布和螺旋位错密度的分布。然而，即使在具有最高密度的部分中，其密度最多是总位错密度和螺旋位错密度每个的平均值的两倍。
[表1]
Figure G2006800474800D00141
由表1很清楚地看出，随着用于晶体生长的底基板10的倾斜高度H越大，并且随着基板离底基板10越远，基板的总位错密度和螺旋位错密度趋向于降低。换句话说，通过底基板10的倾斜高度H和/或将要生长的AlxGayIn1-x-yN晶体的厚度，可调整晶体中的总位错密度和螺旋位错密度。
(第二实施例)
再次抛光在第一实施例中蚀刻的每个基板，由此形成每个都具有5.08cm直径×400μm厚度的GaN晶体基板(具有0.03至0.08Ω·cm的电阻率)。参考图4，然后通过MOCVD方法在每个基板(AlxGayIn1-x-yN晶体基板12)上生长厚度为15μm并且具有载流子密度为1×1016cm-3的n型GaN层(半导体层41)作为半导体层。接下来，以2mm的间距，通过真空沉积法在该n型GaN层(半导体层41)上形成每个具有450μm直径并且配置有Au层的肖特基电极42，并且在未形成n型GaN层的每个基板(AlxGayIn1-x-yN晶体基板12)的整个面上形成配置有Ti层和Al层的层状体的欧姆电极43，并由此获得了半导体器件40。
在获得的每个半导体器件40的肖特基电极42和欧姆电极43之间施加反向电压，并测量每个半导体器件40的耐受电压(导致反向电流猛增现象的电压)。对于每个半导体器件，测量19个点的耐受电压，然后取其平均值作为半导体器件的耐受电压。在表1中汇编了结果。此外，在图5中汇编了半导体器件中基板的总位错密度和表1中示出的半导体器件的耐受电压之间的关系。
由表1和图5很清楚看出，在半导体器件中基板的总位错密度在至少1×102cm-2并且至多1×1016cm-2的范围内，每个半导体器件都展示出至少400V的高耐受电压。换句话说，当基板的总位错密度变得低于1×102cm-2或变得高于1×1016cm-2时，半导体器件的耐受电压急剧降低。此外，在半导体器件中基板的总位错密度在至少2×102cm-2并且至多1×105cm-2的范围内，半导体器件的耐受电压稳定在800至900V的非常高水平。换句话说，在基板的总位错密度在至少2×102cm-2并且至多1×105cm-2的范围内时，不管总位错密度的值如何，都能够获得具有均一并且高耐受电压的半导体器件。
在图5中，即使半导体器件中基板的位错密度在至少1×102cm-2并且至多1×1016cm-2的范围内，分别用基板I-c、基板I-d和基板I-e作为基板制造的半导体器件展示出低的耐受电压。在这些半导体器件中基板的螺旋位错密度超过1×104cm-2。换句话说，从增加半导体器件的耐受电压的角度考虑，基板的螺旋位错密度优选地最大为1×104cm-2。
应该理解，这里公开的实施方式和实施例在所有方面都是说明性的而不是限制性的。本发明的范围并不通过上面的描述示出，而是通过权利要求的范围示出，并且意欲包括权利要求的等效意义和范围内的所有修改。
工业实用性
根据本发明的AlxGayIn1-x-yN晶体基板可优选地用作各种器件(如发光元件、电子元件和半导体传感器)的基板。

Claims (14)

1.一种AlxGayIn1-x-yN晶体基板(12)，其中，0≤x、0≤y并且x+y≤1，其具有面积为至少10cm2的主平面(12m)，其中
所述主平面(12m)具有位于距离所述主平面的外围5mm内的外侧区域(12w)，以及对应于除了所述外侧区域之外的区域的内侧区域(12n)，并且
所述内侧区域(12n)具有至少1×102cm-2并且至多1×106cm-2的总位错密度。
2.根据权利要求1的AlxGayIn1-x-yN晶体基板，其中所述总位错密度为至少2×102cm-2并且至多1×105cm-2。
3.根据权利要求2的AlxGayIn1-x-yN晶体基板，其中所述总位错密度中的螺旋位错密度为至多1×104cm-2。
4.根据权利要求1的AlxGayIn1-x-yN晶体基板，其中所述总位错密度中的螺旋位错密度为至多1×104cm-2。
5.根据权利要求1的AlxGayIn1-x-yN晶体基板，其中所述基板(12)具有n型导电性并且具有至多1Ω·cm的电阻率。
6.根据权利要求1的AlxGayIn1-x-yN晶体基板，其中所述基板(12)的晶体生长是通过HVPE方法进行的。
7.一种半导体器件(40)，包括：AlxGayIn1-x-yN晶体基板(12)，其中0≤x、0≤y并且x+y≤1；以及形成在所述AlxGayIn1-x-yN晶体基板上的至少一层半导体层(41)，其中
所述基板(12)具有面积为至少10cm2的主平面(12m)，
所述主平面(12m)具有位于距离所述主平面的外围5mm内的外侧区域(12w)，以及对应于除了所述外侧区域之外的区域的内侧区域(12n)，并且
所述内侧区域(12n)具有至少1×102cm-2并且至多1×106cm-2的总位错密度。
8.根据权利要求7的半导体器件，其中所述总位错密度为至少2×102cm-2并且至多1×105cm-2。
9.根据权利要求8的半导体器件，其中所述总位错密度中的螺旋位错密度为至多1×104cm-2。
10.根据权利要求7的半导体器件，其中所述总位错密度中的螺旋位错密度为至多1×104cm-2。
11.一种制造半导体器件的方法，包括步骤：制备AlxGayIn1-x-yN晶体基板(12)，其中0≤x、0≤y并且x+y≤1，以及在所述基板(12)上生长至少一层半导体层(41)，其中
所述基板(12)具有面积为至少10cm2的主平面(12m)，
所述主平面(12m)具有位于距离所述主平面的外围5mm内的外侧区域(12w)，以及对应于除了所述外侧区域之外的区域的内侧区域(12n)，并且
所述内侧区域(12n)具有至少1×102cm-2并且至多1×106cm-2的总位错密度。
12.根据权利要求11的制造半导体器件的方法，其中所述总位错密度为至少2×102cm-2并且至多1×105cm-2。
13.根据权利要求12的制造半导体器件的方法，其中所述总位错密度中的螺旋位错密度为至多1×104cm-2。
14.根据权利要求11的制造半导体器件的方法，其中所述总位错密度中的螺旋位错密度为至多1×104cm-2。
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