CN101345214B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法。该半导体器件具有在衬底上提供的至少一个NMOS器件和至少一个PMOS器件。NMOS器件的电子沟道与第一方向对准。PMOS器件的空穴沟道与不同的第二方向对准，第二方向相对于第一方向呈锐角。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
根据平面互补金属氧化物半导体(互补MOS，或CMOS)技术，互补载流子型场效应晶体管在半导体衬底上形成，例如具有{100}型表面取向的体硅衬底。在这种半导体器件的制造过程中，通过图案化在半导体衬底上形成的功能层而形成电子沟道或空穴沟道，功能层例如是掺杂半导体材料层、金属层或氧化层。图案化结构通常与半导体衬底的具体晶向对准，而具体晶向由半导体晶片周围的平面或凹口标示。
当半导体结构的横向特征尺寸减小时，尤其在亚四分之一微米技术中，器件性能越来越依赖制造过程中产生的应力条件。这将导致负沟道MOS(NMOS)和正沟道MOS(PMOS)器件特性修正不平衡。
发明内容
根据平面CMOS工艺阐述了半导体器件及其制造方法的各种实施例。半导体器件具有在衬底上提供的至少一个NMOS器件和至少一个PMOS器件。NMOS器件的电子沟道与第一方向对准，以及PMOS器件的空穴沟道与不同的第二方向对准。第二方向相对于第一方向形成锐角。
在理解下文详细描述的示意性特征后，本发明公开的这些及其它特征将变得显而易见。
附图说明
通过结合附图参考下文描述，可以更全面地理解本发明，图中类似的参考数字表示类似的特征，其中：
图1为根据本文描述的多个方面，示意性示出半导体器件制造方法中使用的半导体衬底。
图2为根据本文描述的多个方面，示意性示出的说明性半导体器件。
图3为根据本文描述的多个方面的说明性SRAM器件的示意电路图。
图4-22示意性示出根据多个说明性实施例的半导体器件内SRAM单元的各个器件布局。
图23-26示意性示出根据多个说明性实施例的半导体器件内ROM阵列的多个局部电路图。
图27-31示意性示出根据多个说明性实施例的半导体器件内逻辑单元的各个器件布局。
图32-35示意性示出根据多个说明性实施例的半导体器件内门阵列单元的各个器件布局。
具体实施方式
前文概述的各个方面可以多种方式实现。以下的描述通过实现这些方面的多种示例来说明。应理解，也可用其它实例，而且在不脱离本发明范围的情形下，可对结构和功能加以改动。
除非明确说明，否则这里引用的两个或更多个元件彼此“耦合”或“连接”意指广义上包括，(a)无需中间元件，元件彼此直接连接，或彼此直接通信，以及(b)通过一个或多个中间元件，元件彼此间接连接，或彼此间接通信。而且，应意识到，图中所示功能块或单元在一些实施例中可以用单独电路实施，但在其它实施例中也可完全或部分地以公共电路实施。
以下，参考附图描述各个说明性实施例。应理解，附图仅为说明性的，且所示结构不按比例。以下所述实施例基于使用互补金属氧化物半导体(CMOS)技术的半导体器件制造方法。根据平面CMOS技术，场效应晶体管(FET)可形成于半导体衬底上，例如具有{100}表面取向的体硅衬底。场效应晶体管可具有栅氧化物或其它绝缘层、形成于栅氧化层上的栅导体、在栅氧化层上的栅极旁边形成的隔离物以及在栅极的相应侧布置的掺杂源区和漏区。栅氧化物将在源区和漏区之间形成的沟道与栅导体隔离。
同样根据平面CMOS技术，负沟道金属氧化物半导体(NMOS)器件和正沟道金属氧化物半导体(PMOS)器件可在半导体衬底上形成。在NMOS器件中，在源区和漏区之间形成电子沟道。在PMOS器件中，在源区和漏区之间形成空穴沟道。源区、漏区及在源区和漏区之间延伸的沟道的掺杂半导体材料称为“有源区”。在平面CMOS技术中，NMOS器件的有源区和PMOS器件的有源区彼此分离。此分离用例如浅沟槽隔离或硅局部氧化(LOCOS)形成。
具有以上提到的部件的半导体器件可通过应用一系列光刻图案化半导体衬底上沉积的材料层的步骤来形成。
图1示意性示出根据本发明实施例的半导体制造方法所用的半导体衬底(例如，在制作过程中其可采用半导体晶片的形式)的说明性实施例。此例中的晶片具有{100}型表面取向。如所示，在{100}型表面平面中，存在<110>型和<100>型晶向。<100>型晶向相对于<110>型晶向以45度角延伸。
由于半导体晶体的对称性，存在等效方向和平面族。因此，如这里所用，{100}型表面或平面指的是(100)平面和所有等效平面，例如(010)平面和(001)平面。相应地，<100>型方向指的是[100]方向和所有等效方向，例如[100]方向、[010]方向和[001]方向。在{110}型方向的情况下，等效方向为[110]方向、[011]方向、[101]方向、[-1-10]方向、[0-1-1]方向、[-10-1]方向、[-110]方向、[0-11]方向和[10-1]方向。
在以下对各个说明性实施例的描述中，除非明确说明，否则假定半导体器件形成于体硅晶片的{100}型表面上。体硅材料可以是p型。但是，根据其它实施例，也可用其它类型的半导体衬底，例如具有{110}型表面取向的体硅或n型材料。
在半导体器件的制作过程中，半导体衬底平面内的参考晶向由晶片边缘上的凹口或平坦区域标示。通过将参考晶向与光刻图案化工艺中使用的掩模上的参考方向对准，半导体器件的结构和图案可相对于参考晶向定向。
图2示意性示出半导体器件的示例实施例。此例中半导体器件包括NMOS器件TN和PMOS器件TP。此例中NMOS器件TN和PMOS器件TP为具有源区S、漏区D和栅极G的场效应晶体管。有源区20N、20P在源区S和漏区D之间延伸。栅导体10在形成于源区S和漏区D之间的沟道上方延伸。栅导体10与有源区20N、20P及在其中形成的沟道通过栅氧化物或其它绝缘层(未示出)电隔离。器件TN和TP还具有接触30，它是相对于导电层形成的通路。PMOS器件TP的有源区20P在p型半导体衬底中提供的n阱40中形成。在其它实施例中，半导体衬底可以是n型，并且NMOS器件TN的有源区20N可在p阱中形成。为形成以上提到的结构，可使用已知的多种单个工艺步骤如材料的沉积、扩散、注入、氧化、刻蚀等。
图2中，NMOS器件TN的电子沟道方向由虚线箭头标示。PMOS器件TP的空穴沟道方向由实线箭头标示。如所示，在NMOS器件TN的电子沟道方向和PMOS器件TP的空穴沟道方向之间形成锐角α。如这里所用，角度α为锐角，意思是0＜α＜90度。因此，NMOS器件TN的电子沟道和PMOS器件TP的空穴沟道未与同一晶向或等效晶向排成直线。根据一些实施例，角度α在30度和60度之间，30度和60度也包括在内。例如，角度α可为约45度。应理解，通过电子沟道和空穴沟道的电流极性取决于施加到源区S和漏区D的电位。因此，采用双头箭头标示电子沟道和空穴沟道的方向。
由于NMOS器件TN的电子沟道和PMOS器件TP的空穴沟道之间形成的锐角α，沟道的导电特性可单独得到调整。例如，电子沟道可与晶向对准来提供高电子迁移率，以及空穴沟道可与晶向对准来提供高空穴迁移率。
根据所示实施例，通过器件布局提供NMOS器件TN的有源区20N关于PMOS器件TP的有源区20P的相对旋转，以及NMOS器件TN的栅导体10关于PMOS器件TP的栅导体10的相对旋转，获得电子沟道和空穴沟道的相对取向。在其它实施例中，通过仅栅导体10或仅有源区20N、20P的相对旋转可获得类似的效果。
根据多种实施例，NMOS器件TN和PMOS器件TP可于旋转的半导体衬底上形成。也就是说，在半导体器件制造中，半导体衬底相对于用于图案化的掩模以这样的方式旋转，即使得NMOS器件TN中的电子沟道和PMOS器件TP中的空穴沟道的方向都相对于半导体衬底的参考晶向来设置。根据多种实施例，半导体衬底的参考晶向可以是<110>型，且NMOS器件TN的电子沟道可与该参考晶向对准。在该情况下，PMOS器件TP的空穴沟道相对于所述参考晶向旋转角度α，即朝<100>型方向旋转。通过这种方式，PMOS器件TP的空穴沟道中的空穴迁移率增大。
在另一实施例中，参考晶向可以是<100>型方向，且半导体衬底可以被旋转使得PMOS器件TP的空穴沟道与该参考晶向对准，这样使NMOS器件TN的电子沟道沿着相对于该参考晶向形成角度α的方向对准。在该情况下，NMOS器件TN的电子沟道中的电子迁移率可得到调整。
根据NMOS器件TN或PMOS器件TP的功能，迁移率提高或减小都可能是所期望的。这可通过相应地选择角度α来实现。
根据图2所示实施例，可独立选择NMOS器件TN中电子沟道的取向和PMOS器件TP中空穴沟道的取向。
NMOS器件TN的电子沟道中的电子迁移率以及PMOS器件TP的空穴沟道中的空穴迁移率还取决于在半导体器件制造过程中(以及之后)施加到有源区材料的应力。也就是说，有源区材料上形成的层可在相对于电子沟道或空穴沟道方向的横向、纵向或垂直方向上产生张应力或压应力。因此，可使沟道迁移率增大或减小。这还可通过采用特定应力设计技术来控制，例如跨过器件或在整个半导体衬底上方形成拉伸衬里。另外一种合乎需要的方式是采用双应力衬里，它根据器件类型选择性施加应力。根据各个实施例，可向NMOS器件沟道施加张应力以及向PMOS器件沟道施加压应力。
因此，各个实施例还能根据半导体器件制造过程中使用的应力技术选择角度α，或反之亦然。
在下文中，将通过例子描述具体类型的半导体器件，其中采用以上提及的概念，即NMOS器件的电子沟道沿第一方向排成一行以及PMOS器件的空穴沟道沿相对于第一方向呈角度α的第二方向排成一行。应理解，所示电路及布局结构仅构成完整半导体器件的一部分，且完整半导体器件可包括其它同类型或不同类型的电路。而且，为清楚起见，这些图示通常不示出用于在不同NMOS和PMOS晶体管之间建立连接以完成具体电路结构的导电层，例如金属层。但是，这些导电连接结构是已知的，并为阅读本说明书的本领域技术人员所了解。
图3示意性示出用于半导体器件的静态随机存取存储器(SRAM)单元的说明性实施例的电路图。此例中的SRAM单元用CMOS技术实施，并包括互补NMOS器件和PMOS器件。具体言之，SRAM单元包括在低电源电压VSS和高电源电压VDD之间串联连接的第一NMOS晶体管TN1和第一PMOS晶体管TP1。NMOS晶体管TN1和PMOS晶体管TP1的栅互相耦合以形成反相器。而且，第二NMOS晶体管TN2和第二PMOS晶体管TP2在低电源电压VSS和高电源电压VDD之间串联连接，它们的栅互相耦合以形成第二反相器。第一NMOS晶体管TN1和第一PMOS晶体管TP1之间的电路节点耦合至第二NMOS晶体管TN2和第二PMOS晶体管TP2的栅。类似地，第二NMOS晶体管TN2和第二PMOS晶体管TP2之间的电路节点耦合至第一NMOS晶体管TN1和第一PMOS晶体管TP2的栅。此结构与双稳态电路的一致之处在于，第一反相器的NMOS晶体管和PMOS晶体管之间的电路节点或第二反相器的NMOS晶体管和PMOS晶体管之间的电路节点可采取高电位，而另一电路节点采取低电位。
根据所示电路图，双稳态电路的状态可通过第三NMOS晶体管TN3和第四NMOS晶体管TN4改变，它们分别连接在第一反相器的所述电路节点和位线BL之间以及第二反相器的所述电路节点和互补位线BL’之间。第三NMOS晶体管TN3和第四NMOS晶体管TN4的栅极耦合到字线WL。因此，双稳态电路的状态可通过给位线BL和互补位线BL’充电到相应值以及通过字线WL开启第三NMOS晶体管TN3和第四NMOS晶体管TN4来改变。而且，可经过位线和互补位线BL’，用NMOS晶体管TN3、TN4感测双稳态电路的状态。
SRAM半导体器件包括多个如图3所示的单元，其配置成阵列。而且，SRAM半导体器件还可包括其它电路如读出放大器、控制逻辑等。
图4示意性示出图3电路图对应的SRAM单元的示例器件布局。根据器件布局，提供第一有源区120N，其中形成NMOS晶体管TN1、TN2、TN3和TN4。提供第二有源区120P，其中形成PMOS晶体管TP1和TP2。该电路经过多个接触130被连接。第一有源区120N和第二有源区120P彼此隔离以使NMOS晶体管和PMOS晶体管电隔离。PMOS晶体管的有源区120P设置在p型半导体衬底的n阱140。根据其它实施例，NMOS晶体管的第一有源区120N可设置在n型半导体衬底的p阱中。
参见图2，NMOS器件TN1、TN2、TN3和TN4的电子沟道取向和PMOS晶体管TP1和TP2的空穴沟道取向如图所示。假定图4所示的垂直方向对应于半导体衬底的{100}型表面上的<110>型参考方向。因而，图中的垂直方向也对应于<110>型方向。
图4中，晶体管TP1、TP2、TN1、TN2、TN3和TN4的栅导体用110标示。
如图4所示，第一PMOS晶体管TP1的栅导体110的沟道形成部分相对于垂直和水平方向呈锐角延伸，从右上到左下。类似地，第二PMOS晶体管TP2的栅导体110的沟道形成部分相对于垂直和水平方向呈锐角延伸，从左上到右下。因此，在PMOS晶体管TP1和TP2的栅导体110的沟道形成部分下方形成的空穴沟道均沿从半导体衬底的<110>型参考晶向朝<100>型方向偏离的方向对准。
而且如所示，第一NMOS晶体管TN1和第二NMOS晶体管TN2的栅导体110的沟道形成部分沿垂直方向延伸，与位于栅导体110下方的有源区120N的沟道形成部分垂直。因而，NMOS晶体管TN1、TN2的电子沟道的方向基本是沿着图的水平方向，与<110>型方向相对应。
NMOS晶体管TN3、TN4具有公共栅导体110，它对应于图3中所示的字线WL。栅导体110的沟道形成部分沿水平方向延伸，与晶体管TN3、TN4的有源区120N的沟道形成部分垂直。因而，NMOS晶体管TN3、TN4的电子沟道方向将沿图的垂直方向，与<110>型方向相对应。
第三NMOS晶体管TN3和第四NMOS晶体管TN4具有存取晶体管的功能，它们的有源区120N的沟道形成部分可以以比第一NMOS晶体管TN1和第二NMOS晶体管TN2的有源区120N的沟道形成部分窄的宽度形成，从而减小泄漏电流。
因此，如所示，在每一情况下的PMOS晶体管TP1、TP2的空穴沟道方向相对于NMOS晶体管TN1、TN2、TN3、TN4的电子沟道方向呈锐角。这通过使PMOS晶体管TP1、TP2的栅导体110的沟道形成部分相对于NMOS晶体管TN1、TN2、TN3、TN4的栅导体110的沟道形成部分旋转而获得。第一有源区120N和第二有源区120P的沟道形成部分与垂直方向或水平方向对准，即与<110>方向对准。
图5示意性示出半导体器件中SRAM单元的另一示例器件布局。图5的器件布局总体上与图4的布局对应，类似的部件用相同的参考符号标示。在下文中，仅解释与图4器件布局的区别之处。
与图4相比，图5的器件布局具有第一PMOS晶体管TP1和第二PMOS晶体管TP2的栅导体110，其被如此布置使得它们的沟道形成部分均相对于垂直方向以相同角度彼此平行延伸。因此，PMOS晶体管TP1、TP2的栅导体110下面形成的空穴沟道的方向也相对于NMOS晶体管TN1、TN2、TN3、TN4的电子沟道的方向以相同锐角延伸。
图6示意性示出半导体器件中SRAM单元的另一示例器件布局。图6的器件布局总体上与图5对应，类似的部件用相同的参考符号标示。在下文中，仅解释与图5器件布局的区别之处。
图5的器件布局的有源区120P的沟道形成部分布置成沿垂直方向延伸，与其相比，图6的器件布局的有源区120P的沟道形成部分相对于垂直方向成锐角延伸。一方面，这有助于使空穴沟道与期望方向对准。另一方面，这还减轻了有源区120P的沟道形成部分中的应力条件，从而为控制空穴沟道的迁移率提供更大的自由度。
图7示意性示出半导体器件中SRAM单元的另一示例器件布局。图7的器件布局总体上与图4对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图4器件布局的区别之处。
图4中的有源区120P的沟道形成部分布置成沿垂直方向延伸，与其相比，图7的器件布局的有源区120P的沟道形成部分布置成相对于垂直和水平方向以锐角延伸。具体而言，第一PMOS晶体管TP1的有源区120P的沟道形成部分从右下至左上延伸，且第二PMOS晶体管TP2的有源区120P的沟道形成部分从左下至右上延伸。
图8示意性示出半导体器件中SRAM单元的另一示例器件布局。图8的器件布局总体上与图6对应。在下文中，仅解释与图6器件布局的区别之处。
图6器件布局中PMOS晶体管的TP1、TP2的有源区120P的沟道形成部分从左下至右上延伸，与其相比，图8器件布局的第一PMOS晶体管TP1和第二PMOS晶体管TP2中有源区120P的沟道形成部分从左上至右下延伸。
图9示意性示出半导体器件中SRAM单元的另一示例器件布局。该器件布局总体上与图4对应，类似的部件用相同的参考符号标示。在下文中，仅解释与图4器件布局的区别之处。
图4的器件布局的NMOS晶体管TN1、TN2、TN3、TN4的电子沟道沿垂直方向或水平方向对准，以及PMOS晶体管TP1、TP2中的空穴沟道方向布置成相对于电子沟道方向以锐角延伸，与其相比，根据图9的器件布局提供的空穴沟道沿垂直方向布置，而NMOS晶体管TN1、TN2、TN3、TN4的电子沟道均相对于水平和垂直方向形成锐角，从而也相对于PMOS晶体管TP1、TP2中的空穴沟道的方向形成锐角。根据图9的器件布局可以与和图4的器件布局相同的衬底旋转一起使用，即与和<110>型方向对应的图的垂直方向一起使用。但是，图9的器件布局也可与相对于图4所用的衬底旋转45度的衬底一起使用。在后一情况下，图的水平和垂直方向与<100>型方向对应。在该情况下，PMOS晶体管TP1、TP2的空穴沟道沿<100>型方向对准，而NMOS晶体管TN1、TN2、TN3、TN4的电子沟道方向朝<110>型方向旋转，从而有可能同时提高空穴沟道和电子沟道中的迁移率。
在图9的器件布局中，第一NMOS晶体管TN1的栅导体110的沟道形成部分从左上至右下延伸。第二NMOS晶体管TN2的栅导体110的沟道形成部分从右上至左下延伸。第三NMOS晶体管TN3的栅导体110的沟道形成部分从左上至右下延伸。第四NMOS晶体管TN4的栅导体110的沟道形成部分从右上至左下延伸。因此，第一NMOS晶体管TN1的电子沟道从右上至左下延伸，第二NMOS晶体管TN2的电子沟道从左上至右下延伸，第三NMOS晶体管TN3的电子沟道从左下至右上延伸，以及第四NMOS晶体管TN4的电子沟道从右下至左上延伸。
图10示意性示出半导体器件中SRAM单元的另一示例器件布局。图10的器件布局总体上与图9对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图9器件布局的区别之处。
与图9的器件布局相比，图10的器件布局的第一NMOS晶体管TN1的栅导体110的沟道形成部分从左下至右上延伸，第二NMOS晶体管TN2的栅导体110的沟道形成部分从左上至右下延伸，第三NMOS晶体管TN3的栅导体110的沟道形成部分从左下至右上延伸，以及第四NMOS晶体管TN4的栅导体110的沟道形成部分从左上至右下延伸。因此，第一NMOS晶体管TN1的电子沟道方向从右下至左上延伸，第二NMOS晶体管TN2的电子沟道方向从左下至右上延伸，第三NMOS晶体管TN3的电子沟道方向从右下至左上延伸，以及第四NMOS晶体管TN4的电子沟道方向从左下至右上延伸。
图11示意性示出半导体器件中SRAM单元的另一示例器件布局。图11的器件布局总体上与图9对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图9器件布局的区别之处。
在图11的器件布局中，第二NMOS晶体管的栅导体110的沟道形成部分从左上至右下延伸，以及第四NMOS晶体管TN4的栅导体110的沟道形成部分从左上至右下延伸。因此，第二NMOS晶体管的电子沟道方向从左下至右上延伸，以及第四NMOS晶体管的电子沟道从左下至右上延伸。
图12示意性示出半导体器件中SRAM单元的另一示例器件布局。图11的器件布局总体上与图11对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图11器件布局的区别之处。
图11的器件布局的第一NMOS晶体管TN1和第二NMOS晶体管TN2的有源区120N的沟道形成部分布置成沿水平方向延伸，与其相比，图12的器件布局的第一NMOS晶体管TN1和第二NMOS晶体管TN2的有源区120N的沟道形成部分布置成相对于水平和垂直方向以锐角延伸，从左下至右上。而且，第三NMOS晶体管TN3和第四NMOS晶体管TN4的栅导体110的沟道形成部分沿水平方向布置。因此，第一NMOS晶体管TN1的电子沟道从右上至左下延伸，第二NMOS晶体管TN2的电子沟道从左下至右上延伸，第三NMOS晶体管TN3和第四NMOS晶体管TN4的电子沟道都沿垂直方向延伸。
因此，第一NMOS晶体管TN1、TN2的电子沟道的迁移率都将相对于PMOS晶体管TP1、TP2的空穴沟道以及NMOS晶体管TN3、TN4的迁移率得到调整。如以上已提及的，第三NMOS晶体管TN3和第四NMOS晶体管TN4的功能相当于存取晶体管。SRAM单元中存储的信息的稳定性取决于经过存取晶体管的泄漏电流。第三NMOS晶体管TN3和第四NMOS晶体管TN4中的电子沟道的迁移率可得到降低以减小经过NMOS晶体管TN3、TN4的泄漏电流。这可通过独立于NMOS晶体管TN3、TN4中电子沟道的角度设置NMOS晶体管TN1、TN2中电子沟道的角度来完成。
图13示意性示出半导体器件中SRAM单元的另一示例器件布局。该器件布局总体上与图12对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图12器件布局的区别之处。
图12的器件布局的第一NMOS晶体管TN1和第二NMOS晶体管TN2的有源区120N的沟道形成部分相对于垂直和水平方向以锐角延伸，与其相比，图13的器件布局的第一NMOS晶体管TN1和第二NMOS晶体管TN2的有源区120N的沟道形成部分沿水平方向延伸。而且，第一NMOS晶体管TN1的栅导体110的沟道形成部分和第二NMOS晶体管TN2的栅导体110的沟道形成部分沿垂直方向延伸。因此，第一NMOS晶体管TN1和第二NMOS晶体管TN2中的电子沟道沿水平方向延伸。第三NMOS晶体管TN3和第四NMOS晶体管TN4的有源区120N的沟道形成部分从右下至左上延伸。而且，第三NMOS晶体管TN3和第四NMOS晶体管TN4的栅导体110的沟道形成部分从左下至右上延伸。因此，第三NMOS晶体管TN3和第四NMOS晶体管TN4的电子沟道从右下至左上延伸。因而，在此实施例中，第三NMOS晶体管TN3和第四NMOS晶体管TN4的电子沟道相对于第一NMOS晶体管TN1和第二NMOS晶体管TN2的电子沟道以及相对于第一PMOS晶体管TP1和第二PMOS晶体管TP2的空穴沟道以锐角延伸。
图14示意性示出半导体器件中SRAM单元的另一示例器件布局。该电路布局与图3所示电路图的替代实施方式相对应。
根据此器件布局，NMOS晶体管TN1、TN2、TN3、TN4在有源区220N中实施。PMOS晶体管TP1、TP2在有源区220P中实施。有源区220P提供在P型半导体衬底的n阱内。在其它实施例中，NMOS晶体管TN1、TN2、TN3、TN4的有源区220N可在n型半导体衬底的p阱内提供。
提供栅导体210并且栅导体210通过栅氧化物(未示出)与相应有源区电隔离。提供电接触230，例如通过相对于相应导电层的通路。
如图14所示，第一NMOS晶体管TN1和第一PMOS晶体管TP1具有公共栅导体210。公共栅导体的一端在连接区域250处连接至第二PMOS晶体管TP2的有源区220P。类似地，第二NMOS晶体管TN2和第二PMOS晶体管TP2具有公共栅导体210，它的一端在连接区域250处连接至第一PMOS晶体管TP1的有源区220P。连接区域250还连接至相应导电层，例如通过通路，以建立图3所示的电连接。
第三NMOS晶体管TN3和第四NMOS晶体管TN4具有存取晶体管的功能，它们的有源区220N的沟道形成部分以比第一NMOS晶体管TN1和第二NMOS晶体管TN2中有源区220N的沟道形成部分小的宽度形成，从而减小泄漏电流。
在NMOS晶体管TN1、TN2、TN3、TN4中，栅导体210的沟道形成部分与有源区220N的相应沟道形成部分垂直地延伸，其为图的垂直方向。
在图14的器件布局中，图的垂直方向可对应于半导体衬底的{100}型表面上的<110>型方向。在其它实施例中，可提供半导体衬底的其它表面取向和旋转。
如进一步所示，第一PMOS晶体管TP1和第二PMOS晶体管TP2的有源区220P的沟道形成部分也沿垂直方向延伸，而相应的栅导体210的沟道形成部分相对于垂直和水平方向以锐角延伸，从左下至右上。因此，第一PMOS晶体管TP1和第二PMOS晶体管TP2的空穴沟道从右下至左上延伸，相对于垂直方向以及相对于NMOS晶体管TN1、TN2、TN3、TN4的电子沟道方向成锐角。
通过根据此实施例的器件布局，PMOS晶体管TP1、TP2的空穴沟道方向从<110>型方向朝<100>型方向旋转，从而同时提高电子沟道和空穴沟道的迁移率。
在图14中，电子沟道和空穴沟道的方向以参照图2所解释的来表示。
图15示意性示出半导体器件中SRAM单元的另一示例器件布局。图15的器件布局总体上与图14对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图14器件布局的区别之处。
在图15的器件布局中，第二PMOS晶体管TP2的栅导体210从左上至右下延伸。因此，第二PMOS晶体管TP2的空穴沟道方向从左下至右上，相对于垂直和水平方向以锐角延伸。
图16示意性示出半导体器件中SRAM单元的另一示例器件布局。图16的器件布局总体上与图15对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图15器件布局的区别之处。
在图16的器件布局中，第一PMOS晶体管TP1的栅导体210的沟道形成部分从左上至右下延伸。因此，第一PMOS晶体管TP1的空穴沟道从左下至右上，相对于NMOS晶体管TN1、TN2、TN3、TN4的电子沟道方向以及相对于垂直和水平方向以锐角延伸。第一PMOS晶体管TP1的空穴沟道方向基本与第二PMOS晶体管TP2的空穴沟道方向平行。
图17示意性示出半导体器件中SRAM单元的另一示例器件布局。图17的器件布局总体上与图16对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图16器件布局的区别之处。
图16的器件布局的第一PMOS晶体管TP1与第二PMOS晶体管TP2的有源区220P的沟道形成部分沿垂直方向延伸，与其相比，根据图17的电路布局的第一PMOS晶体管TP1与第二PMOS晶体管TP2的有源区220P的沟道形成部分相对于垂直方向以锐角延伸，从左下至右上。一方面，这可进一步有助于对准期望方向与空穴沟道方向。另一方面，这可减轻空穴沟道的应力条件，这将为控制空穴沟道的迁移率提供更大的自由度。
图18示意性示出半导体器件中SRAM单元的另一示例器件布局。图18的器件布局总体上与图14对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图14器件布局的区别之处。
图14的器件布局的第一PMOS晶体管TP1与第二PMOS晶体管TP2的有源区220P的沟道形成部分沿垂直方向延伸，与其相比，图18的电路布局的第一PMOS晶体管TP1与第二PMOS晶体管TP2的有源区220P的沟道形成部分相对于垂直和水平方向以锐角延伸，从右下至左上。
图19示意性示出半导体器件中SRAM单元的另一示例器件布局。图19的器件布局总体上与图14对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图14器件布局的区别之处。
图14的器件布局的第一PMOS晶体管TP1与第二PMOS晶体管TP2的栅导体210的沟道形成部分相对于垂直和水平方向以锐角延伸，以及NMOS晶体管TN1、TN2、TN3、TN4的栅导体210的沟道形成部分沿垂直方向布置，而图19的器件布局的NMOS晶体管TN1、TN2、TN3、TN4的栅导体210的沟道形成部分相对于垂直和水平方向以锐角布置，以及PMOS晶体管TP1、TP2中栅导体210的沟道形成部分沿垂直方向延伸。因此，NMOS晶体管TN1、TN2、TN3、TN4中电子沟道方向相对于PMOS晶体管TP1、TP2中空穴沟道方向以及相对于垂直和水平方向形成锐角。电子沟道的方向相同，即彼此平行。
图19的器件布局可以与和图14的电路布局相同的衬底旋转一起使用，即图中垂直方向可沿{100}型表面的<110>型方向延伸。根据其它实施例，半导体衬底可旋转45度，从而使图的垂直方向与{100}型表面的<100>型方向对准。这样，可同时获得PMOS晶体管TP1、TP2的空穴沟道和NMOS晶体管TN1、TN2、TN3、TN4的电子沟道的高迁移率。在其它实施例中，可采用不同的表面取向和衬底旋转。
图20示意性示出半导体器件中SRAM单元的另一示例器件布局。图19的器件布局总体上与图19对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图19器件布局的区别之处。
与图19的器件布局相比，图20的器件布局的第二和第四NMOS晶体管TN2、TN4中栅导体210的沟道形成部分从左上至右下延伸。因此，第二NMOS晶体管TN2和第四NMOS晶体管TN4的电子沟道从左下至右上，相对于PMOS晶体管TP1、TP2的空穴沟道方向以及相对于垂直和水平方向以锐角延伸。
图21示意性示出半导体器件中SRAM单元的另一示例器件布局。图21的器件布局总体上与图19对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图19器件布局的区别之处。
图19的器件布局的NMOS晶体管TN1、TN2、TN3、TN4的有源区220N的沟道形成部分沿垂直方向延伸，与其相比，图21的电路布局的NMOS晶体管TN1、TN2、TN3、TN4的有源区220N的沟道形成部分相对于垂直和水平方向以锐角延伸，从右下至左上。一方面，这有助于使电子沟道方向与期望方向对准。另一方面，这可减轻电子沟道中的应力条件，从而为控制电子沟道的迁移率提供更大的自由度。
图22示意性示出半导体器件中SRAM单元的另一示例器件布局。图19的器件布局总体上与图21对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图21器件布局的区别之处。
与图21的器件布局相比，图22的电路布局的第二NMOS晶体管TN2和第四NMOS晶体管TN4的有源区220N的沟道形成部分从左下至右上延伸。而且，在第二NMOS晶体管TN2和第四NMOS晶体管TN4中，栅导体210的沟道形成部分从右上至左下延伸。因此，第二NMOS晶体管TN2和第四NMOS晶体管TN4中的电子沟道方向从左下至右上，相对于PMOS晶体管TP1、TP2的空穴沟道方向以及相对于垂直和水平方向以锐角延伸。
图23示意性示出只读存储器(ROM)阵列的示例实施方式的局部电路图。如在该实施方式中所示，ROM阵列包括用于寻址ROM阵列的存储单元的位线BL和字线WL。整个电路还可包括其它部件例如读出放大器、控制逻辑等。在ROM阵列中，可通过相对于预定电压选择性限定晶体管的部分或晶体管的连接来存储信息，在所示例子中，所述预定电压为低电源电压VSS。在图23的左手边，示出的存储单元被分配数值“1”。为读取存储单元，将相应的位线BL充电至高值，用字线WL访问存储单元以控制栅接触。但是，在左手边，此例中并未提供存储单元晶体管的源漏沟道，这将导致在读取操作中不改变位线BL的预充电状态。
在图23的右手边，通过限定晶体管TN给示出的存储单元分配数值“0”。如果将相应的位线BL预充电至高值，并用字线WL寻址存储单元，则位线BL被拉到低电源电压VSS，从而给出低值作为读取操作的结果。
可以采用一个或多个NMOS晶体管和/或PMOS晶体管实施ROM存储单元。但是，即使在仅用单一晶体管类型实施存储单元的情况下，在电路的其它部分中也可存在其它晶体管类型，其可存在于例如控制逻辑或读出放大器中。
图24示意性示出半导体器件中ROM阵列的说明性局部器件布局。该器件布局包括用于在接触区域330之间限定NMOS晶体管或PMOS晶体管TN/TP的有源区320。在接触区域330中，相对于预定电位建立连接，例如相对于图23的低电源电压VSS。这可通过选择性方式完成，以在半导体器件的制造时在ROM阵列内存储信息。
如所示，有源区320的沟道形成部分沿图24的垂直方向延伸。在使用NMOS晶体管的实施例中，图24的垂直方向可对应于半导体衬底的{100}型表面上的<100>型方向。在使用PMOS晶体管的实施例中，图24的垂直方向可对应于半导体衬底的{100}型表面上的<110>型方向。在其它实施例中，可使用其它表面取向和衬底旋转。
如进一步所示，该器件布局的栅导体310沿图24的水平方向以重复摆动形状延伸。栅导体310的沟道形成部分被形成得相对于水平和垂直方向以一定角度延伸，从而有可能使晶体管TN/TP的电子沟道或空穴沟道沿相对于垂直和水平方向成锐角的方向定向。如果ROM阵列的晶体管为NMOS晶体管，则ROM阵列中电子沟道的方向将相对于半导体器件的其它部分(未示出)中形成的PMOS晶体管的空穴沟道方向形成锐角。如果ROM阵列的晶体管为PMOS晶体管，则空穴沟道将相对于半导体器件的其它部分(未示出)中形成的NMOS晶体管形成锐角。
在图24的实施例中，栅导体310的重复摆动形状相对于其它栅导体310的摆动形状以这样的方式对准，即一个有源区320的电子沟道或空穴沟道都彼此平行。这可通过使相邻栅导体310的重复摆动形状“同相位”而获得。
图25示意性示出半导体器件中ROM阵列的另一示例的局部器件布局。该器件布局总体上与图24对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图24器件布局的区别之处。
与图24的器件布局相比，图25的器件的栅导体310的重复摆动形状以这样的方式布置，即相邻的栅导体310相对于彼此偏移，以获得180度的相移。也就是说，如果一个栅导体310的沟道形成部分从左下至右上延伸，则同一有源区320上的相邻栅导体310的沟道形成部分从左上至右下延伸。相反，如果栅导体310的沟道形成部分从左上至右下延伸，则同一有源区320上的相邻栅导体310的沟道形成部分从左下至右上延伸。在该结构中，同一有源区320上形成的晶体管TN/TP具有交替的电子沟道/空穴沟道方向。
图26示意性示出半导体器件中ROM阵列的另一示例的局部器件布局。该器件布局总体上与图24对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图24器件布局的区别之处。
如所示，图26的器件布局的栅导体310从左下至右上沿对角线方向线性延伸。因此，在晶体管TN/TP中形成的电子沟道或空穴沟道从右下至左上延伸。同一有源区320上的所有晶体管TN/TP的电子沟道或空穴沟道的方向是相同的，且不同有源区320上形成的晶体管TN/TP的电子沟道或空穴沟道的方向也是相同的。
图27示意性示出半导体器件中逻辑单元的器件布局的示例实施方式。该逻辑单元可用作实施半导体器件的逻辑功能的基础，例如在诸如专用集成电路(ASICs)的定制设计的集成电路中。通过标准逻辑单元，可在半导体器件制造时实现多个逻辑功能。在图27中，没有示出实现特定逻辑功能的标准单元的修改。而且，仅示出标准单元的主要元件。
如图27所示，示出的逻辑单元包括分离的有源区420、420P、420N。在有源区420P中，提供有多个PMOS晶体管TP。在有源区420N中，提供有多个NMOS晶体管。公共栅导体410在PMOS晶体管TP的有源区420P上方以及在NMOS晶体管TN的有源区420N上方延伸。与图2类似，NMOS晶体管TN的电子沟道方向用虚线箭头标示，PMOS晶体管TP的空穴沟道方向用实线箭头标示。栅导体410通过栅氧化物(未示出)与有源区420P、420N电隔离。提供多个接触430以实现电连接，例如通过相对于导电层提供的通路。
PMOS晶体管TP的有源区420P在p型半导体衬底的n型阱中提供。在其它实施例中，NMOS晶体管TN的有源区420N可在n型衬底的p型阱中提供。
还如图27所示，有源区420、420P、420N总体上与图的垂直和水平方向对准。根据一些实施例，可在半导体衬底的{100}型表面上提供半导体器件，且图的垂直方向对应于{100}型表面上的<110>型方向。根据其它实施例，可提供其它表面取向和衬底旋转。
还如图27所示，NMOS晶体管TN的栅导体410的沟道形成部分沿垂直方向延伸。因此，NMOS晶体管TN中电子沟道的方向沿水平方向延伸，所述水平方向根据以上提及的表面取向和衬底旋转对应于<110>型方向。PMOS晶体管TP的栅导体410的沟道形成部分相对于垂直和水平方向以锐角延伸，从右下至左上。因此，PMOS晶体管TP的空穴沟道方向相对于垂直和水平方向以及相对于NMOS晶体管TN的电子沟道方向以锐角延伸，从左下至右上。根据以上提及的表面取向和衬底旋转，空穴沟道的方向从<110>型方向朝<100>型方向旋转，从而有可能为电子沟道和空穴沟道均提供高迁移率。
图28示意性示出半导体器件中逻辑单元的另一示例器件布局。图28的器件布局总体上与图27对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图27器件布局的区别之处。
与图27的器件布局相比，图28的器件布局的PMOS晶体管TP的栅导体410的沟道形成部分相对于垂直和水平方向以锐角延伸，从左下至右上。因此，PMOS晶体管TP的空穴沟道方向相对于垂直和水平方向以锐角延伸，从左上至右下。
图29示意性示出半导体器件中逻辑单元的另一示例器件布局。图29的器件布局总体上与图27对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图27器件布局的区别之处。
图27的器件布局的有源区420P的沟道形成部分沿水平方向延伸，与其相比，图29的器件布局的PMOS晶体管TP的有源区420P的沟道形成部分相对于垂直和水平方向以锐角延伸，从左下至右上。一方面，这有助于使PMOS晶体管TP的空穴沟道与期望方向对准。另一方面，这还减轻了PMOS晶体管TP的空穴沟道的应力条件，从而有可能为控制空穴沟道的迁移率提供更大的自由度。
图30示意性示出半导体器件中逻辑单元的另一示例器件布局。图30的器件布局总体上与图28对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图28器件布局的区别之处。
图28的器件布局的PMOS晶体管TP的有源区420P的沟道形成部分沿水平方向延伸，与其相比，图30的器件布局的PMOS晶体管TP的有源区420P的沟道形成部分相对于垂直和水平方向以锐角延伸，从左上至右下。同样，这有助于使PMOS晶体管TP的空穴沟道与期望方向对准。而且，这还减轻了空穴沟道的应力条件，从而有可能为控制空穴沟道的迁移率提供更大的自由度。
图31示意性示出半导体器件中逻辑单元的另一示例器件布局。图31的器件布局总体上与图28对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图28器件布局的区别之处。
图28的器件布局的NMOS晶体管TN的电子沟道与水平方向对准，与其相比，图31的器件布局的NMOS晶体管TN的电子沟道沿垂直方向延伸。也就是说，与图28的器件布局相比，电子沟道的方向倾斜了90度。这通过使NMOS晶体管TN的栅导体410的沟道形成部分沿水平方向延伸得到。图31还示出可以非连续方式提供栅导体410。在该情况下，通过提供至相应导电层的连接来建立栅导体410的不同部分之间的连接，例如通过通路。
图32示意性示出半导体器件中门阵列单元的器件布局的示例实施例。门阵列单元可用作实施半导体器件的逻辑功能的基础。通过门阵列单元可实现多个逻辑功能。门阵列单元提供的特定逻辑功能可通过向栅电极施加电压来控制。因此，门阵列单元还可被称为现场可编程器件，例如现场可编程门阵列(FPGA)，因为门阵列单元的逻辑功能通过使用栅电极施加电场来控制。
如图32所示，示出的门阵列单元包括有源区520、520P、520N。在有源区520P中，提供有多个PMOS晶体管TP。在有源区520N中，提供有多个NMOS晶体管TN。公共栅导体510在PMOS晶体管TP的有源区520P上方以及在NMOS晶体管TN的有源区520N上方延伸。与图2类似，NMOS晶体管TN的电子沟道方向用虚线箭头标示，PMOS晶体管TP的空穴沟道方向用实线箭头标示。栅导体510通过栅氧化物(未示出)与有源区520P、520N电隔离。提供多个接触530以实现电连接，例如通过相对于导电层提供的通路。
PMOS晶体管TP的有源区520P在p型半导体衬底的n型阱中提供。在其它实施例中，NMOS晶体管TN的有源区520N可在n型衬底的p型阱中提供。
还如图32所示，有源区520、520P、520N总体上与图的垂直和水平方向对准。根据一些实施例，可在半导体衬底的{100}型表面上提供半导体器件，且图的垂直方向对应于{100}型表面上的<110>型方向。根据其它实施例，可提供其它表面取向和衬底旋转。
还如图32所示，NMOS晶体管TN的栅导体510的沟道形成部分沿垂直方向延伸。因此，NMOS晶体管TN中电子沟道的方向沿水平方向延伸，所述水平方向根据以上提及的表面取向和衬底旋转对应于<110>型方向。PMOS晶体管TP的栅导体510的沟道形成部分相对于垂直和水平方向以锐角延伸，从右下至左上。因此，PMOS晶体管TP的空穴沟道方向相对于垂直和水平方向以及相对于NMOS晶体管TN的电子沟道方向以锐角延伸，从左下至右上。根据以上提及的表面取向和衬底旋转，空穴沟道的方向从<110>型方向朝<100>型方向旋转，从而有可能为电子沟道和空穴沟道均提供高迁移率。
图33示意性示出半导体器件中门阵列单元的另一示例的器件布局。图33的器件布局总体上与图32对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图32器件布局的区别之处。
与图32的器件布局相比，图33的器件布局的PMOS晶体管TP的栅导体510的沟道形成部分相对于垂直和水平方向以锐角延伸，从左下至右上。因此，PMOS晶体管TP的空穴沟道方向相对于垂直和水平方向以锐角延伸，从左上至右下。
图34示意性示出半导体器件中门阵列单元的另一示例的器件布局。图34的器件布局总体上与图32对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图32器件布局的区别之处。
图32的器件布局的有源区520P的沟道形成部分沿水平方向延伸，与其相比，图34的器件布局的PMOS晶体管TP的有源区520P的沟道形成部分相对于垂直和水平方向以锐角延伸，从左下至右上。一方面，这有助于使PMOS晶体管TP的空穴沟道与期望方向对准。另一方面，这还减轻了PMOS晶体管TP的空穴沟道的应力条件，从而为控制空穴沟道的迁移率提供更大的自由度。
图35示意性示出半导体器件中门阵列单元的另一示例的器件布局。图35的器件布局总体上与图33对应，且类似的部件用相同的参考符号标示。在下文中，仅解释与图33器件布局的区别之处。
图33的器件布局的PMOS晶体管TP的有源区520P的沟道形成部分沿水平方向延伸，与其相比，图35的器件布局的PMOS晶体管TP的有源区520P的沟道形成部分相对于垂直和水平方向以锐角延伸，从左上至右下。同样，这有助于使PMOS晶体管TP的空穴沟道与期望方向对准。而且，这还减轻了空穴沟道的应力条件，从而为控制空穴沟道的迁移率提供更大的自由度。
应理解，前面对本发明具体实施例的描述仅是说明性的，并非意图限制本发明的范围。例如，不同实施例的特征可以彼此组合。例如，根据一个或多个以上实施例，所提供的半导体器件可包括SRAM单元、ROM阵列、逻辑单元，和/或门阵列单元。
另外，应理解，所示器件类型仅是说明性的。其它实施例可提供其它类型的存储器，例如使用双端口SRAM单元、多端口SRAM单元或三晶体管SRAM单元。根据其它实施例，可提供混合信号器件或模拟器件来代替纯数字器件。而且其它实施例还可提供存储器的外围电路结构如读出放大器。
同样，应理解，根据实施方式的具体需要，可以修改器件布局的几何形状，可缩放尺寸。而且，应了解，可在同一半导体器件中为NMOS器件的电子沟道和PMOS器件的空穴沟道提供多个不同取向。此外，与以上描述的逻辑单元和门阵列单元的实施例相比较，这些可用旋转的NMOS器件的电子沟道实施，而不用旋转的PMOS器件的空穴沟道实施。

Claims (14)

1.一种方法，包括：
通过平面CMOS工艺在半导体衬底上形成NMOS器件，其中NMOS器件的电子沟道与第一方向对准；
通过平面CMOS工艺在半导体衬底上形成PMOS器件，其中PMOS器件的空穴沟道与相对于第一方向形成锐角的第二方向对准；以及
在半导体衬底的{100}型表面上形成NMOS器件和PMOS器件，
其中第一方向对应于<110>型晶向，第二方向对应于<100>型晶向。
2.如权利要求1的方法，其中形成NMOS器件包括在半导体衬底的第一有源区内形成NMOS器件，形成PMOS器件包括在半导体衬底的第二有源区内形成PMOS器件，以及第二有源区与第一有源区电隔离。
3.如权利要求2的方法，其中第一有源区的沟道形成部分和第二有源区的沟道形成部分相对于彼此旋转，以在第一方向和第二方向之间提供所述角度。
4.如权利要求1的方法，其中所述NMOS器件的栅导体的沟道形成部分和所述PMOS器件的栅导体的沟道形成部分相对于彼此旋转，以在第一方向和第二方向之间提供所述角度。
5.如权利要求1的方法，进一步包括定向半导体衬底，以相对于半导体衬底的晶向设置第一方向和第二方向。
6.如权利要求1的方法，进一步包括根据半导体器件的类型确定所述角度。
7.如权利要求1的方法，进一步包括根据NMOS器件和PMOS器件中的至少一个的功能确定所述角度。
8.一种半导体器件，包括：
半导体衬底；
通过平面CMOS工艺在所述衬底上形形成的NMOS器件，其具有与第一方向对准的电子沟道；以及
通过平面CMOS工艺在半导体衬底上形成的PMOS器件，其具有与相对于第一方向形成锐角的第二方向对准的空穴沟道，
其中NMOS器件和PMOS器件在半导体衬底的{100}型表面上形成，第一方向是<110>型晶向，第二方向是<100>型晶向。
9.如权利要求8的半导体器件，其中在半导体衬底的第一有源区内提供NMOS器件，以及在半导体衬底的第二有源区内提供PMOS器件，第二有源区与第一有源区电隔离。
10.如权利要求9的半导体器件，其中所述第一有源区的沟道形成部分和所述第二有源区的沟道形成部分相对于彼此旋转，以在第一方向和第二方向之间提供所述角度。
11.如权利要求8的半导体器件，其中NMOS器件和PMOS器件均相对于半导体衬底旋转，以相对于半导体衬底的晶向设置第一方向和第二方向。
12.如权利要求8的半导体器件，其中所述半导体器件包括具有NMOS器件和PMOS器件的逻辑电路。
13.一种半导体器件，包括：
半导体衬底；
通过平面CMOS工艺在半导体衬底上形成的第一场效应晶体管，其具有与第一方向对准的n型沟道；以及
通过平面CMOS工艺在半导体衬底上形成的第二场效应晶体管，其具有与相对于第一方向形成锐角的第二方向对准的p型沟道，其中
第一场效应晶体管和第二场效应晶体管在半导体衬底的{100}型表面上形成，第一方向是<110>型晶向，第二方向是<100>型晶向。
14.如权利要求13的半导体器件，其中第一和第二场效应晶体管均为MOS器件。
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