CN101346773B - 非易失性存储器中的参考感测放大器及补偿感测的方法 - Google Patents

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Abstract

本发明提供用于感测非易失性存储器的传导电流的一个或一个以上感测放大器，其是由通过具有类似特性及操作条件的参考感测放大器而定时的信号加以控制。在一个方面中，通过感测参考电流的参考感测放大器何时检测到预期状态而确定感测周期。在另一方面中，通过参考感测放大器何时输出预期状态而确定用于已放大输出的积分周期。当使用这些已确定的时序来控制所述一个或一个以上感测放大器时，可以追踪环境及系统变化。

Description

非易失性存储器中的参考感测放大器及补偿感测的方法
技术领域
本发明大体上涉及例如电可擦除可编程只读存储器(EEPROM)及快闪EEPROM等非易失性半导体存储器，且具体来说涉及具有用低电压供应操作的经改进感测电路的非易失性半导体存储器。
背景技术
能够非易失性地存储电荷的固态存储器尤其是封装为小型(small form factor)卡的EEPROM及快闪EEPROM形式的固态存储器近来已变为多种移动及手持装置(特别是信息设备及消费型电子产品)中的精选存储装置。与同为固态存储器的RAM(随机存取存储器)不同的是，快闪存储器是非易失性的，即使在断开电源之后仍保持其已存储的数据。尽管成本较高，但快闪存储器正日益用于大容量存储应用中。基于例如硬驱动器及软盘等旋转磁性媒体的常规大容量存储装置并不适合于移动及手持环境。这是由于磁盘驱动器往往较庞大，且易于造成机械故障且具有高等待时间及高功率要求。这些不良属性使得基于磁盘的存储在大多数移动及便携型应用中不实用。另一方面，嵌入式与可移除卡形式的快闪存储器由于其较小的大小、低功率消耗、高速度及高可靠性特征而理想地适合于移动及手持环境。
EEPROM及电可编程只读存储器(EPROM)是可被擦除的非易失性存储器，且使新数据写入或“编程”到其存储器单元中。所述两者皆利用具有场效晶体管结构的浮动(未连接)导电栅极，其位于半导体衬底中的沟道区域上且在源极与漏极区域之间。控制栅极随后提供于所述浮动栅极上。晶体管的阈值电压特性由保持于浮动栅极上的电荷的数量加以控制。亦即，对于浮动栅极上电荷的给定电平，存在着必须在“接通”晶体管以准许其源极与漏极区域之间的传导之前施加到控制栅极的对应电压(阈值)。
浮动栅极可保持电荷范围且因此可被编程到阈值电压窗(threshold voltage window)内的任何阈值电压电平。阈值电压窗的大小是由装置的最小及最大阈值电平加以定界，装置的最小及最大阈值电平又对应于可编程到浮动栅极上的电荷的范围。阈值窗通常取决于存储器装置的特性、操作条件及历史。窗内的每一相异、可分辨阈值电压电平范围原则上可用以表示单元的确定存储状态。
充当存储器单元的晶体管通常由两个机制中的一者编程到“已编程”状态。在“热电子注入”中，施加到漏极的高电压加速电子越过衬底沟道区域。同时，施加到控制栅极的高电压将热电子牵拉穿过薄栅极电介质到浮动栅极上。在“隧穿注入”中，相对于衬底施加高电压到控制栅极。以此方式，将电子从衬底牵拉到插入的浮动栅极。
可通过众多机制来擦除存储器装置。对于EPROM而言，可通过使用紫外线辐射从浮动栅极移除电荷而批量地擦除存储器。对于EEPROM而言，可通过相对于控制栅极将高电压施加到衬底以便使浮动栅极中的电子经由薄氧化物隧穿到衬底沟道区域(亦即，福勒-诺德翰姆隧穿(Fowler-Nordheim tunneling))而电擦除存储器单元。通常，可逐字节地擦除EEPROM。对于快闪EEPROM而言，可一次性全部或一次擦除一个或一个以上区块地电擦除存储器，其中一区块可由存储器的512个字节或更多字节组成。
非易失性存储器单元的实例
存储器装置通常包括可安装于卡上的一个或一个以上存储器芯片。每一存储器芯片包括由例如解码器及擦除、写入及读取电路的周边电路支持的存储器单元阵列。更复杂的存储器装置还具有执行智能及更高级的存储器操作及介接的控制器。存在着如今所使用的许多商业上成功的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器单元，每一类型具有一个或一个以上电荷存储元件。
图1A到1E示意性地说明非易失性存储器单元的不同实例。
图1A示意性地说明EEPROM单元的形式的具有用于存储电荷的浮动栅极的非易失性存储器。电可擦除及可编程只读存储器(EEPROM)具有与EPROM类似的结构，但额外地提供用于在施加适当电压之后便电性地从其浮动栅极载入及移除电荷而无需暴露于UV辐射的机制。第5,595,924号美国专利中给出所述单元的实例及其制造方法。
图1B示意性地说明具有选择栅极与控制或引导栅极两者的快闪EEPROM单元。存储器单元10具有在源极14与漏极16扩散之间的“分裂沟道”12。单元有效地形成有串联的两个晶体管T1及T2。T1充当具有浮动栅极20及控制栅极30的存储晶体管。所述浮动栅极能够存储可选数量的电荷。可流经T1的沟道部分的电流量取决于控制栅极30上的电压及驻留于插入浮动栅极20上的电荷量。T2充当具有选择栅极40的选择晶体管。当T2通过选择栅极40处的电压接通时，其允许T1的沟道部分中的电流在源极与漏极之间穿过。选择晶体管独立于控制栅极处的电压而沿源极漏极-沟道提供开关。一个优点为其可用以断开因单元在其浮动栅极处的电荷耗尽(正)而在零控制栅极电压时仍传导的那些单元。另一优点为其允许更容易地实施源极侧注入编程。
分裂沟道存储器单元的一个简单实施例是如图1B中所示由虚线示意性指示的，其中选择栅极及控制栅极连接到同一字线。此是通过使电荷存储元件(浮动栅极)位于沟道的一部分上且控制栅极结构(其为字线的部分)位于另一沟道部分上以及位于所述电荷存储元件上而实现。此有效地形成具有串联的两个晶体管的单元，其中一个晶体管(存储晶体管)以电荷存储元件上的电荷量及字线上的电压的组合来控制可流经其沟道部分的电流量，且另一晶体管(选择晶体管)使字线单独充当其栅极。第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053号美国专利中给出所述单元的实例、其在存储器系统中的使用及其制造方法。
图1B中所示的分裂沟道单元的更改进实施例是选择栅极及控制栅极彼此独立且不由其之间的虚线而连接时。一个实施方案使单元阵列中的一列控制栅极连接到垂直于字线的控制(或引导)线。效果是使字线无须在读取或编程选定单元时同时执行两个功能。这两个功能是：(1)充当选择晶体管的栅极，因此需要适当电压来接通及断开选择晶体管；及(2)经由字线与电荷存储元件之间的电场(电容性)耦合而将电荷存储元件的电压驱动到所要电平。通常难以使用单电压以最佳方式执行这些功能中的两者。在对控制栅极及选择栅极进行单独控制的情况下，字线仅需执行功能(1)，同时，添加的控制线执行功能(2)。此能力允许设计较高性能编程，其中使编程电压适合目标数据。例如，第5,313,421及6,222,762号美国专利中描述了在快闪EEPROM阵列中使用独立控制(或引导)栅极。
图1C示意性地说明具有双浮动栅极及独立选择及控制栅极的另一快闪EEPROM单元。存储器单元10除了有效地具有串联的三个晶体管之外类似于图1B的存储器单元。在此类型的单元中，两个存储元件(亦即，T1-左存储元件及T1-右存储元件)包含于源极与漏极扩散之间的其沟道上，且在其之间具有选择晶体管T1。存储晶体管分别具有浮动栅极20及20′以及控制栅极30及30′。选择晶体管T2是由选择栅极40加以控制。在任一时间，仅存取所述对存储晶体管中的一者以进行读取或写入。当正存取存储单元T1-左时，接通T2与T1-右两者以允许T1-左的沟道部分中的电流在源极与漏极之间穿过。类似地，当正存取存储单元T1-右时，接通T2及T1-左。通过使选择栅极多晶硅的一部分紧密接近浮动栅极且将相当大的正电压(例如，20V)施加到选择栅极以使得存储在浮动栅极内的电子可隧穿到选择栅极多晶硅而实现擦除。
图1D示意性地说明组织成NAND单元的一串存储器单元。NAND单元50由一系列存储晶体管M1、M2、......Mn(n＝4、8、16或更高)组成，所述存储晶体管通过其源极及漏极而以菊链形式连接在一起。一对选择晶体管S1、S2控制存储晶体管链经由NAND单元的源极端子54及漏极端子56而与外部的连接。在存储器阵列中，当接通源极选择晶体管S1时，源极端子耦合到源极线。类似地，当接通漏极选择晶体管S2时，NAND单元的漏极端子耦合到存储器阵列的位线。链中的每一存储晶体管具有电荷存储元件以存储给定量的电荷以便表示预期的存储状态。每一存储晶体管具有用于控制读取及写入操作的控制栅极。选择晶体管S1、S2中每一者的控制栅极提供分别经由NAND单元的源极端子54及漏极端子56而对NAND单元的控制存取。
当在编程期间读取及验证NAND单元内的已寻址存储晶体管时，向其控制栅极供应适当电压。同时，NAND单元50中的剩余未寻址存储晶体管通过在其控制栅极上施加充分电压而完全接通。以此方式，从各个存储晶体管的源极到NAND单元的源极端子54且同样从各个存储晶体管的漏极到单元的漏极端子56有效地产生导电路径。在第5,570,315、5,903,495及6,046,935号美国专利中描述了具有所述NAND单元结构的存储器装置。
图1E示意性地说明具有用于存储电荷的介电层的非易失性存储器。使用介电层而不是较早描述的导电浮动栅极元件。艾坦(Eitan)等人所著的“NROM：新型局部捕获，2位非易失性存储器单元”(“NROM：A Novel Localized Trapping，2-Bit NonvolatileMemory Cell，”)(“IEEE电子装置快报”(IEEE Electron Device Letters)，2000年11月，第11期，第21卷，第543到545页)中描述了利用介电存储元件的所述存储器装置。ONO介电层在源极与漏极扩散之间的沟道上延伸。用于一个数据位的电荷位于邻近漏极的介电层中，且用于另一数据位的电荷位于邻近源极的介电层中。举例而言，第5,768,192及6,011,725号美国专利揭示了具有夹在两个二氧化硅层之间的捕集电介质的非易失性存储器单元。通过单独地读取电介质内空间分离的电荷存储区域的二元状态而实施多态数据存储。
存储器阵列
存储器装置通常包括以行及列配置的且可由字线及位线寻址的存储器单元的二维阵列。可根据NOR型或NAND型结构形成所述阵列。
NOR阵列
图2说明存储器单元的NOR阵列的一实例。已用图1B或1C中所说明的类型的单元实施了具有NOR型结构的存储器装置。每一行存储器单元通过其源极及漏极以菊链方式而连接。有时将此设计称作虚接地设计。每一存储器单元10具有源极14、漏极16、控制栅极30及选择栅极40。行中的单元使其选择栅极连接到字线42。列中的单元使其源极及漏极分别连接到选定位线34及36。在存储器单元使其控制栅极及选择栅极独立受控的一些实施例中，引导线36也连接一列中的单元的控制栅极。
许多快闪EEPROM装置用存储器单元实施，其中所述存储器单元中每一者以其控制栅极及选择栅极连接在一起的方式形成。在此情况下，无需引导线，字线简单地连接沿每一行的单元的所有控制栅极及选择栅极。第5,172,338及5,418,752号美国专利中揭示了这些设计的实例。在这些设计中，所述字线基本上执行两个功能：行选择及将控制栅极电压供应到行中的所有单元以用于读取或编程。
NAND阵列
图3说明存储器单元的NAND阵列的一实例，例如图1D中所示。沿NAND单元的每一列，位线耦合到每一NAND单元的漏极端子56。沿NAND单元的每一行，源极线可连接所述NAND单元的所有源极端子54。而且，沿一行的NAND单元的控制栅极连接到一系列对应字线。可通过经连接的字线以控制栅极上的适当电压接通选择晶体管对(参见图1D)而寻址一整列NAND单元。当正读取NAND单元的链内的存储晶体管时，所述链中的剩余存储晶体管经由其相关联的字线而硬接通，以使得流经所述链的电流基本上取决于存储于所读取的单元中的电荷的电平。NAND结构阵列的实例及其作为存储器系统的部分的操作可见第5,570,315、5,774,397及6,046,935号美国专利。
区块擦除
电荷存储存储器装置的编程仅可导致将更多电荷添加到其电荷存储元件。因此，在编程操作之前，必须移除(或擦除)电荷存储元件中的现有电荷。提供擦除电路(未图示)以擦除存储器单元的一个或一个以上区块。当一起(亦即，在一瞬间)电擦除单元的整个阵列的单元或所述阵列的显著群的单元时，例如EEPROM等非易失性存储器称作“快闪”EEPROM。一旦经擦除，随后便对所述群单元进行再编程。可一起被擦除的单元的群可由一个或一个以上可寻址擦除单元组成。擦除单元或区块通常存储一个或一个以上页的数据，页是编程及读取的单位，不过可在单一操作中编程或读取一个以上页。每一页通常存储一个或一个以上扇区的数据，扇区大小是由主机系统加以界定。一实例为具有遵循对磁盘驱动器建立的标准的512字节用户数据加上关于用户数据及/或存储有所述用户数据的区块的某数目字节的额外开销信息的扇区。
读取/写入电路
在通常的二状态EEPROM单元中，建立至少一个电流断点电平以便将传导窗(conduction window)分割为两个区域。当通过施加预定、固定电压而读取一单元时，其源极/漏极电流通过与所述断点电平(或参考电流IREF)比较而分辨为存储状态。如果电流读数高于断点电平的电流读数或IREF，则确定所述单元处于一个逻辑状态(例如，“零”状态)。另一方面，如果电流小于断点电平的电流，则确定单元处于另一逻辑状态(例如，“一”状态)。因此，所述二状态单元存储一位的数字信息。经常提供可外部编程的参考电流源作为存储器系统的部分以产生断点电平电流。
为了增加存储器容量，随半导体技术的状态发展，快闪EEPROM装置正被制造成具有越来越高的密度。用于增加存储容量的另一方法是使每一存储器单元存储两个以上状态。
对于多态或多电平EEPROM存储器单元而言，通过一个以上断点将传导窗分割为两个以上区域以致每一单元能够存储一个以上位的数据。给定EEPROM阵列可存储的信息因此随每一单元可存储的状态的数目而增加。第5,172,338号美国专利中描述了具有多态或多电平存储器单元的EEPROM或快闪EEPROM。
在实践中，通常通过在将参考电压施加到控制栅极时感测单元的源电极及漏电极上的传导电流而读取单元的存储状态。因此，对于单元的浮动栅极上的每一给定电荷而言，可检测关于固定参考控制栅极电压的对应传导电流。类似地，可编程到浮动栅极上的电荷的范围界定对应阈值电压窗或对应传导电流窗。
或者，代替检测经分割电流窗中的传导电流，可在控制栅极处设定用于在测试中的给定存储状态的阈值电压，并检测传导电流是低于还是高于阈值电流。在一个实施方案中，通过检查传导电流对位线的电容放电的速率而实现相对于阈值电流对传导电流的检测。
图4说明对于浮动栅极在任一时间可选择性地存储的四个不同电荷Q1到Q4而言源极-漏极电流ID与控制栅极电压VCG之间的关系。四个ID对VCG实线曲线表示可在存储器单元的浮动栅极上编程的四个可能电荷电平，其分别对应于四个可能的存储状态。作为一实例，单元群体的阈值电压窗可在0.5V到3.5V的范围内。可通过将阈值窗分割为五个区域、每一区域间隔0.5V而对六个存储状态进行分界(demarcate)。举例而言，如果如图所示使用2μA的参考电流(IREF)，则可将用Q1编程的单元视为处于存储状态“1”，因为其曲线与IREF相交于由VCG＝0.5V及1.0V分界的阈值窗区域中。类似地，Q4处于存储状态“5”。
如可从以上描述看出的，使存储器单元存储的状态越多，其阈值窗分割地就越精细。这在编程及读取操作时将需要更高精度以便能够实现所需的分辨度。
第4,357,685号美国专利揭示了编程2状态EPROM的方法，其中当将一单元编程到给定状态时，所述单元经受连续编程电压脉冲，每一次将递增的电荷添加到浮动栅极。在脉冲之间，读回或验证所述单元以确定其相对于断点电平的源极-漏极电流。当已将电流状态验证为达到所要状态时，编程停止。所使用的编程脉冲串可具有增加的周期或振幅。
现有技术编程电路仅施加编程脉冲以从已擦除或接地状态步进穿过阈值窗直到达到目标状态为止。实际上，为允许充足的分辨度，每一经分割或分界的区域将需要至少约五个编程步骤来穿过。所述性能对于2状态存储器单元而言是可接受的。然而，对于多态单元而言，所需步骤数目随分割区数目而增加且因此，必须提高编程精度或分辨度。举例而言，16状态单元可能平均需要至少40个编程脉冲以编程到目标状态。
图5示意性地说明具有存储器阵列100的典型配置的存储器装置，所述存储器阵列100可由读取/写入电路170经行解码器130及列解码器160而存取。如关于图2及3所述的，存储器阵列100中的存储器单元的存储晶体管可经由一组选定字线及位线而寻址。行解码器130选择一个或一个以上字线且列解码器160选择一个或一个以上位线，以便将适当电压施加到已寻址的存储晶体管的相应栅极。提供读取/写入电路170以读取或写入(编程)已寻址的存储晶体管的存储状态。读取/写入电路170包括可经由位线而连接到阵列中的存储器元件的众多读取/写入模块。
影响读取/写入性能及准确度的因素
为了改进读取及编程性能，并行读取或编程一阵列中的多个电荷存储元件或存储晶体管。因此，一起读取或编程一逻辑“页”的存储器元件。在现有存储器结构中，一行通常含有若干交错页。将一起读取或编程一页的所有存储器元件。列解码器将选择性地将所述交错页中每一者连接到对应数目的读取/写入模块。举例而言，在一个实施方案中，存储器阵列经设计以具有532字节(512字节加上附加的20字节)的页大小。如果每一列含有一漏极位线且每行存在两个交错页，则此总计8512列，其中每一页与4256列相关联。将存在4256个可连接的以并行读取或写入所有偶数位线或奇数位线的感测模块。以此方式，从存储器元件的页并行读取一页4256位(亦即，532字节)的数据或将所述数据并行编程到存储器元件的页中。形成读取/写入电路170的读取/写入模块可配置成各种结构。
如上文所提及的，常规存储器装置通过以整体并行的方式操作而改进读取/写入操作。此方法改进了性能但对读取及写入操作的准确度确实具有影响。
一个问题是源极线偏压误差。这对于大量存储器单元使其源极一起连接在源极线中以接地的存储器结构尤为尖锐。具有共同源极的这些存储器单元的并行感测导致穿过源极线的相当大的电流。由于源极线中的有限电阻，这接着导致真实接地与每一存储器单元的源电极之间的明显电位差。在感测期间，供应到每一存储器单元的控制栅极的阈值电压是相对于其源电极，但系统电源是相对于真实接地。因此，由于存在源极线偏压误差，感测可能会变得不准确。
另一问题与位线到位线的耦合或串扰有关。此问题对于紧密间隔的位线的并行感测变得更尖锐。用于避免位线到位线串扰的常规解决方案是一次感测所有偶数位线或所有奇数位线，同时使其它位线接地。由两个交错页组成的行的此结构将有助于避免位线串扰以及减轻密集地装配读取/写入电路的页的问题。页解码器用以将一组读取/写入模块多路复用到偶数页或奇数页。以此方式，每当正读取或编程一组位线时，可将交错组接地以消除奇数位线与偶数位线之间而非奇数线或偶数线之间的串扰。
然而，交错页结构在至少三个方面是不利的。第一，其需要额外多路复用电路。第二，其在性能方面缓慢。为完成由一字线连接或连接于一行中的存储器单元的读取或编程，需要两个读取或两个编程操作。第三，其在处理其它干扰效应时也并非最佳的，所述其它干扰效应例如在于不同时间(例如分别在奇数及偶数页中)编程两个相邻电荷存储元件时，在浮动栅极电平下的所述两个相邻电荷存储元件之间的场耦合。
相邻场耦合的问题在存储晶体管之间具有更紧密间隔的情况下变得更显著。在存储晶体管中，电荷存储元件夹在沟道区域与控制栅极之间。在所述沟道区域中流动的电流依据所述控制栅极及所述电荷存储元件处的场贡献的所得电场而变化。以不断增加的密度，存储晶体管越来越紧密地形成在一起。来自相邻电荷元件的场随后变为对受影响单元的所得的场的显著贡献因素。相邻场取决于编程到相邻场的电荷存储元件中的电荷。这个扰动场本质上是动态的，因为其随相邻场的已编程状态而改变。因此，可视相邻单元的改变状态而在不同时间不同地读取受影响的单元。
交错页的常规结构加重了由相邻浮动栅极耦合引起的误差。由于偶数页及奇数页是彼此独立地编程及读取，所以视插入页同时发生什么而可在一组条件下编程一页但在完全不同组的条件下读回所述页。读取误差将随增加的密度而变得更严重，从而对于多态实施方案需要更准确的读取操作及阈值窗的更粗略分割。性能将受损害且多态实施方案中的电位容量受限制。
因此，存在对高性能及高容量非易失性存储器的普遍需要。确切地说，需要有效地处理前述问题的高容量非易失性存储器，其具有经改进的读取及编程性能。
发明内容
通过使较大页的读取/写入电路并行读取及写入对应页的存储器单元而满足对于高容量及高性能非易失性存储器装置的这些需要。确切地说，消除或最小化高密度芯片集成所固有的可能会将误差引入到读取及编程中的干扰效应。
源极线偏压是由读取/写入电路的接地环路中的非零电阻引入的误差。所述误差是由在电流流动时电阻上的电压降引起的。根据本发明的一个方面，用于减小源极线偏压的方法是由具有用于多遍(multi-pass)感测的特征及技术的读取/写入电路实现的。当并行感测一页存储器单元时，每一遍有助于识别及关闭具有高于给定分界电流值的传导电流的存储器单元。已识别的存储器单元是通过将其相关联的位线牵拉到接地而关闭。
在一个实施方案中，给定分界电流值高于用于常规单遍感测的断点电流值。或者，给定分界电流值逐渐地收敛到与常规单遍感测相关联的断点电流值。以此方式，后续遍中的感测将较少受源极线偏压影响，因为电流流动总量通过消除来自较高电流单元的贡献而显著减小。
根据一个优选实施例，在第一遍中通过将电流状态的传导电流中每一者与给定分界电流值比较而识别所述电流状态。
根据另一优选实施例，在第一遍中通过用受控电流源预充电每一位线而识别较高电流状态。此是由充当受控电流源的预充电电路而实现，其中所供应电流限制为分界电流值。以此方式，与预充电电路可为其相关联位线充电的速度相比，具有超过分界电流值的传导电流的存储器单元将更快速地排放掉电流。因此，这些高电流存储器单元得以识别，因为其位线未能充电且随后被防止参与后续遍。
根据又一优选实施例，通过包含与给定分界电流值的比较及受控预充电的多遍而识别较高电流状态。
根据又一优选实施例，已检测出具有比预定分界电平高的电流的存储器单元不必在检测之后立即使其位线接地。改为对其进行标记或将其启用以使其接地。仅在已完成对所述页的所有存储器单元的检测或感测之后，才会将所有经标记或启用的位线锁存到接地。以此方式，将与经锁存到接地的位线相关联的可能的大电压摆动限制于在感测操作外的周期。此将最小化位线到接地的锁存对仍在经受感测及检测的页的任何存储器单元的任何干扰效应。
另一误差是由位线之间的电容性耦合引起的。根据本发明的另一方面，存储器装置及其方法允许并行感测多个存储器单元，同时最小化由位线到位线耦合或串扰引起的误差。基本上，并行感测的多个位线使其位线电压受控制，以致当正感测每一邻近对位线的传导电流时，所述每一邻近对位线之间的电压差大体上与时间无关。当强加此条件时，因各个位线的电容引起的所有位移电流均将下降，因为其全部取决于随时间变动的电压差。
在一优选实施例中，这是由也确保任何邻近对连接位线上的电位差与时间无关的并行感测电路而实现。
现有技术感测包含确定传导电流由于位线电容而对等效电容器放电的速率。这将与
本发明在经箝位位线电压处进行感测的特征相矛盾。
根据本发明的另一方面，感测电路及方法允许独立于位线通过注意存储器单元的传
导电流对给定电容器放电或充电的速率而确定所述存储器单元的传导电流。此将允许使
用最佳感测电路及方法，其与存储器阵列的结构无关(亦即，与位线电容无关)。更重
要的是，其允许在感测期间箝位位线电压以避免位线串扰。
形成为高密度集成电路的非易失性存储器所固有的误差是由于来自相邻电荷存储元件的场的耦合。各个存储器单元受到不仅来自其自身存储元件而且来自相邻单元的场的影响。根据本发明的另一方面，通过在编程与读取之间最小化每一单元的场环境的改变而最小化因外来相邻场引起的误差。这是通过一起编程其一页中的所有邻近存储器单元而实现。由于一起编程各个存储器单元及其相邻单元，所以将确保由各个单元从其被编程的时间到其被读取的时间所经历的最小场环境改变。以此方式，通过在读取期间的类似误差而偏移在编程验证期间发生的误差，且所述误差减小并与数据的相关性较小。
根据本发明的又一方面，具有表示并行操作的一群体的感测放大器的特性的参考感测放大器是用以追踪环境及系统变化，并控制所述群体的感测放大器，以使得其与这些变化无关。感测放大器群体中的每一者具有取决于一组共同参数及一组控制信号的预定性质。实施与感测放大器群体共用一共同环境的参考电路，以相对于所述共同环境来校准所述组共同参数，并相应地产生所述组控制信号，以便控制所述感测放大器群体中每一者以使其预定性质得以实施。
根据本发明的又一方面，存储器单元的传导电流是通过其对能够以低于2V的电源电压操作的感测放大器中的专用电容器进行放电的速率而加以测量。
在优选实施方案中，由在预定周期之后电容器上的电压降的改变而给出所述速率。然而，在于互连位线上的电压条件防止电压降超过预定最小电压限值时的情况下，电压降的动态范围将减小且是通过在放电开始时的电压(其通常为电源电压Vdd)及最小电压限值VLIMIT而加以定界。将对应于供比较用的参考电流的参考电压设定在此动态范围内。通过提供栅极接通电压充当参考电压的晶体管而实现参考电压比较。在p晶体管的情况下，接通电压由Vdd-|VTP|给出，以使得当已放电电压降到此电平或低于此电平时，p晶体管将接通或“断路”。为使此接通电压位于动态范围内，必须满足条件(Vdd-|VTP|)＞VLIMIT。然而，当减小电源电压Vdd时，可能会出现两个问题。第一，随后会使参考电压比较在对应减小的动态范围内。第二，优选断路点(trip point)电压可能会在此减小的动态范围以外。举例而言，当Vdd低得以致(Vdd-|VTP|)＜VLIMIT时，p晶体管可能永不断路，因为接通电压低于VLIMIT。
本发明提供一种电压移位装置以使放电电容器的电压升压预定量从而使动态范围的上限增加ΔV，以便在电压降与对应于参考传导电流的参考电压比较时具有充足动态范围从而提供充分分辨度。在预定周期之后，电容器从存储器单元去耦，以便移除VLIMIT限制且电压降在与所述参考电压(其可低于VLIMIT)比较之前减少相同预定数量ΔV。以此方式，即使当例如(Vdd-|VTP|)的参考电压低于VLIMIT时，感测放大器仍可用低电源电压进行操作。
在另一实施例中，即使在充足电源电压的情况下，仍可实施电压移位器以提供增加的动态范围，在所述增加的动态范围内可进行电压比较，从而感测存储器单元的传导电流。
在又一实施例中，检测电源电压以确定其是否下降到低于预定电平，在所述情况下，将激活电压移位器以允许感测放大器在低电源电压条件下适当地起作用。
用于为一群感测放大器产生控制信号的参考感测放大器的其它方面及优选实施例
用于感测非易失性存储器的传导电流的一个或一个以上感测放大器是使用由具有类似特性及操作条件的参考感测放大器而定时的信号加以控制。根据一个方面，通过感测参考电流的参考感测放大器何时检测到预期状态而确定感测周期。由于使用界定，所以当参考感测放大器正感测参考电流时，预期会出现预期状态，且当其在感测周期之后确实出现时，所述周期将是可由所述一个或一个以上感测放大器使用的充分感测周期。
在电流是通过其对电容器放电的速率而感测的优选感测放大器中，使用在预定感测周期结束时的电压降来驱动p晶体管的栅极。如果电压低于p晶体管的阈值电压，则所述p晶体管将接通或具有为(例如)“高(HIGH)”的已放大输出。基本上，感测是已感测电流与由感测周期界定的参考电流之间的比较。相反，感测参考电流的参考感测放大器将产生所需感测周期。这是通过确定参考放大器的输出何时改变成“高”而实现的。此已确定的感测周期随后用以对感测放大器的感测周期定时。由于参考感测放大器共用与感测放大器类似的特性及操作条件，例如功率供应、芯片、温度等，所以因这些因素引起的任何变化会得以补偿。
根据另一方面，所述一个或一个以上感测放大器具有分别取决于感测到的电流是大于还是小于参考电流而具有第一或第二电压电平的内部节点，且在于预定积分周期中放大所述内部节点处的电压电平之后分别输出第一或第二信号。所述积分周期是从感测参考电流的感测放大器及放大内部节点电压电平以获得从一个信号改变成另一信号的输出所需的时间而加以确定。
当使用这些已确定时序来控制所述一个或一个以上感测放大器时，追踪环境及系统变化，且感测将对这些变化相对不敏感。
将通过对本发明的优选实施例的以下描述而了解本发明的额外特征及优点，应结合随附图式来阅读所述描述。
附图说明
图1A至1E示意性地说明非易失性存储器单元的不同实例。
图2说明存储器单元的NOR阵列的一实例。
图3说明存储器单元的NAND阵列的一实例，例如图1D中所示的NAND阵列。
图4说明对于浮动栅极可在任一时间存储的四个不同电荷Q1至Q4而言源极-漏极电流与控制栅极电压之间的关系。
图5示意性地说明可由读取/写入电路经行及列解码器而存取的存储器阵列的典型配置。
图6A示意性地说明根据本发明的一个实施例具有用于并行读取及编程一页存储器单元的读取/写入电路的存储器装置。
图6B说明图6A中所示的存储器装置的优选配置。
图7A说明因具有有限电阻的源极线中到达接地的电流流动引起的源极电压误差的问题。
图7B说明存储器单元中由源极线电压降引起的阈值电压电平误差。
图8说明4状态存储器的一页存储器单元的实例群体分布。
图9是展示根据本发明一个实施例的用于减小源极线偏压的多遍感测方法的流程图。
图10是说明根据本发明优选实施例的多遍感测模块的示意图。
图11是展示图10的多遍感测模块的操作的流程图。
图12说明三个邻近位线及其之间的电容性耦合的效应。
图13A是展示用于感测的同时减小位线到位线耦合的方法的流程图。
图13B是展示图13A中所示的感测步骤的更详细实施例的流程图。
图14说明实施本发明的各种方面的优选感测模块。
图15(A)到图15(K)是图14中所示的感测模块的时序图。
图16A是展示减小因相邻浮动栅极耦合引起的误差的编程及读取方法的流程图。
图16B是展示图16A中所示的本发明步骤的优选实施例的流程图。
图17说明存储器阵列，所述存储器阵列除其结构使每一行存储器单元组织到存储器单元的左页及右页中以外，类似于图6A及6B中所示的存储器阵列。
图18说明感测模块的另一优选实施例。
图19(A)到图19(K)是图18中所示的感测模块的时序图。
图20是展示图18的感测模块的操作的流程图。
图21A示意性地说明向感测放大器群体提供参考控制信号的参考感测放大器。
图21B说明提供例如BLX及STB等两个实例参考控制信号的参考感测放大器。
图22说明BLX产生器的优选实施例。
图23示意性地说明用于产生用于控制感测放大器群体的感测时间的选通信号的优选STB产生器。
图24说明尤其适合于用低电源电压操作的感测模块的另一优选实施例。
图25(A)到25(N)是图24中所示的感测模块的时序图。
图26说明又一实施例，在所述实施例中仅在电源电压下降到低于预定电平时启用电压移位器。
图27说明参考感测放大器的另一优选实施例。
图28A更详细地说明图27中所示的参考感测放大器的预充电/箝位电路。
图28B更详细地说明图27中所示的参考感测放大器电路的单元电流鉴别器。
图29(A)到29(J)是说明参考感测放大器的操作的示意性时序图。
图30说明用于参考感测放大器的控制逻辑的示意性功能方框图。
图31是说明利用参考感测放大器来校准感测放大器的感测周期的流程图。
图32是说明利用参考感测放大器来校准感测放大器的已放大输出的积分周期的流程图。
具体实施方式
图6A示意性地说明根据本发明的一个实施例具有用于并行读取及编程一页存储器
单元的读取/写入电路的存储器装置。所述存储器装置包含存储器单元的二维阵列300、控制电路310及读取/写入电路370。存储器阵列300可由字线经行解码器330及由位线经列解码器360而寻址。读取/写入电路370包含多个感测模块380且允许并行读取或编程一页存储器单元。在一个将一行存储器单元分割为多个页的实施例中，提供页多路复用器350以将读取/写入电路370多路复用到各个页。
控制电路310与读取/写入电路370合作以对存储器阵列300执行存储操作。控制电路310包含状态机312、芯片上地址解码器314及功率控制模块316。状态机312提供对存储操作的芯片级控制。芯片上地址解码器314将由主机或存储器控制器使用的地址之间的地址接口提供到解码器330及360所使用的硬体地址。功率控制模块316控制在存储操作期间供应到字线及位线的功率及电压。
图6B说明图6A中所示的紧致存储器装置的优选配置。用对称方式在阵列的相对侧上实施由各种周边电路对存储器阵列300的存取，以使得每一侧上的存取线及电路的密度减小一半。因此，行解码器分裂为行解码器330A及330B，且列解码器分裂为列解码器360A及360B。在将一行存储器单元分割为多个页的实施例中，页多路复用器350分裂为页多路复用器350A及350B。类似地，读取/写入电路分裂为从底部连接到位线的读取/写入电路370A及从阵列300的顶部连接到位线的读取/写入电路370B。以此方式，读取/写入模块的密度及因此感测模块380的密度基本上减小一半。
源极线误差管理
感测存储器单元的一个潜在问题是源极线偏压。当并行感测大量存储器单元时，其组合电流可导致具有有限电阻的接地环路中的显著电压降。这导致源极线偏压，所述源极线偏压在采用阈值电压感测的读取操作中引起误差。
图7A说明因具有有限电阻的源极线中到达接地的电流流动引起的源极电压误差的问题。读取/写入电路370同时对一页存储器单元进行操作。读取/写入电路中的每一感测模块380经由位线36而耦合到对应单元。举例而言，感测模块380感测存储器单元10的传导电流i1(源极-漏极电流)。所述传导电流从感测模块穿过位线36而流动到存储器单元10的漏极中并从源极14流出，然后穿过源极线34而流动到接地。在集成电路芯片中，存储器阵列中的单元的源极全部连接在一起，作为连接到存储器芯片的某外部接地垫(例如，Vss垫)的源极线34的多个分支。即使当使用金属捆扎(metal strapping)来减小源极线的电阻时，存储器单元的源电极与接地垫之间仍具有有限电阻(R)。通常，接地环路电阻R为约50欧。
对于并行感测的整页存储器而言，流经源极线34的总电流为所有传导电流的和，亦即，iTOT＝i1+i2+...，+ip。大体而言，每一存储器单元具有取决于编程到其电荷存储元件中的电荷量的传导电流。对于存储器单元的给定控制栅极电压而言，小电荷将产生比较高的传导电流(参见图4)。当存储器单元的源电极与接地垫之间存在有限电阻时，所述电阻上的电压降由Vdrop＝iTOTR给出。
举例而言，如果4,256个位线各自以1μA的电流同时放电，则源极线电压降将等于4000线×1μA/线×50欧～0.2伏。当感测到存储器单元的阈值电压时，此源极线偏压将有助于0.2伏的感测误差。
图7B说明由源极线电压降引起的存储器单元中的阈值电压电平误差。供应到存储器单元10的控制栅极30的阈值电压VT是相对于GND而言。然而，存储器单元所经历的有效VT是其控制栅极30与源极14之间的电压差。在所供应的VT与有效VT之间存在大约为Vdrop的差(忽略从源极14到源极线的电压降的较小贡献)。当感测到存储器单元的阈值电压时，此Vdrop或源极线偏压将导致(例如)0.2伏的感测误差。不可能容易地移除此偏压，因为其是依数据而定，亦即，取决于页的存储器单元的存储状态。
根据本发明的一个方面，用于减小源极线偏压的方法是通过具有用于多遍感测的特征及技术的读取/写入电路来实现。每一遍有助于识别及关闭具有高于给定分界电流值的传导电流的存储器单元。通常在每一遍中，给定分界电流值逐渐收敛成常规单遍感测的断点电流值。以此方式，由于已关闭较高电流单元，所以后续遍中的感测将较少受源极线偏压的影响。
图8说明用于4状态存储器的一页存储器单元的实例群体分布。将存储状态的每一群集编程在彼此清晰分离的传导电流ISD的范围内。举例而言，断点381是分别表示“1”及“2”存储状态的两个群集之间的分界电流值。在常规单遍感测中，用于“2”存储状态的必要条件将是其具有小于断点381的传导电流。在图8中，如果不存在源极线偏压，则关于所供应的阈值电压VT的群体分布将由带有实线的曲线给出。然而，由于存在源极线偏压误差，所以存储器单元中每一者在其控制栅极处的阈值电压因源极线偏压而增加。这意味着需施加较高控制栅极电压以补偿所述偏压。在图8中，源极线偏压导致分布(虚线)朝向较高的所供应的VT的移位。所述移位对于较高(较低电流)存储状态将更多。如果断点381经设计用于不具有源极线误差的情况，则源极线误差的存在将使得“1”状态的部分尾端有传导电流在无传导区域中出现(这意味着高于断点381)。这将导致一些“1”状态(较传导)被误分界为“2”状态(较不传导)。
举例而言，可在两遍(j＝1到2)中实施本多遍感测。在第一遍之后，识别具有高于断点381的传导电流的那些存储器单元，并通过断开其传导电流而将其移除。断开其传导电流的优选方式是将其在位线上的漏极电压设定成接地。也参看图7A，这将有效地移除由断点381分界的所有较高电流状态，从而导致iToT大幅减小及因此导致Vdrop大幅减小。在第二遍(j＝2)中，由于移除了有助于源极线偏压的高电流状态，所以虚线分布接近实线分布。因此使用断点381作为分界电流值的感测将不会导致将“1”状态误认为“2”状态。
与常规的一遍方法比较，本两遍方法实质上减小了将一些“1”单元误识别为“2”或更高单元的可能性。也涵盖两遍以上，但是遍的数目增多回报便会减少。另外，每一遍可具有相同分界电流，或者在连续的每一遍中，所使用的分界电流收敛成通常用于常规单遍感测中的断点的电流。
图9是展示根据本发明一个实施例的用于减小源极线偏压的多遍感测方法的流程图。
步骤400：对于一页存储器单元，最初将一操作组的存储器单元设定为等于所述页存储器单元。
步骤410：开始多遍j＝1到N。
步骤420：设定分界电流值I0(j)，其中在第一遍之后(j＞1)，I0(j)小于或等于前一遍j-1的分界电流值，亦即，I0(j)＜＝I0(j-1)。
步骤430：确定操作组中具有高于分界电流值I0(j)的传导电流的那些存储器单元。
步骤440：抑制具有高于分界电流值I0(j)的传导电流的那些存储器单元中的进一步电流流动。
步骤450：将所述操作组的存储器单元设定为等于传导电流尚未得以抑制的剩余存储器单元。如果j＜N，则返回到步骤410，否则进行到步骤460。
步骤460：读出所述页存储器单元的状态。
步骤470：结束。
图10为说明根据本发明的优选实施例的多遍感测模块的示意图。多遍感测模块380经由经耦合位线36而感测存储器单元10的传导电流。其具有可选择性地连接有众多组件的感测节点481。最初，隔离晶体管482在由信号BLS启用时将位线36连接到感测节点381。预充电电路484耦合到感测节点481。当启用预充电电路484时，其使位线电压达到适于感测的预定漏极电压。同时，对于考虑中的给定存储状态，将存储器单元的控制栅极设定为预定阈值电压VT(i)。这将使源极-漏极传导电流在存储器单元10中流动，可从耦合的位线36感测所述电流。当在存储器单元的源极与漏极之间存在额定电压差时，所述传导电流随着编程到存储器单元中的电荷及所施加的VT(i)而变化。
感测放大器390随后连接到感测节点以感测存储器单元10中的传导电流。单元电流鉴别器394充当电流电平的鉴别器或比较器。其确定传导电流是高于还是低于给定分界电流值I0(j)。如果传导电流较高，则将锁存器396设定为预定状态。响应于设定为预定状态的锁存器396(例如，INV为“高”)而激活下拉电路486。这将感测节点481及因此将经连接的位线36下拉到接地电压。这将抑制存储器单元10中的传导电流流动，而无论控制栅极电压如何，因为在存储器单元10的源极与漏极之间将不存在电压差。
一般而言，将存在由对应数目的多遍感测模块380操作的一页存储器单元。页控制器498将控制及定时信号供应到所述感测模块中的每一者。在一个实施例中，页控制器498实施为图6A中所示的控制电路310中的状态机312的部分。在另一实施例中，页控制器是读取/写入电路370的部分。页控制器498使多遍感测模块380中的每一者循环经过预定数目遍(j＝1到N)循环且还针对每一遍供应预定分界电流值I0(j)。如稍后结合图13将看出的，也可将所述分界电流值实施为用于感测的时间周期。在最后一遍之后，页控制器498用信号NCO启用传送门488以将感测节点481的状态作为已感测数据而读取到读出总线499。总而言之，将从所有多遍模块380读出一页感测数据。
图11是展示图10的多遍感测模块的操作的流程图。
步骤400：对于一页存储器单元(每一存储器单元具有耦合到其的位线)，最初将一操作组的存储器单元设定为等于所述页存储器单元。
步骤402：将所述操作组的存储器单元的各个位线充电到预定电压范围内。
步骤410：开始多遍j＝1到N。
步骤412：以预定电压范围内的电压下的所述操作组的存储器单元的各个位线开始。
步骤420：设定分界电流值I0(j)，其中在第一遍之后(j＞1)，I0(j)小于或等于前一遍(j-1)的分界电流值，亦即，I0(j)＜＝I0(j-1)。
步骤430：确定所述操作组中具有高于分界电流值I0(j)的传导电流的那些存储器单元。
步骤440：抑制具有高于分界电流值I0(j)的传导电流的那些存储器单元中的进一步电流流动。
步骤452：将所述操作组的存储器单元设定成等于位线尚未得以锁存且牵拉到接地的剩余存储器单元。如果j＜N，则返回到步骤410，否则进行到步骤460。
步骤460：读出所述页存储器单元的状态。
步骤470：结束。
使用对位线到位线耦合的控制的感测
图12说明三个邻近位线及其之间的电容性耦合的效应。存储器单元10-0具有两个邻近存储器单元：10-1及10-2。类似地，三个邻近位线36-0、36-1及36-2分别耦合到三个存储器单元。所述位线中每一者分别具有其自身的电容CBL0、CBL1及CBL2。邻近位线对36-0及36-1具有互电容CBL01。邻近位线对36-0及36-1具有互电容CBL02。
随后可看出，由于各种电容的缘故，可能存在各种电流流动分支。确切地说，由每一位线自身电容引起的电流将导致：
iBLC0＝CBL0d/dt VBL0，
iBLC1＝CBL1d/dt VBL1，
iBLC2＝CBL2d/dt VBL2，
类似地，由邻近位线对36-0及36-1引起的交叉电流是：
iBLC01＝CBL01 d/dt(VBL0-VBL1)，及
iBLC02＝CBL02 d/dt(VBL0-VBL2)。
对于存储器单元10-0，单元的传导电流是：
iCELL～iBL0+[iBLC00+iBLC01+iBLC02]。
由于上文给出的单元电流仅包含来自邻近位线的贡献，所以所述单元电流是近似值。一般而言，对于位线BL0，将也会存在由左侧的非邻近位线引起的电容CBL03以及由右侧的非邻近位线引起的电容CBL04。类似地，在非邻近位线BL1与BL2之间将存在互电容CBL12。这些电容将有助于取决于每一电容器上的变动的电压的位移电流流动。据估计，来自非邻近位线的贡献达到来自邻近位线的贡献的约百分之十。
而且，因为感测模块380耦合到位线(见图10)，所以其所检测的电流为iBL0，所述iBL0由于来自各种位线电容的电流贡献而并不与iCELL相同。
一种现有技术解决方案是在感测一个存储器单元的同时使邻近单元的位线接地。通过注意对经耦合位线的电容完全放电的速率而感测存储器单元中的传导电流。因此，可从位线电压的改变速率而导出传导电流。参看图12，这意味着，当正感测位线BL0 36-0上的传导电流时，将邻近位线BL1 36-1上的电压VBL1及邻近位线BL2 36-2上的VBL2设定为零。通过关闭邻近位线中的电流，消除邻近位线之间的串扰。然而，由于此现有技术感测导致随时间而变动的VBL0＝VBL0(t)，且由以上给出的等式，BL0相对于接地的自电容变为CBL00+CBL01+CBL02。此现有技术感测也不会消除从例如与CBL03、CBL04及CBL12相关联的位线的非邻近位线贡献的位移电流。这些电流的量值较小，但仍然较为可观。
根据本发明的另一方面，存储器装置及其方法用以并行感测多个存储器单元，同时最小化由位线到位线耦合引起的误差。基本上，耦合到所述多个存储器单元的多个位线的位线电压经控制以致当正感测每一邻近对位线的传导电流时，所述每一邻近对位线之间的电压差实质上与时间无关。当强加此条件时，因各种位线电容引起的所有电流下降，因为其皆取决于随时间变动的电压差。因此，根据以上等式，由于[iBLC00+iBLC01+iBLC02]＝0，所以从位线感测的电流与单元电流相同，例如，iBL0＝iCELL。
图13A是展示用于在感测的同时减小位线到位线耦合的方法的流程图。
步骤500：将位线耦合到一页存储器单元中的每一者以感测其传导电流。
步骤510：将每一位线充电到预定电压范围内的位线电压。
步骤520：控制每一位线的位线电压，以致每一邻近对位线之间的电压差实质上与时间无关。
步骤530：在位线受到控制的同时，感测穿过每一位线的传导电流。
步骤540：结束。
根据本发明的另一方面，尽管电压条件恒定，但感测电路及方法仍允许通过注意给定电容器的电压改变速率而确定存储器单元的传导电流。
图13B是展示图13A中所示的感测步骤530的更详细实施例的流程图。
步骤532：在位线受到控制的同时，通过使用穿过每一位线的传导电流改变给定电容器上的电压而感测所述穿过每一位线的传导电流。
步骤534：通过所述给定电容器上的电压改变速率而确定传导电流。
图14说明实施本发明的各种方面的优选感测模块。感测模块480包括位线隔离晶体管482、位线下拉电路486、位线电压箝位(voltage clamp)610、读出总线传送门488及感测放大器600。
当由信号BLS启用位线隔离晶体管482时，感测模块480可连接到存储器单元10的位线36。感测模块480通过感测放大器600而感测存储器单元10的传导电流，并将读取结果锁存为感测节点481处的数字电压电平SEN2且将其输出到读出总线499。
感测放大器600基本上包括第二电压箝位620、预充电电路640、鉴别器或比较电路650及锁存器660。鉴别器电路650包含专用电容器652。
感测模块480类似于图10中所示的多遍感测模块380。然而，在图14中，预充电电路640实施有以如稍后将描述的弱上拉特征。这充当识别具有较高电流的那些单元以便出于减小源极线偏压误差的目的而将所述单元断开的另一方式。
感测模块480还具有用于减小位线到位线耦合的额外特征。这是通过使位线电压在感测期间保持与时间无关而实施的。这是通过位线电压箝位610实现的。如以下将描述的，第二电压箝位620确保位线电压箝位610在所有感测条件下均适当地起作用。而且，感测并非是通过注意因传导电流而对位线电容进行放电的速率的现有技术方法来进行，而是通过注意对感测放大器600所提供的专用电容器652放电的速率而进行。
感测模块480的一个特征是在感测期间将恒定电压供应并入位线以避免位线到位线耦合。这优选是通过位线电压箝位610而实施。位线电压箝位610类似于二极管箝位而操作，其中晶体管612与位线36串联。其栅极被偏压到等于高于其阈值电压VT的所要位线电压VBL的恒定电压BLC。以此方式，其将位线与感测节点481隔离且设定位线的恒定电压电平，例如所要VBL＝0.5到0.7伏。一般而言，位线电压电平是设定成一个电平以致其充分地低从而避免长预充电时间，然而其充分高以避免接地噪声及其它因素。
感测放大器600感测穿过感测节点481的传导电流且确定所述传导电流是高于还是低于预定值。感测放大器将如感测节点481处的信号SEN2的数字形式的感测结果输出到读出总线499。
也输出基本上为信号SEN2的反相状态的数字控制信号INV以控制下拉电路486。当已感测传导电流高于预定值时，INV将为“高”且SEN2将为“低”。此结果通过下拉电路486而加强。下拉电路486包含由控制信号INV控制的n晶体管487。
将参看图14与时序图图15(A)到15(K)来描述感测模块480的操作及时序。将图15(A)到15(K)分界为阶段(1)到(9)。
阶段(0)：设置
感测模块480经由启用信号BLS(图15(A)(0))而连接到位线36。用BLC启用电压箝位。(图15(B)(0)。)用控制信号FLT(图15(C)(0))将预充电电路640启用为受限电流源。
阶段(1)：受控预充电
通过重设信号RST(图15(D)(1))而初始化感测放大器600，所述重设信号RST将经由晶体管658而将信号INV牵拉到接地。因此一旦重设，便将INV设定为“低”。同时，p晶体管663将补充信号LAT牵拉到Vdd或“高”(图15(F)(1))。
隔离栅极630由n晶体管634形成，所述n晶体管634是由信号LAT加以控制。因此在重设之后，启用隔离栅极以将感测节点481连接到感测放大器的内部感测节点631，且信号SEN2将与内部感测节点631处的信号SEN相同。
预充电电路640经由内部感测节点631及感测节点481而在预定时间周期中对位线36进行预充电。这将使位线达到用于感测其中的传导的最佳电压。
预充电电路640包含由控制信号FLT(“FLOAT”)控制的上拉p晶体管642。位线36将朝向如由位线电压箝位610设定的所要位线电压而被上拉。上拉速率将取决于位线36中的传导电流。传导电流越小，上拉就越快。
图15(H1)到15(H4)分别说明具有700nA、400nA、220nA及40nA的传导电流的存储器单元的位线电压。
较早已关于图7到图11描述，如果断开具有高于预定值的传导电流的那些存储器单元且消除其对源极线偏压的贡献，则因源极线偏压引起的感测误差被最小化。
根据本发明的另一方面，预充电电路640经实施以提供两个功能。一个功能是将位线预充电到最佳感测电压。另一功能是帮助识别具有高于用于D.C.(直流)感测的预定值的传导电流的那些存储器单元，以便可防止其促成源极线偏压。
D.C.感测是通过提供作用类似于用于将预定电流供应到位线的电流源的预充电电路而实现。控制p晶体管642的信号FLT使得其“编程”预定电流以流经预充电电路640。作为实例，可从具有设定为500nA的参考电流的电流镜产生FLT信号。当p晶体管642形成所述电流镜的镜腿(mirrored leg)时，其将也具有在其中投射的相同500nA。
图15(I1)到15(I4)说明分别连接到具有700nA、400nA、220nA及40nA的传导电流的存储器单元的四个实例位线上的电压。当预充电电路640是具有500nA限值的电流源时，例如，具有超过500nA的传导电流的存储器单元将使位线上的电荷比其累积快地排放。因此，对于具有传导电流700nA的位线而言，其电压或在内部感测节点631处的信号SEN将保持接近0v(图15(I1)(1))。另一方面，如果存储器单元的传导电流低于500nA，则预充电电路640将开始对位线充电且其电压将开始朝向经箝位的位线电压(例如，由电压箝位610设定的0.5v)而上升。(图15(I2)(1)到15(I4)(1)。)相应地，内部感测节点631将保持接近0v或上拉到Vdd(图15(G))。大体而言，传导电流越小，位线电压将越快地充电到经箝位位线电压。因此，通过在受控预充电阶段之后检查位线上的电压，可识别经连接存储器单元具有高于还是低于预定电平的传导电流。
阶段(2)：D.C.锁存及从后续感测移除高电流单元
在受控预充电阶段之后，初始D.C.高电流感测阶段开始，其中由鉴别器电路650感测信号SEN。所述感测识别具有高于预定电平的传导电流的那些存储器单元。鉴别器电路650包含串联的两个p晶体管654及656，所述晶体管充当用于暂存信号INV的节点657的上拉。由变为“低”的读取选通信号STB启用p晶体管654，且由内部感测节点631处的变为“低”的SEN信号启用p晶体管656。如较早所阐述的，高电流单元将使信号SEN接近0v或至少不能够使其位线被预充电得充分高以断开p晶体管656。举例而言，如果弱上拉被限制为500nA的电流，则其将不能上拉具有700nA的传导电流的单元(图15(G1)(2))。当STB选通“低”以进行锁存时，节点657处的INV被上拉到Vdd。此将用INV“高”及LAT“低”设定锁存电路660(图15(H1)(2))。
当INV为“高”且LAT为“低”时，停用隔离栅极630且使感测节点481与内部感测节点631阻断。同时，通过下拉电路486将位线36牵拉至接地(图15(I1)(2))。此将有效地断开位线中的任何传导电流，从而防止其促成源极线偏压。
因此，在感测模块480的一个优选实施方案中，采用受限电流源预充电电路。此提供额外或替代方式(D.C.感测)来识别载运高电流的位线，且在后续感测中将其断开以最小化源极线偏压误差。
在另一实施例中，预充电电路并非经特殊配置以帮助识别高电流位线，而是经最佳化以在存储器系统可用的最大电流的允许内尽可能快地上拉及预充电位线。
阶段(3)：恢复/预充电
在对之前尚未下拉的位线(例如位线36)中的传导电流进行感测之前，由信号FLT激活预充电电路以将内部感测节点631预充电到Vdd(图15(3)及图15(I2)(3)到15(I4)(3))。
阶段(4)：第一A.C.感测
从此处向前的操作与关于图10到11描述的多遍感测的相似之处在于，感测节点为浮动的且其电压在电流感测(A.C.或交流感测)期间改变。图14中的增强在于用保持恒定以避免位线到位线耦合的位线电压来执行感测。
在优选实施例中，通过确定浮动内部感测节点631处的电压降而执行A.C.(交流)感测。此是通过采用耦合到内部感测节点631的电容器CSA 652的鉴别器或比较电路650及考虑传导电流对其放电的速率而实现的。在集成电路环境中，电容器652通常是实施成具有晶体管。其具有可经选择用于最佳电流确定的预定电容(例如，30fF)。可通过对放电周期的适当调整而设定通常在100nA到1000nA范围内的分界电流值。
鉴别器电路650感测内部感测节点631中的信号SEN。在每一感测之前，通过预充电电路640将内部感测节点631处的信号SEN上拉到Vdd。此最初会将电容器652上的电压设定为零。
当感测放大器600准备好感测时，由变为“高”的FLT(图15
Figure S2006800491365D00222
(4))停用预充电电路640。通过对选通信号STB的断言而设定第一感测周期T1。在感测周期期间，由传导存储器单元感应的传导电流将对电容器放电。随着电容器652经由位线36中的传导电流的排放动作而在放电，SEN将从Vdd降低。图15(G2)到15(G4)分别说明对应于分别连接到具有400nA、220nA及40nA的传导电流的存储器单元的剩余三个实例位线的SEN信号。对于具有较高传导电流的存储器单元而言，所述降低更为快速。
阶段(5)：第一A.C.锁存及从后续感测移除较高电流单元
在第一预定感测周期结束时，SEN将视位线36中的传导电流而已降低到某电压(图15(G2)(4)到15(G4)(4))。作为实例，将此第一阶段中的分界电流设定为300nA。电容器CSA 652、感测周期T1及p晶体管656的阈值电压使得对应于高于分界电流(例如，300nA)的传导电流的信号SEN将降为充分低以接通鉴别器电路650中的晶体管656。当锁存信号STB选通“低”时，输出信号INV将被牵拉为“高”且将由锁存器660加以锁存(图15(E)(5)及图15(H2))。另一方面，对应于低于分界电流的传导电流的信号SEN将产生不能够接通晶体管656的信号SEN。在此情况下，锁存器660将保持不变，在所述情况下，LAT保持“高”(图15(H3)及15(H4))。因此可看出，鉴别器电路650相对于由感测周期设定的参考电流而有效地确定位线36中传导电流的量值。
感测放大器600还包含第二电压箝位620，其目的在于维持晶体管612的漏极的电压充分高以使位线电压箝位610适当地起作用。如较早所述的，位线电压箝位610将位线电压箝位为预定值VBL(例如，0.5v)。这将需要将晶体管612的栅极电压BLC设定于VBL+VT(其中，VT为晶体管612的阈值电压)且使连接到感测节点481的漏极大于源极，亦即，信号SEN2＞VBL。确切地说，假定电压箝位610及620的配置，SEN2应不高于(LAT-VT)或(BLX-VT)中的较小者且SEN应不低于(LAT-VT)或(BLX-VT)中的较小者。在感测期间，隔离栅极630处于穿透模式(pass-through mode)。然而，在感测期间，内部感测节点631处的信号SEN具有从Vdd降低的电压。第二电压箝位620防止SEN降落到(LAT-VT)或(BLX-VT)(这两者中的任一较低者)。这是通过使用信号BLX加以控制的n晶体管612而实现的，其中BLX≥VBL+2VT(图15(F))。因此，经由电压箝位610及620的动作，位线电压VBL在感测期间保持恒定，例如，～0.5v。
代替现有技术对位线电容的使用而使用专用电容器652来测量电流在众多方面是有利的。首先，其允许位线上的恒定电压源借此避免位线到位线串扰。其次，专用电容器652允许选择对于感测最佳的电容。举例而言，其与约2pF的位线电容相比可具有约30fF的电容。较小电容可增加感测速度，因为其较快速地放电。最后，与使用位线的电容的现有技术方法相比，相对于专用电容的感测允许感测电路独立于存储器结构。
在另一实施例中，电流确定是通过与参考电流相比较而实现，所述参考电流可由参考存储器单元的传导电流提供。此可以作为电流镜的部分的比较电流而实施。
电流确定的输出LAT是锁存电路660锁存。锁存电路由晶体管661、662、663及664连同晶体管666及668而形成为设定/重设锁存器。p晶体管666是由信号RST(RESET)加以控制，且n晶体管668是由信号STB(STROBE或SET*)加以控制。
一般而言，将存在由对应数目的多遍感测模块480操作的一页存储器单元。对于具有高于第一分界电流电平的传导电流的那些存储器单元而言，其LAT信号将锁存为“低”。这又会激活位线下拉电路486以将对应位线牵拉到接地，借此断开其电流。
阶段(6)：恢复/预充电
在对之前尚未下拉的位线(例如位线36)中的传导电流的下一感测之前，通过信号FLT激活预充电电路以将内部感测节点631预充电到Vdd(图15
Figure S2006800491365D00241
(6)及图15(I3)(6)到15(I4)(6))。
阶段(7)：第二感测
当感测放大器600准备好感测时，通过变为高的FLT(图15
Figure S2006800491365D00242
(7))而停用预充电电路642。通过选通信号STB的断言而设定第二感测周期T2。在感测周期期间，传导电流(如果存在的话)将对电容器放电。随着电容器652经由位线36中的传导电流的排放动作而在放电，SEN将从Vdd降低。
根据先前的实例，在较早阶段中，已识别及关闭具有高于300nA的传导电流的存储器单元。图15(G3)(7)及15(G4)(7)分别说明对应于分别连接到具有220nA及40nA的传导电流的存储器单元的两个实例位线的SEN信号。
阶段(8)：用于读出的第二锁存
在第二预定感测周期T2结束时，SEN将视位线36中的传导电流而已降低到某电压(图15(G3)(7)到15(G4)(7))。作为实例，将此第二阶段中的分界电流设定为在100nA。在此情况下，具有传导电流220nA的存储器单元将使其LAT锁存为“低”(图15(H3)(7))且其位线随后牵拉到接地(图15(I3)(7))。另一方面，具有传导电流40nA的存储器单元将对锁存器的状态没有影响，所述锁存器被预设为LAT高。
阶段(9)：读出到总线
最后，在读出阶段中，传送门488处的控制信号NCO允许将经锁存的信号SEN2读出到读出总线499(图15(J)及15(K))。
例如也展示于图10中的页控制器398的页控制器将控制及定时信号供应到感测模块中的每一者。
如从图15(I1)到15(I4)可看出，位线电压在每一感测周期期间保持恒定。因此，从较早的论述可见，消除了电容性位线到位线耦合。
图14中所示的感测模式480为一个优选实施例，其中用三遍执行感测。前两遍经实施以识别及关闭较高电流存储器单元。在消除对源极线偏压的较高电流贡献的情况下，最后一遍能够更准确地感测具有较低范围传导电流的单元。
在其它实施例中，用D.C.及A.C.遍的不同组合来实施感测操作。一些甚至仅使用两个或两个以上A.C.遍。对于不同遍而言，所使用的分界电流值可每次相同或逐渐地朝向用于最后一遍的分界电流而收敛。
对由相邻浮动栅极耦合引入的误差的管理
高密度集成电路(非易失性存储器装置)所固有的另一误差是由于如较早所述的相邻浮动栅极耦合。存储器单元的紧密接近引起了来自相邻单元的电荷元件的场扰动。根据本发明的另一方面，通过最小化编程与读取之间每一单元的场环境的改变而最小化因所述扰动引起的误差。这是通过一起编程其一页中所有邻近存储器单元而实现。由于各个存储器单元及其相邻单元一起被编程，所以这将确保各个单元在其被编程的时间到其被读取的时间经历最小的场环境改变。
这与独立地编程偶数及奇数页的现有技术情况形成对比。在所述情况下，在已编程偶数页的存储器单元之后，由其奇数页中邻近存储器单元所贡献的场可在用不同组数据编程所述奇数页时已彻底地改变。
如较早所述，一“页”中经同时编程或读取的存储器单元的数目可根据由主机系统发送或请求的数据的大小而变化。因此，存在用于编程耦合到单一字线的存储器单元的众多方式，例如：(1)单独地编程偶数位线及奇数位线，其可包括上页编程及下页编程；(2)编程所有位线(“所有位线编程”)；或(3)单独地编程左页或右页中的所有位线，其可包括右页编程及左页编程。
在现有非易失性存储器装置中，由相同字线接合的一行存储器单元配置为两个交错页。一页由偶数列的存储器单元组成，且另一页由奇数列的存储器单元组成。单独地感测及编程偶数或奇数页。如较早所提及的，由于需要控制位线到位线耦合所以必须进行此操作。因此，优选在对另一组位线执行读取/写入操作时使交替位线接地。
然而，如较早所提及，交错页结构在至少三个方面是不利的。第一，其需要额外多路复用电路。第二，其在性能方面缓慢。为完成由一字线连接或连接于一行中的存储器单元的读取或编程，需要两个读取操作或两个编程操作。第三，其在减少例如来自相邻电荷存储元件的场耦合的其它干扰效应方面也并非最佳的。
所有位线编程
如关于图12到15所述的，可由本发明来控制位线到位线耦合。因此，无需在感测或编程验证期间使交替位线接地，借此放松对具有非邻接存储器单元的偶数或奇数页操作的要求且加速验证操作。
根据本发明的另一方面，当位线到位线耦合受控制时，并行地编程邻接页的存储器单元。这将最小化来自相邻浮动栅极的外来场效应。
图6A、图10及图14中所示的感测模块优选地是实施于经配置以执行所有位线感测的存储器结构中。换句话说，一行中的邻接存储器单元每一者可连接到感测模块以并行执行感测。所述存储器结构也揭示于劳尔-阿德里安(Raul-Adrian Cernea)在2002年9月24日申请的标题为“高度紧致非易失性存储器及其方法”(“Highly CompactNon-Volatile Memory And Method Thereof”)的共同待决且共同让渡的第10/254,483号美国专利申请案中。所述专利申请案的全部揭示以引用的方式并入本文中。
图16A为展示编程及读取的方法的流程图，所述方法减小了因相邻浮动栅极耦合引起的误差。
步骤700：以一种方式并行地编程及验证一页存储器单元，所述方式最小化由各个存储器单元在最后编程验证及后续读取期间所经历的有效电场的差异。
步骤710：结束。
图16B为展示图16A中所示的本发明步骤的优选实施例的流程图。
步骤730：形成一页邻接的存储器单元。
步骤740：并行地编程及验证所述页存储器单元。
步骤750：随后，读取所述页存储器单元。
步骤760：结束。
编程左页及右页
图17说明的存储器阵列除其结构中的每一行存储器单元组织成存储器单元的左页301及右页302之外类似于图6A及6B中所示的存储器阵列。每一页由多个邻接的存储器单元组成。举例而言，每一页可具有4,256个单元。在优选实施例中，个别地对左页及右页执行编程。为最小化两个独立页之间的交互作用，在编程一页时，使另一页的所有位线接地。此外，通过使每一页邻接，可在编程期间减少相邻浮动栅极耦合。
选定位线到接地的受控锁存
较早已关于图7到11及图15描述了多遍感测。确切地说，当并行感测一页存储器单元时，使经检测具有高于预定阈值的电流状态的存储器单元的位线锁存到接地，以便在感测所述页存储器的后续遍中消除其对源极线偏压误差的贡献。
根据又一优选实施例，经检测具有高于预定分界电平的电流的存储器单元不必在检测之后立即对其位线接地。而是对其进行标记或启用以用于接地。仅在完成对所述页的所有存储器单元的检测或感测之后，才将所有经标记或启用位线锁存到接地。以此方式，将与锁存到接地的位线相关联的可能的大电压摆动限制在感测操作之外的周期。这将最小化锁存到接地的位线对所述页中仍正经受感测及检测的任何存储器单元的任何干扰效应。
图18说明感测模块的另一优选实施例。感测模块480′类似于图14中所示的感测模块480，其添加了与下拉电路486串联到接地的另一接地控制开关550。此配置有效地允许仅当启用下拉电路486与接地控制开关550时才将位线36下拉到接地。图中将接地控制开关550说明为n晶体管，所述n晶体管是由其栅极处的信号GRS加以控制。当将存储器单元10检测为具有高于预定阈值的传导电流时，感测放大器将产生经锁存的高INV信号。此将启用下拉电路486。在所述页的所有单元已完成当前遍的感测操作之后，页控制器498将确定高GRS信号。以此方式，在所述瞬间会将所述页中下拉电路被启用的所有位线下拉到接地。
图19(A)到图19(K)为图18中所示的感测模块的时序图。确切地说，图19(H1)说明定时信号GRS。可看出，感测及锁存发生在周期(2)(5)及(8)处，且在这些周期中每一者之后及之外，良好地断言信号GRS以使得适当位线的接地不会干扰感测及锁存操作。
图20为展示图18的感测模块的操作的流程图。
步骤700：对于一页存储器单元，最初将一操作组的存储器单元设定为等于所述页存储器单元。
步骤710：开始多遍j＝1到N。
步骤720：设定分界电流值(I0(j))，其中在第一遍之后(j＞1)，I0(j)小于或等于前一遍j-1的分界电流值，亦即，I0(j)＜＝I0(j-1)。
步骤730：确定所述操作组中具有高于分界电流值I0(j)的传导电流的那些存储器单元。
步骤740：在所述操作组不再具有高于分界电流值I0(j)的传导电流之后，抑制具有高于分界电流值I0(j)的传导电流的那些存储器单元中的进一步电流流动。
步骤750：将所述操作组的存储器单元设定为等于传导电流尚未得到抑制的剩余存储器单元。如果j＜N，则返回到步骤710，否则进行到步骤760。
步骤760：读出所述页存储器单元的状态。
步骤770：结束。
用于为多个感测放大器提供参考受控信号的参考感测放大器
为了改进性能，对一页存储器存储单元并行地执行读取/写入操作。举例而言，一页可由4096个存储器存储单元组成，且因此将需要相等数目的感测放大器并行地操作。
由于需要每一感测放大器准确地感测存储器存储单元的传导电流，所以感测放大器的感测特性优选不受电源、操作温度及制造过程的变化影响。
根据本发明的又一方面，具有表示感测放大器群体的特性的参考感测放大器是用以追踪环境及系统变化和控制所述感测放大器群体以使得其与这些变化无关。
图21A示意性地说明为感测放大器群体提供参考控制信号的参考感测放大器。并行地操作感测放大器600-1、......600-p的群体。实施参考感测放大器600-R以产生并提供控制信号670，所述控制信号670可为用于控制感测放大器群体的控制信号的一部分。参考感测放大器600-R虽然不必与感测放大器群体的典型成员相同，但拥有表示所述群体的典型成员的特性。
图21B说明提供例如BLX及STB的两个实例参考控制信号的参考感测放大器。在一个实施例中，参考感测放大器600-R包括输出BLX信号的BLX信号产生器680。类似地，参考感测放大器600-R包括输出STB信号的STB产生器690。已关于图18中所示的感测放大器600描述了这些信号。确切地说，BLX信号用以帮助在给定电压下钳位位线。类似地，STB信号用以对感测进行定时且由STB信号产生器来提供。将看出，这些信号取决于电源电压Vdd及感测放大器中分别为n晶体管或p晶体管的阈值电压VTN或VTP。这些参数又对制造过程及操作温度敏感。通过使所有感测放大器采用由参考感测放大器600-R提供的相同已校准控制信号而最小化这些系统变化。
例如图18中所示感测放大器的典型感测放大器的操作要求是首先在强调其对Vdd的依赖性及其晶体管的各种阈值电压的情况下而描述。图18展示一个优选感测放大器600。如较早所述，感测放大器600通过存储器存储单元10的传导电流对给定电容器652充电或放电的速率而基本上测量存储器存储单元10的传导电流。这是通过感测节点631处的信号SEN而实现。信号SEN控制p晶体管656的栅极。在感测之前，通过预充电电路640将SEN预充电到Vdd(高)。此最初会将电容器652上的电压设定为零。在感测期间，存储器存储单元10的传导电流将对电容器放电。SEN随后将以取决于传导电流的速率而从Vdd降低。在预定感测周期(所述周期对应于参考电流)之后，SEN将降到可能会或可能不会接通测量p晶体管656的某值。如果其降得充分低以接通p晶体管656，则这将意味着传导电流高于所述参考电流。另一方面，如果晶体管656在感测周期结束时未接通，则传导电流低于参考电流。
因此可看出，测量p晶体管656的鉴别电平关键取决于其阈值电压VTP的值。如从图18可看出，使测量p晶体管656接通的临界电压是当SEN～＜Vdd-VTP(其中VTP为p晶体管656的阈值电压)时。
关于BLX信号的操作要求，将注意转移到感测放大器600中的电压箝位620的形式的上拉电路。在初始预充电周期期间，由预充电电路640执行主动上拉。在后续周期中(参见图19)，断开预充电电路640以允许感测。经由感测周期，随后启用电压箝位620以使节点481上的电压(亦即，SEN2)保持高于给定最小值，从而使得位线电压箝位610可适当地起作用。然而，此上拉不能太高以致导致将SEN信号箝位得如此高以致其永不可下降得充分低以接通测量p晶体管656。这可通过将BLX的信号强度设定为施加到电压箝位620的n晶体管612的栅极而加以控制。
从图18可看出，用于使测量p晶体管656接通的临界电压的条件为当在节点631处SEN～＜Vdd-VTP时。电压箝位620因此必须箝位节点631以使得其小于Vdd-VTP。这是通过设定电压箝位以致BLX～＜Vdd-VTP+VTN(其中VTN为n晶体管612的阈值电压)而实现。
图22说明BLX产生器的优选实施例。BLX产生器680基本上提供满足BLX必须低于Vdd-VTP+VTN的条件的BLX信号。一个重要考虑为采用具有与其正试图控制的感测放大器群体相同且表示所述群体的特性的参考电路元件。确切地说，这些参考电路元件将向例如电源电压Vdd、组件晶体管的阈值电压VTP及VTN等各种系统参数提供参考，所述系统参数与感测放大器群体共用。
在图22中，为便利起见，对应于图18中所示的感测放大器中的那些电路元件的电路元件是由具有撇号的相同数字表示。因此，参考感测放大器600-R中的n晶体管612′对应于感测放大器600的电压箝位620中的n晶体管612。p晶体管656′对应于测量p晶体管656，且p晶体管654′对应于感测放大器600中的p晶体管654。类似地，BLX产生器680中载运信号SEN′的感测节点631′将对应于图18中所示的感测放大器600中的感测节点631。
两个逻辑门682及654′有助于接通或断开信号BLX。当控制信号BLXD为高时，其接通逻辑门682且将BLX信号牵拉到接地。同时，其断开p逻辑门654′，所述p逻辑门654′又断开Vdd供应。当控制信号BLXD为低时，启用电路680。
BLX产生器680要满足的条件为：在节点631′处SEN′～＜Vdd-VTP且BLX～SEN′+VTN。n晶体管612′及p晶体管656′皆配置为二极管，以使得其二极管压降(diode drop)分别提供所需电压VTN及VTP。在优选实施例中，由n晶体管612′形成的二极管使其源极连接到信号SEN′所驻留的参考节点631′且使其漏极连接到输出BLX。以此方式满足条件BLX～SEN′+VTN。类似地，由p晶体管656′形成的二极管使其漏极耦合到参考节点631′且使其源极耦合到Vdd。以此方式视需要也满足条件SEN′～＜Vdd-VTP。
这些条件是基于流经这两个二极管的源极及漏极的阈值电流而预测。由电流源686提供偏压电流。将所述偏压电流设定为高于通常在典型感测放大器中流动的电流的值。所述较高值要满足SEN′～＜Vdd-VTP要求中的不等式。所述值越高，允许感测放大器群体中晶体管的阈值电压的变化的容限就越多。因此，控制信号BLX是由参考感测放大器600-R关于比照电源电压Vdd及其它环境条件而校准的阈值电压VTN或VTP而产生。
参考感测放大器优选位于同一芯片上且接近作为其提供参考的对象的感测放大器群体。以此方式，制造过程或操作温度的任何变化将通过其共同模式操作而得以最小化。
图23示意性地说明用于产生用以控制群体中感测放大器的感测时间的选通信号的优选STB产生器。在优选实施例中，STB产生器690的组件类似于典型感测放大器600的组件(参见图18)。其包括预充电电路640″、鉴别器电路650″及锁存器660″。代替供应传导电流的存储器存储单元10，参考电流源692从感测节点631″吸收参考电流。所述参考电流对应于感测放大器在感测期间所比较的断点电流。
暂时参看图18中所示的感测放大器600，在感测期间，由流经感测节点631的传导电流对给定电容器652放电。由存储器存储单元10供应传导电流。感测节点631中的信号SEN随后将以取决于传导电流的速率而从Vdd降低。在一段时间之后，SEN将最终降到Vdd-VTP且在所述点处其将触发测量p晶体管656的接通。因此，此触发时间对应于传导电流的量值。换句话说，在触发时间与传导电流之间存在一一对应。在此情况下，较高传导电流将导致短触发时间且反之亦然。因此，通过设定给定电流(“断路点”电流)及观察信号SEN充分下降以触发所述接通所需的时间是一种使正感测的传导电流的量值与触发时间之间相关的方式。相反，假定对应于给定电流的固定感测时间，如果在固定感测周期结束时尚未到达触发时间，则正感测的传导电流必须低于给定电流，且反之亦然。
在图23中，所有情况均与典型感测放大器600的情况相同，参考感测放大器600-R中STB产生器的功能于是为校准对应于给定断路点电流值的触发时间。其以描绘感测周期的结束时间的选通信号STB的形式输出结果，所述感测周期是由例如图18及图19中所示变为高的FLT的另一信号开始。在此情况下，由起始电容器652″的放电的信号FLT对感测周期的开始定时。大体而言，感测周期越短，对应断路点电流就越高。由选通产生器694产生选通信号。每当感测节点671″处的信号SEN″已放电到Vdd-VTP时，p晶体管656″便将接通并导致锁存器660″设定为处于高的INV及处于低的LAT。将LAT翻转到低是用以对选通形式的感测周期的结束进行定时。在一个实施例中，将选通产生器实施为由LAT触发的单稳态多谐振动器。
此外，与由参考感测放大器600-R产生的其它控制信号的情况一样，制造过程或操作温度的任何变化将通过其与总的感测放大器群体600的共同模式操作而最小化。
用于低电压操作的感测放大器
根据本发明的又一方面，存储器单元的传导电流是通过其对能够以低于2V的电源电压操作的感测放大器中的专用电容器放电的速率而加以测量。
在优选实施方案中，由在预定周期之后所述电容器上的电压降的改变而给出所述速率。然而，在互连位线上的电压条件防止电压降超出预定最小电压限值的情况下，电压降的动态范围将减小且通过在放电开始时的电压(其通常为电源电压Vdd)及最小电压限值VLIMIT而加以定界。将对应于供比较用的参考电流的参考电压设定在此动态范围内。参考电压比较是通过提供栅极接通电压充当参考电压的晶体管而实现。在p晶体管的情况下，由Vdd-|VTP|给出接通电压，以使得当已放电电压降到此电平或低于此电平时，p晶体管将接通或“断路”。为使此接通电压处于动态范围内，必须满足条件(Vdd-|VTP|)＞VLIMIT。然而，当减小电源电压Vdd时，可出现两个问题。第一，随后在对应减小的动态范围内进行参考电压比较。第二，优选断路点电压可在此减小的动态范围以外。举例而言，当Vdd如此低以致(Vdd-|VTP|)＜VLIMIT时，p晶体管可永不断路，这是因为接通电压低于VLIMIT。
本发明提供电压移位装置以使放电电容器的电压升压预定量，从而使动态范围的上限增加ΔV，以便在电压降与对应于参考传导电流的参考电压比较时具有充足动态范围从而提供充分分辨度。在预定周期之后，电容器从存储器单元去耦，以便移除VLIMIT限制且电压降在与参考电压(其可低于VLIMIT)比较之前减少相同的预定量ΔV。以此方式，即使当例如(Vdd-|VTP|)的参考电压低于VLIMIT时，感测放大器仍可以低电源电压进行操作。
图24说明特别适合于以低电源电压操作的感测模块的优选实施例。感测模块480″类似于图14中所示的感测模块480及图18中的感测模块480′，区别仅在于感测放大器600′能够以低于2V的电源电压Vdd操作。
如结合图14及图18所述的，包含于感测模块中的感测放大器用于经由经耦合的位线36而测量存储器单元10的传导电流。所述测量是通过预充电专用电容器652及随后注意所述电容器由于存储器单元的传导电流而放电的速率而实现。通过在预定时间周期之后所述电容器上的电压降的改变来测量所述放电速率。p晶体管656的接通栅极电压充当与电压降量相比较的参考。因此，在电容器已放电预定时间周期之后，节点SEN 631处的电压将通常足够低以致接通晶体管656，或者并不充分低得以致接通p晶体管。
p晶体管656的典型栅极接通电压为比漏极电源电压低约|VTP|(通常为1.2V)。在此情况下，其将比电源电压Vdd低1.2V。如果电源电压自身为(例如)1.8V，则此将意味着节点SEN 631将必须在p晶体管断路之前降到低于0.6V。然而，如在较早段落中所述，所要位线电压是通过电压箝位610而维持在约0.5V的恒定电压。为使此电压箝位适当地起作用，其漏极侧必须高于0.5V。这将对节点SEN2481且同样对节点SEN631强加VLIMIT～0.5V的最小下限电压(floor voltage)。因此，节点SEN 631不能使其电压降到低于此最小下限电压VLIMIT。当电源电压较低时，p晶体管可使其接通电压低于最小下限电压且因此任何时候均不能够接通。
图24说明包含低电压感测放大器600′的感测模块480″。感测放大器600′包含第二电压箝位620′、位线隔离电路630′、预充电电路640′、预充电电路隔离晶体管636、鉴别器或比较电路650′及锁存器660。如与先前类似地，第二电压箝位620′用于在节点SEN2或晶体管612的漏极上维持充分电压VLIMIT(＞VBL)以使得后者饱和地操作。
因此，感测节点SEN 631最初将由预充电电路640′经隔离晶体管636而上拉到Vdd。当经由位线36及插入电路而耦合到存储器单元10时，节点SEN 631上的电压将因电容器652的放电而下降。在预定周期之后，电容器652上的电压降的改变将与存储器单元10的传导电流成比例。由上拉端的Vdd及下拉端的VLIMIT给出电压降的动态范围。对于高传导电流而言，节点SEN 631上的电压将降到VLIMIT。对于较低传导电流，电压将高于VLIMIT。因此，给定动态范围将允许传导电流的对应范围是可分辨的。在优选实施例中，由比较电路650′进行对下降电压是高于还是低于参考电压的二元确定。比较电路650′包括p晶体管，其栅极连接到专用电容器652。每当电容器的电压(与节点SEN 631上的电压相同)降落到低于阈值(Vdd-|VTP|)时，p晶体管接通，借此将信号INV牵拉到高且相应地由锁存器660加以锁存。然而，对于较低Vdd而言，假定存在VLIMIT，则如果(Vdd-|VTP|)＜VLIMIT，那么p晶体管永不会接通。
比较电路650′通过提供电压移位器700以经由线701将升压电压VB供应到电容器652的一个板而适用于低电压操作。电压移位器的时序由页控制器498经由线702加以控制。
在操作中，预充电电路640′将感测节点SEN 631牵拉到Vdd。在节点SEN已通过隔离晶体管636从Vdd去耦之后，激活电压移位器。电压移位器基本上使CLK信号电平增加ΔV，以使得节点SEN 631处电容器的另一板上的电压将升压相等量。这有效地使动态范围的上限增加ΔV，以使得对应于中等传导电流的最终电压可高于Vdd-VLIMIT。在放电周期结束时，感测节点SEN 631经由隔离晶体管634而从节点SEN2去耦，借此移除VLIMIT限制。SEN 631上的电压随后减少相同ΔV以在与参考电压(Vdd-|VTP|)比较之前取消初始升压。这使得能够在甚至低于VLIMIT的电平的情况下进行电压比较。
将参看图24与时序图图25(A)到25(N)而描述低电压感测模块600′的操作及时序。基本上，所述操作及时序类似于结合图15(A)到15(K)描述的感测放大器600的操作及时序。主要差异是关于与每一感测周期(例如，阶段(4)第一感测及/或阶段(7)第二感测)相关联的电压移位器对电容器652的额外操作。
举例而言，在阶段(4)之前，如在恢复阶段(3)中，节点SEN 631耦合到存储器单元且上拉到Vdd。所述上拉是通过处于低的信号INV及FLT及由信号HH0接通的到节点SEN 631的隔离晶体管636而实现(图25(H)(3)、25(C)(3)、25(L)(3))。
在上拉之后，当信号HH0变为低(图25(L)(3))时，预充电电路与感测节点SEN631隔离。随后在感测阶段(4)中，电压移位器输出上升到预定电平ΔV的信号VB，借此也使感测节点SEN 631处电容器652的电压升压ΔV(图25(N)(4))。
当由信号XX0(图25(M)(4))接通隔离晶体管634时，电容器652耦合到位线36。当由存储器单元10的传导电流经由位线36对电容器放电时，感测节点SEN 631处的已升压电压随时间而降低。如前所述，放电速率通过在预定放电周期之后的相对电压降而测量(图25(G)(4))。已升压电压使得最终电压降高于强加在节点SEN 631上(当所述节点SEN 631耦合到位线36时)的预定电压限值(例如，高于约0.5V)。
当放电周期结束时，在信号XX0变为低的情况下，感测节点SEN 631与位线隔离。随后，在信号VB返回到零(图25(N)、25(G))的情况下，SEN 631处的电压的升压得以移除。SEN 631处的电压因此在与p晶体管656的断路栅极电压比较之前下移ΔV。如果电压已降到超出|Vdd-VTP|，则p晶体管656将接通且在由信号STB选通时会将信号INV翻转成高(图25(G)、25(E)、25(H))。
如果优选感测操作涉及图25中所示的一个以上遍(例如，比如阶段(7)的第二感测遍)，则每一感测遍将应用类似电压移位技术从而允许以低电压供应Vdd进行正确操作。
在另一实施例中，即使在充足电源电压的情况下(亦即，当对于p晶体管的情况，大体上Vdd-|VTP|)＞VLIMIT时)，仍可实施电压移位器以提供增加的动态范围，在所述增加的动态范围内，可进行电压比较以感测存储器单元的传导电流。换句话说，一般而言可在感测放大器上实施电压移位器以增加检测的动态范围。
图26说明又一实施例，其中仅在电源电压下降到低于预定电平时才启用电压移位器。如较早结合图24所述，电压移位器700以经由线701供应到感测放大器600′的电容器652的一个板的信号VB的形式提供已升压电压电平ΔV。VB信号由时钟产生器710产生。电平检测器720检测电源电压Vdd的电平。时钟产生器710是否向电容器652提供升压电压电平ΔV将取决于已检测的Vdd电平。如果Vdd经检测为下降到低于预定电平，则电平检测器将经由输出721将启用信号输出到时钟产生器710，以产生或启用如图25(N)中所示的VB信号。否则，电压移位器700将不会被激活或不会产生具有升压电压ΔV的VB信号。所述预定电平对于p晶体管的情况而言将为Vdd＝|VTP|)+VLIMIT加上预定容限。
用于为一群感测放大器产生控制信号的参考感测放大器的其它方面及优选实施例
在较早段落(例如结合图18及图24的较早段落)中已描述了感测放大器的各种实施例及其如何由参考感测放大器所产生的信号加以控制。这些感测放大器对于感测具有“所有位线”结构的非易失性存储器特别擅长，其中并行地感测沿存储器阵列的一行的一页邻接存储器单元。确切地说，感测放大器能够使位线上的电压在感测期间维持恒定以控制位线到位线耦合。感测放大器的一个特征是使用位线电压箝位来维持感测期间的恒定电压。另一特征在于，位线中的传导电流并非是通过测量其对位线电容放电的速率、而是改为通过测量其对具备感测放大器的参考电容放电的速率而加以感测。
这些感测放大器的操作关键取决于一组控制信号，其定时必须准确且不会经受电源电压、温度、装置制造及其它环境因素的较小变化。如结合图21到23所述，控制信号优选地是由具有表示操作中的感测放大器群体的特性的参考感测放大器产生。所述参考感测放大器随后能够追踪环境及系统变化并控制所述群感测放大器，以使得其对这些变化的操作相关性得以最小化。已提供用于产生BLX及STB信号的实例。
图27说明参考感测放大器的另一优选实施例。首先参看图21A，参考感测放大器将为一群感测放大器600-1到600-p提供补偿控制信号。在此情况下，将参考感测放大器称作感测放大器600-R′，且感测放大器优选地类似于图24中所示的低电压感测放大器。参考感测放大器600-R′将具有类似于所述群感测放大器的感测放大器单元的感测放大器单元800。在此情况下，其将类似于图24中所示的低电压感测放大器600′。因此，其包括预充电/箝位电路840、单元电流鉴别器850及锁存器860。
用于参考感测放大器的控制信号将通过“_D”后缀与感测放大器的控制信号相区别。参考感测放大器的感测放大器单元800具有信号SEN2_D所驻留的输入节点881。参考电流吸收器58连接到节点881且提供参考电流IREF。类似于图23中所示的参考感测放大器，代替连接到位线以感测存储器单元的传导电流的规则感测放大器，参考感测放大器正在感测参考电流IREF，所述参考电流(例如)设定于100nA到150nA之间的电流。参考电流将在隔离晶体管830由信号XX0_D启用时经所述隔离晶体管830而耦合到单元电流鉴别器850的输入节点851。
在另一实施例中，展示于图24中的晶体管610及482(如果其呈现可观的差异)可包含于参考感测放大器的电流路径中以提供与感测放大器甚至更接近的相似性。
预充电/箝位电路840经由信号HH0_D所控制的另一隔离晶体管832而耦合到单元电流鉴别器850的输入节点851。当HH0_D为高时，将会对信号SEN_D所驻留的输入节点851预充电。另一方面，当HH0_D为低时，输入节点851将从预充电/箝位电路840去耦。
如在较早段落中所述，感测周期从输入节点851从预充电/箝位电路840去耦(预充电的结束，HH0_D＝低)且耦合到IREF(放电的开始，XX0_D＝高)时开始。所述感测周期在输入节点851自IREF去耦(放电结束，XX0_D＝低)时结束。在节点857处用信号INV_D输出感测的结果，所述信号INV_D是由单元电流鉴别器850在感测周期之后用信号STB_D加以锁存。
控制逻辑870从例如页控制器498(见图24)的有限状态机接收例如RST(重设)及STRT(开始)的控制信号，且连同感测放大器单元800的输出信号INV_D一起产生用于感测放大器单元800的必要控制信号。这些控制信号为逻辑信号，且包含用以控制感测放大器单元800的所述RST_D、STB_D、HH0_D及XX0_D。而且因此，控制逻辑870产生例如CLK、STB及STOP的所要定时信号，其充当产生用于所述群感测放大器的时间补偿信号的基础。
控制信号产生器890将逻辑电平信号CLK、STB及STOP转换为具有用于控制所述群感测放大器的适当模拟电压电平的所需控制信号670。也参看图25中优选感测放大器的时序图，CLK信号将用以产生VB信号(图25(N))。图25(E)中展示STB信号。如由XX0(图25(M))的下降沿实现的，STOP信号的上升沿将与单元电流的隔离同步。这将界定放电或感测周期的结束。感测周期的开始将由STRT信号的上升沿加以界定，如由HH0(图25(L))的下降沿实现的，STRT信号的上升沿将和预充电电路与感测节点851的隔离同步。
图28A更详细地说明图27中所示的参考感测放大器的预充电/箝位电路。预充电/箝位电路840实际上是为方便起见而分在一起的两个单独的电路。其包括电压箝位620′及预充电电路640″。
针对图24中的规则感测放大器600′展示类似电压箝位620′，其中电压箝位620′用以防止节点SEN2降到低于预定电压，从而维持用于另一电压箝位610的适当操作条件。在参考感测放大器800中，无需电压箝位610，因此仅通过使n晶体管612以其门控接地而断开来停用电压箝位620′。
针对图24中的规则感测放大器600′展示类似预充电电路640′，其中预充电电路640′用于上拉及预充电节点SEN 631及/或节点SEN2481以最终将位线36预充电。预充电电路640′包含由信号INV控制的上拉p晶体管644，所述p晶体管与由模拟信号FLT控制的另一p晶体管642串联。在一个实施例中视情况提供p晶体管642，其中将模拟信号供应到p晶体管642以用于受控量的上拉。在未使用其的情况下，可仅将其视为用接地的FLT信号门控的通过晶体管(pass-through transistor)。
再次参看图28A，在参考感测放大器的情况下，无需由FLT信号控制的p晶体管642(展示于图24中)提供的功能。因此，预充电电路640″不会展示p晶体管642或假定其完全接通。预充电电路640″包含由信号INV_D控制的上拉p晶体管644。每当由信号HH0_D启用隔离n晶体管832(参见图27)时，预充电电路640″便经耦合以将信号SEN_D所在的节点851预充电。
图28B更详细地说明图27中所示的参考感测放大器电路的单元电流鉴别器。单元电流鉴别器850类似于图24中所示的单元电流鉴别器，其包含电容器652，所述电容器的一端在节点701处接地，且另一端连接到输入节点851及p晶体管656的栅极。p晶体管656使其源极经由信号STB_D所门控的另一p晶体管654而耦合到Vdd，且使其漏极经由信号RST_D所门控的n晶体管658而耦合到接地。
类似于普通感测放大器的电流单元鉴别器，电流单元鉴别器850用于测量输入节点851中的电流。在此情况下，其测量在感测周期期间当预充电/箝位电路去耦(HH0_D＝低)且IREF耦合(XX0_D＝高)到单元鉴别器850时的参考电流IREF(见图27)。参看图28B，所述测量是通过将专用电容器652预充电及随后注意所述电容器因排放IREF而引起的放电的速率来实现。大体而言，关系I＝C dV/dt保持，且由于电流恒定，所以I＝C(V2-V1)/Δt，其中Δt为放电周期且V1为初始电压且V2为放电结束时的最终电压。单元电流鉴别器比较V2与p晶体管656的阈值电压VTP。如果电流较大，则放电将较快且V2在放电周期结束时将较低。如果V2小于VTP，则将接通p晶体管656。另一方面，较小电流将导致V2太高以致不能接通p晶体管656。在节点857处将结果输出为信号INV_D。当选通STB_D暂时接通另一p晶体管654且将Vdd供应到p晶体管656时，且如果接通p晶体管，则开始将节点857朝向Vdd上拉。当断开STB_D时，节点857处的充电将停止，且将信号INV_D锁存到锁存器860中，并将信号INV_D转换成逻辑电平信号。
可看出，电流比较的输出取决于感测周期与p晶体管656的阈值电压VTP。此外，STB_D的选通宽度对于改进比较的分辨度也将较为重要。这是因为当V2接近VTP的边界线时，p晶体管656的作用类似于模拟装置，且STB_D的宽度确定产生感测到的信号INV_D的节点857的充电积分时间。因此，相对于所述的变化而追踪所有这些参数较为重要。
通过将参考电流IREF馈入类似于所述群感测放大器的参考感测放大器单元的参考感测放大器单元中，会自动补偿VTP及VCC参数。同时，标准IREF会产生标准感测周期，其确保p晶体管656的接通(亦即，INV_D上拉)。这是通过界定给定的感测到的电流的感测结果而实现。举例而言，对于100nA的参考电流，感测周期必须足以允许已感测节点放电到低于p晶体管656的阈值VTP以将其接通并导致将输出的感测到的信号INV_D视为高。实践中，确定充分感测周期正是通过注意何时上拉感测结果INV_D而进行。
类似地，假定INV_D的预期结果为高。STD_D的选通宽度是通过其需要多久来充电具有INV_D信号的节点以使得其变为所认为的高而加以确定。
因此，基本上进行两个确定循环以校准控制信号670的定时。第一确定为校准感测周期。第二确定为校准用于感测结果的充电积分的周期。
图29(A)到29(J)为说明参考感测放大器的操作的示意性时序图。第一确定循环在t2之后结束。第二确定循环在t3与t5之间。在对时序图的以下描述中，也将参看图27及图28A及28B。
在时间t0之前，参考感测放大器600-R′最初是通过来自页控制器的重设信号RST(见图27)而连同所述群感测放大器600-1到600-p(见图21A)一起重设。这导致控制逻辑870最初输出处于逻辑高的局部重设信号RST_D(图29(B))、STB_D低(图29(G))、HH0_D高(图29(C))及XX0_D高(图29(J))。因此，参看图27，参考感测放大器600-R′最初使输入节点851处的信号SEN_D耦合到IREF且预充电到Vdd(图29(D))。而且，参看图28B，在p晶体管656因由STB_D接通的p晶体管654而源极连接到Vdd的同时，单元电流鉴别器850使输出的感测结果INV_D重设为0V(图29(E))。在锁存器860处，将输出的已锁存感测结果INV_D重设为低(图29(E))。
在时间t1处，断言来自页控制器的STRT信号。这导致解除断言RST_D(图29(B))，接着解除断言HH0_D(图29(C))。HH0_D信号将预充电电路从输入感测节点851去耦，并开始放电或感测周期TSEN。图29(D)展示由于输入感测节点851正由IREF放电而在感测期间下降的SEN_D。在时间t1.1，SEN_D已降到VTP，其开始接通p晶体管656。此导致INV_D因被上拉到Vdd的节点857(图28B)而上升(图29(E))。
在INV_D已达到逻辑高之后的时间t2，使用此事件对放电或感测周期的结束进行分界。而且，响应于此事件，控制逻辑870使信号XX0_D转成低，借此将IREF从输入感测节点851去耦，并停止电容器652的放电(图27及图28B)。其也使信号STB_D转成高，借此将Vdd从p晶体管656去耦并停止节点857的充电(图28B)。
因此，保证了在于周期At＝t2-t1中进行感测时的预定电流(例如IREF)以便为所述群感测放大器特有的感测模块将p晶体管656断路。因此，此时序由控制逻辑870用以产生用于所述群感测放大器的例如CLK及STOP的控制信号。对于待控制的所述群感测放大器，t0处的STRT信号对感测周期的开始进行定时。t2处的STOP信号的上升沿对感测周期的结束定时。CLK信号是用于产生用于图24中所示的低电压感测放大器的VB信号。其上升沿从下降的HH0_D而延迟时间周期延迟_R，从而确保感测节点851从预充电电路完全去耦。类似地，其下降沿从下降的XX0_D延迟延迟_F，从而确保感测节点851从IREF完全去耦。
同时，输入感测节点851上的SEN_D信号在感测周期结束时仍保持V2。由于假定此读取产生高INV_D，所以进行第二确定以获得用于将节点857从输出INV_D之处充分上拉的时序。
在时间t3处，由信号RST_D重设参考感测放大器600-R′的INV_D信号(图29(B))。在INV_D已变为高并历经预定周期之后，控制逻辑使得信号RST_D上升。这会将节点857中的信号INV_D重设为低。
在时间t4处，在于CLK的下降沿之后的延迟_S延迟处，STB_D下降以将Vdd耦合到p晶体管656的源极且节点857开始充电。同时，信号STB下降以标记此积分时间的开始。
在时间t5处，信号INV_D已达到逻辑高电平，且此时间由控制逻辑用以分界此充电到高所需的周期。因此选通信号STB将在此时上升以提供具有正确宽度的反相脉冲。
其后，进行校准操作且通过先将STRT解除断言(图29(A))然后将RST_D、HH0_D、XX0_D解除断言来重设参考感测放大器。这将导致SEN_D及INV_D及STOP返回到其准备好进行下一操作循环的初始状态。
图30说明用于参考感测放大器的控制逻辑的示意性功能方框图。基本上，控制逻辑870具有一个输入组，其包含从页控制器498(图18)接收以对所述群感测放大器600-1到600-p的重设进行定时的RST信号。其也从页控制器接收STRT信号以对参考感测放大器600-R′的开始进行定时。在参考感测放大器的操作期间，也接收感测结果信号INV_D以获得经补偿的感测周期的时序及选通宽度。响应于这些输入信号，控制逻辑输出用于参考感测放大器600-R′的操作的一组逻辑电平控制信号。这些控制信号包含RST_D、STB_D、HH0_D及XX0_D信号，所述信号及其相关因果关系描述于图29(A)到29(J)的时序图中。
因此RST_D及HH0_D信号是由逻辑1模块产生，所述逻辑1模块从信号RST、STRT及INV_D取得输入，以分别产生图29(B)及图29(C)中所示的信号。类似地，STB_D及XX0_D信号是由逻辑2模块产生，所述逻辑2模块从信号STRT及INV_D取得输入，以分别产生图29(G)及图29(J)中所示的信号。STOP信号是由逻辑3模块产生，所述逻辑3模块从STB_D信号取得输入以产生图29(I)中所示的信号。STB信号是由逻辑4模块产生，所述逻辑4模块从延迟_S模块所延迟的CLK信号取得输入，以产生图29(H)中所示的信号。CLK信号是由逻辑5模块产生，所述逻辑5模块从延迟R模块所延迟的信号STRT及延迟_F模块所延迟的INV_D取得输入，以产生图29(F)中所示的信号。
由控制逻辑870产生的逻辑电平信号CLK、STB及STOP含有经补偿的时序，以控制所述群感测放大器600-1到600-p。所述群感测放大器是通过控制信号产生器890(展示于图27中)而调节为具有适当电压电平的一组控制信号670。
图31为说明利用参考感测放大器以校准感测放大器的感测周期的流程图。
步骤900：提供用于相对于参考电流而感测电流的感测电路，所述感测电路在预定周期中进行感测，以分别视感测到的电流是大于还是小于参考电流而产生第一或第二信号。
步骤910：提供具有与感测电路大体上类似的特性及操作条件的参考感测电路。
步骤912：用参考感测电路感测参考电流。
步骤914：确定在参考感测电路的输出在第一信号与第二信号之间改变信号之前所需的感测周期。
步骤920：在用感测电路感测电流的同时，使用已确定的感测周期对预定周期进行定时。
图32为说明利用参考感测放大器以校准感测放大器的已放大输出的积分周期的流程图。
步骤930：提供用于相对于参考电流而感测电流的感测电路，所述感测电路具有分别取决于感测到的电流是大于还是小于参考电流而具有第一或第二电压电平的内部节点，且在于预定积分周期中分别放大第一或第二电压电平之后输出第一或第二信号。
步骤940：提供具有与感测电路大体上类似的特性及操作条件的参考感测电路。
步骤942：用参考感测电路感测参考电流。
步骤944：放大其对应内部节点上的电压电平。
步骤946：确定在参考感测的输出在第一信号与第二信号之间改变信号之前所需的积分周期。
步骤950：在用感测电路感测电流的同时，使用已确定的积分周期对预定积分周期进行定时。
以此方式，所述群感测放大器经控制以操作，而不会对电源、制造过程及其它环境因素的变化敏感。
虽然已相对于某些实施例描述了本发明的各种方面，但应了解，本发明在随附权利要求书的完整范围内受到保护。

Claims (22)

1.一种相对于参考电流而感测电流的方法，其包括：
提供用于感测所述电流的感测电路，所述感测电路具有分别取决于所述感测到的电流是大于还是小于所述参考电流而具有第一或第二电压电平的内部节点，且在预定积分周期中在分别放大第一或第二电压电平之后输出第一或第二信号；
提供具有与所述感测电路大体上类似的特性及操作条件的参考感测电路；
用所述参考感测电路感测所述参考电流；
放大所述感测电路的对应内部节点上的所述电压电平；
确定所述参考感测电路的输出在第一信号与第二信号之间改变信号所需的积分周期；及
用所述感测电路感测所述电流，同时使用由所述参考感测电路确定的积分周期对所述预定积分周期进行定时。
2.根据权利要求1所述的方法，其中所述感测电路是并行操作的多个类似感测电路中的一者，且由所述参考感测电路确定的所述积分周期用以对所述多个感测电路中的每一者的所述预定积分周期进行定时。
3.根据权利要求1所述的方法，其中感测所述电流包含：
在所述预定积分周期中对电容器放电；及
对由所述放电得到的电压与参考电压进行比较。
4.根据权利要求1所述的方法，其中所述类似操作条件包含温度。
5.根据权利要求1所述的方法，其中所述类似操作条件包含共用电源。
6.根据权利要求1所述的方法，其中所述类似操作条件包含处于相同制造过程中。
7.根据权利要求1到6中任一权利要求所述的方法，其中正感测的所述电流是存储器存储单元的传导电流。
8.根据权利要求7所述的方法，其中所述存储器存储单元是多个存储器存储单元中的一者。
9.根据权利要求8所述的方法，其中所述多个存储器存储单元是快闪EEPROM。
10.根据权利要求9所述的方法，其中每一存储器存储单元存储一位的数据。
11.根据权利要求9所述的方法，其中每一存储器存储单元存储一个以上位的数据。
12.一种存储器，其包括：
感测电路，其用于相对于参考电流而感测电流，所述感测电路包含分别取决于所述感测到的电流是大于还是小于所述参考电流而具有第一或第二电压电平的内部节点；放大器，其用以放大所述内部节点上的所述电压以产生输出，当在预定积分周期中分别放大第一或第二电压电平时，所述输出具有第一或第二信号；
其中所述预定积分周期是由具有与所述感测电路大体上类似的特性及操作条件的参考感测电路提供；
所述参考感测电路感测所述参考电流且在充分积分周期中放大其对应内部节点上的所述电压电平以使其输出在第一信号与第二信号之间改变信号；及
所述参考感测电路用所述充分积分周期对所述预定积分周期进行定时。
13.根据权利要求12所述的存储器，其中所述感测电路是并行操作的多个类似感测电路中的一者，且所述充分积分周期用以对所述多个感测电路中的每一者的所述预定周期进行定时。
14.根据权利要求12所述的存储器，其中所述感测电路包含：
电容器，其供所述电流在所述预定积分周期中放电；及
比较器，其将由所述放电得到的电压与参考电压进行比较。
15.根据权利要求12所述的存储器，其中所述类似操作条件包含温度。
16.根据权利要求12所述的存储器，其中所述类似操作条件包含共用电源。
17.根据权利要求12所述的存储器，其中所述类似操作条件包含处于相同制造过程中。
18.根据权利要求12到17中任一权利要求所述的存储器，其中正感测的所述电流是存储器存储单元的传导电流。
19.根据权利要求18所述的存储器，其中所述存储器存储单元是多个存储器存储单元中的一者。
20.根据权利要求19所述的存储器，其中所述多个存储器存储单元是快闪EEPROM。
21.根据权利要求20所述的存储器，其中每一存储器存储单元存储一位的数据。
22.根据权利要求20所述的存储器，其中每一存储器存储单元存储一个以上位的数据。
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