CN101350345B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，提供如下这样的技术：在半导体器件中，能够层叠相同设计的多个芯片、废除垫片和中继基板而提高三维耦合的信息传送能力。在封装基板上层叠有第一半导体集成电路(SoC301)、第二半导体集成电路(存储器A302)和第三半导体集成电路(存储器B303)，该第一半导体集成电路具有第一三维耦合电路(三维耦合发送端子组和三维耦合接收端子组)，该第二半导体集成电路具有三维耦合电路和贯通电极(电源贯通孔和接地贯通孔)，该第三半导体集成电路具有三维耦合电路和贯通电极。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，尤其涉及有效适用于将微处理器等中使用的半导体集成电路或层叠半导体集成电路而构成的SiP(system in package系统级封装)等的技术。
背景技术
作为本发明人所研究的技术，在半导体器件领域中例如可以被认为是以下技术。
随着半导体制造技术的微细化，半导体芯片的I/O性能不足问题日愈深刻。这是由于半导体芯片上搭载的电路伴随着微细化而增加，并且各电路的工作速度加快，因此，半导体芯片为实现功能而需要的I/O处理量增加，但是半导体芯片的端子数受引线接合方式等限制而基本上取决于芯片尺寸，所以半导体芯片的端子数不会随着微细化而增加，因此I/O处理能力没有提高。
因此，为了解决半导体芯片的I/O性能不足问题，对于如下这样的三维耦合技术的开发正在广泛开展，即在半导体芯片的上表面、下表面上以二维配置端子，通过层叠多个半导体芯片而在所层叠的芯片之间进行信息传送。
三维耦合技术大致分为接触方式和非接触发方式，该接触方式是通过贯通孔等使半导体芯片彼此之间物理接触的方式，该非接触方式是使用线圈、电容器以非接触方式进行通信的方式。
非接触方式中有电感耦合方式和电容耦合方式，该电感耦合方式是，层叠形成有线圈的半导体芯片，电流流过搭载于发送信息的半导体芯片上的线圈上而产生磁场，对在搭载于接收信息的半导体芯片上的线圈所产生的电感电流进行观测，从而来传递信息。该电容耦合方式是，在发送信息的半导体芯片与接收信息的半导体芯片之间形成电容器，从发送信息的半导体芯片向电容器进行充电放电，在接收信息的半导体芯片检测电容器的电荷，从而来传递信息。
作为利用电感耦合方式的三维耦合技术来进行芯片间数据通信的技术的一例子，可举出专利文献1记载的技术。作为利用电容耦合方式的三维耦合技术来进行芯片间数据通信的技术的一例子，可举出专利文献2记载的技术。
专利文献1：日本特开2006-066454号公报
专利文献2：日本特开2004-253816号公报
发明内容
但是，本发明人对上述半导体器件的技术进行了研究，其结果发现以下事项。
例如，无论采用电感耦合方式和电容耦合方式中任一方式，都难以在芯片之间供给半导体芯片消耗的功率。半导体芯片与位于收容该半导体芯片的封装外部的设备之间的通信需要有物理连接。
因此，在层叠搭载了非接触方式的三维耦合电路的半导体芯片而形成SiP时，必须在封装内同时存在用于将三维耦合用的线圈、电容器与电源、接地及封装外通信的物理连接。
在层叠多个具有相同功能的半导体芯片而构成SiP时，按照层叠位置研发、制造多种芯片的做法并不是优选的，从研发成本方面考虑，优选是可以层叠按照相同设计信息制造出的半导体芯片。
以往，在搭载了采用电感、电容耦合方式的三维耦合电路的集成电路中，利用引线接合、微凸块、贯通孔来进行对该集成电路的功率供给。
若是配置于下方的集成电路面积较大、层叠于其上的集成电路面积较小这种的所谓“金字塔型”SiP，则在位于中间层的集成电路也可连接接合引线，但若是芯片尺寸相同，或上方芯片大于下方芯片的“倒金字塔型”SiP，则在位于中间层的集成电路上连接接合引线时，需要在两芯片之间插入垫片，在上下芯片之间留置空间。
在使用微凸块的情况下，在芯片之间插入中继基板，使设于集成电路上的微凸块与其他集成电路或外部端子连接。
在设置贯通孔来层叠相同设计的芯片的情况下，使设于芯片上的贯通孔彼此接触，因此，不需要偏置芯片即可层叠。
在三维耦合方式中，应尽可能地减小传送距离，因此，应避免插入垫片或中继基板。在电感耦合方式的三维耦合中，若同轴配置多个发送线圈会产生干扰，因此，在不偏置地层叠相同设计的芯片的情况下，需要有以时分顺序来进行三维耦合的传送等解决干扰的对策。
本发明是鉴于上述课题而做成的，其目的在于提供如下技术：在半导体器件中，能够实现层叠相同设计的多个芯片，以及能够实现废除垫片和中继基板来提高三维耦合的信息传送能力。
本发明的上述及其他目的和新特征，将通过本说明书的记载和附图而得以清楚。
简要说明本申请公开的发明中具有代表性的技术方案如下。
即，本发明的半导体器件，是层叠了第一半导体集成电路、第二和第三半导体集成电路而成的，该第一半导体集成电路具有三维耦合电路(三维耦合发送端子组和三维耦合接收端子组)，该第二半导体集成电路和第三半导体集成电路具有三维耦合电路和贯通电极(电源贯通孔和接地贯通孔)。
本发明的半导体器件是层叠具有三维耦合电路和贯通电极的第一、第二及第三半导体集成电路而成的。
简要说明本申请公开的发明中具有代表性的技术方案的效果如下。
(1)能够实现利用三维耦合进行的半导体集成电路(半导体芯片)之间的高速通信、利用物理接线进行的半导体集成电路与封装外部之间的通信、对半导体集成电路的供电。
(2)能够使研发半导体芯片所需要的成本最小化。
附图说明
图1是表示本发明实施方式1～5的SiP的功能上连接关系的逻辑框图。
图2是表示利用前提技术层叠SoC、存储器A、存储器B时的SiP内部的图。
图3是从水平方向观察本发明实施方式1的SiP所搭载的半导体集成电路的图。
图4是本发明实施方式1的SiP所搭载的半导体集成电路的俯视图。
图5是本发明实施方式1的SoC的俯视图。
图6是本发明实施方式1的存储器A的俯视图。
图7是本发明实施方式1的存储器B的俯视图。
图8是表示本发明实施方式1的SoC的三维耦合端子的端子排列的图。
图9是表示本发明实施方式1的存储器A的三维耦合端子的端子排列的图。
图10是表示本发明实施方式1的存储器B的三维耦合端子的端子排列的图。
图11是从水平方向观察本发明实施方式2的SiP所搭载的半导体集成电路的图。
图12是本发明实施方式2的SiP所搭载的半导体集成电路的俯视图。
图13是本发明实施方式2的SoC的俯视图。
图14是从水平方向观察本发明实施方式3的SiP所搭载的半导体集成电路的图。
图15是本发明实施方式3的SiP所搭载的半导体集成电路的俯视图。
图16是本发明实施方式3的SoC的俯视图。
图17是本发明实施方式3的存储器A的俯视图。
图18是本发明实施方式3的存储器B的俯视图。
图19是表示本发明实施方式3的SoC的三维耦合端子的端子排列的图。
图20是表示本发明实施方式3的存储器A的三维耦合端子的端子排列的图。
图21是表示本发明实施方式3的存储器B的三维耦合端子的端子排列的图。
图22是从水平方向观察本发明实施方式4的SiP所搭载的半导体集成电路的图。
图23是本发明实施方式4的SiP所搭载的半导体集成电路的俯视图。
图24是本发明实施方式4的SoC的俯视图。
图25是从水平方向观察本发明实施方式5的SiP所搭载的半导体集成电路的图。
图26是本发明实施方式5的SiP的俯视图。
图27是表示本发明实施方式6的SiP的功能上连接关系的框图。
图28是从水平方向观察本发明实施方式6的SiP所搭载的半导体集成电路的图。
图29是本发明实施方式6的SiP所搭载的半导体集成电路的俯视图。
图30是本发明实施方式6的SoCA的俯视图。
图31是表示本发明实施方式6的SoCA的三维耦合端子组A的端子排列的图。
图32是表示本发明实施方式6的SoCB的三维耦合端子组B的端子排列的图。
图33是表示本发明实施方式6的SoCC的三维耦合端子组C的端子排列的图。
图34是表示本发明实施方式6的SoCD的三维耦合端子组D的端子排列的图。
具体实施方式
以下，基于附图详细说明本发明的实施方式。在用于说明实施方式的所有附图中，原则上对同样构件标注相同附图标记，并省略对其进行重复说明。
(实施方式1)
本发明的实施方式1是将SiP所含有的半导体集成电路以端子面朝上、用接合引线进行耦合的方式来层叠的形态。
图1是表示本发明实施方式1的半导体器件构成的框图。图1是表示本发明一实施例的系统级封装(以下记作SiP)的功能上连接关系的逻辑框图。
SiP10内置有SoC101、存储器A102、存储器B103，具有与SiP10外部通信的功能。该通信功能是通过SoC101读出保存于存储器A102和存储器B103中的程序并予以执行而实现的。SoC101具有向存储器A102和存储器B103写入的功能。
SoC101、存储器A102、存储器B103是通过形成公知的CMOS(互补型MOS晶体管)、双极晶体管等的半导体集成电路技术而形成于单晶硅那样的半导体基板上的集成电路，在工作时与电源和接地连接。
因此，SoC101、存储器A102、存储器B103分别具有电源端子VDD和接地端子VSS。为了在该电源端子和该接地端子上分别连接电源和接地，在SiP10上具有外部VDD端子和外部VSS端子，并使该外部VDD端子与SoC101、存储器A102、存储器B103的各VDD端子连接，使该外部VSS端子与SoC101、存储器A102、存储器B103的各VSS端子连接。
为了实现SoC101与SiP10外部的通信功能，将SoC101的IO输入端子与SiP10的外部IO输入端子连接，并将SoC101的IO输出端子与SiP10的外部IO输出端子连接。
为了实现SoC101的存储器存取，将SoC101的地址端子、指令端子、时钟端子、写数据A端子、读数据A端子分别与存储器A102的地址端子、指令端子、时钟端子、写数据端子、读数据端子连接，将SoC101的地址端子、指令端子、时钟端子、写数据B端子、读数据B端子分别与存储器B103的地址端子、指令端子、时钟端子、写数据端子、读数据端子连接。
为了容易理解本发明的特征，首先，参照附图说明基于前提技术的SiP的物理构成和其问题点。
图2是表示基于前提技术层叠了SoC101、存储器A102、存储器B103时的SiP10的内部的图。
图2的SoC201、存储器A202、存储器B203分别与图1的SoC101、存储器A102、存储器B103对应。
垫片204是用于在存储器A202的端子面一侧确保用于连接接合引线的空间的构件。
封装基板205是内置有用于将SoC201、存储器A202、存储器B203彼此之间和SoC201、存储器A202、存储器B203与后述的外部端子207连接起来的布线的构件。
外部端子207是用于将SiP10与外围设备连接起来的连接端子。
接合引线206是用于将SoC201、存储器A202、存储器B203和封装基板205连接起来的布线。
现在，多是如图2所示那样，利用接合引线来连接SiP内的芯片、封装基板。
虽然确立了利用接合引线进行连接的技术，但由于要在芯片上连接接合引线，所以难以减小设于芯片上的接合焊盘，因此，难以使用许多接合引线来连接芯片，芯片之间的传送能力有限。如图2中存储器A202所示，为了在芯片端子面(接合引线所连接的一面)一侧被其他芯片盖住的芯片上连接接合引线，需要使用垫片以使该芯片与上方芯片空出间隔。因此，难以减小整个SiP的厚度。
本发明中，将在SiP10内完成连接的SoC101、存储器A102和存储器B103之间的通信置换为三维耦合来实现提高传送能力和减小耗电，为了排除三维耦合所必须的垫片，将与电源和接地的连接从接合引线置换为贯通孔。
以下，参照附图说明本发明的SiP10的物理构造。
图3是从水平方向观察本发明实施方式1的SiP10所搭载的半导体集成电路的图。
本发明构成的SiP10中，SoC301、存储器A302和存储器B303都是以端子面朝上的状态层叠的。以下，在本说明书中，将集成电路的端子面朝上的状态记作“面朝上”，将集成电路的端子面朝下的状态记作“面朝下”。
首先，说明SiP10的构成。
SiP10具有SoC301、存储器A302、存储器B303、封装基板304、外部端子305、接合引线306～308而构成。
SoC301、存储器A302和存储器B303分别与图1的SoC101、存储器A102和存储器B103对应。
存储器A302具有电源贯通孔309和接地贯通孔310。该电源贯通孔和该接地贯通孔在存储器A302的两面露出。
存储器B303具有电源贯通孔311和接地贯通孔312。该电源贯通孔和该接地贯通孔在存储器B303的两面露出。
封装基板304是内置有用于将SoC301、存储器A302、存储器B303和后述的外部端子305连接起来的布线的构件。
外部端子305是用于连接SiP10与外围设备的连接端子。
接合引线306是用于连接SoC301和封装基板304的接合布线。接合引线306与图1中的将SoC101的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入端子、外部IO输出端子连接的布线对应。
接合引线307是连接存储器B303的电源贯通孔311与封装基板304的接合布线组。接合引线307与图1中的存储器B103的VDD端子和外部VDD端子之间的布线对应。
接合引线308是连接存储器B303的接地贯通孔312与封装基板304的接合布线组。接合引线308与图1中的存储器B103的VSS端子和外部VSS端子之间的布线对应。
三维耦合发送端子组313是用于SoC301对存储器A302、存储器B303发送地址、指令、时钟、写数据的三维耦合发送端子。相当于图1中的SoC101的地址端子、指令端子、时钟端子、写数据A端子、写数据B端子。三维耦合发送端子组是用于利用电感耦合方式发送数据的线圈，通过使用半导体集成电路的布线层而得以实现。
三维耦合接收端子组314是用于SoC301接收来自存储器A302的读数据的三维耦合接收端子。相当于图1中的SoC101的读数据A端子。三维耦合接收端子组314是用于利用电感耦合方式发送数据的线圈，通过使用半导体集成电路的布线层而得以实现。
三维耦合接收端子组315是用于SoC301接收来自存储器B303的读数据的三维耦合接收端子。相当于图1中的SoC101的读数据B端子。
图4是本发明实施方式1的SiP10所搭载的半导体集成电路的俯视图。
SiP10采用如下构成：在封装基板304之上层叠SoC301，在SoC301之上层叠存储器A302，在存储器A302之上层叠存储器B303。
存储器A302和存储器B303是相同形状的存储器，存储器B303搭载于存储器A302的正上方，因此，在图4中未表示存储器A302。
图5是SoC301的俯视图。
在SoC301的端子面配置有三维耦合端子组313～315、接合引线组5010。在接合引线组5010上连接有接合引线306。
图6是存储器A302的俯视图。
在存储器A302的端子面上配置有三维耦合端子组316、317、电源贯通孔309和接地贯通孔310。
图7是存储器B303的俯视图。
在存储器B303的端子面上配置有三维耦合端子组318、319、电源贯通孔311和接地贯通孔312。
接着，说明SoC301、存储器A302、存储器B303的相对位置关系。
首先，对SoC301、存储器A302的关系进行说明。
在本实施方式1中，SoC301的芯片面积大于存储器A302和存储器B303的面积，因此，即使在SoC301的端子面直接层叠存储器A302和存储器B303，也可以在SoC301上设置接合引线组5010。因此，避开接合引线组5010而在SoC301的端子面上层叠存储器A302。
在此，参照附图说明SoC301和存储器A302之间的三维耦合。
图8是表示SoC301的三维耦合端子组313～315的端子排列的图。
三维耦合发送端子组由Clock、CS、RW、A4～A0、WD7～WD0构成。
三维耦合接收端子组314由RD3～RD0构成。
三维耦合接收端子组315由RD7～RD4构成。
图9是表示存储器A302的三维耦合接收端子组316和三维耦合发送端子组317的端子排列的图。
三维耦合接收端子组316由Clock、CS、RW、A4～A0、WD3～WD0构成。这些端子分别与三维耦合发送端子组313的Clock、CS、RW、A4～A0、WD3～WD0端子成对地进行通信。
三维耦合发送端子组317由RD3～RD0构成。这些端子分别与三维耦合接收端子组314的RD3～RD0端子成对地进行通信。
因此，在存储器A302、SoC301的端子面一侧层叠成三维耦合接收端子组316位于三维耦合发送端子组313的正上方。
接着，参照附图说明SoC301和存储器B303之间的三维耦合。
图10是表示存储器B303的三维耦合端子组318～319的端子排列的图。
三维耦合接收端子组318由Clock、CS、RW、A4～A0、WD3～WD0构成。这些端子分别与三维耦合发送端子组313的Clock、CS、RW、A4～A0、WD7～WD4端子成对地进行通信。
三维耦合发送端子组319由RD3～RD0构成。这些端子分别与三维耦合接收端子组314的RD7～RD4端子成对地进行通信。
因此，在存储器B303、SoC301的端子面一侧层叠成三维耦合接收端子组318位于三维耦合发送端子组313的正上方。
如上述那样，使用接合引线306～308和封装基板304将具有三维耦合端子的SoC301、具有三维耦合端子和贯通孔的存储器A302、存储器B303电耦合，从而可以不使用垫片地构成SiP。尤其是，即使对于被SoC301和存储器B303夹持的存储器A302，不需使存储器A302、存储器B303偏置，即能以层叠状态连接电源和接地。
通过使用SoC的一组地址端子来对多个存储器芯片同时(广播)发送地址，从而与不进行广播、而是对每一存储器芯片发送SoC、存储器之间的地址信息的情况相比，能够减少一半SoC所搭载的三维耦合发送端子的数量。
因此，采用本发明的实施方式1的半导体器件，利用贯通孔和引线接合将半导体芯片的电源和接地端子与封装的电源和接地端子连接，利用引线接合将半导体芯片和封装外部通信所使用的端子与封装的电源和接地端子连接，利用三维连接技术连接半导体芯片与半导体芯片之间通信所使用的端子，从而能够实现利用三维耦合的半导体芯片之间的高速通信、利用物理接线的半导体芯片与封装外部的通信、对半导体芯片的供电。
(实施方式2)
本发明的实施方式2是以面朝下来层叠SiP所含有的半导体集成电路的形态。以下，说明本实施方式2中的SiP的物理构造。本实施方式2中的SiP的逻辑构造与上述实施方式1相同。
图11是从水平方向观察本发明实施方式2的SiP所搭载的半导体集成电路的图。
在SiP20中，SoC1101、存储器A1102、存储器B1103都是以面朝下层叠。
首先，说明SiP20的构成。
SiP20具有SoC1101、存储器A1102、存储器B1103、封装基板1104、外部端子1105、微凸块1106～1108而构成。
SoC1101、存储器A1102和存储器B1103分别与图1的SoC101、存储器A102和存储器B103对应。
本实施方式2的存储器A1102与实施方式1的存储器A302相同。
本实施方式2的存储器B1103与实施方式1的存储器B303相同。
封装基板1104是内置有用于将SoC1101、存储器A1102、存储器B1103和后述的外部端子1105连接起来的布线的构件。
外部端子1105是用于连接SiP20与外围设备的连接端子。
微凸块1106是用于连接SoC1101和封装基板1104的凸块组。微凸块1106与图1中的将SoC101的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入端子、外部IO输出端子连接的布线对应。
微凸块1107是连接SoC1101的电源贯通孔1109与封装基板1104的凸块组。微凸块1107与图1中的SoC101的VDD端子和外部VDD端子之间的布线对应。
微凸块1108是连接SoC1101的接地贯通孔1110与封装基板1104的凸块组。微凸块1108与图1中的SoC101的VSS端子和外部VSS端子之间的布线对应。
三维耦合发送端子组1115和三维耦合接收端子组1116～1117分别相当于实施方式1的三维耦合发送端子组313和三维耦合接收端子组314～315。
图12是SiP20所搭载的半导体集成电路的俯视图。
SiP20采用如下构成：在封装基板1104之上层叠SoC1101，在SoC1101之上层叠存储器A1102，在存储器A1102之上层叠存储器B1103。
存储器A1102和存储器B1103是相同形状的存储器，存储器B1103搭载于存储器A1102的正上方，因此，在图12中未表示存储器A1102。
图13是SoC1101的俯视图。
在SoC1101的上表面配置有三维耦合发送端子组1115和三维耦合接收端子组1116～1117、电源贯通孔1109和接地贯通孔1110。
本实施方式2的SoC1101具有电源贯通孔1109和接地贯通孔1110。该贯通孔在SoC1101的两面露出，分别与SoC1101内部的电源网络和接地网络连接。
如上述那样，使用微凸块1106和微凸块1107～1108将具有三维耦合端子的SoC1101、具有三维耦合端子和贯通孔的存储器A1102、存储器B1103电耦合，从而可以不使用垫片地构成SiP。
尤其是，即使对于被SoC1101和存储器B1103夹持的存储器A1102，不需使存储器A1102、存储器B1103偏置，即可进行层叠。
因此，采用本发明的实施方式2的半导体器件，利用贯通孔和凸块将半导体芯片的电源和接地端子与封装的电源和接地端子连接，利用凸块将半导体芯片和封装外部通信所使用的端子与封装的电源和接地端子连接，利用三维连接技术连接半导体芯片与半导体芯片之间通信所使用的端子，从而能够实现利用三维耦合的半导体芯片之间的高速通信、利用物理接线的半导体芯片与封装外部的通信、对半导体芯片的供电。
(实施方式3)
在实施方式1、2中，直接进行SoC与存储器A、及SoC与存储器B之间的三维通信，但由于电感耦合系数与线圈间距离的二次方成反比，因此，在将芯片间距离较长的SoC与存储器B之间耦合的三维耦合上，需要设置较大的线圈，则设于芯片上的线圈数量变少，在提高传送率上有限制。
因此，在本实施方式3中，对通过使位于中间层的芯片具有信号的中继功能来以小线圈进行通信的方法进行说明。
本实施方式3的SiP的功能与实施方式1的相同。
图14是从水平方向观察本发明实施方式3的SiP210所搭载的半导体集成电路的图。
在SiP210中，SoC2101、存储器A2102、存储器B2103都是以面朝下层叠。
首先，说明SiP210的构成。
SiP210具有SoC2101、存储器A2102、存储器B2103、封装基板2104、外部端子2105、接合引线2106～2108而构成。
实施方式1中的存储器B303层叠于存储器A302的正上方，但本实施方式3中的存储器B2103是相对于存储器A2102向右偏置的状态(错开状态)层叠，存储器A2102相对于SoC2101向右偏置的状态(错开状态)层叠。存储器B2103相对于存储器A2102的偏置量与存储器A2102相对于SoC2101的偏置量分别相等。以下，在本实施方式3中，将该偏置量记作D。
SoC2101、存储器A2102和存储器B2103分别与图1的SoC101、存储器A102和存储器B103对应。
存储器A2102具有电源贯通孔2109和接地贯通孔2110。该电源贯通孔2109和该接地贯通孔2110在存储器A2102的两面露出。
以下，在本说明书中，将电源贯通孔2109的露出部分称为存储器A2102的电源端子，将接地贯通孔2110的露出部分称为存储器A2102的接地端子。
电源贯通孔2109在存储器A2102内部弯曲，将位于存储器A2102上表面的电源端子和相对于该电源端子向左偏置了D的下表面的电源端子接合。同样，接地贯通孔2110在存储器A2102内部弯曲，将位于存储器A2102上表面的接地端子和相对于该接地端子向左偏置了D的下表面接地端子接合。
存储器B2103具有电源贯通孔2111和接地贯通孔2112。该电源贯通孔2111和该接地贯通孔2112在存储器B2103的两面露出。
以下，在本说明书中，将电源贯通孔2111的露出部分称为存储器B2103的电源端子，将接地贯通孔2112的露出部分称为存储器B2103的接地端子。
电源贯通孔2111在存储器B2103内部弯曲，将位于存储器B2103上表面的电源端子和相对于该电源端子向左偏置了D的下表面电源端子接合。同样，接地贯通孔2112在存储器B2103内部弯曲，将位于存储器B2103上表面的接地端子和相对于该接地端子向左偏置了D的下表面接地端子接合。
封装基板2104是内置有用于将SoC2101、存储器A2102、存储器B2103和后述的外部端子2105连接起来的布线的构件。
外部端子2105是用于连接SiP210与外围设备的连接端子。
接合引线2106是用于连接SoC2101和封装基板2104的接合布线组。接合引线2106与图1中的将SoC101的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入端子、外部IO输出端子连接的布线对应。
接合引线2107是连接存储器B2103的电源贯通孔2111与封装基板2104的接合布线组。接合引线2107与图1中的存储器B103的VDD端子和外部VDD端子之间的布线对应。
接合引线2108是连接存储器B2103的接地贯通孔2112与封装基板2104的接合布线组。接合引线2108与图1中的存储器B103的VSS端子和外部VSS端子之间的布线对应。
三维耦合发送端子组2113是用于SoC2101向存储器A2102发送地址、指令、时钟、写数据的三维耦合发送端子组。相当于图1中的SoC2101的地址端子、指令端子、时钟端子、写数据A端子、写数据B端子。
三维耦合接收端子组2114是用于SoC2101接收来自存储器A2102的读数据的三维耦合接收端子组。但是，在本实施方式3中，由于存储器A2102对存储器B2103输出的读数据进行中继，因此，三维耦合接收端子组2114相当于图1中的SoC101的读数据A端子和读数据B端子。
图15是SiP210所搭载的半导体集成电路的俯视图。
SiP210采用如下构成：在封装基板2104之上层叠SoC2101，在SoC2101之上层叠存储器A2102，在存储器A2102之上层叠存储器B2103。
图16是SoC2101的俯视图。
在SoC2101的端子面配置有三维耦合端子组2113～2114、接合引线组2301。在接合引线组2301上连接有接合引线2106。
图17是存储器A2102的俯视图。
在存储器A2102的端子面上配置有三维耦合端子组2115～2118、电源贯通孔2109和接地贯通孔2110。
三维耦合端子组2117配置于相对于三维耦合端子组2115向右偏置了D的位置。
三维耦合端子组2118配置于相对于三维耦合端子组2116向右偏置了D的位置。
从三维耦合端子组2117再发送三维耦合端子组2115所接收的信号。
从三维耦合端子组2118再发送三维耦合端子组2116所接收的信号。
图18是存储器B2103的俯视图。
在存储器B2103的端子面上配置有三维耦合端子组2119～2122、电源贯通孔2111和接地贯通孔2112。
三维耦合端子组2121配置于相对于三维耦合端子组2119向右偏置了D的位置。
三维耦合端子组2122配置于相对于三维耦合端子组2120向右偏置了D的位置。
接着，说明SoC2101、存储器A2102、存储器B2103的相对位置关系。
首先，对SoC2101、存储器A2102的位置关系进行说明。
在本实施方式3中，可以是将存储器A2102以相对于SoC2101向右偏置了D的方式层叠，并设置接合焊盘组2301。
在此，参照附图说明SoC2101与存储器A2102之间的三维耦合。
图19是表示SoC2101的三维耦合发送端子组2113和三维耦合接收端子组2114的端子排列的图。
三维耦合发送端子组2113由Clock、CS、RW、A4～A0、WD7～WD0构成。三维耦合接收端子组2114由RD7～RD0构成。
图20是表示存储器A2102的三维耦合接收端子组2115、2118和三维耦合发送端子组2116、2117的端子排列的图。
三维耦合接收端子组2115由Clock、CS、RW、A4～A0、WD7～WD0构成。这些端子分别与三维耦合发送端子组2113的Clock、CS、RW、A4～A0、WD7～WD0端子成对地进行通信。
三维耦合发送端子组2116由RD7～RD0构成。这些端子分别与三维耦合接收端子组2114的RD7～RD0端子成对地进行通信。
在存储器A2102的SoC2101端子面一侧，在与三维耦合发送端子组2113重叠的位置层叠了三维耦合接收端子组2115。
三维耦合发送端子组2117由Clock、CS、RW、A4～A0、WD7～WD0构成。
三维耦合接收端子组2118由RD7～RD0构成。
接着，参照附图说明存储器A2102和存储器B2103之间的三维耦合。
图21是表示存储器B2103的三维耦合接收端子组2119、2122和三维耦合发送端子组2120、2121的端子排列的图。
三维耦合接收端子组2119由Clock、CS、RW、A4～A0、WD7～WD0构成。这些端子分别与三维耦合发送端子组2117的Clock、CS、RW、A4～A0、WD7～WD0端子成对地进行通信。
三维耦合发送端子组2120由RD7～RD0构成。这些端子分别与三维耦合接收端子组2118的RD7～RD0端子成对地进行通信。
在本实施方式3中不使用三维耦合接收端子组2122和三维耦合发送端子组2121。
因此，在存储器B2103的存储器A2102端子面一侧，在三维耦合发送端子组2117的正上方层叠有三维耦合接收端子组2119。
如上述那样，使用接合引线2106～2108将SiP210内部的SoC2101、存储器A2102、存储器B2103电耦合，从而可以不使用垫片地构成SiP。
在本实施方式3中，偏置地层叠半导体集成电路，并以与偏置量相同的间隔配置搭载于集成电路上的三维耦合端子，从而将三维耦合进行的通信全部限定在相邻的芯片之间。
因此，可以减小三维耦合的发送线圈和接收线圈。
在本实施方式3中，为了将全部芯片偏置地层叠，可以在SiP内部设置用于在全部芯片上配置接合焊盘和接合引线的空间。
由于存储器A2102和存储器B2103可以使用相同设计的芯片，因此，可以减小存储器芯片设计费用。
通过将用于三维连接的端子或端子组按发送-接收-接收-发送或接收-发送-发送-接收的顺序排列，并使接合引线偏置必要宽度地层叠，能够使被层叠半导体芯片最小化，由此能够使研发半导体芯片所需的成本最小化。
(实施方式4)
在本实施方式4中，说明的是对于实施方式1所说明的SiP10按自封装基板起为存储器A、存储器B、SoC的顺序层叠的例子。
以下，说明本实施方式4中的SiP的物理构造。本实施方式4中的SiP的逻辑构造与实施方式1相同。
图22是从水平方向观察SiP30所搭载的半导体集成电路的图。
在SiP30中，SoC3101、存储器A3102、存储器B3103都是以面朝上层叠。
首先，说明SiP30的构成。
SiP30具有SoC3101、存储器A3102、存储器B3103、封装基板3104、外部端子3105、接合引线3106～3108而构成。
SoC3101、存储器A3102和存储器B3103分别与图1的SoC101、存储器A102和存储器B103对应。
本实施方式4的存储器A3102与实施方式1的存储器A302相同。
本实施方式4的存储器B3103与实施方式1的存储器B303相同。
封装基板3104是内置有用于将SoC3101、存储器A3102、存储器B3103和后述的外部端子3105连接起来的布线的构件。
外部端子3105是用于连接SiP30与外围设备的连接端子。
接合引线3106是用于连接SoC3101和封装基板3104的接合引线组。接合引线3106与图1中的将SoC101的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入端子、外部IO输出端子连接的布线对应。
接合引线3107是连接SoC3101的电源贯通孔3109与封装基板3104的接合引线组。接合引线3107与图1中的SoC3101的VDD端子和外部VDD端子之间的布线对应。
接合引线3108是连接SoC3101的接地贯通孔3112与封装基板3104的接合引线组。接合引线3108与图1中的SoC101的VSS端子和外部VSS端子之间的布线对应。
三维耦合发送端子组3115和三维耦合接收端子组3116～3117分别相当于实施方式1的三维耦合发送端子组313和三维耦合接收端子组314～315。
图23是SiP30上所层叠的半导体集成电路的俯视图。
本实施方式4的SiP30采用如下构成：在封装基板3104之上层叠存储器A3102，在存储器A3102之上层叠存储器B3103，在存储器B3103之上层叠SoC1101。
存储器A3102和存储器B3103是相同形状的存储器，存储器B3103搭载于存储器A3102的正上方，因此，在图23中未表示存储器A3102。
图24是SoC3101的俯视图。
在SoC3101的上表面配置有三维耦合发送端子组3115和三维耦合接收端子组3116～3117、电源贯通孔3109和接地贯通孔3112。
接着，说明SoC3101、存储器A3102、存储器B3103的相对位置关系。
SoC3101与存储器A3102之间以及SoC3101与存储器B3103之间的三维耦合同实施方式1相同。
如上述那样，使用接合引线3106～3108将具有三维耦合端子的SoC3101、存储器A3102、存储器B3103电耦合，从而可以不使用垫片地构成SiP。
尤其是在本实施方式4中，SoC3101位于最上层，可以在SoC3101的整个端子面上设置接合焊盘，因此，可以层叠具有许多端子的SoC。
(实施方式5)
在本实施方式5中，说明的是对于实施方式1所说明的SiP10按自封装基板起为存储器A、存储器B、SoC的顺序安装的例子。
以下，说明本实施方式5中的SiP的物理构造。本实施方式5中的SiP的逻辑构造与实施方式1相同。
以下，参照附图说明本发明的SiP40。
图25是从水平方向观察SiP40所搭载的半导体集成电路的图。
在SiP40中，SoC4101为面朝上层叠，存储器A4102、存储器B4103都是以面朝下层叠。
首先，说明SiP40的构成。
SiP40具有SoC4101、存储器A4102、存储器B4103、封装基板4104、外部端子4105、接合引线4106、微凸块4107～4108而构成。
SoC4101、存储器A4102和存储器B4103分别与图1的SoC101、存储器A102和存储器B103对应。
SoC4101包括电源贯通孔4116和接地贯通孔4117。该电源贯通孔4116和该接地贯通孔4117分别在SoC4101的下表面开口。
本实施方式5的存储器A4102与实施方式1的存储器A302相同。
本实施方式5的存储器B4103与实施方式1的存储器B303相同。
封装基板4104是内置有用于将SoC4101、存储器A4102、存储器B4103和后述的外部端子4105连接起来的布线的构件。
外部端子4105是用于连接SiP40与外围设备的连接端子。
接合引线4106是用于连接SoC4101和封装基板4104的接合引线组。接合引线4106与图1中的将SoC101的IO输入端子、IO输出端子分别与外部IO输入端子、外部IO输出端子连接的布线对应。
微凸块4107是连接SoC4101的电源贯通孔4116与封装基板4104的微凸块组。微凸块4107与图1中的SoC101的VDD端子和外部VDD端子之间的布线对应。
微凸块4108是连接SoC4101的接地贯通孔4117与封装基板4104的微凸块组。微凸块4108与图1中的SoC101的VSS端子和外部VSS端子之间的布线对应。
三维耦合发送端子组4113和三维耦合接收端子组4114～4115分别相当于实施方式1的三维耦合发送端子组313和三维耦合接收端子组314～315。
图26是SiP40的俯视图。
本实施方式5的SiP40采用如下构成：在封装基板4104之上层叠存储器A4102，在存储器A4102之上层叠存储器B4103，在存储器B4103之上层叠SoC4101。
存储器A4102和存储器B4103是相同形状的存储器，存储器B4103搭载于存储器A4102的正上方，因此，在SiP40的俯视图中未表示存储器A4102。
在SoC4101的上表面配置有三维耦合发送端子组4113和三维耦合接收端子组4114～4115、接合焊盘4201。
接着，说明SoC4101、存储器A4102、存储器B4103的相对位置关系。
SoC4101与存储器A4102之间以及SoC4101与存储器B4103之间的三维耦合同实施方式1相同。
SoC4101层叠在SoC4101的电源贯通孔4116与存储器B4103的电源贯通孔4110连接、SoC4101的接地贯通孔4117与存储器B4103的接地贯通孔4112连接的位置。
如上述那样，使用接合引线4106将具有三维耦合端子和贯通孔的SoC4101、存储器A4102、存储器B4103电耦合，从而可以不使用垫片地构成SiP。
(实施方式6)
图27是表示本发明实施方式6的系统级封装(以下记作SiP)的功能上连接关系的框图。
SiP50包括SoCA501、SoCB502、SoCC503、SoCD504，具有与SiP50外部通信的功能。该通信功能是通过SoCA501、SoCB502、SoCC503、SoCD504读出保存于各自载置的内置存储器中的程序并予以执行而实现的。SoCA501、SoCB502、SoCC503、SoCD504相互通信，连带进行工作。
SoCA501、SoCB502、SoCC503、SoCD504是通过形成公知的CMOS、双极晶体管等的半导体集成电路技术而形成于单晶硅那样的半导体基板上的半导体集成电路，在工作时与电源和接地连接。
因此，SoCA501、SoCB502、SoCC503、SoCD504分别具有电源端子VDD和接地端子VSS。为了在该电源端子和该接地端子上分别连接电源和接地，在SiP50上具有外部电源端子和外部接地端子，并使该外部电源端子与SoCA501、SoCB502、SoCC503、SoCD504的各电源端子连接，使该外部接地端子与SoCA501、SoCB502、SoCC503、SoCD504的各接地端子连接。
为了实现与SiP50外部的通信功能，SoCA501、SoCB502、SoCC503、SoCD504分别具有IO输入端子和IO输出端子。
为了实现利用SoCA501、SoCB502、SoCC503、SoCD504进行的与SiP50外部的通信功能，将SoCA501的IO输入端子与SiP50的外部IO输入端子A连接，将SoCA501的IO输出端子与SiP50的外部IO输出端子A连接，将SoCB502的IO输入端子与SiP50的外部IO输入端子B连接，将SoCB502的IO输出端子与SiP50的外部IO输出端子B连接，将SoCC503的IO输入端子与SiP50的外部IO输入端子C连接，将SoCC503的IO输出端子与SiP50的外部IO输出端子C连接，将SoCD504的IO输入端子与SiP50的外部IO输入端子D连接，将SoCD504的IO输出端子与SiP50的外部IO输出端子D连接。
为了实现SoCA501、SoCB502、SoCC503、SoCD504相互通信，分别具有通信输入1端子、通信输出1端子、通信输入2端子、通信输出2端子。
这些通信输入端子和通信输出端子分别由8个端子(位7～位0)构成。
为了实现SoCA501、SoCB502、SoCC503、SoCD504相互通信，将SoCA501的通信输出端子2与SoCB502的通信输入端子1连接，将SoCA501的通信输入端子2与SoCB502的通信输出端子1连接，将SoCA502的通信输出端子2与SoCB503的通信输入端子1连接，将SoCA502的通信输入端子2与SoCB503的通信输出端子1连接，将SoCA503的通信输出端子2与SoCB504的通信输入端子1连接，将SoCA503的通信输入端子2与SoCB504的通信输出端子1连接，
本实施方式6中，利用三维耦合实现在SiP50内完成连接的SoCA501、SoCB502、SoCC503、SoCD504之间的通信，从而实现了提高传送能力和减小耗电。
图28是从水平方向观察SiP50所搭载的半导体集成电路的图。
在本实施方式6构成的SiP50中，SoCA5201、SoCB5202、SoCC5203、SoCD5204都是以面朝上层叠。
以下，说明SiP50的构成。
SiP50具有SoCA5201、SoCB5202、SoCC5203、SoCD5204、封装基板5205、外部端子5206、接合引线5207～5210而构成。
SoCA5201、SoCB5202、SoCC5203、SoCD5204分别与图27的SoCA501、SoCB502、SoCC503、SoCD504对应。
封装基板5205是内置有用于将SoCA5201、SoCB5202、SoCC5203、SoCD5204和后述的外部端子5206连接起来的布线的构件。
外部端子5206是用于连接SiP50与外围设备的连接端子。
接合引线5207是用于连接SoCA5201和封装基板5205的接合布线组。接合引线5207与图27中的将SoCA501的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入A端子、外部IO输出A端子连接的布线对应。
接合引线5208是用于连接SoCB5202和封装基板5205的接合布线组。接合引线5208与图27中的将SoCB502的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入B端子、外部IO输出B端子连接的布线对应。
接合引线5209是用于连接SoCC5203和封装基板5205的接合布线组。接合引线5209与图27中的将SoCC503的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入C端子、外部IO输出C端子连接的布线对应。
接合引线5210是用于连接SoCD5204和封装基板5205的接合布线组。接合引线5210与图27中的将SoCD504的VDD端子、VSS端子、IO输入端子、IO输出端子分别与外部VDD端子、外部VSS端子、外部IO输入D端子、外部IO输出D端子连接的布线对应。
三维耦合发送端子组A5211和三维耦合接收端子组A5212是分别相当于图27中SoCA501的通信输出2端子和通信输入2端子的三维耦合端子组，用于SoCA5201与SoCB5202通信。
三维耦合接收端子组A5213和三维耦合发送端子组A5214是分别相当于图27中SoCA501的通信输入1端子和通信输出1端子的三维耦合端子组。
三维耦合发送端子组B5215和三维耦合接收端子组B5216是分别相当于图27中SoCB502的通信输出2端子和通信输入2端子的三维耦合端子组，用于SoCB5202与SoCC5203通信。
三维耦合接收端子组B5217和三维耦合发送端子组B5218是分别相当于图27中SoCB502的通信输入1端子和通信输出1端子的三维耦合端子组，用于SoCB5202与SoCA5201通信。
三维耦合发送端子组C5219和三维耦合接收端子组C5220是分别相当于图27中SoCC503的通信输出2端子和通信输入2端子的三维耦合端子组，用于SoCC5203与SoCD5204通信。
三维耦合接收端子组C5221和三维耦合发送端子组C5222是分别相当于图27中SoCC503的通信输入1端子和通信输出1端子的三维耦合端子组，用于SoCC5203与SoCB5202通信。
三维耦合发送端子组D5223和三维耦合接收端子组D5224是分别相当于图27中SoCD504的通信输出2端子和通信输入2端子的三维耦合端子组。
三维耦合接收端子组D5225和三维耦合发送端子组D5226是分别相当于图27中SoCD504的通信输入1端子和通信输出1端子的三维耦合端子组。
图29是SiP50所层叠的半导体集成电路的俯视图。
本实施方式6的SiP50采用如下构成：在封装基板5205之上层叠SoCD5204，在SoCD5204之上层叠SoCC5203，在SoCC5203之上层叠SoCB5202，在SoCB5202之上层叠SoCA5201。
图30是本实施方式6的SoCA5201的俯视图。
在SoCA5201上表面配置有三维耦合端子组A5211～5214和接合焊盘组A5401。接合焊盘组A5401与接合引线5207连接。
SoCB5202、SoCC5203、SoCD5204是与SoCA5201相同构成的SoC。除了对所连接的接合引线和三维耦合端子组标注的编号以外，与SoCA5201相同。
在本实施方式6中，将图28的左右方向称为X方向，将相对于封装基板5205平行、且与图28的左右方向垂直的方向称为Y方向。
将X方向上朝右作为正向，将Y方向上朝前作为正向。
在此，参照附图说明SoCA5201与SoCB5202之间的三维耦合。
以下，将三维耦合发送端子和三维耦合接收端子统称为三维耦合端子。
图31是表示SoCA5201的三维耦合端子组A5211～5214的端子排列的图。图32是表示SoCB5202的三维耦合端子组B5215～5218的端子排列的图。
三维耦合发送端子组A5211由T2的位7～位0构成。
三维耦合接收端子组A5212由R2的位7～位0构成。
三维耦合接收端子组A5213由R1的位7～位0构成。
三维耦合发送端子组A5214由T1的位7～位0构成。
三维耦合接收端子组A5213配置在相对于三维耦合发送端子组A5211向X方向偏置了X、向Y方向偏置了Y的位置。
三维耦合发送端子组A5214配置在相对于三维耦合接收端子组A5212向X方向偏置了X、向Y方向偏置了Y的位置。
三维耦合发送端子组B5215由T2的位7～位0构成。
三维耦合接收端子组B5216由R2的位7～位0构成。
三维耦合接收端子组B5217由R1的位7～位0构成。
三维耦合发送端子组B5218由T1的位7～位0构成。
三维耦合接收端子组B5217配置在相对于三维耦合发送端子组B5215向X方向偏置了X、向Y方向偏置了Y的位置。
三维耦合发送端子组B218配置在相对于三维耦合接收端子组B5216向X方向偏置了X、向Y方向偏置了Y的位置。
若将SoCA5201以相对于SoCB5202向X方向偏置了X、向Y方向偏置了Y的方式层叠于SoCB5202之上时，则SoCA5201的T2的位7～位0分别位于SoCB5202的R1的位7～位0的各正上方。由此，可实现自SoCA5201向SoCB5202发送。
同样，若将SoCA5201以相对于SoCB5202向X方向偏置了X、向Y方向偏置了Y的方式层叠于SoCB5202之上时，则SoCA5201的R2的位7～位0位于SoCB5202的T1的位7～位0的正上方。由此，可实现自SoCB5202向SoCA5201发送。
接着，参照附图说明SoCB5202与SoCC5203之间的三维耦合。
图33是表示SoCC5203的三维耦合端子组C5219～5222的端子排列的图。
三维耦合发送端子组C5219由T2的位7～位0构成。
三维耦合接收端子组C5220由R2的位7～位0构成。
三维耦合接收端子组C5221由R1的位7～位0构成。
三维耦合发送端子组C5222由T1的位7～位0构成。
三维耦合接收端子组C5221配置在相对于三维耦合发送端子组C5219向X方向偏置了X、向Y方向偏置了Y的位置。
三维耦合发送端子组C5222配置在相对于三维耦合接收端子组C5220向X方向偏置了X、向Y方向偏置了Y的位置。
若将SoCB5202以相对于SoCC5203向X方向偏置了X、向Y方向偏置了Y的方式层叠于SoCC5203之上时，则SoCB5202的T2的位7～位0分别位于SoCC5203的R1的位7～位0的各正上方。由此，可实现自SoCB5202向SoCC5203发送。
同样，若将SoCB5202以相对于SoCC5203向X方向偏置了X、向Y方向偏置了Y的方式层叠于SoCC5203之上时，则SoCB5202的R2的位7～位0位于SoCC5203的T1的位7～位0的正上方。由此，可实现自SoCC5203向SoCB5202发送。
接着，参照附图说明SoCC5203与SoCD5204之间的三维耦合。
图34是表示SoCD5204的三维耦合端子组D5223～5226的端子排列的图。
三维耦合发送端子组D5223由T2的位7～位0构成。
三维耦合接收端子组D5224由R2的位7～位0构成。
三维耦合接收端子组D5225由R1的位7～位0构成。
三维耦合发送端子组D5226由T1的位7～位0构成。
三维耦合接收端子组D5225配置在相对于三维耦合发送端子组D5223向X方向偏置了X、向Y方向偏置了Y的位置。
三维耦合发送端子组D5226配置在相对于三维耦合接收端子组D5224向X方向偏置了X、向Y方向偏置了Y的位置。
若将SoCC5203以相对于SoCD5204向X方向偏置了X、向Y方向偏置了Y的方式层叠于SoCD5204之上时，则SoCC5203的T2的位7～位0分别位于SoCD5204的R1的位7～位0的各正上方。由此，可实现自SoCC5203向SoCD5204发送。
同样，若将SoCC5203以相对于SoCD5204向X方向偏置了X、向Y方向偏置了Y的方式层叠于SoCD5204之上时，则SoCC5203的R2的位7～位0位于SoCD5204的T1的位7～位0的正上方。由此，可实现自SoCD5204向SoCC5203发送。
根据以上说明的实施方式6，通过按照层叠三维耦合接收端子和与该端子成对的三维耦合发送端子时的偏置来分离配置，能够多层配置相同设计的芯片。由此，能够减少芯片种类，减少芯片研发成本。
尤其是，通过在层叠时向X、Y两方向偏置，从而即使是层叠于最上层以外的芯片，也能够沿芯片两边配置接合焊盘。
在本实施方式6中是以层叠具有相同功能和构成的集成电路的情况为例进行了说明，但只要使三维耦合接收端子和与该端子成对的三维耦合发送端子的偏置与层叠时的半导体集成电路之间的偏置相适配，则无论所层叠的芯片形状如何均可。
因此，只要将三维耦合接收端子和与该端子成对的三维耦合发送端子的偏置标准化，就可以利用三维耦合来层叠多种半导体集成电路。
以上，参照实施方式具体说明了由本发明人完成的发明，但本发明并不限于上述实施方式，而是可以在不脱离其要旨的范围内进行各种变更。

Claims (8)

1.一种半导体器件，其特征在于，
包括：
第一半导体集成电路，具有第一三维耦合电路；
第二半导体集成电路，具有与上述第一三维耦合电路电感耦合的第二三维耦合电路、和第一贯通电极；以及
第三半导体集成电路，具有与上述第一三维耦合电路电感耦合的第三三维耦合电路、和与上述第一贯通电极连接的第二贯通电极，
其中，上述第一半导体集成电路、上述第二半导体集成电路以及上述第三半导体集成电路均是以端子面朝上的状态而被层叠，
上述第一贯通电极是上述第二半导体集成电路的电源和接地端子，
上述第二半导体集成电路经由上述第三半导体集成电路通过引线接合与外部的电源和接地端子连接，
上述第一半导体集成电路从上述第一三维耦合电路的发送端子发送地址和写入数据，
上述第二半导体集成电路和上述第三半导体集成电路接收从上述第一三维耦合电路的发送端子发送来的上述地址和写入数据。
2.根据权利要求1所述的半导体器件，其特征在于：
上述第二半导体集成电路从上述第二三维耦合电路的发送端子发送读出数据，
上述第三半导体集成电路从上述第三三维耦合电路的发送端子发送读出数据，
上述第一半导体集成电路用上述第一三维耦合电路的接收端子接收从上述第二三维耦合电路的发送端子发送来的上述读出数据，并用上述第一三维耦合电路的接收端子接收从上述第三三维耦合电路的发送端子发送来的上述读出数据。
3.根据权利要求1所述的半导体器件，其特征在于：
上述第二半导体集成电路被层叠在上述第一半导体集成电路与上述第三半导体集成电路之间，具有第一三维接收电路和第二三维接收电路、以及第一三维发送电路和第二三维发送电路，
将经由上述第一三维接收电路而从上述第一半导体集成电路接收到的数据，经由上述第二三维发送电路发送给上述第三半导体集成电路，
将经由上述第二三维接收电路而从上述第三半导体集成电路接收到的数据，经由上述第一三维发送电路发送给上述第一半导体集成电路。
4.根据权利要求3所述的半导体器件，其特征在于：
在上述第二半导体集成电路中，上述第一三维接收电路和上述第二三维接收电路、以及上述第一三维发送电路和上述第二三维发送电路按照上述第一三维接收电路、上述第一三维发送电路、上述第二三维发送电路、上述第二三维接收电路的顺序而被配置。
5.根据权利要求3所述的半导体器件，其特征在于：
在上述第二半导体集成电路中，上述第一三维接收电路和上述第二三维接收电路、以及上述第一三维发送电路和上述第二三维发送电路按照上述第一三维发送电路、上述第一三维接收电路、上述第二三维接收电路、上述第二三维发送电路的顺序而被配置。
6.根据权利要求4所述的半导体器件，其特征在于：
上述第二半导体集成电路和上述第三半导体集成电路具有相同的功能和形状，
上述第三半导体集成电路相对于上述第二半导体集成电路被偏移与上述第一三维发送电路和上述第二三维接收电路的距离相等的距离而层叠。
7.根据权利要求5所述的半导体器件，其特征在于：
上述第二半导体集成电路和上述第三半导体集成电路具有相同的功能和形状，
上述第三半导体集成电路相对于上述第二半导体集成电路被偏移与上述第一三维发送电路和上述第二三维接收电路的距离相等的距离而层叠。
8.一种半导体器件，其特征在于，
包括：
第一半导体集成电路，具有第一三维耦合电路和第一贯通电极；
第二半导体集成电路，具有与上述第一三维耦合电路电感耦合的第二三维耦合电路、和与上述第一贯通电极连接的第二贯通电极；以及
第三半导体集成电路，具有与上述第一三维耦合电路电感耦合的第三三维耦合电路、和与上述第二贯通电极连接的第三贯通电极，
其中，上述第一半导体集成电路、上述第二半导体集成电路以及上述第三半导体集成电路均是以端子面朝上的状态而被层叠，
上述第一贯通电极是上述第一半导体集成电路的电源和接地端子，
上述第二贯通电极是上述第二半导体集成电路的电源和接地端子，
上述第二半导体集成电路经由上述第一半导体集成电路而与外部的电源和接地端子连接，
上述第三半导体集成电路经由上述第二半导体集成电路和上述第一半导体集成电路而与上述外部的电源和接地端子连接，
上述第一半导体集成电路从上述第一三维耦合电路的发送端子发送地址和写入数据，
上述第二半导体集成电路和上述第三半导体集成电路接收从上述第一三维耦合电路的发送端子发送来的上述地址和写入数据。
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