CN101351886A - 利用时钟和电源网格标准单元设计asic - Google Patents

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Abstract

一种能够利用ASIC软件设计工具进行布局布线的集成电源和时钟网格。集成网格包括三种具有电源线和时钟线的网格单位单元。在不同的网格单位单元中，电源线和时钟线具有不同的方向。

Description

利用时钟和电源网格标准单元设计ASIC
背景技术
专用集成电路(ASIC)是为特定用途定制的集成电路，也称为片上系统(SOC)。在手机，计算机，个人数据助理(PDA)中，都能找到ASIC应用的例子。上述例子都具有有限的功能，因此用来完成特定的任务。与之相对的ASIC设计例子是微处理器。微处理器被设计用来适应多种用途。
ASIC设计的第一个步骤，通常是由一个设计工程师团队开始的，这些工程师确定所要实现的ASIC的功能需求。一旦所需功能确定之后，设计团队就利用硬件描述语言(HDL)编写这个ASIC的设计文件。制造过程的这个步骤通常称为寄存器级(RTL)设计。HDL用来描述电路的操作，它的设计，以及通过仿真工具验证电路的操作的测试模块。接下来可以用一个逻辑综合工具，例如Synopsys公司的Design Compiler TM，将RTL设计转变为大量更低一级结构，即标准单元的集合。
标准单元是ASIC的基本组成模块。标准单元，通常从库中获得，包括一组预先设计好的门电路。ASIC设计中所用到的标准单元是专用于该ASIC设计的特定功能的。所得到的标准单元和电网格的集合，构成了必要的电连接，称作门级网表。利用一个布局工具处理门级网表，将每个标准单元一对一的放置在电路网的指定位置上。根据单元设计的复杂程度，标准单元在单元内部布线所用的金属层层数不同。标准单元的布局受制于多种指定约束，因此，对标准单元的高度有特定的要求，这样所有标准单元的高度都必须与所要求的高度相同，或者是它的倍数。
在ASIC制造的最后阶段，用一个布线工具生成标准单元和电网格之间的电连接。同时，估算延时，时钟偏移，寄生电阻和电容，以及功耗，并用于最终的测试。在测试中，可以对设计做改进，来提高器件的性能。一旦完成测试，设计最终提交进行芯片制造。
设计ASIC时很重要的一部分是时钟分布。ASIC时钟分布网络的指标包括版图面积、插入延时和时钟偏移。时钟偏移是在同步电路中出现的现象，当一个时钟信号到达电路中的不同模块的时间不同时，产生时钟偏移。换言之，时钟偏移发生在相对时钟源的时钟插入延时对每个电路模块不同的时候。一个时钟信号由时钟电路产生，并通过由时钟缓冲器和金属线构成的平衡网络分布在ASIC中。ASIC时钟分布网络的两种基本结构是时钟主干和时钟树，根据应用，它们各自具有不同的物理和电学特性。对于某个应用，其中一种时钟结构可能比另一种更优。
时钟主干结构的设计中，包括大型中心导体或者主干，可以从一端或两端驱动。主干上延伸着与其垂直的较小的分支，将时钟信号分配到位于主干两侧的ASIC单元中。由于主干时钟分布网络从时钟源到所驱动的单元的金属路径不等，这种结构是不平衡的，且根据到达每个单元的金属路径中不同的RC延时，在时钟分布中引入少量时钟偏移。
图1是一个时钟主干结构的例子150。时钟主干结构150，包括一个中心导体110，包含与之垂直的较小的分支导体113，将时钟信号112分配到导体两侧的ASIC单元中。时钟信号CLK112首先通过一个缓冲器116，得到时钟信号CLK’117。信号CLK’117经缓冲器115和111通过导体110的两端。缓冲器111是一个可选的缓冲器，用来将时钟偏移最小化。
树状结构是一种平衡的时钟分布结构，通过设计使得从时钟源到电路单元的路径长度相等。树状结构采用一个中心分布点，对称分支，缓冲和子分支，将时钟分配到各个电路单元。一个时钟树也可能具有一个根和一个主干，将时钟源输送到第一个分支点。时钟树的每个分支的金属导体通常非常匹配，使得它们本身引入时钟分布网络的时钟偏移可以忽略。并且，对于一个产生低时钟偏移的时钟树，网络中所有的时钟缓冲器特征参数都必须尽量匹配，且这些缓冲器的负载必须平衡。时钟树的分支对称结构使得它们可以通过ASIC工具自动生成。快速生成完整的时钟网络服从最坏情况偏移条件，这也是ASIC工具的最大缺陷，工具将时钟偏移最小化，致客户时钟树设计中可达到的级别。
图1A是一个简化的、基于行的单元版图100，给出了一个嵌入的时钟树107。单元版图100包括两个电源线VDD 101和VSS103，构成了电源网格。标准单元105放置在电源网格中，位于电源线101和103之间。时钟电路109产生一个时钟信号，发送到时钟树107的目标单元格或节点111，113，115，117。源自时钟电路109的时钟信号到达113，111，115，117节点的传输距离应该相等。如果时钟信号到达113节点所用的时间比到达111，115，117节点所用的时间长或者短，就会产生时钟偏移。到达每个结点的时间差异越大，时钟偏移就越大。
图2A是时钟树更详细的图解。ASIC设计中通常采用H-时钟树200。时钟树200包括4个分支(或者节点)，201，202，203，和204。时钟树200由一组金属线210和缓冲器211构成。时钟信号clk在时钟树中传送，在节点202得到信号clk’，并在节点204得到信号clk”。
图2B中给出的时序图，描述了时钟信号clk，clk’和clk”。如图所示，信号clk’和clk”上升沿的插入延时有显著差异，导致时钟偏移。这样的差异需要在设计的时间规划中予以处理。
发明内容
电路由多个设计单元构成。设计单元包括构成时钟网格的网格单元，设计单元中具有位于第一和第二方向的线，和构成电路的电路单元，位于时钟当中并与时钟相连。
网格单元也可以用来构成电源网格，其中电源网格可能在每个网格单元1的电源线和地线之间提供去耦电容。电源网格也可以为时钟网格提供保护。每个网个单元可以进一步包括在同一金属层的至少一个电源线和至少一个时钟线。这个至少一个电源线和至少一个时钟线可能位于第一和第二方向之一。
网格单元可以有很多类型。各种类型的网格单元在各自不同的方向提供电源和时钟线，并校正和互联不同方向的线。网格单元的一种可能包括位于第一方向的至少一个电源线和至少一个时钟线。另一种可能包括位于第二方向的至少一个电源线和至少一个时钟线，以及位于第一方向的至少另一个电源线。
第三种网格单元在第一和第二方向各包含至少一个电源线和至少一个时钟线。第三种网格单元也可能将位于不同方向的电源线和时钟线分别互联。
构成电路的方法包括，设计一个由单独的网格单元构成的时钟网格，以及设计一个由单独的标准单元构成的电路，位于时钟网格之中并与之互联。此方法也可以生成一个集成的电源和时钟网格。此方法可能包括，利用ASIC工具为单独的网格单元布局，其中网格单元包括电源和时钟元件，以及利用ASIC工具为单独的标准单元布局。ASIC工具是一种软件工具。
也可以构成一个设计系统。此设计系统包括至少一个标准单元，一组网格单位单元，为一组网格单位单元以及至少一个标准单元布局的的布局软件，以及布线软件。布线软件为一组网格单元之间，至少一个标准单元和一组网格单元之间，以及至少一个标准单元和至少另一个标准单元之间提供互联。
此设计系统也可能包括第一方向单元，即在第一方向提供时钟和电源线的单元，第二方向单元，即在第二方向提供时钟和电源线的单元，以及互联单元，即在第一方向和第二方向分别提供时钟和电源线并互联的单元。
电源和时钟网格的集成，在应用中降低了时钟偏移，很容易通过ASIC工具实现，且在ASIC设计不增加额外的器件的前提下，提供必要的去耦和保护。集成的时钟和电源网格，其制造所需的金属层数较少，因此大大降低了ASIC设计的复杂度。
附图说明
上述及其他的对象，特征，以及本发明的优点，将出现在以下对本发明优选的实施方案的更详细的描述中，如附图所示。在不同的图中，相同的参数代表相同的部分。图没有必要量化，其重点是描述发明的原理。
图1是时钟主干的示意图
图1A给出简化的基于行的单元版图
图2A是时钟树的示意图，图2B是反应时钟树偏移的时序图
图3A是时钟网格的示意图，图3B是反应时钟网格偏移的时序图
图4是一个网格系统的实现，包括水平、垂直和转角网格单位单元
图5是网格设计步骤的流程图
图6是水平网格单位单元的平面图。
图7A是图6中PMOS水平网格单位单元的剖面图
图7B是图6中NMOS水平网格单位单元的剖面图
图8是图6中水平网格单位单元的透视图
图9是垂直网格单位单元的平面图
图10是图9中垂直网格单位单元的透视图
图11是转角网格单位单元的平面图
图12是图11中转角网格单位单元的透视图
具体实施方式
以下是对本专利优选的实施方案的描述
为了在H-时钟树中获得最小的偏移，如图2所示，节点201-204必须平衡。由于201-204每个节点的负载不同，使这些节点平衡比较困难。
时钟主干和时钟树的一个可选方案是时钟网格结构。网格结构的特征是互联线的正交阵列，通过大量位于网格上的间距规则的匹配时钟缓冲器驱动。时钟网格构成一个低偏移时钟网络，此网络不需要任何平衡负载。在版图中，网格必须覆盖ASIC设计中所有被时钟控制的单元。ASIC时钟网格通常是定制设计的，且必须并入设计的布局布线区域中。现在还没有商用的ASIC工具能够自动生成时钟网格。通过将定制的时钟网格细分成单元尺寸，使得这些单元与标准单元库一致，发明者相信对于ASIC，时钟网格的自动化生成是可行的。考虑到自动时钟网格生成在目前的ASIC工具中是不可行的，发明人相信，基于标准单元的时钟网格单元是有益处的，可与标准单元一起很容易地在半途中布局，并无缝地接入现有的ASIC设计流程，以产生高性能的时钟分配。
图3A给出了一个时钟网格300，包括一个传导网格301和缓冲器211。与时钟树200不同，图3A中的时钟网格300不包含大量节点，而只有一个公共节点，即导体网格301.因此，一旦一个时钟信号clk到达时钟网格300，由于只有一个公共节点，时钟网格300不同的部分将几乎同时收到信号clk’和clk”。到达时钟网格的不同的时钟信号也会在几乎相同的时间上升和下降，如图3B中的时序图所示。因此，采用时钟网格系统，可以得到最小的时钟偏移。注意，构成传导网格的金属导体具有很低但是有限的阻抗。根据时钟网格和负载电容的结构，在传导网格的不同部分会存在一个小的基于RC的时钟偏移。
在一个ASIC系统中，在定制的集成电路中实现这一时钟网格系统时会出现问题。布局布线工具并不是为时钟网格而设计的，因此不能把它们包含在ASIC设计当中。也就是说，布局布线工具是用来为标准单元布局，并在所布局的标准单元之间进行互联的。
这里描述了一种具有最小时钟偏移的电源和时钟设计，且能够与各种ASIC设计工具兼容。图4是包含网格单位单元的集成电源和时钟网格。这个集成的时钟和电源网格400包括一组网格单位单元，作为集成电源和时钟网格400的构成模块。与ASIC设计标准单元的形式相同，网格单位单元可以一对一的布局，并可以连在一起构成集成电源和时钟网格400。因此，网格单位单元可以通过ASIC布局布线工具进行布局布线，其方式与这些工具对标准单元的应用相同。
如图4所示，根据本发明的一个实施方案，集成电源和时钟网格400包括垂直区403，水平区404，以及垂直区和水平区的交叉405。此外，网格区403，404和405包括三种不同的网格单位单元。更明确地，垂直区403包括大量垂直网格u单位单元407，水平截面404包括一组水平网格单位单元409，交叉区405包括一个转角网格单位单元411。即，垂直网格单位单元407用来构成网格400的垂直区403，水平网格单位单元409用来构成网格400的水平区404。转角网格单位单元411用来构成水区分404和垂直区403之间的交叉区405，因此在交叉区405，构成水平和垂直网格单位单元409，407之间的互联。
如图4所示，网格400的水平区404通过在水平方向直线地放置水平网格单位单元409来构成。相似地，网格400的垂直区407通过在垂直方向直线地放置垂直网格单位单元407来构成。转角网格单位单元411用于网格400的交叉区405，将用于垂直区403的垂直网格单位单元407和用于水平区404的水平网格单位单元409互联。这里，一直使用“水平”和“垂直”以简化描述，但可以包含任意两个方向，只要他们彼此之间是完全正交的。
下面将详细描述垂直网格单位407，水平网格单位单元409和转角网格单位单元411，如图6到12所示。图中给出了每种网格单位单元的简化图。
图5是ASIC设计的流程图，包括图4中的集成电源和时钟网格400。第一，步骤501包括利用布局工具将网格单位单元组织成所希望的网格形式。图4给描述了一个网格单位单元的布局方式。
构成一个集成电源和时钟网格的下一步骤是利用布局工具布置标准单元，如步骤502所示。步骤501和502中所用的布局工具可以是常用的ASIC布局工具，也可以是专为网格单位单元407，409，411和标准单元的布局而设计的布局工具。提供ASIC器件构成所需的逻辑的标准单元，被放置在网眼处401。每个网眼可能放置多个标准单元。
最后，在单独的网格单位单元之间，单独的标准单元和网格单位单元之间，以及不同的单独标准单元之间进行电连接(步骤503)。电连接通过布线工具实现，此工具可以是常用的ASIC软件工具。
根据本发明的一个特点，当在ASIC中布局构成时钟和电源网格时，时钟和电源网格电源可以通过临接自己互联。换言之，不需要ASIC布线工具对时钟和电源网格单元之间进行布线。更详细地讲，就是时钟和电源网格的结构，使得只要将时钟和电源网格单元放置在ASIC版图的期望位置，相邻的单元就能通过邻接自己进行电连接。时钟和电源在通过布局形成的网格，以及包含在时钟和电源网格结构之中的标准逻辑单元之间传输。
图6是水平网格单元409的平面图；图7A和7B是剖面图(A-A’)，图8是透视图。水平网格的元件构成了一个无功能的晶体管，用作电容。图7A描述了PMOS实施方案，图7B描述了NMOS实施方案。
根据图6到图8，在衬底形成一个第一传导率的MOSFET井601，在第一井601中形成两个源/漏扩散区。在NMOS和PMOS实施方案中，在井601中形成两个n+扩散区615或者井接口。井接口615确保井位于正确的电位。在图7B的NMOS实施方案中，井接口615作为无功能的n沟道晶体管的源/漏区。PMOS实施方案包括一个附加的p+注入区603，作为无功能的p沟道晶体管的源/漏级。p+和n+注入区603和615，分别延第一(608a和608b)和第二(609)水平电源线在水平方向扩散。
对于NMOS实施方案，栅氧604在源/漏扩散区615之间形成，对于PMOS实施方案，栅氧604在源/漏扩散区603之间形成。栅氧604被导体多晶硅材料覆盖，形成MOSFET门604a。在器件周围形成一个浅沟道隔离617，用来提供电隔离。
第一水平电源线608a和608b，例如VDD电压线，通过接触孔605连接到源/漏603。第二水平电源线609，例如VSS电压线，通过接触孔607链接到栅604a。在PMOS实施方案中，第一水平电压线608a和608b也通过接触孔619链接到井接口615。需要指出，可以使用任意数量的接触孔。
第一水平时钟线611，例如sclk，被放置在两个电源线608a和609之间，第二水平时钟线610，例如clk，被放置在两个时钟线608b和609之间。需指出，可以使用任意数量的VDD或者VSS电源线。用两个VDD线链接器件的源和漏的时候会出现去耦现象，产生类似电容的参数。
水平电源线608和609以及水平时钟线610和611都用第一层金属M1制作。位于电源线之间的时钟线被直流信号三面环绕隔离，来减少ASIC中时钟对附近信号的电干扰，并减少来自其他ASIC信号对时钟的电干扰。
构建网格单位单元使其提供VDD-VSS去耦电容。下面将详细讨论PMOS晶体管实施方案的去耦电容。n井601，井接口615和p+注入区603构成一个PMOS晶体管结构，如图7A所示。即P+注入603是晶体管的源/漏区。栅和VSS相连，源/漏和n井和VDD相连，p沟道晶体管保持导通状态，其中沟道材料充分翻转，在源和漏之间形成导体。这里栅604a构成一块电容器，源/漏603以及所形成的p沟道构成另一块电容器，栅氧604构成两块电容间的绝缘体。此外，电位为VDD的n井601间的结电容，以及电位为VSS的硅衬底600，大大增加了PMOS晶体管的栅电容。在这个结构中，每个网格单位单元中的PMOS晶体管在电源和之间提供了有效的去耦电容。
去耦是ASIC设计中的重要因素。当足够多的开关出现在集成电路中时，电路的电压将不稳定。位于VDD和VSS之间的，通过单独的网格单位单元分布在ASIC中的电容，可以帮助保持VDD稳定，并可以防止ASIC中发生灾难性的错误。
在ASIC设计中，稳定电压的优选方法包括在时钟树的每个节点增加一个去耦电容；在标准的实际设计中去耦电容被放置在时钟驱动中。这种解决方案使得ASIC器件表面积很大。我们需要更简洁的ASIC设计，而集成网格400中的电源网格恰好提供了必要的去耦电容，且不需增加额外的器件。
图9给出了一个垂直网格单位单元407的一个详细平面图，图10是它的剖面图。如图9和图10所示，垂直网格单位单元407包括两个第一垂直电源线801a和801b，比如VDD电压线，以及一个第二垂直电源线802，比如VSS电压线，位于两个第一垂直电源线801a和801b之间。两个垂直时钟线804和806(例如时钟clk和sclk)分别位于第一垂直电源线801a和801b以及第二垂直电源线802之间。更明确地，时钟线clk 804位于第一垂直电源线801a和第二垂直电源线802之间。时钟线sclk 806位于第一垂直电源线801b和第二垂直电源线802之间。垂直电源线和时钟线由制造在比第一层金属M1更高一层的第二层金属M2构成。除了由第二层金属M2构成的垂直电源线和时钟线之外，垂直网格单位单元407还包括内部水平VDD和VSS电源线708和709，由第一层金属M1构成。垂直网格单位单元407的垂直电源线和时钟线与内部水平VDD和VSS电源线708和709垂直。第二层金属M2构成的第一垂直电源线801a和801b，与内部水平VDD电源线708a和708b分别通过通孔901电连接。第二垂直电源线802通过通孔903与水平内部VSS电源线709电连接。
在垂直网格单位单元407中，内部水平电源线708和709以及井结构703和701通常与水平网格单位单元409中的相应部分结构相同，只是水平网格单位单元中不含时钟线。垂直网格单位单元407中的内部水平电源线和时钟线，与水平网格单位单元409中的水平电源线的高度相同，它们都由第一层金属M1制造。标准单元也包含与第一层金属M1高度相同的逻辑。因此所有的垂直网格单位单元必须包含位于第一层金属M1上的电压元件，从而为放置在集成电源和时钟网格400上的不同的标准单元提供电压。
与图6-8中的水平网格单位单元409的PMOS晶体管实施方案相同，垂直网格单位单元407包括一个带有两个p+源/漏扩散区703和两个n+扩散区715的n井701。应该指明，垂直网格单位单元407也可以包括NMOS晶体管结构。栅氧704层位于两个p+源/漏703之间，并被导体多晶硅材料覆盖构成MOSFET栅704a。内部水平VDD电源线708a和708b由第一层金属M1制造，通过接触孔705与p+扩散区703相连，也通过接触孔706与n+扩散区715相连。内部水平VSS电源线709，也由第一层金属M1构成，通过接触孔707与栅704a相连。
第一垂直电源线801a和801b由第二层金属M2制造，位于与内部水平VDD电源线708a和708b垂直的方向，通过通孔901与内部水平VDD电源线708a和708b电连接。与内部水平VSS电源线709垂直的第二垂直电源线802也由第二层金属M2制造，通过通孔903与内部水平VSS电源线709电连接。垂直时钟线804和806由第二层金属M2制造，位于第一垂直电源线801a和801b以及第二垂直电源线802之间。
图11是一个转角网格单位单元411的平面图，图12是转角网格单位单元411的透视图。转角网格单位单元411包括位于水平和垂直方向的电源和时钟元件。所有的元件包括一个用第一层金属M1制造的水平方向和一个由第二层金属M2制造的垂直方向。两个p+源/漏803和两个n+井接口815被扩散至n井805中。栅氧807沉积在两个p+源/漏803之间，被导体多晶硅材料覆盖，形成MOSFET栅807a。应明确，转角网格单位单元411也可以包括NMOS晶体管结构。
第一水平电源线905a和905b，例如VDD电压线，由第一层金属M1制造，通过接触孔809与p+源/漏803相连，并通过金属孔810与n+well taps 815相连。第二水平电源线907，例如VSS电压线，也由第一层金属M1制造，通过接触孔811与栅807a相连。水平时钟线911和909，例如sclk和clk，由第一层金属M1制造，分别位于电源线905和907之间。特别地，时钟线911，sclk，位于时钟线905b和907之间。时钟线909，clk，位于电源线905a和907之间。
第一垂直电源线1001a和1001b，例如VDD电压线，由第二层金属M2制造，通过通孔913与第一水平电源线905a和905b相连。第二垂直电源线1003，例如VSS电压线，也由第二层金属M2制造，通过通孔915与水平电源线907相连。垂直时钟线1005，clk，和1007，sclk分别通过通孔919和917与水平时钟线909，clk和911，sclk链接。
由于转角网格单位单元411包含所有垂直和水平网格单位单元407和409中的元素，因此转角网格单位单元能够连接垂直和水平网格单位单元s。
以上给出的实施例都包括两个电源VDD线，一个电源VSS线和两个时钟线sclk和clk。需指明，也可采用包含不同数量的电压线和时钟线的其他结构。也可以实现包含不同方向的结构。M1和M2的方向也可以改变。
电压和时钟网格的集成不仅通过ASIC工具就可以很容易的降低应用中的时钟偏移，而且也能够在ASIC设计中不添加其器件的基础上，提供去耦和屏蔽。集成时钟和电源网格的另一个优点是，使设计可以由更少的金属层制作，大大降低了ASIC设计的复杂度。
这里，根据优选的实施方案详细地展示和描述了本发明，但技术人员应该明白，可以对其进行各种形式上和细节上的变化，而不背离附加的权利要求书中所包括的本发明的范围。

Claims (29)

1.由多个设计单元形成的电路，包括
多个网格单元，网格单元一起形成具有位于第一和第二方向的线的时钟网格；以及
在时钟内部形成的与时钟相连的电路的电路单元。
2.根据权利要求1中的电路，其中网格单元也形成电源网格。
3.根据权利要求2中的电路，其中在每个网格单元中的电源和地线之间提供去耦电容。
4.根据权利要求2中的电路，其中时钟网格被电源网格屏蔽。
5.根据权利要求1中的电路，其中每个网格单元进一步包括位于第一和第二方向中至少一个中的至少一个电源线和至少一个时钟线。
6.根据权利要求5中的电路，其中至少一个电源线和至少一个时钟线位于相同的金属层。
7.根据权利要求5中的电路，其中网格单元包括位于第二方向的至少一个电源线和至少一个时钟线，以及位于第一方向的至少另一个电源线。
8.根据权利要求5中的电路，其中网格单元包括位于第一和第二方向的每一个中的至少一个电源线和至少一个时钟线。
9.根据权利要求8中的电路，其中网格单元连接不同方向的电源线和不同方向的时钟线。
10.根据权利要求1中的电路，其中网格单元的结构使得相邻的网格单元可以通过邻接彼此实现电连接。
11.根据权利要求1中的电路，其中采用软件工具构成时钟网格和电源网格
12.根据权利要求11中的电路，其中软件工具是ASIC软件工具。
13.一种设计电路的方法，包括：
设计由单独的网格单元构成的时钟网格，其中线位于第一和第二方向；
设计单独标准单元的电路，其位于时钟网格中并与时钟网格相连。
14.根据权利要求13中的方法，进一步包括利用单独的网格单元设计电源网格。
15.根据权利要求14中的方法，其中电源网格和时钟网格被集成。
16.根据权利要求15中的方法，进一步包括：
利用软件工具为单独的网格单元布局；以及
利用软件工具对单独的标准单元布局。
17.根据权利要求16中的方法，其中软件工具是ASIC软件工具。
18.根据权利要求13中的方法，进一步包括：用电源网格屏蔽时钟网格。
19.根据权利要求14中的方法，进一步包括：利用电源网格提供去耦电容。
20.根据权利要求13中的方法，进一步包括：在每一个单独的网格单元中，在第一和第二方向的至少一个中，提供至少一个电源线和至少一个时钟线。
21.根据权利要求20中的方法，进一步包括：在同一个金属层中提供至少一个电源线和至少一个时钟线。
22.根据权利要求20中的方法，其中单独的网格单元包括位于第二方向的至少一个电源线和至少一个时钟线，以及位于第一方向的至少另一个时钟线。
23.根据权利要求20中的方法，其中单独的网格单元包括：位于第一和第二方向的至少一个中的至少一个电源线和至少一个时钟线。
24.根据权利要求23中的方法，进一步包括：
提供互联，其中网格单元使不同方向的电源线和不同方向的时钟线相互连接。
25.权利要求24中的方法，其中互联通过相邻网格单元的邻接实现。
26.一种提供集成的电源和时钟网格的方法，该方法包括：
利用ASIC工具对单独的网格单元进行布局，其中网格单元包括电压和时钟元件；以及
利用此ASIC工具对单独的标准单元布局。
27.一种设计系统，包括：
至少一个标准单元；
多个网格单位单元；
布局软件，其中布局软件对多个网格单位单元和至少一个标准电源布局；以及
布线软件，其中布线软件提供多个网格单位单元之间，至少一个标准单元和这组网格单位单元之间，以及至少一个标准内单元和至少另一个标准单元之间的互联。
28.一种设计系统，包括：
第一方向单元装置，用于在第一方向中提供时钟和电源线；
第二方向单元装置，用于在第二方向中提供时钟和电源线；
互联单元装置，用于在第一方向提供并互联时钟和电源线，并在第二方向提供时钟和电源线。
29.一种ASIC标准设计单元，包括：
至少一个电源线；以及
至少一个时钟线，其中至少一个电源线和至少一个时钟线彼此平行，并且其中至少一个电源线和至少一个时钟线适于与临近的已有设计单元的网格线连接。
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