CN101356585A - 针对每一端口具有时钟的伪双端口存储器 - Google Patents

针对每一端口具有时钟的伪双端口存储器 Download PDF

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Abstract

本发明揭示一种伪双端口存储器(1)，其具有第一端口、第二端口及六晶体管存储器单元阵列(19)。在所述第一端口上接收到第一时钟信号(ACLK)的上升缘时起始第一存储器存取。响应于所述第二端口上接收到第二时钟信号(BCLK)的上升缘而起始第二存储器存取。如果所述第二时钟信号的所述上升缘在第一时间周期中发生，那么紧接在完成所述第一存储器存取之后以伪双端口的方式起始所述第二存储器存取。如果所述第二时钟信号的所述上升缘稍后在第二时间周期中发生，那么将所述第二存储器存取延迟到所述第一时钟信号的第二上升缘之后。所述第一及第二存储器存取的持续时间并不依赖于所述时钟信号的负载循环。

Description

针对每一端口具有时钟的伪双端口存储器
技术领域
所揭示实施例大体来说涉及伪双端口存储器。
背景技术
双端口存储器通常具有两个端口及一个存储器单元阵列。只要从一个端口存取的存储器单元与从另一端口存取的存储器单元不同，那么可从所述两个端口同时存取所述存储器阵列。一种用于所述伪双端口存储器中的普通类型的存储器单元包括八个场效晶体管(FET)。所述晶体管中的四个互相连接以形成两个交叉耦合的变换器。所述存储器单元的第一数据节点D是所述变换器中的第一者的输出引线及所述变换器中的第二者的输入引线处的节点。所述存储器单元的第二数据节点DN是所述变换器中的第二者的输出引线及所述变换器中的第一者的输入引线处的节点。存在两个耦合到第一数据节点D的存取晶体管。提供第一存取晶体管使得第一位线B1可选择性地耦合到第一数据节点D。提供第二存取晶体管使得第二位线B2可选择性地耦合到第一数据节点D。同样，存在两个耦合到第二数据节点DN的存取晶体管。提供所述第一存取晶体管使得第一位线条B1N可耦合到第二节点DN。提供所述第二存取晶体管使得第二位线条B2N可耦合到第二节点DN。第一位线B1与第一位线条B1N构成位线对且用于将被寻址的存储器单元耦合到所述双端口存储器的两个端口中的第一者。第二位线B2与第二位线条B2N构成位线对且用于将寻址存储器单元耦合到所述双端口存储器的两个端口中的第二者。
单个端口存储器中的存储器单元通常仅包括六个晶体管。如所述八晶体管单元的情形下，所述晶体管中的四个形成交叉耦合的变换器结构。然而，并非如所述八晶体管单元中存在两对存取晶体管，所述六晶体管单元仅具有一对存取晶体管。提供第一存取晶体管用于将所述交叉耦合变换器的第一数据节点D选择性地耦合到位线B。提供第二存取晶体管用于将所述交叉耦合变换器的第二数据节点DN耦合到位线条BN。当使用所述同一工艺来制作所述两种类型的存储器单元时，所述六晶体管存储器单元较所述八晶体管单元通常仅占用集成电路面积的约一半。
为利用所述六晶体管存储器单元的较小尺寸，经常使用称为伪双端口存储器的存储器装置。在一个实例中，伪双端口存储器具有单个存储器阵列，其中所述阵列中的每一存储器单元是可选择性地耦合到单个位线对(举例来说，位线B与位线条BN)的六晶体管存储器单元。所述存储器阵列作为单个端口存储器操作，因为一次仅可执行一个存储器存取。
然而，所述伪双端口存储器因其具有两个端口而可模拟双端口存储器。在一个实例中，所述伪双端口存储器具有有时被称为时间延迟多路复用器(TDM)的电路。单输入时钟信号接收在所述伪双端口存储器上且使用此单输入时钟信号来锁存输入读取地址、输入写入地址及输入数据值。使用所述输入时钟信号的上升缘来使用所述输入读取地址来起始读取操作。所述读取操作完成。此后，所述输入时钟信号的下降缘发生。所述TDM使用所述输入时钟信号的下降缘来起始写入操作。使用所述输入写入地址来在所述写入操作期间寻址所述存储器阵列且写入所述存储器阵列的数据是所述输入数据值。虽然在所述输入时钟信号的单个循环内执行两个存储器操作，但实际上所述两个存储器操作是相继地执行。然而，从所述伪双端口存储器外部来看，所述伪双端口存储器似乎允许对所述存储器阵列的同时或大体同时的两次存取。
本发明者已认识到：执行所述第一读取存储器操作所需要的时间量可不等于执行所述第二写入存储器操作所需要的时间量。使用常规的TDM方法会减慢总的存储器存取次数，因为所述两个操作可用的相对时间量是由所述时钟循环的上升缘发生的时间及所述时钟循环的下降缘发生的时间来确定的。如果(举例来说)在时钟循环(即，所述时钟信号具有50/50负载循环)内所述时钟信号为低的时间与所述时钟信号为高的时间同样长，那么必须允许相同的时间量供执行所述较快的读取操作及所述较慢的写入操作两者。所述结果是从所述读取操作完成之后开始且在所述时钟信号的下降缘时结束的浪费时间量。
常规TDM方法不仅有时会在其中执行两个存储器存取所需要的相对时间量不匹配时钟信号的负载循环的情形下减慢总的存储器存取次数，而且所述常规TDM方法还可因使用时钟信号的下降缘来起始操作而导致总的存储器存取次数慢于原本必需的总存储器存取次数。所述时钟信号的负载循环中可存在抖动使得所述时钟信号的下降缘的定时从时钟循环到时钟循环地改变。如果所述电路经优化以在一个时钟信号负载循环条件下操作，那么其通常不会经优化以在另一时钟信号负载循环条件下操作。通常，将时间余量建立于所述电路中使得所述伪双端口存储器的电路将在所有时钟信号负载循环条件下正确地操作。在其中适当操作并不需要时间余量的某些操作条件下，此时间余量转换成浪费的时间。因此，所述伪双端口存储器的最大时钟频率被规定为低于假如没有所述时间余量的可能最大时钟频率。
鉴于上文所说明的伪双端口存储器具有单个输入时钟信号，在某些应用中将期望伪双端口存储器具有通过第一输入时钟信号计时的第一端口及通过第二输入时钟信号计时的第二端口。通过提供两个分离的输入时钟，可使一个端口的使用在很大程度上独立于另一端口的使用。可通过使所述两个端口更为独立来简化所述伪双端口存储器的使用。
鉴于上文，需要一种并非使用同一输入时钟信号的上升及下降缘两者来控制两个存储器操作的排序而且具有两个分离的端口(其中每一端口具有其自己的输入时钟)的经改善伪双端口存储器。
发明内容
本发明揭示一种具有第一端口、第二端口及六晶体管存储器单元阵列的伪双端口存储器。所述第一端口(举例来说，只读端口)包括用于接收第一时钟信号的时钟输入引线。所述第二端口(举例来说，只写端口)包括用于接收第二时钟信号的时钟输入引线。
所述阵列的第一存储器存取(举例来说，读取存储器的存取操作)由接收在所述第一端口的时钟输入引线上的第一时钟信号的上升缘起始。所述阵列的第二存储器存取(举例来说，写入存储器的存取操作)响应接收在所述第二端口的时钟输入引线上的第二时钟信号的上升缘而起始。如果所述第二时钟信号的上升缘在第一时间周期中发生(举例来说，当所述第一时钟信号转换为高时或在所述第一时钟信号为高的接下来的时间量期间)，那么大体紧接在完成所述第一存储器存取之后起始所述第二存储器存取。另一方面，如果所述第二时钟信号的上升缘稍后在第二时间周期中发生(举例来说，在所述第一时钟信号为低的稍后时间周期期间)，那么不紧接在完成所述第一存储器存取之后起始所述第二存储器存取，而是延迟到所述第一时钟信号的第二上升缘之后。如果所述第一时钟信号的第二上升缘起始经由所述第一端口的第三存储器存取操作，那么所述第二存储器存取操作在所述第三存储器存取操作之后发生。
下文将在详细的说明书部分中说明一个电路的实例，所述电路检测所述第二时钟信号的上升缘相对于第一时钟信号何时发生且导致第二存储器存取的起始延迟(如果所述延迟适当的话)。所述电路涉及时间延迟多路复用器，所述时间延迟多路复用器接收用于第一存储器存取(读取操作)的读取时钟信号及用于第二存储器存取(写入操作)的写入时钟信号。所述时间延迟多路复用器输出控制信号，所述控制信号确定是针对所述第一存储器存取寻址所述存储器单元阵列还是针对所述第二存储器存取寻址所述存储器单元阵列。所述电路进一步包括写入时钟抑制器电路。如果第二时钟信号的上升缘发生地太晚(当所述第一时钟信号为低时)而致使所述时间延迟多路复用器无法正常工作以紧接在已起始的第一存储器存取操作之后起始第二存储器存取操作，那么所述写入时钟抑制器电路抑制写入时钟信号供应到所述时间延迟多路复用器，从而延迟所述第二存储器存取操作的起始直到所述第一时钟信号的第二上升缘之后。
与其中输入时钟的下降缘是用来定时何时开始第二存储器存取的常规伪双端口存储器相比，本专利文件中所揭示的新颖伪双端口存储器中的第一及第二存储器存取的持续时间并不依赖于时钟信号的下降缘何时发生。而是，所述第一存储器存取的持续时间很大程度上取决于传播延迟(举例来说，由单触发电路所引起的延迟)。所述第二存储器存取的持续时间很大程度上取决于传播延迟(举例来说，经由随机逻辑的传播延迟及/或由单触发电路所引起的延迟)。可在伪双端口存储器的设计阶段期间通过调节所述传播延迟的比率及量值来调节分配到第一存储器存取的时间量与分配到第二存储器存取的时间量的比率。分配到第一存储器存取的时间量与分配到第二存储器存取的时间量的比率实质上不依赖于第一时钟信号或第二时钟信号的负载循环。
在以下详细说明中说明额外的硬件实施例、额外的方法及额外的细节。此发明内容并非打算界定本发明。本发明由权利要求书界定。
附图说明
图1是根据一个实施例的伪双端口存储器装置1的高阶方块图。图2是图1的存储器阵列2的更详细图式。
图3是图1的八个列多路复用器/多路分用器3-10的更详细图式。
图4是图1方块11的地址输入锁存器及读取/写入多路复用器部分的更详细图式。
图5是图1方块11的数据输入锁存器部分的更详细图式。
图6A及6B是图1的读取时钟产生器电路12、写入时钟产生器电路13、时间延迟多路复用器电路14、写入时钟抑制器电路16及单触发电路105的更详细图式。
图7是图解说明图1-6的伪双端口存储器装置1的操作的第一情景(情形#1)的波形图。
图8是图解说明图1-6的伪双端口存储器装置1的操作的第二情景(情形#2)的波形图。
图9是图解说明图1-6的伪双端口存储器装置1的操作的第三情景(情形#3)的波形图。
图7A是所述第一情景(情形#1)的简化波形图。
图8A是所述第二情景(情形#2)的简化波形图。
图9A是第三情景(情形#3)的简化波形图。
图10是第一实例的简化波形图，其中ACLK的频率高于BCLK的频率，但BCLK是在与ACLK上升相同时间上升。
图11是第二实例的简化波形图，其中BCLK在ACLK为低的时间期间上升。
图12是第三实例的简化波形图，其中BCLK在ACLK为高的时间期间上升。
具体实施方式
图1是根据一个实施例的伪双端口存储器装置1的高阶方块图。存储器装置1包括静态随机存取存储器单元阵列2。在所涂解说明的实例中，阵列2包括两个存储器单元行，其中每一行包括十六个存储器单元。除阵列2之外，存储器装置1还包括一组八个列多路复用器/多路分用器3-10。仅图解说明第一及第八个列多路复用器/多路分用器3及10。存储器装置1还包括地址输入锁存器、读取/写入多路复用器以及数据输入锁存电路11、读取时钟产生器电路12、写入时钟产生器电路13、时间延迟多路复用器电路14、单触发电路15及写入时钟抑制器电路16。写入时钟抑制器电路16包括抑制器时钟产生器电路17及抑制器电路18。方块3-15中的电路是控制到阵列2的存取的控制电路。
图2是存储器阵列2的更详细图式。所述存储器单元中的每一者是六晶体管存储器单元。参考编号19识别所述阵列的左上角中的存储器单元。存储器单元19的晶体管中的四个互相连接以形成一对交叉耦合的变换器20与21。存储器单元19的第一数据节点D耦合到变换器20的输出引线且耦合到变换器21的输入引线。存储器单元19的第二数据节点DN耦合到变换器21的输出引线且耦合到变换器20的输入引线。提供第一存取晶体管22使得数据节点D可选择性地耦合到垂直延伸的位线B0。提供第二存取晶体管23使得数据节点DN可选择性地耦合到垂直延伸的位线B0N。如所图解说明，位线对B0与B0N、B1与B1N...B15与B15N沿垂直维度延伸穿过所述阵列。举例来说，位线对B0与B0N垂直向上延伸穿过存储器单元的最左列。此标记法中的后缀“N”指示“非”，或指示具有同一信号名而没有后缀“N”的信号的互补。字线对WL0与WL1沿水平维度延伸穿过所述阵列。字线WL0耦合到所述阵列的上部行存储器单元的各个存储器单元的存取晶体管的栅极。字线WL1耦合到所述阵列的下部行存储器单元的各个存储器单元的存取晶体管的栅极。
图3是图1的八个列多路复用器/多路分用器3-10的更详细图式。每一列多路复用器/多路分用器具有两对位线引线。列多路复用器/多路分用器3(举例来说)具有耦合到第一对位线B0与B0N的引线且还具有耦合到第二对位线B1与B1N的引线。图3中图解说明所述两对位线从顶部向下延伸到列多路复用器/多路分用器3内。
每一列多路复用器/多路分用器接收读取列地址RCA0及其互补RCA0N。在读取操作期间，所述两对位线中的一对由多路复用器24多路复用到读出放大器25的一对差分输入引线上。值RCA0及RCA0N确定是所述两对位线中的哪一对。读出放大器25包括锁存器，所述锁存器锁存输出到所述列多路复用器/多路分用器的数据输出引线上的值。当输入信号SENS为低时所述锁存器是透明的且所述锁存器在所述信号SENS的低到高转换时进行锁存。存储器装置1的数据输出引线DOUT[0:7]分别是所述八个列多路复用器/多路分用器3-10的数据输出引线。
每一列多路复用器/多路分用器还接收内部时钟信号ICLK。所述信号ICLK是当ICLK为低时使所述位线预充电的预充电信号。下文进一步详细说明所述ICLK信号。
每一列多路复用器/多路分用器还接收写入列地址WCA0及其互补WCA0N。每一列多路复用器/多路分用器还接收锁存数据输入值及其互补。举例来说，所述第一列多路复用器/多路分用器3接收锁存输入数据值DIN[0]及其互补DINN[0]。在写入操作期间，所述输入数据值DIN[0]及DINN[0]由多路分用器26解多路复用到所述两对位线中的一对，所述两对位线耦合到列多路复用器/多路分用器3。所述特定的位线对是由写入列地址WCA0及其互补WCA0N确定的。相应地，在读取操作期间，数据从选定的位线对传递穿过多路复用器24、穿过读出放大器25并传递到列多路复用器/多路分用器3的数据输出引线DOUT[0]上。在写入操作期间，数据从所述数据输入引线DIN[0]及DINN[0]传递穿过多路分用器26并传递到选定的位线对B0与B0N或B1与B1N上。
图4是图1的方块11的地址输入锁存器及读取/写入多路复用器部分的更详细图式。图4的电路锁存引入的二位读取地址RADR[1:0]且还锁存引入的二位写入地址WADR[1:0]。图4的电路输出字线值WL1及WL0，读取列地址值RCA0及RCA0N且写入列地址值WCA0及WCA0N。
图5是图1的方块11的数据输入锁存器部分的更详细图式。如所图解说明，存在并联组织的八个相同数据输入锁存器27-34，以便其锁存八位输入数据值DATAIN[7:0]并输出八位锁存数据值DIN[7:0]及其互补DINN[7:0]。写入时钟信号WCLK用于将所述引入的输入数据值DATAIN[7:0]锁存到所述八个数据输入锁存器内。当写入时钟信号WCLK为低时，每一数据输入锁存器是透明的，且当写入时钟信号WCLK低到高转换时进行锁存。在数据输入锁存器27中，组成通闸35及交叉耦合变换器36及37的晶体管一起形成透明锁存器38。当读取/写入解码时钟信号RWDCLK确立为高时，将存储在数据输入锁存器中的数字值以及所存储的所述数字值的互补供应到所述数据输入锁存器的数据引线DIN[0]及DINN[0]上。另一方面，如果信号RWDCLK为低，那么迫使DIN[0]及DINN[0]输出引线两者上的两个信号为高。
图6是图1的读取时钟产生器电路12、写入时钟产生器电路13、时间延迟多路复用器电路14、单触发电路105及写入时钟抑制器电路16的更详细图式。图6的电路输出读取时钟信号RCLK、写入时钟信号WCLK、内部时钟信号ICLK及读取/写入解码时钟信号RWDCLK。
下文结合图7-9的波形图来说明伪双端口存储器装置1的操作。图7是第一情景(情形#1)的波形图，其中第一端口的输入时钟信号ACLK与第二端口的输入时钟信号BCLK的上升缘同时发生。图8是第二情景(情形#2)的波形图，其中所述第一端口的输入时钟信号ACLK的上升缘先于所述第二端口的输入时钟信号BCLK的上升缘。图9是第三情景(情形#3)的波形图，其中所述第二端口的输入时钟信号BCLK的上升缘先于所述第一端口的输入时钟信号ACLK。图7-9中具有星号的信号名称是供应到伪双端口存储器装置1的外部供应的输入信号。
如图7中所图解说明，起初，时钟信号ICLK为低。如图3中所图解说明，将ICLK供应到列多路复用器/多路分用器3-10。当ICLK为低时，所述列多路复用器/多路分用器中的每一者内的P-沟道晶体管39-41及42-44是导电的。因此，所有位线对均经预充电以电源电压VCC。所述位线的预充电是起始条件。
由于将要执行读取操作，因此将二位读取地址RADR[1:0]放置在伪双端口存储器1的两个读取地址输入引线45及46上，且将读取选择信号CSAN确立于伪双端口存储器1的输入引线47上。由于还将要执行写入操作，因此将二位写入地址WADR[1:0]放置在伪双端口存储器1的两个写入地址输入引线48及49上，且将写入选择信号CSBN确立于伪双端口存储器1的输入引线50上。将将要在所述写入操作期间写入的八位数据值DATAIN[7:0]供应到伪双端口存储器1的八个数据输入引线51-58上。读取地址输入引线45及46、读取时钟输入引线59及数据输出引线60-67构成伪双端口存储器1的第一端口(只读端口)。写入地址输入引线48及49、写入时钟输入引线68及数据输入引线51-58构成伪双端口存储器1的第二端口(只写端口)。
输入引线45-58及68上的信息已建立达一时间周期之后，输入引线47上的第一输入时钟信号ACLK及输入引线50上的第二输入时钟信号BCLK在时间T1同时转换为高(见图7)。当第一输入时钟信号ACLK转换为高时，那么将读取选择信号CSAN的值锁存到图6的RCLK产生器电路12的锁存器中。如果CSAN为低，那么锁存器节点69上的电压被拉至接地并由交叉耦合的变换器70-71锁存。如果CSAN为高，那么节点69上的电压将保持其先前锁存的状态。如图7的波形图显示，CSBN在当前说明的操作实例中为低。因此，将数字低锁存到节点69上。因此，将数字高锁存到节点72上。节点72上的数字值是读取时钟信号RCLK的值。因此，如图7中所图解说明，所述读取时钟信号RCLK转换为高。
以类似方式，将所述写入时钟选择信号CSBN锁存到图6的写入时钟产生器13的锁存器中。如果CSBN为低，那么节点73上的电压被拉至接地并由交叉耦合的变换器74-75锁存。如果CSBN为高，那么节点73上的电压保持其先前的锁存状态。如图7的波形图显示，CSBN在当前说明的操作实例中为低。因此，将数字低锁存到节点73上，且将数字高锁存到节点76上。节点76的数字值是写入时钟信号WCLK的值。因此，如图7中所图解说明，写入时钟信号WCLK转换为高。
在图7的波形中，ACLK及BCLK两者起初均为数字低。由于ACLK为低，因此图6的抑制时钟产生器17中的节点200上存在数字高。因此，P-沟道晶体管201是非导电的。由于BCLK为低，因此图6的抑制时钟产生器17中的节点202上存在数字低。因此，N-沟道晶体管203是非导电的。因此，节点204保持锁存以维持其先前的数字值。当如图7中所图解说明ACLK转换为高时，变换器205将数字低确立于节点200上，从而致使P-沟道晶体管201导电而致使N-沟道晶体管206非导电。因此，将节点204向上拉至数字高。锁存交叉耦合的变换器207及208以使节点209上的电压为数字低。节点209上的电压是抑制时钟信号SCLK。只要ACLK是数字高，那么无论BCLK为何值，抑制时钟产生器17的锁存维持为此状态。在图7中请注意，信号SCLK在时间T1是数字低且此后保持为数字低。
图4的地址输入锁存器包括用于分别锁存所述两个读取地址位值RADR[0]及RADR[1]的锁存器对77与78。当信号RCLK为低时，锁存器77及78是透明的，且在RCLK的上升缘时进行锁存。因此，在RCLK的上升缘时将RADR[0]的值锁存到锁存器77中的节点79上。因此，在RCLK的上升缘时将RADR[1]的值锁存到锁存器78中的节点80上。
在图7的波形图中的时间T1，RCLK为低且尚未转换为高。因此，锁存器77是透明的。因此，RADR[0]存在于节点79上。由于RCLK为低，因此NAND栅极81输出数字高。因此，门控电路82将RCA0及RCA0N两者确立为高。由于RCA0及RCA0N为高且正驱动图3的列多路复用器/多路分用器中的写入多路分用器的P-沟道晶体管，因此所述写入多路分用器被停用且所述位线并不耦合到所述列多路复用器/多路分用器的读出放大器的输入引线。所述写入多路分用器被停用，因为下一步将要执行的操作是读取操作。
在图7的波形图中的时间T1，RCLK为低且锁存器78是透明的。因此，RADR[1]存在于节点80上。由于如图7中所图解说明RWDCLK为数字低，因此经由多路复用器83将节点80(见图4)上的锁存值RADR[1]供应到节点84上。然而，由于ICLK为低，因此门控电路85阻挡节点84上的信号输出到字线输出引线86及87上。数字低信号存在于字线输出引线86及87上。由于图4的存储器单元的存取晶体管为N-沟道晶体管，因此WL0及WL1上的低信号可防止阵列2中的任何存取晶体管导电。
图4的地址输入锁存器进一步包括用于分别锁存所述两个写入地址位值WADR[0]及WADR[1]的第二对锁存器88与89。当信号WCLK为低时，锁存器88及89是透明的，且在WCLK的上升缘时进行锁存。因此，在WCLK的上升缘时将WADR[0]的值锁存在锁存器88中的节点90上。因此，在WCLK的上升缘时将WADR[1]的值锁存在锁存器89中的节点91上。
在图7的波形图中的时间T1，WCLK为低且尚未转换为高。因此，锁存器88是透明的。因此，WADR[0]存在于节点90上。由于WCLK为低，因此NAND栅极92输出数字高。因此，门控电路93迫使WCA0及WCA0N两者为低。由于WCA0及WCA0N为高且正驱动图3的列多路复用器/多路分用器中的多路复用器的N-沟道晶体管，因此所述多路分用器被停用且所述位线并不耦合到列多路复用器/多路分用器的数据输入引线DIN[7:0]及DINN[7:0]。
在图7的波形图中的时间T1，WCLK为低且锁存器89是透明的。因此，WADR[1]存在于节点91上。由于如图7中所图解说明RWDCLK为数字低，因此节点91上的值经由多路复用器83供应到节点84上。
在时间T1处，ICLK为低。因此，列多路复用器/多路分用器3-10中的晶体管39-44导电。每一位线对的位线耦合在一起，且耦合到电源电压VCC。因此，可认为所述位线经预充电。
下一步，外部供应的第一输入时钟信号ACLK及外部供应的第二输入时钟信号BCLK转换为高。所述两个时钟信号ACLK与BCLK同时转换为高。
在信号ACLK转换之前，信号ACLK为数字低。如图7的波形所示，CSAN为数字低。因此，图6的NOR栅极94正将数字高信号供应到N-沟道晶体管95的栅极上。当ACLK转换为高时，高信号存在于N-沟道晶体管96的栅极上。因此，N-沟道晶体管96及95两者导电达一短的时间量直到所述数字高ACLK信号传播穿过变换器97及98以及NOR栅极94以迫使N-沟道晶体管95的栅极上的电压为低。因此，即刻经由晶体管96及95将节点69上的电压拉至接地。从而将节点69上的电压锁存为数字低且将节点72上的电压锁存为数字高。此在图7的波形中由信号RCLK低到高转换来图解说明。
WCLK产生器13中发生类似的情况。如图7的波形所示，在信号BCLK低到高转换之前，CSAB为数字低。因此，图6的NOR栅极99正将数字高信号供应到N-沟道晶体管100的栅极上。当BCLK转换为高时，高信号存在于N-沟道晶体管101的栅极上。因此，N-沟道晶体管101及100两者导电达一短的时间量直到所述数字高BCLK信号传播穿过变换器102及103以及NOR栅极99以迫使N-沟道晶体管100的栅极上的电压为低。因此，即刻经由晶体管101及100将节点73上的电压拉至接地。从而将节点73上的电压锁存为数字低且将节点76上的电压锁存为数字高。此在图7的波形中由信号WCLK低到高转换来图解说明。
当RCLK转换为高时，图4的锁存器77及78分别将读取地址值RADR[0]及RADR[1]锁存到节点79及80上。此在图7中标为LATCHED AADR[1:0]的波形中由垂直虚线图解说明。由于RCLK为高且RWDCLK为低，因此NAND栅极81输出数字低信号。因此，门控电路82并不如以前那样迫使RCA0及RCA0N两者为高。节点79上的锁存RADR[0]值输出为RCA0且其互补输出为RCA0N。所述读取列地址值被供应到列多路复用器/多路分用器3-10以准备即将到来的读取操作。此在图7中由标为COLUMN ADR TO COL MUX(列地址到列多路复用器)的波形来表示。如图3中所见，读取列地址RCA0及RCA0N致使读取多路复用器24选择所述位线对中的一者并将所选定的对耦合到读出放大器25的输入引线。
当WCLK转换为高时，图4的锁存器88及89分别将写入地址值WADR[0]及WADR[1]锁存到节点90及91上。此在图7中的标为LATCHED BADR[1:0]的波形中由垂直虚线来图解说明。然而，由于信号RWDCLK为数字低，因此图4的NAND栅极92继续输出数字高，且门控电路93继续迫使写入列地址值WCA0及WCA0N两者低到其非现用状态。锁存到节点91上的WADR[1]地址值被阻挡以免输出到字线WL上，因为RWDCLK为数字低且正选择多路复用器83的上部输入引线。
返回到图6，将节点69上的高到低转换供应到NAND栅极104的下部输入引线。因此，NAND栅极104将所述内部时钟信号ICLK确立为高。此在图7中由信号ICLK低到高转换来表示。当ICLK转换为高时，那么阵列2的位线的预充电停止。图3的预充电晶体管39-44变为非导电以准备即将到来的读取操作。
当ICLK转换为高时，图4的门控电路85不再将数字逻辑级低信号迫使到所述两个字线上。因此，节点80上的锁存读取地址值RADR[1]被输出到字线WL1输出引线86上。所述读取地址值的互补被输出到字线WL0输出引线87上。因此，数字高存在于字线WL0及WL1中的一者上。此在图7的波形中由标为WL(WL0及WL1中的一者)的波形的低到高转换来表示。如图2中所见，字线上的高值致使由十六个相关联存储器单元行的所有存储器单元的所有存取晶体管导电。一个完整的十六位值从阵列2输出到所述八个列多路复用器/多路分用器。所述八个列多路复用器3-10基于读取地址值RCA0及RCA0N的值选择一个八位值以供输出到所述存储器的数据输出引线上。所选定位线对上的差分电压耦合穿过所述列多路复用器/多路分用器的多路复用器，且耦合到所述列多路复用器/多路分用器的读出放大器的输入引线上。所得的八位值输出到存储器装置1的输出引线60-67上。图7中图解说明所述八位数据值是在标为DOUT[7:0](读取)的波形中的时间T2输出。
返回到图6，单触发电路105检测所述信号ICLK低到高转换。在延迟之后，单触发电路105输出RESET信号的高脉冲。此在图7中由标为RESET的波形中的第一高脉冲来图解说明。在图7中，标为A的虚线箭头表示单触发电路105所引起的延迟。
RESET脉动为高致使RCLK转换为低，因为RESET的高值会存在于图6的NAND栅极106的上部输入引线上。RDWCLK为数字低，因此数字高还存在于NAND栅极106的下部输入引线上。因此，NAND栅极106输出数字低信号，从而致使P-沟道晶体管107变为导电。节点69被拉高，因为节点69经由晶体管107耦合到VCC。因此，节点72上的信号RCLK转换为低。此在图7中由RCLK波形高到低转换来图解说明。因此可看出，时间延迟多路复用器14及单触发电路105一起操作以在读取操作的结束清除所述RCLK信号低。
数字高存在于图6中的NAND栅极104的上部输入引线上。因此，ICLK为低。当节点86上的电压转换为高时，数字高信号还存在于NAND栅极104的下部输入引线上。因此，NAND栅极104输出数字低信号。这在图7中由信号ICLK高到低转换来图解说明。因此，列多路复用器/多路分用器中的预充电晶体管39-44再次变为导电以为即将到来的写入操作开始预充电操作。
在从所述存储器装置输出的数据可因所述预充电而改变之前，将感测信号SENS供应到列多路复用器/多路分用器中的读出放大器中的锁存器。所述信号SENS的低到高转换致使所述列多路复用器/多路分用器中的锁存器锁存并维持正在存储器装置1的输出引线60-67上读出的数据值。单触发电路(未图示)产生所述SENS信号并当RWDCLK为低时在信号ICLK的下降缘时使所述SENS信号脉动为高。可将输出数据的锁存视为所述读取操作的结束。
当WCLK为数字高时RCLK转换为低致使图6的时间延迟多路复用器14中的NOR栅极108的两个输入引线上存在数字低信号。因此，NOR栅极108输出数字高信号。此信号传播穿过变换器109及110。因此，如图7中由标为RWDCLK的波形中的低到高转换所图解说明，RWDCLK转换为高。
返回到图4，信号RWDCLK中的低到高转换致使所述写入地址值从图4的地址输入锁存器输出。RWDCLK为高致使数字低存在于NAND栅极81的上部输入引线上。因此，NAND栅极81输出数字高。这致使门控电路82迫使RCA0及RCA0N为数字高值。迫使RCA0及RCA0N两者为高致使图3的列多路复用器/多路分用器中的读取多路复用器24不将任何位线耦合到所述读出放大器。
返回到图4，RWDCLK为高致使NAND栅极92输出数字高信号。因此，门控电路93不再阻挡锁存在锁存器88中的写入地址值WADR[0]输出到WCA0及WCA0N上。因此，写入列地址值WADR[0]经由门控电路93传送到图3的列多路复用器/多路分用器中的写入多路分用器26。因此，DIN[7:0]及DINN[7:0]上的数据输入值经由所述列多路复用器/多路分用器的写入多路分用器传送到所选定组八对位线。选择哪一组八对由WCA0及WCA0N的值来确定。在图3中，将所述数据值传送穿过所述写入多路分用器并向上传送到存储器阵列2中，以便可将所述数据值写入到字线地址值WL0及WL1所识别的存储器单元行中。
返回到图6，RWDCLK低到高转换继续传播穿过变换器111及112并传播到NAND栅极113的上部输入引线上。由于SCLK已为数字低，因此抑制器电路18中的变换器210已将数字高输出到NAND栅极211的下部输入引线上。由于WCLK为数字高，因此NAND栅极211输出数字低，且变换器212将信号SWCLK确立为高。相应地，当SCLK为低时，写入时钟WCLK被选通穿过抑制器电路18并输出为SWCLK。
由于数字高信号SWCLK已存在于时间延迟多路复用器14中的NAND栅极113的下部输入引线上，因此NAND栅极113的上部输入引线上低到高转换致使NAND栅极113输出由变换器114变换的数字低信号。因此，将数字高信号确立于NAND栅极115的上部输入引线上。由于信号RESET的低值致使WCLK产生器电路13的NAND栅极116输出数字高信号，因此数字高信号已存在于NAND栅极115的下部输入引线上。因此，NAND栅极115输出数字低信号，从而致使NAND栅极104将ICLK确立为高。在图7中，从RWDCLK的上升缘到ICLK的上升缘的此传播延迟由标为B的虚线箭头显示。信号ICLK的上升缘终止所述写入操作的预充电。
返回到图4，ICLK的上升缘被供应到门控电路85。因此，门控电路85不再迫使WL0及WL1两者为低，而是允许节点84上的写入地址值WADR[1]输出到字线WL1输入引线86上。由于在所述写入操作期间RWDCLK的值为数字高，因此锁存到节点91中的写入地址值被多路复用到节点84上。所述结果是：写入地址值WADR[1]输出到WL1输出引线86上而其互补输出到WL0输出引线87上。此在图7中由标为WL(WL0及WL1中的一者)的波形中的转换来图解说明。
因此，在所述写入操作期间，使用所述写入地址值WADR[0]及WADR[1]来寻址存储器阵列2。此在图7中由标为COLUMN ADR TO COL MUX的波形中出现的标记WCA来表示。如图7中所图解说明，所述八个被寻址的存储器单元中的数据可在时间T3切换。
返回到图6，单触发电路105再次检测到ICLK的低到高转换。在图7中由标为C的虚线箭头表示的延迟之后，单触发电路105输出信号RESET的高脉冲。将信号RESET的高脉冲确立于NAND栅极116的上部输入引线上。由于现在RWDCLK为高，因此NAND栅极116的两个输入引线上存在数字高信号。NAND栅极116将数字低信号驱动到P-沟道晶体管117的栅极上，从而将数字高信号锁存到WCLK产生器电路13中的节点73上。因此，节点76上的信号WCLK转换为低。此在图7中由波形WCLK高到低转换来图解说明。因此，时间延迟多路复用器14与单触发电路105在所述写入操作的结束一起导致信号WCLK复位为低。
WCLK转换为低致使抑制器电路18中的NAND栅极211输出信号高。因此，变换器212迫使SWCLK为低。因此，WCLK被选通穿过抑制器电路18，因为抑制信号SCLK为低。
SWCLK转换为低致使时间延迟多路复用器14中的NAND栅极113输出数字高。变换器114输出数字低，从而致使NAND栅极115输出数字高。由于RCLK为数字低，因此RCLK产生器电路12中的节点69上的电压为数字高。NAND栅极104的两个输入引线上存在数字高信号，从而致使NAND栅极104将ICLK确立为低。此在图7中由信号ICLK高到低转换来图解说明。
SWCLK转换为低还致使数字高信号存在于图6的NOR栅极108的下部输入引线上。NOR栅极108输出传播穿过变换器109及110的数字低信号，从而致使RWDCLK在所述写入操作的结束转换为低。此在图7中由标为RWDCLK的波形中高到低转换来图解说明。在此点处，起始存储器阵列2的位线的预充电以准备随后的存储器存取操作。
因此可看出，伪双端口存储器装置1执行读取操作，后跟写入操作。所述读取操作的结束与所述写入操作的开始并不依赖于输入时钟信号的下降缘。相反，使用经由逻辑电路及单触发电路的异步传播延迟来对执行所述第一读取操作、预充电用于第二操作的存储器位线及执行所述第二写入操作所必需的控制信号进行定时。在存储器装置的设计期间，可增加或减少延迟A、延迟B及延迟C的时间量以改变分配给读取操作对写入操作的相对时间量。
图7A是情形#1的简化波形图。ACLK与BCLK的上升缘一致。SCLK保持为低且从不转换为高。因此，图6的抑制器电路18始终使WCLK的值通过以成为SWCLK的值。将信号SWCLK供应到时间延迟多路复用器14以取代WCLK。因此，时间延迟多路复用器14接收RCLK及SWCLK(其具有与WCLK相同的定时)，且产生时间延迟信号RWDCLK以执行所述读取操作，后跟所述写入操作。
在上文所说明的情景中，存在将要执行的读取操作及写入操作。在其中仅将要执行读取操作的情景中，那么将RCLK锁存为高，为所述读取操作将RWDCLK迫使为低，然后单触发电路105将RCLK清除为低，但WCLK不将被锁存为高。因而，RWDCLK在所述读取操作的结束不被迫使为高，且不会存在第二写入操作。
同样，在其中仅将要执行写入操作的情景中，那么将WCLK锁存为高，但不将RCLK锁存为高。因此，为写入操作将RWDCLK迫使为高，然后单触发电路105在所述读取操作的结束将WCLK复位为低，但不会存在第二存储器操作。
考虑一种其中当尚未将RCLK锁存为高时WCLK被锁存为高的情形。时间延迟多路复用器14将为写入操作将RWDCLK确立为高，且如上文所说明将在其中将要执行写入操作但不将执行读取操作的条件下起始所述写入操作。如果RCLK然后因从所述第一端口的尝试性读取而被锁存为高(如在情形#3中)，那么时间延迟多路复用器14中的NOR栅极108将输出数字低，所述低信号将传播穿过变换器109及110，且RWDCLK将被确立为低。然而，在所述写入操作完成之前将RWDCLK确立为低可导致所述伪双端口存储器的故障。抑制时钟产生器17及抑制器电路18可通过当将WCLK提供到时间延迟多路复用器14(WCLK被提供到时间延迟多路复用器14，如同SWCLK)时抑制将WCLK确立为高直到RCLK信号已转换为高来防止此种情形的发生。以此方式抑制WCLK可防止原本在写入操作起始之后立即确立RCLK所发生的故障。
图8是图解说明伪双端口存储器1在情形#2中的操作的波形图。在情形#2中，在时间T1A首先将被供应到所述存储器的第一端口的第一输入时钟信号ACLK确立为高。因此，CSAN及AADR[1:0]的值在时间T1A之后立即被所存到所述存储器中。在时间T1B稍后的某个时间，确立被供应到所述存储器的第二端口的第二输入时钟信号BCLK。因此，CSBN及BADR[1:0]与DATAIN[7:0]的值在时间T1B之后立即被锁存到所述存储器中。
由于所述读取操作将在所述写入操作之前发生，因此较早的上升ACLK致使RCLK得到确立。RCLK又在BCLK的上升缘之前起始所述读取操作。当所述读取操作完成时(如由传播延迟A及RCLK的随后下降缘所确定)，图6的时间延迟多路复用器14确立RWDCLK以起始所述写入操作。所述写入时钟信号WCLK(其已在所述时间确立)被选通穿过抑制器电路18并以SWCLK的形式供应到时间延迟多路复用器14。当所述读取操作完成时，因此时间延迟多路复用器14能够起始所述写入操作。
图8A是情形#2的简化波形图。ACLK的上升缘先于BCLK的上升缘。SCLK保持为低且从不转换为高。因此，图6的抑制器电路18从不抑制WCLK。WCLK被选通穿过抑制器电路18且被供应到时间延迟多路复用器14，如同SWCLK。由于在所述读取操作完成时时间延迟多路复用器14处存在所述写入信号SWCLK，因此时间延迟多路复用器14能够以与情形#1中相同的方式来起始所述写入操作。
图9是波形图，其图解说明伪双端口存储器1在情形#3中的操作。在情形#3中，在时间T1B处首先确立被供应到所述存储器的第二端口的第二输入时钟信号BCLK。因此，用于所述写入操作的CSBN及BADR[1:0]与DATAIN[7:0]的值在时间T1B之后立即被锁存到所述存储器中。在时间T1A稍后的某个时间，确立被供应到所述存储器的第一端口的第一输入时钟信号ACLK。因此，用于所述读取操作的CSAN及AADR[1:0]的值在时间T1A之后立即被锁存到所述存储器中。
由于所述写入操作将在所述读取操作之后发生，因此较早的上升BCLK不被允许将SWCLK确立为高以起始所述写入操作。因此，所述抑制时钟SCLK在起始周期(大约在时间T1B与时间T1A之间)期间确立为高直到所述读取时钟ACLK转换为高。在此起始周期期间，SCLK抑制正被供应到时间延迟多路复用器14的写入时钟(所述写入时钟WCLK被供应到时间延迟多路复用器14，如同SWCLK)。在此起始周期期间抑制SWCLK防止时间延迟多路复用器14在所述读取操作之前起始所述写入操作。
结合图6来解释抑制时钟SCLK的产生。此时，ACLK为低。因此，变换器205将数字高输出到节点200上。因此，P-沟道晶体管201不导电而N-沟道晶体管206导电。BCLK起初为低，且然后转换为高。因此，变换器213-215起初将数字高输出到N-沟道晶体管216的栅极上。因此，晶体管216起初是导电的但节点204并非耦合到接地，因为N-沟道晶体管203不导电。当BCLK转换为高时，节点202上的电压转换为高，从而使N-沟道晶体管203导电。然而，节点202上的高信号传播通过变换器213-215以迫使N-沟道晶体管216的栅极为低并关断晶体管216是需要时间的。因此，对于BCLK的上升缘之后的短周期，所有三个N-沟道拉低晶体管203、216及206均导电且节点204即刻耦合到接地电位。即刻耦合到接地电位将数字低锁存到节点204上。因此，将节点209上的抑制时钟SCLK确立为高。此在图9中由标为SCLK的波形的上升缘来图解说明。
即使WCLK在时间T1B之后立即上升，抑制时钟SCLK的高值也会抑制供应到时间延迟多路复用器14的写入时钟信号SWCLK。此状态会持续直到所述读取端口的输入时钟信号ACLK转换为高。当ACLK转换为高时，变换器205将数字低输出到节点200上。P-沟道拉高晶体管201变为导电，且节点204被锁存并保持为高。因此，SCLK被锁存并保持为低，从而结束抑制时钟SCLK被确立的起始时间周期。因此，可大体同时将RCLK及SWCLK的上升缘提供到时间延迟多路复用器14。
图9A是情形#3的简化波形图。BCLK的上升缘先于ACLK的上升缘。BCLK的上升缘在ACLK为低时致使图6的抑制时钟产生器17中的锁存器将数字低锁存到节点204上，从而将抑制时钟信号SCLK锁存为高。因此，图6的抑制器电路18抑制SWCLK并在SCLK为高的时间期间保持SWCLK为低。当ACLK转换为高时，数字高被锁存到抑制时钟产生器17中的节点204上，从而将SCLK锁存为低。因此，抑制器电路18不再将SWCLK保持为低。对于剩余的读取及写入操作，写入时钟WCLK的值是SWCLK的值。时间延迟多路复用器14及单触发电路105起始所述读取操作且然后如情形#1及#2中那样起始所述写入操作。
图10是图解说明伪双端口存储器1在其中ACLK具有比BCLK高的频率的情形下的操作的简化波形图。ACLK的第一上升缘与BCLK的第一上升缘同时发生。这是图7的情形。所述第一写入操作跟随所述第一读取操作之后。在图10的情景中，ACLK的第二上升缘的时间周围不存在BCLK的上升缘。因此，图10中的BCLK的第二上升缘使第二读取操作发生。在所述实例中，ACLK的第三上升缘与BCLK的第二上升缘同时发生。这是图7的状态。因此，所述第二写入操作跟随所述第三读取操作之后。
图11是图解说明伪双端口存储器1在其中BCLK的上升缘发生在ACLK的下部部分期间的较早时间的情况下的操作的简化波形图。BCLK的上升缘致使SCLK得到确立，从而抑制SWCLK直到ACLK的第三上升缘。因此，所述写入操作被延迟到所述第三读取操作之后。
图12是图解说明伪双端口存储器1在其中BCLK的上升缘比ACLK的下降缘提早多于三个门延迟而发生的情形下的操作的简化波形图。因此，BCLK在ACLK为高的时间期间上升。在此情形下，当BCLK的上升缘尝试将节点204即刻拉至接地时，ACLK为高且保持节点204拉高到VCC。由于N-沟道晶体管206不导电，因此节点204不被拉至接地且SCLK不被锁存为高。因此，在起始周期期间不抑制SWCLK。因此，图中图解说明SWCLK在BCLK转换为高之后立即变为高。这致使写入操作紧接在所述第二读取操作之后发生。图12的波形中的第二读取操作是因ACLK的第二上升缘所引起的读取操作。
可在存储器装置的设计期间增加或减少延迟A、延迟B及延迟C的时间量以改变分配给所述读取操作对所述写入操作的相对时间比例。所述读取操作的结束在时间上可与所述写入操作的开始重叠。在存储器装置的某些实施方案中，可向所述读取操作分配比所述写入操作多的时间。在其它实施方案中，可向所述写入操作分配比所述读取操作多的时间。由于并非使用外部供应时钟信号的下降缘来终止所述第一读取操作及/或起始所述第二写入操作，因此可避免与使用外部时钟信号的下降缘(其中所述下降缘具有不需要的大量抖动)来起始所述写入操作相关联的问题。
虽然上文出于教授目的对某些具体实施例进行了说明，但本发明并不局限于此。可在以下实施例中使用所述伪双端口存储器的控制电路：其中所述第一存储器存取操作是写入操作而所述第二存储器存取操作是读取操作的实施例；其中所述第一存储器存取操作是写入操作而所述第二存储器存取操作是写入操作的实施例；及其中所述第一存储器存取操作是读取操作而所述第二存储器存取操作是读取操作的实施例。相应地，可在不背离如权利要求书中所论述的本发明的范围的前提下实践所说明的具体实施例的各种特征的各种修改、变更及组合。

Claims (22)

1、一种伪双端口存储器，其包含：
存储器单元阵列，其中所述阵列中的每一存储器单元是六晶体管存储器单元；
第一端口，其包含第一多个地址输入引线及一时钟输入引线，其中所述第一端口的所述时钟输入引线上的第一时钟输入信号的第一低到高转换致使所述第一多个地址输入引线上的地址被锁存到所述伪双端口存储器中且起始所述存储器单元阵列的第一存储器存取；及
第二端口，其包含第二多个地址输入引线及一时钟输入引线，其中：
在第一情形下：所述第二端口的所述时钟输入引线上的第二时钟输入信号在第一时间周期期间的低到高转换将致使所述第二多个地址输入引线上的地址被锁存到所述伪双端口存储器中，且将致使在完成所述第一存储器存取之后及在所述第一时钟输入信号的第二低到高转换之前起始所述存储器单元阵列的第二存储器存取，及
在第二情形下：所述第二端口的所述时钟输入引线上的所述第二时钟输入信号在第二时间周期期间的低到高转换将致使所述存储器单元阵列的所述第二存储器存取被延迟到所述第一时钟输入信号的所述第二低到高转换之后，其中所述第一时间周期的结束与所述第二时间周期的开始一致。
2、如权利要求1所述的伪双端口存储器，其中所述第一时钟输入信号在所述第一低到高转换时转换为高，然后保持为高达一时间量，然后转换为低，然后保持为低达一时间量，且然后在所述第二低到高转换时转换为高，其中所述第一时钟输入信号的所述第一低到高转换与所述第一时间周期的开始大致一致，且其中所述第一时间周期与所述第一时钟输入信号保持为高的所述时间量大致一致。
3、如权利要求1所述的伪双端口存储器，其中所述第一时钟输入信号具有负载循环，且其中所述第一存储器存取具有持续时间，所述第一存储器存取的所述持续时间大致不依赖于所述第一时钟输入信号的所述负载循环。
4、如权利要求1所述的伪双端口存储器，其中所述第一端口是只读端口且其中所述第二端口是只写端口。
5、如权利要求1所述的伪双端口存储器，其中在所述第一情形下所述第二存储器存取是大致紧接在完成所述第一存储器存取之后起始的。
6、如权利要求1所述的伪双端口存储器，其中所述第二存储器存取包括初始预充电周期及随后周期，在所述随后周期期间信息被写入到所述阵列的存储器单元中。
7、如权利要求1所述的伪双端口存储器，其进一步包含：
时间延迟多路复用器，其具有读取时钟信号输入引线、经抑制写入时钟信号输入引线及控制信号输出引线，其中所述时间延迟多路复用器的所述控制信号输出引线携载控制信号，所述控制信号确定是针对所述第一存储器存取寻址所述存储器单元阵列还是针对所述第二存储器存取寻址所述存储器单元阵列；
读取时钟产生器，其具有输入引线及输出引线，所述第一时钟输入信号存在于所述输入引线上，所述输出引线耦合到所述时间延迟多路复用器的所述读取时钟信号输入引线；
写入时钟产生器，其具有输入引线及输出引线，所述第二时钟输入信号存在于所述输入引线上；及
写入时钟抑制器电路，其具有第一输入引线、第二输入引线、第三输入引线及输出引线，所述第一时钟输入信号存在于所述第一输入引线上，所述第二时钟输入信号存在于所述第二输入引线上，所述第三输入引线耦合到所述写入时钟产生器的所述输出引线，所述输出引线耦合到所述时间延迟多路复用器的所述经抑制时钟信号输入引线，其中所述写入时钟抑制器电路将所述第三输入引线上的信号传递到所述输出引线或抑制将所述第三输入引线上的所述信号传递到所述输出引线，且其中在所述第二情形下所述写入时钟抑制器电路在开始于所述第二时钟输入信号的所述低到高转换并结束于所述第一时钟输入信号的所述第二低到高转换的时间周期期间抑制将所述第三输入引线上的所述信号传递到所述输出引线。
8、一种方法，其包含：
在伪双端口存储器的第一端口的时钟信号输入引线上接收第一时钟信号，其中所述第一时钟输入信号在第一低到高转换时转换为高，然后保持为高达一时间量，然后在高到低转换时转换为低，然后保持为低达一时间量，且然后在第二低到高转换时转换为高；
在所述伪双端口存储器的第二端口的时钟信号输入引线上接收第二时钟信号；
响应于所述第一时钟信号的所述第一低到高转换执行第一存储器存取操作，所述第一存储器存取操作是在所述第一时钟信号保持为高的所述时间量期间起始的，其中所述第一存储器存取操作是对所述伪双端口存储器的存储器单元阵列的存取，其中所述存储器单元中的每一者是六晶体管存储器单元，且其中所述第一存储器存取操作具有持续时间，所述持续时间大致不依赖于所述第一时钟信号保持为高的所述时间量；及
响应于所述第二时钟信号的低到高转换执行第二存储器存取操作，其中所述第二存储器存取操作是对所述伪双端口存储器的所述存储器单元阵列的存取，其中如果所述第二时钟信号的所述低到高转换在第一时间周期中发生，那么所述第二存储器存取操作大致紧接在完成所述第一存储器存取操作之后起始，且其中如果所述第二时钟信号的所述低到高转换在第二时间周期中发生，那么所述第二存储器存取操作不是紧接在完成所述第一存储器存取之后起始，而是在所述第一时钟信号的所述第二低到高转换之后起始，其中所述第一时间周期的结束与所述第二时间周期的开始一致。
9、如权利要求8所述的方法，其中所述第一时间周期与所述第一时钟信号保持为高的所述时间量大致相同，且其中所述第二时间周期与所述第一时钟信号保持为低的所述时间量大致相同。
10、如权利要求8所述的方法，其中所述第一端口是只读端口，且其中所述第二端口是只写端口。
11、如权利要求8所述的方法，其中所述第一时钟信号的所述高到低转换不用于控制何时完成所述第一存储器存取操作，且其中所述第一时钟信号的所述高到低转换不用于控制何时起始所述第二存储器存取操作。
12、如权利要求8所述的方法，其中所述第二存储器存取操作包括初始预充电周期及随后周期，在所述随后周期期间信息被写入到所述阵列的存储器单元中。
13、如权利要求8所述的方法，其进一步包含：
在所述第一时钟信号的所述第一低到高转换时设定读取时钟产生器中的锁存器，所述锁存器输出读取时钟信号；
在所述第二时钟信号的所述低到高转换时设定写入时钟产生器中的锁存器，所述锁存器输出写入时钟信号；
使所述写入时钟信号运行穿过抑制器电路，所述抑制器电路输出经抑制的写入时钟信号，其中如果抑制时钟输入信号未被确立，那么所述经抑制写入时钟信号与所述写入时钟信号大致相同，且其中如果所述抑制时钟输入信号被确立，那么抑制所述经抑制写入时钟信号；
当所述第一时钟信号为高时设定抑制时钟产生器中的锁存器，且如果当所述第一时钟信号为低时所述第二时钟信号转换为高，那么清除所述抑制时钟产生器中的所述锁存器，其中抑制时钟产生器将所述抑制时钟输入信号输出到所述抑制电路，如果所述抑制时钟产生器中的所述锁存器被设定，那么所述抑制时钟输入信号为高，如果所述抑制时钟产生器中的所述锁存器被清除，那么所述抑制时钟输入信号为低；
将所述读取时钟信号及所述经抑制写入时钟信号接收到时间延迟多路复用器上，所述时间延迟多路复用器输出控制信号，所述控制信号确定是针对所述第一存储器存取操作寻址所述存储器单元阵列还是针对所述第二存储器存取操作寻址所述存储器单元阵列。
14、如权利要求13所述的方法，其进一步包含：
从所述时间延迟多路复用器输出预充电信号，所述预充电信号在所述第一存储器存取操作期间具有第一转换，所述预充电信号在所述第二存储器存取操作期间具有第二转换；
使用单触发电路以响应于所述预充电信号的所述第一转换产生第一复位脉冲，所述第一复位脉冲清除所述读取时钟产生器中的所述锁存器；及
使用所述单触发电路以响应于所述预充电信号的所述第二转换产生第二复位脉冲，所述第二复位脉冲清除所述写入时钟产生器中的所述锁存器。
15、一种存储器，其包含：
存储器单元阵列，其中所述阵列中的每一存储器单元是六晶体管存储器单元；
第一端口，其包含第一多个地址输入引线及一时钟输入引线，第一时钟信号存在于所述第一端口的所述时钟输入引线上，其中所述第一时钟输入信号在第一低到高转换时转换为高，然后保持为高达一时间量，然后在高到低转换时转换为低，然后保持为低达一时间量，且然后在第二低到高转换时转换为高；
第二端口，其包含第二多个地址输入引线及一时钟输入引线，第二时钟信号存在于所述第二端口的所述时钟输入引线上；及
起始装置，其用于响应于所述第一端口的所述时钟输入引线上的第一时钟信号的所述第一低到高转换起始所述阵列的第一存储器存取，其中所述第一存储器存取具有持续时间，所述持续时间大致不依赖于所述第一时钟信号保持为高的所述时间量，所述装置还用于：
在第一情形下：如果所述装置在第一周期期间检测到所述第二时钟信号的低到高转换，那么大致紧接在完成所述第一存储器存取之后起始所述阵列的第二存储器存取，及
在第二情形下：如果所述装置在第二周期期间检测到所述第二时钟信号的所述低到高转换，那么在所述第一时钟信号的所述第二低到高转换之后起始所述第二存储器存取，其中所述第一时间周期的结束与所述第二时间周期的开始一致。
16、如权利要求15所述的存储器，其中所述第一时间周期大约与所述第一时钟周期保持为高的所述时间量一致。
17、如权利要求15所述的存储器，其中在所述第二情形下，所述第一存储器存取完成，然后延迟发生，且然后所述装置起始所述第二存储器存取。
18、如权利要求15所述的存储器，其中所述第一端口是只读端口，且其中所述第二端口是只写端口。
19、如权利要求15所述的存储器，其中所述存储器是伪双端口存储器。
20、如权利要求15所述的存储器，其中所述第二存储器存取包括初始预充电周期及随后周期，在所述随后周期期间信息被写入到所述阵列的存储器单元中。
21、一种伪双端口存储器，其包含：
存储器单元阵列，其中所述阵列中的每一存储器单元包括多个晶体管；
第一端口，其包含第一多个地址输入引线及一时钟输入引线，其中所述第一端口的所述时钟输入引线上的第一时钟输入信号的第一低到高转换致使所述第一多个地址输入引线上的地址被锁存到所述伪双端口存储器中且起始所述存储器单元阵列的第一存储器存取；及
第二端口，其包含第二多个地址输入引线及一时钟输入引线，其中：
在第一情形下：所述第二端口的所述时钟输入引线上的第二时钟输入信号在第一时间周期期间的低到高转换将致使所述第二多个地址输入引线上的地址被锁存到所述伪双端口存储器中且将致使在完成所述第一存储器存取之后及在所述第一时钟输入信号的第二低到高转换之前起始所述存储器单元阵列的第二存储器存取，及
在第二情形下：所述第二端口的所述时钟输入引线上的所述第二时钟输入信号在第二时间周期期间的低到高转换将致使所述存储器单元阵列的所述第二存储器存取被延迟到所述第一时钟输入信号的所述第二低到高转换之后，其中所述第一时间周期的结束与所述第二时间周期的开始一致。
22、一种方法，其包含：
在伪双端口存储器的第一端口的时钟信号输入引线上接收第一时钟信号，其中所述第一时钟输入信号在第一低到高转换时转换为高，然后保持为高达一时间量，然后在高到低转换时转换为低，然后保持为低达一时间量，且然后在第二低到高转换时转换为高；
在所述伪双端口存储器的第二端口的时钟信号输入引线上接收第二时钟信号；
响应于所述第一时钟信号的所述第一低到高转换执行第一存储器存取操作，所述第一存储器存取操作是在所述第一时钟信号保持为高的所述时间量期间起始的，其中所述第一存储器存取操作是对所述伪双端口存储器的存储器单元阵列的存取，其中所述存储器单元中的每一者包括多个晶体管，且其中所述第一存储器存取操作具有持续时间，所述持续时间大致不依赖于所述第一时钟信号保持为高的所述时间量；及
响应于所述第二时钟信号的低到高转换执行第二存储器存取操作，其中所述第二存储器存取操作是对所述伪双端口存储器的所述存储器单元阵列的存取，其中如果所述第二时钟信号的所述低到高转换在第一时间周期中发生，那么所述第二存储器存取操作大致紧接在完成所述第一存储器存取操作之后起始，且其中如果所述第二时钟信号的所述低到高转换在第二时间周期中发生，那么所述第二存储器存取操作不是紧接在完成所述第一存储器存取之后起始，而是在所述第一时钟信号的所述第二低到高转换之后起始，其中所述第一时间周期的结束与所述第二时间周期的开始一致。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456392A (zh) * 2010-10-15 2012-05-16 台湾积体电路制造股份有限公司 具有时钟偏移发生器的存储器器件
CN103178812A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 一种时钟同步读操作控制信号发生器
CN103594110A (zh) * 2012-08-15 2014-02-19 上海华虹集成电路有限责任公司 替代双端口静态存储器的存储器结构
CN107750380A (zh) * 2015-06-19 2018-03-02 高通股份有限公司 具有分离预充电控制的高速伪双端口存储器

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881147B2 (en) * 2007-05-31 2011-02-01 Qualcomm Incorporated Clock and control signal generation for high performance memory devices
US7551512B2 (en) 2007-07-30 2009-06-23 Agere Systems Inc. Dual-port memory
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
US8143934B1 (en) * 2008-07-01 2012-03-27 Cypress Semiconductor Corporation Analog switching system for low cross-talk
US8811109B2 (en) 2012-02-27 2014-08-19 Qualcomm Incorporated Memory pre-decoder circuits employing pulse latch(es) for reducing memory access times, and related systems and methods
US20140355365A1 (en) * 2013-06-04 2014-12-04 Qualcomm Incorporated Pulse generator
US9323285B2 (en) 2013-08-13 2016-04-26 Altera Corporation Metastability prediction and avoidance in memory arbitration circuitry
US9721633B2 (en) * 2013-08-30 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device with address latch circuit
RU2669872C1 (ru) * 2015-03-10 2018-10-16 Тосиба Мемори Корпорейшн Устройство памяти и способ управления им
US10061542B2 (en) * 2015-09-15 2018-08-28 Qualcomm Incorporated Pseudo dual port memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612923A (en) * 1996-05-09 1997-03-18 Northern Telecom Limited Multi-port random access memory
US5956286A (en) * 1997-10-28 1999-09-21 International Business Machines Corporation Data processing system and method for implementing a multi-port memory cell
US5907508A (en) * 1997-10-28 1999-05-25 International Business Machines Corporation Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell
US6377507B1 (en) * 2001-04-06 2002-04-23 Integrated Memory Technologies, Inc. Non-volatile memory device having high speed page mode operation
US6882562B2 (en) * 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
JP2004259318A (ja) * 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
JP2005044334A (ja) 2003-07-09 2005-02-17 Hitachi Ltd 非同期制御回路と半導体集積回路装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456392A (zh) * 2010-10-15 2012-05-16 台湾积体电路制造股份有限公司 具有时钟偏移发生器的存储器器件
CN102456392B (zh) * 2010-10-15 2014-09-10 台湾积体电路制造股份有限公司 存储器器件、存储器电路及产生时钟信号的方法
CN103178812A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 一种时钟同步读操作控制信号发生器
CN103178812B (zh) * 2011-12-26 2015-10-14 上海华虹宏力半导体制造有限公司 一种时钟同步读操作控制信号发生器
CN103594110A (zh) * 2012-08-15 2014-02-19 上海华虹集成电路有限责任公司 替代双端口静态存储器的存储器结构
CN103594110B (zh) * 2012-08-15 2017-09-15 上海华虹集成电路有限责任公司 替代双端口静态存储器的存储器结构
CN107750380A (zh) * 2015-06-19 2018-03-02 高通股份有限公司 具有分离预充电控制的高速伪双端口存储器
CN107750380B (zh) * 2015-06-19 2020-12-04 高通股份有限公司 具有分离预充电控制的高速伪双端口存储器

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