CN101361189A - 高性能fet器件和方法 - Google Patents

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Abstract

具有用于改进半导体场效应晶体管(FET)器件性能的栅极电压偏置源电路元件的外延层结构采用包括以下部分的结构：衬底；衬底上外延生长的n型或p型第一层半导体膜；衬底和第一层膜之间可能存在的缓冲层；在第一半导体层上外延生长的有源半导体层，有源层的导电类型与第一半导体层相反，所述有源层具有栅极区、源极区和漏极区，以及至栅极、源极和漏极区的电触点，足以形成FET；衬底或第一半导体层上的电触点；以及栅极电压偏置源电路元件，与栅极触点和衬底或第一半导体层电连接，具有足以提高器件性能的电压极性和幅度。可以将具有栅极电压偏置源电路元件的这种外延层结构用于改进半导体FET器件的功能和高频性能。

Description

高性能FET器件和方法
本专利申请要求2005年1月15日递交的、题为“High PerformanceFET Device and Method”的、美国临时专利申请No.60/647,177(代理公司案号Dkt.MOXT-003-PR)的优先权，将其全部内容一并在此作为参考。
技术领域
本发明大体上涉及一种具有栅极电压偏置源电路元件的外延层结构，用于改善半导体场效应晶体管(FET)器件的性能，更具体地用于改善FET器件的高频性能，以及涉及这种器件的方法。
背景技术
可以将场效应晶体管(FET)器件用于放大器电路中以增加射频(RF)功率。传统的FET具有简单的结构并且容易制作。已经将砷化镓用于获得高频性能。将诸如碳化硅和氮化镓之类的宽带隙半导体材料用于获得高功率性能，尤其在诸如高温和高辐射条件的不利操作条件中。
FET的有源层(active layer)属于其上存在漏极区、源极区和栅极区的半导体层，其中栅极区位于漏极和源极之间。任意一种n型或P型导电类型的电载流子存在于有源区中，并将响应于在有源层上形成的源极区和漏极区之间产生的电场、以及响应于施加到在有源层上形成的栅极区的信号电压来移动。有源沟道指有源层内部电载流子响应于栅极触点上的信号移动的那部分。FET的速度适合于其高频操作的能力，并且高速度的响应要求高载流子迁移率。FET操作于高频的能力增加了其功能以及可以被采用的潜在应用的数目。已经公开了用于外延层结构的各种设计以增加FET的高频性能，并且以延伸FET操作的最大频率。
存在几种FET类型。例如，FET可以不具有金属栅极触点和有源层之间的中间过渡层，在这种情况下形成金属半导体场效应晶体管(MESFET)。可选地，FET还可以包括栅极触点和有源层之间的中间附加材料层，用于形成结型场效应晶体管(JFET)，或者FET可以包括栅极触点和有源层之间的金属氧化物材料层，用于形成金属氧化物场效应晶体管(MOSFET)。
针对外延层FET操作频率的上限可以通过几种方法来改进。理想的是在有源沟道中具有n型载流子的FET具有较高的电子迁移率。针对高频应用，优选的有源层材料是那些具有高饱和电子漂移速度的材料。因为FET的半导体层是外延的，那么其上生长了每一层的层影响器件的总体特征(例如，参见Palmour的美国专利No.5.270,554，结合在此作为参考)。
在一下美国专利中公开了各种FET和相关结构，将其全部内容一并在此作为参考：
Sriran            5,821,576
Baliga            5,399,883
Tehrani et al.    5,081,511
Strifler et al.   4,935,377
Ueno              5,227,644
Hasegawa          5,643,811
Palmour           5,270,554
Alok et al.       6,559,068
Yang et al.       6,806,157
Goronkin et al.   5,298,441
Buynoski          5,729,045
Donath et al.     6,274,916
关于本发明，应该注意的是耗尽层区域出现在p型半导体层上外延生长的n型半导体层的截面边界处。可以通过n型和p型半导体层两端的偏置电压的合适施加来增加耗尽层区域的厚度。
用于控制FET中的耗尽区厚度的这种电压偏置的施加可以通过栅极触点和衬底之间偏置电压的施加来实现，所述FET具有第一半导体层，在所述第一半导体层上外延生长了有源半导体层，假设：(1)衬底上存在合适的电极；(2)衬底和栅极触点之间的全部层足够地并且恰当地导电；以及(3)合适的栅极电压电路元件存在于栅极触点和衬底电极之间。
按照类似的方式，用于控制FET中的耗尽区厚度的这种电压偏置的施加可以替代地通过栅极触点和第一半导体层之间偏置电压的施加来实现，所述FET具有第一半导体层，在所述第一半导体层上外延生长了有源半导体层，假设：(1)第一半导体层上存在合适的电极；以及(2)合适的栅极电压电路元件存在于栅极触点和第一半导体层电极之间。
关于本发明，可以将外延层MESFET设计在有源层中具有或者n型材料或p型材料，因此有源层中的电载流子可以是n型或p型的。针对在有源层中具有p型载流子的外延层MESFET操作频率的上限已经通过针对与栅极触点相邻的p型载流子的较高值的迁移率来改进。
类似地，针对在有源层中具有n型载流子的外延层MESFET操作频率的上限将通过在与栅极触点相邻的有源层中具有较高值的n型载流子迁移率来改进。
关于本发明，宽带隙半导体材料对于器件高频操作是有益的。氧化锌是一种宽带系材料，并且其也表现出较好的辐射电阻性质。氧化锌的宽带隙半导体膜现在可用于n型和p型载流子类型，所述载流子类型具有足够用于制造半导体器件的性质。
具体地，White等人(US 6,291,085)公开了一种p型掺杂的氧化锌膜，其中可以将所述膜结合到包括FET的半导体器件中。
此外，White等人(US 6,342,313)公开了一种具有至少约1015受主/cm3的净受主浓度的p型掺杂金属氧化物膜，其中：
(1)所述膜是从由以下族构成的组中选择的元素的氧化物，包括：2族元素(铍、镁、钙、锶、钡和镭)、12族元素(锌、镉和汞)、以及2和12族元素、12和16族元素(氧、硫、硒、碲和钋)；以及
(2)其中p型掺杂剂是从由以下族构成的组中选择的元素，包括：1族元素(氢、锂、钠、钾、铷、铯、钫)、11族元素(铜、银和金)、5族元素(钒、铌和钽)和15族元素(氮、钾、砷、锑、铋)。
另外，White等人(US 6,410,162)公开了一种p型掺杂的氧化锌膜，其中p型掺杂剂是由1族、11族、5族和15族元素中选择的，并且其中将所述膜结合到包括FET的半导体器件中。该专利还公开了p型掺杂氧化锌膜，其中p型掺杂剂是从1族、11族、5族和15族元素中选择的，并且其中将所述膜结合到半导体器件中，作为用于与器件中的材料晶格匹配的衬底材料。
将以上参考文献的每一个和全部结合在此作为参考，并且作为该专利申请的一部分，如同这里全部阐述的一样。
半导体FET器件的功率、效率、功能和速度受到有源层中n型或者p型载流子迁移率的限制。将碳化硅和氮化镓材料用作FET中的材料以增加高频性能和高功率操作条件。然而，这种性能由于有源层中载流子的较低迁移率而受到限制。
本领域的普通技术人员应该理解，有源层中载流子的较高迁移率将改善场效应晶体管的高频性能。
可以操作于较高速度的FET器件理想的用于许多商用和军事领域，包括但不限于诸如通信网络、雷达、传感器和医学成像之类的各个领域。
因此，需要提供一种FET，所述FET可以由诸如氧化锌、碳化硅和氮化镓、及每种材料的合金之类的宽带隙半导体材料制造，并且所述FET具有外延层结构使得所述FET在功能和速度方面具有改进的性能，并且可以用于高频。
还需要提供一种FET，所述FET可以由诸如硅和砷化镓之类的半导体材料制造，所述FET具有外延结构使得所述FET在功能和速度方面具有改进的性能，并且可以用于高频。
还存在以下需要：FET器件在室温下具有较高迁移率的n型载流子。
另外，存在以下需要：FET器件在室温下具有较高迁移率的p型载流子。
还需要提供一种FET器件，所述FET器件具有可以用于高频的具有较高迁移率的载流子。
还存在以下需要：可以对载流子在其中移动的有源沟道的厚度进行调节以便实现较高的载流子迁移率。
还存在以下需要：具有合适的栅极电压源电路元件的外延层FET结构，可以采用所述电路元件来调节载流子在栅极触点附近移动的有源沟道层的厚度，以及用于增加栅极电极附近的有源沟道层中的载流子的迁移率。
发明内容
本发明尤其处理了这些需要。具体地，本发明的一个方面提出了一种具有栅极电压偏置源电路元件的外延层结构，用于改进半导体场效应晶体管(FET)器件的功能和速度，并且具有用于操作于高频的特定能力。
本发明的一个实施例提出了一种金属半导体场效应晶体管(MESFET)，包括：具有n型传导性的单晶碳化硅衬底；在所述衬底上形成的n型氧化锌的第一外延层；以及在所述第一外延层上形成的p型氧化锌的第二外延层。第二外延层用作有源层。将欧姆触点形成于有源层上两个分离的区域的每一个上，所述分离区域分别限定了所述区域之一作为源极以及所述区域的另一个作为漏极，并且将肖特基金属栅极触点安置第二外延层在欧姆触点之间的那部分上，从而在源极和漏极之间，形成有源层。将电导线(electrical lead)应用于源极和漏极触点，将信号偏置施加到肖特基触点，并且栅极电压偏置源电路元件提供栅极触点和衬底或第一半导体层之间的偏置电压，从而产生跨越第一半导体层和有源层的电压，所述电压具有恰当的极性和足够的幅度以增加器件的功能和高频性能。
不限制本发明，应该注意的是具有恰当的极性和幅度的栅极电压偏置源电路元件的应用增加了耗尽层区域的厚度，并且从而减小了栅极触点附近其中p型载流子流过的有源沟道层的厚度，因此实现了提供针对p型载流子的较高迁移率和较高器件速度的理想操作特性。
另外，本发明还表现出在栅极触点附近的有源沟道层中的p型载流子的迁移率超过了在p型氧化性的较厚层中以及体材料型氧化锌中所报道的p型载流子的迁移率值因子100。
不限制本发明，在栅极触点附近的限制层中p型载流子增加的迁移率可以是由于与栅极触点附近的有源沟道层中减小的大小相关联的量子限制效应导致的。
不限制本发明，针对栅极触点附近的p型载流子较高迁移率的一种解释是由尺寸之一中的限制导致的效应产生的，即包含移动的p型载流子的栅极触点附近的有源沟道中的厚度。
不限制本发明，栅极触点附近的限制层中的p型载流子增加的迁移率可能是由于来自杂质减小的散射导致的。
以下结合附图详细描述本发明的其他实施例和方面。具体地，根据本发明的以下详细描述并且结合示出了本发明示范性实施例的附图，本发明的其他细节、优点和特征以及其中实现根据本发明的FET器件操作的方式将变得显而易见。
附图说明
图1是根据本发明的金属半导体场效应晶体管(MESFET)的第一实施例的示意剖面。有源层是p型半导体材料，这里由电池符号表示的栅极电压偏置源电路元件位于栅极触点和n型衬底之间。
图2是根据本发明的MESFET的第二实施例的示意剖面。有源层是n型半导体材料，栅极电压偏置源电路元件位于栅极触点和p型衬底之间。
图3是根据本发明的MESFET的第三实施例的示意剖面。有源层是p型半导体材料，栅极电压偏置源电路元件位于栅极触点和n型第一半导体层之间。
图4是根据本发明的MESFET的第四实施例的示意剖面。有源层是n型半导体材料，栅极电压偏置源电路元件位于栅极触点和p型第一半导体层之间。
图5是根据本发明的MESFET的第五实施例的示意剖面。有源层是p型半导体层。n型缓冲层位于n型衬底和n型第一半导体层之间。栅极电压偏置源电路元件位于栅极触点和n型衬底之间。
图6是根据本发明的MESFET的第六实施例的示意剖面。有源层是n型半导体层。p型缓冲层位于p型衬底和p型第一半导体层之间。栅极电压偏置源电路元件位于栅极触点和p型衬底之间。
图7是根据本发明的MESFET的第七实施例的示意剖面。有源层是p型半导体层。缓冲层位于衬底和n型第一半导体层之间。栅极电压偏置源电路元件位于栅极触点和n型第一半导体层之间。
图8是根据本发明的MESFET的第八实施例的示意剖面。有源层是n型半导体层。p型缓冲层位于衬底和p型第一半导体层之间。栅极电压偏置源电路元件位于栅极触点和p型第一半导体层之间。
图9示出了本发明的具体实施例，配置用于作为MESFET操作以实现高速性能。衬底是n型碳化硅。第一半导体层是本征的n型氧化锌。第二半导体层是有源层，并且是掺杂砷的p型氧化锌。将电触点形成于n型衬底上，用于允许将栅极电压偏置源电路元件连接在栅极触点和n型衬底之间，电压极性使得栅极触点相对于n型衬底是负的。然后，对制作的器件进行电流和电压特性测试。调节栅极电压偏置的幅度以足以提高性能特性。
图10针对根据本发明MESFET的上述第一实施例，示出了针对栅极偏置电压VG的选定值的漏极电流ID对漏极电压VD，所述栅极偏置电压VG是由栅极电压偏置源电路元件提供给栅极触点的、相对于n型衬底的电压。有源层是掺杂有砷的p型氧化锌。
图11针对根据本发明第一实施例的场效应晶体管(MESFET)的第一实施例，示出了漏极电流ID对栅极偏置电压VG，所述栅极电压VG是由栅极电压偏置源电路元件提供给栅极触点的、相对于n型衬底的电压。漏极电压VD是-5伏。有源层是掺杂有砷的p型氧化锌。
图12示出了针对本发明上述第一实施例的、位于n型氧化锌第一半导体层与作为有源层的p型半导体层的界面区域处的耗尽区。
具体实施方式
图1示出了根据本发明的FET的第一实施例100。将n型导电性的第一半导体层104外延生长到n型导电性的单晶衬底102上。将p型导电性的第二半导体层106外延生长到第一半导体n型层上。将栅极区G、漏极区D和源极区S限定在第二半导体p型层106上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点112形成于源极和漏极区上。将栅极触点形成于栅极区G上，从而形成具有p型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备衬底，并且将电触点形成于n型衬底上，足够允许将栅极电压偏置源电路元件连接在栅极触点和n型衬底之间，其中电压极性使得栅极触点相对于n型衬底是负的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图2示出了根据本发明的FET的第二实施例200。将p型导电性的第一半导体层204外延生长到p型导电性的单晶衬底202上。将n型导电性的第二半导体层206外延生长到第一半导体p型层204上。将栅极区G、漏极区D和源极区S限定在第二半导体n型层206上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有n型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备衬底，并且将电触点形成于p型衬底上，足够允许将栅极电压偏置源电路元件连接在栅极触点和p型衬底之间，其中电压极性使得栅极触点相对于p型衬底是正的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图3示出了根据本发明的FET的第三实施例300。将n型导电性的第一半导体层304外延生长到单晶衬底302上。将p型导电性的第二半导体层306外延生长到第一半导体n型层304上。将栅极区G、漏极区D和源极区S限定在第二半导体p型层306上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有p型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备第一半导体n型层，并且将电触点形成于第一半导体n型层上，足够允许将栅极电压偏置源电路元件连接在栅极触点和第一半导体n型层之间，其中电压极性使得栅极触点相对于第一半导体n型层是负的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图4示出了根据本发明的FET的第四实施例400。将p型导电性的第一半导体层404外延生长到单晶衬底402上。将n型导电性的第二半导体层106外延生长到第一半导体p型层404上。将栅极区G、漏极区D和源极区S限定在第二半导体n型层406上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有n型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备第一半导体p型层，并且将电触点形成于第一半导体p型层上，足够允许将栅极电压偏置源电路元件连接在栅极触点和第一半导体p型层之间，其中电压极性使得栅极触点相对于第一半导体p型层是正的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图5示出了根据本发明的FET的第五实施例500。将n型导电性的缓冲层504外延生长到n型单晶衬底502上。将n型导电性的第一半导体层506外延生长到n型缓冲层504上。将p型导电性的第二半导体层外延生长到第一半导体n型层506上。将栅极区G、漏极区D和源极区S限定在第二半导体p型层508上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有p型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备衬底，并且将电触点形成于n型衬底上，足够允许将栅极电压偏置源电路元件连接在栅极触点和n型衬底之间，其中电压极性使得栅极触点相对于n型衬底是负的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图6示出了根据本发明的FET的第六实施例600。将p型导电性的缓冲层604外延生长到p型单晶衬底602上。将p型导电性的第一半导体层606外延生长到p型缓冲层604上。将n型导电性的第二半导体层外延生长到第一半导体p型层606上。将栅极区G、漏极区D和源极区S限定在第二半导体n型层608上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有n型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备衬底，并且将电触点形成于p型衬底上，足够允许将栅极电压偏置源电路元件连接在栅极触点和p型衬底之间，其中电压极性使得栅极触点相对于p型衬底是正的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图7示出了根据本发明的FET的第七实施例700。将缓冲层704生长到单晶衬底702上。将n型导电性的第一半导体层706外延生长到缓冲层704上。将p型导电性的第二半导体层708外延生长到第一半导体n型层706上。将栅极区G、漏极区D和源极区S限定在第二半导体p型层708上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有p型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备第一半导体n型层，并且将电触点形成于第一半导体n型层上，足够允许将栅极电压偏置源电路元件连接在栅极触点和第一半导体n型层之间，其中电压极性使得栅极触点相对于第一半导体n型层是负的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图8示出了根据本发明的FET的第八实施例800。将缓冲层804生长到单晶衬底802上。将p型导电性的第一半导体层806外延生长到缓冲层804上。将n型导电性的第二半导体层外808延生长到第一半导体p型层806上。将栅极区G、漏极区D和源极区S限定在第二半导体n型层808上，其中栅极区G位于源极区S和漏极区D之间。将欧姆电触点形成于源极和漏极区上。将栅极触点形成于栅极区上，从而形成具有n型载流子的有源层。将漏极电压施加在源极和漏极之间以在有源层中形成电场。针对电触点，准备第一半导体p型层，并且将电触点形成于第一半导体p型层上，足够允许将栅极电压偏置源电路元件连接在栅极触点和第一半导体p型层之间，其中电压极性使得栅极触点相对于第一半导体p型层是正的。调节栅极电压偏置的幅度使得足以提高器件的性能特性。
图9示出了本发明的具体实施例(900)，配置用于作为MESFET操作以实现高速性能。衬底是n型碳化硅。第一半导体层904是本征的n型氧化锌。第二半导体层906是有源层，并且是掺杂有砷的p型氧化锌。将电触点形成于n型衬底上，用于允许栅极电压偏置源电路元件连接在栅极基础和n型衬底之间，其中电压极性使得栅极触点相对于n型衬底是负的。然后测试所制造器件的电流和电压特性。可以足够地调节栅极电压偏置的数值以增加性能特征。
基于这里的描述及附图，本领域的普通技术人员应该易于理解本发明包括以下方面。在附图中，栅极电压偏置源电路元件由用于电池的标记来表示。本领域普通技术人员应该易于理解可以适当地使用电池、电子电源或其他合适的电压源。
在本发明的另一个方面，如果在衬底和第一半导体n型层之间不存在缓冲层，那么将外延结构准备为是n型衬底，并且可以从碳化硅、氧化锌、氮化镓、砷化镓和硅组成的组中选择。
类似地，如果在衬底和第一半导体p型层之间不存在缓冲层，那么可以将外延结构准备为是p型衬底，并且可以从碳化硅、氧化锌、氮化镓、砷化镓和硅组成的组中选择。
在本发明的另一个方面中，如果在衬底和第一半导体n型层之间不存在缓冲层，那么可以将外延结构准备为是n型衬底，使得n型衬底和n型第一半导体层包括一个实体。
如果在衬底第一半导体p型层之间不存在缓冲层，可以将外延结构准备为是p型衬底，使得p型衬底和p型第一半导体层包括一个实体。
如果在n型衬底和第一半导体n型层之间存在n型缓冲层，那么可以将外延层准备为是n型衬底，并且是从碳化硅、氧化锌、氮化镓、砷化镓和硅组成的组中选择的。
在本发明的另一个方面，如果在p型衬底和第一半导体p型层之间存在p型缓冲层，那么可以将外延结构准备为是p型衬底，并且是从碳化硅、氧化锌、氮化镓、砷化镓和硅组成的组中选择的。
在本发明的另外方面，如果栅极电压偏置源电路元件与位于第一半导体层上的触点进行电触点，那么可以将外延结构准备为是从碳化硅、氧化锌、氮化镓、砷化镓和硅组成的组中选择的衬底。
在本发明的另一个方面，如果栅极电压偏置源电路元件连接在栅极触点和第一半导体p型层之间，那么可以将外延结构准备为是从碳化硅、氧化锌、氮化镓、砷化镓、硅和兰宝石组成的组中选择的衬底。
仍然在本发明的另一个方面，如果栅极电压偏置源电路元件连接在栅极触点和第一半导体n型层之间，那么可以将外延结构准备为是从碳化硅、氧化锌、氮化镓、砷化镓、硅和兰宝石组成的组中选择的衬底。
在本发明的另外方面，可以将外延结构准备为是肖特基金属半导体阻挡层作为有源层上的栅极触点，以形成MESFET。
可选地，可以将外延层结构准备为位于栅极触点和第二半导体层之间的材料层以形成结型场效应晶体管JFET。
在本发明的另一个方面，可以将外延结构准备为位于栅极触点和第二半导体层之间的材料层以形成MOSFET。
还可以将外延层结构准备为具有：第一半导体层，作为从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合金、碳化硅和碳化硅合金、以及硅组成的组中选择的n型材料；以及第二半导体层，作为从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合金、碳化硅和碳化硅合金、以及硅组成的组中选择的p型材料。
可选地，可以将外延结构准备为具有：第一半导体层，作为从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合金、碳化硅和碳化硅合金、以及硅组成的组中选择的p型材料；以及第二半导体层，作为从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓和砷化镓合金、碳化硅和碳化硅合金、以及硅组成的组中选择的n型材料。
在本发明的另一个方面中，可以将外延结构准备为具有n型氧化锌材料的第一半导体层和p型氧化锌材料的第二半导体层。
在本发明的另一个方面中，可以将外延结构准备为n型氧化锌衬底的衬底，使得n型氧化锌衬底和n型氧化锌第一半导体层包括一个实体。
可选地，可以将外延结构准备为具有p型氧化锌材料的第一半导体层和n型氧化锌材料的第二半导体层。
可以将外延结构准备为p型氧化锌衬底的衬底，使得p型氧化锌衬底和p型氧化锌第一半导体层包括一个实体。
在本发明的另一个方面中，可以将外延结构准备为使得用于n型氧化锌半导体层的掺杂剂是从以下组中选择的元素或多于一种的元素，所述组包括：硼、铝、镓、铟、铊、氟、氯、溴和碘。
在本发明的另一个方面，可以将外延结构准备为使得用于p型氧化锌半导体层的掺杂剂可以是从以下组中选择的元素或多于一种的元素，所述组包括1族、11族、5族和15族元素。
可以将外延结构准备为使得用于p型氧化锌半导体层的掺杂剂是从以下组中选择的，所述组包括砷、磷、锑、氮；或者在本发明的特定方面，用于p型氧化锌半导体层的掺杂剂可以只是砷。
在本发明的另外方面，可以将外延层准备为使得用于n型氧化锌衬底的掺杂剂是从以下组中选择的元素或多于一种的元素，所述组包括硼、铝、镓、铟、铊、氟、氯、溴和碘。
可选地，可以将外延结构准备为使得用于p型氧化锌衬底的掺杂剂是从1族、11族、5族和15族元素中选择的元素或多于一种的元素；或者从包括砷、磷、锑和氮的组中选择的元素或多于一种的元素；或者具体地只是砷。
通过以下示例将进一步地说明和理解本发明及其技术优点。
示例：
现在提供本发明特定实施例及其特征的描述。如以上所指出的，本发明涉及以一种具有栅极电压偏置源电路元件的外延层结构，用于改进FET器件的性能，并且具体地改进FET器件的高频性能。
尽管接下来将特定实施例参考MESFET进行描述，应该理解的是本发明可以相对于其类型的FET来实现，例如MOSFET、JFET以及其他结构和FET类型，如在该文档的其他地方所指出的。
在本发明的一个实施例中，将从体碳化硅晶体上切割下来的n型导电性的抛光碳化硅晶片用作衬底。将所述晶片放置在氢束沉积反应器中，并且将其加热到约750℃。将压力减小到约1*10-5torr，并且将衬底用RF氧等离子体清洗30分钟。然后将温度降低到650℃，并且然后将本征的n型氧化锌第一层沉积到碳化硅衬底上约0.3微米的厚度。然后，将温度降低到550℃，并且将包括掺杂有元素砷的p型氧化锌的第二半导体层沉积到第一半导体层上。掺杂有砷的已沉积p型氧化锌层的总厚度是约0.3微米。
(在White等人的(美国专利No.6,475,825)、White等人的(美国专利No.6,610,141)和Ryu等人的PCT专利申请No.PCT/US03/27143所拥有的专利中一般地阐述了用于沉积氧化锌层、n型氧化锌层、p型氧化锌层(具体地，掺杂有砷的p型氧化锌层)的示范性工艺的更详细描述)。所引用的PCT申请描述了用于沉积n型氧化锌层和掺杂有砷的p型氧化锌层的混合束沉积技术。将以上所提到公开的每一个和全部结合在此作为参考，并且作为本申请的一部分，如同这里是在他们的整体中进行阐述)。
然后将具有沉积层的晶片从反应器中移开。在间隔开的分离的源极和漏极区处实现与掺杂有砷的p型氧化锌的欧姆电触点，以分别形成源极触点和漏极触点。将金属半导体肖特基阻挡层形成在位于源极触点和漏极触点之间的栅极触点处。用Ni和Ti金属实现与漏极的欧姆触点。在源极和漏极触点之间的有源层上实现肖特基触点以形成MESFET。MESFET的栅极宽度与栅极长度的比率约是5，并且栅极厚度非常薄，在10至150nm的范围中。
将漏极电压VD施加在源极和漏极触点支架以在有源层中形成电场。然后，针对电触点，准备衬底，并且在n型衬底上形成电触点，足够允许栅极电压偏置源电路元件连接在栅极触点和n型衬底时间，所述电压极性使得栅极触点相对于n型衬底是负的。
图9示出了一种器件，配置用于作为MESFET操作以实现高速性能。衬底是n型碳化硅。对制作的具有p型有源层的MESFET测试电流和电压特性。调节栅极电压偏置VG的幅度以足以提高性能特性，并且具体地增加高频性能。
图10针对根据本发明MESFET的上述第一实施例，示出了针对栅极偏置电压VG的选定值的漏极电流ID对漏极电压VD，所述栅极偏置电压VG是由栅极电压偏置源电路元件提供给栅极触点的、相对于n型衬底的电压。当漏极电压VD增加时，清楚地观察到了夹断电压和击穿电压位置。当负增加栅极电压(VG)时，增加了击穿时的漏极电流(ID)和VD的绝对幅度。
图11示出了针对MESFET漏极电流ID对栅极偏置电压VG。漏极电压VD是-5伏。
根据所示的针对MESFET的电流对电压数据的分析，有源沟道中载流子迁移率的增加是明显的。图11中的一段数据的产生了针对p型载流子约1000cm2/V·s的迁移率。该值是在文献中针对体材料p型氧化锌中的p型载流子迁移率报道值的约100倍左右。
在操作条件下，在利用掺杂有砷的氧化性有源层制作的所示MESFET中的栅极触点附近的有源沟道层中载流子的迁移率超过了掺杂有砷的p型氧化锌厚层中、以及掺杂有砷的p型氧化锌体材料中的p型载流子的迁移率。
不限制本发明，可以对所期待的本发明器件可以操作的最大频率进行估计。具体地，根据在利用本发明观察的p型载流子的迁移率的值，可以估计器件在操作的最大频率方面的迁移率值。针对图10和图11所示的MESFET数据，栅极长度是约3微米，被限定为沿载流子流动的方向金属栅极触点的距离。源极触点与漏极触点的距离约是该距离的两倍；然而为了这种估计的目的，假设源极和漏极触点两端5V的电压降是不合理的，可以假设为触点栅极长度两端的电压降。该假设产生了栅极触点下约1.6×104V/cm的电场。根据该结果和已确定的迁移率值，发现针对栅极下的p型载流子的传输时间是约2×10-11秒。该传输时间与5×1010Hz(即50GHz)相对应。
不限制本发明，对于本领域普通技术人员制作具有0.1微米的栅极长度的器件是合理的。在源极触点和漏极触点之间施加10V的电压也是合理的。这两个变化将增加根据本方面器件的频率响应性能约60的因子，产生响应的3×1012Hz(即，3THz)的操作频率。
所示的电流对电压行为是与常断或所谓的具有p型有源沟道层的“增强型”MESFET相关联。常断氧化锌MESFET将在光子和电子领域的高速器件应用中具有独特的应用。这种使用将包括但不局限于诸如高频雷达、生物医学成像、化合物识别、分子识别和结构、传感器、成像系统、以及原子、分子、气体、蒸汽和固体的功能研究之类的应用。
不限制本发明，看起来合理的是：由本发明上述第一实施例的衬底触点和栅极触点之间的栅极电压偏置源电路提供的电压的效应改变了由n型氧化锌第一半导体层和包括掺杂有砷的p型氧化锌的有源层形成的p-n结的耗尽区的厚度。
图12示意性地示出了位于n型氧化锌第一半导体层与作为本发明第一实施例的有源层的p型半导体层的界面区域处的耗尽区。针对该耗尽区增加的厚度将减小有源层的厚度，所述有源层中载流子响应于由施加到源极和漏极区的电压产生的电场来传输。通过施加由栅极电压偏置源电路元件提供的、具有恰当的极性和幅度的电压，可以使栅极触点下面的有源沟道层的厚度足够小，使得栅极触点附近的p型载流子的迁移率增加。
不限制本发明，合理的是还可以针对其他宽带隙半导体材料实现用p型半导体材料实现的栅极触点下面的有源沟道层相同的减小厚度，所述宽带隙半导体材料例如是碳化硅及其合金、氮化镓及其合金、以及诸如砷化镓及其合金和硅之类的其他半导体材料。
仍然不限制本发明，合理的是还可以针对其他宽带隙半导体材料实现栅极触点(利用n型半导体材料氧化锌的有源层实现)下面的有源沟道层的相同减小的厚度，所述宽带隙半导体材料例如是碳化硅及其合金、氮化镓及其合金、以及诸如砷化镓及其合金和硅之类的其他半导体材料。
同样不限制本发明，当操作增加本发明的器件以实现增加的高频性能时，表现为不合理的是将在栅极触点附近的有源沟道层中p型载流子增加的迁移率解释为是由于与来自以下组的效应或其效应组合相关联的效应导致的，所述组包括：有源沟道层减小的尺寸；在有源沟道层中散射用于p型载流子的减小的杂质；以及量子限制效应。
根据本发明的、具有所公开的外延层结构和栅极电压偏置电路元件的FET结构可以用于改进FET的性能，具体地改进高频性能。
根据这里的公开，本领域的普通技术人员应该能够制作本发明的FET，具有附加的理性特征，例如用于栅极触点的较短长度(其中这种长度为沿漏极触点和源极触点之间的电流方向进行测量)、适当添加的绝缘层、以及适当增加的台面结构以帮助减小电流泄漏。所希望的是这种FET可以操作于超过100GHz的频率，甚至超过1THz。
不限制本发明，根据本发明的、具有栅极电压偏置源电路元件的、并且操作用于实现改进性能的FET可以称作偏置栅极场效应晶体管(BGFET)。
将前述示例作为说明而不是限制进行了阐述。类似地，将这里使用的术语和表达式用作描述而不是限制的术语，并且这种术语和表达式的使用并不倾向于排除所示和所述特征的等价物以及所示和所述特征的一部分。各种增、减和修改是可能的，并且落在本发明的精神和范围之内。
此外，在不脱离本发明范围的情况下，这里描述的或落在本发明范围之内的本发明任意实施例的任意一个或更多实施例可以结合本发明的任意其他实施例的任意一个或其他特征。

Claims (27)

1.一种具有外延层结构的场效应晶体管FET，包括：
n型单晶衬底；
衬底上的n型外延第一半导体层；
第一半导体层上的p型外延半导体层；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
2.一种具有外延层结构的场效应晶体管FET，包括：
p型单晶衬底；
衬底上的p型外延第一半导体层；
第一半导体层上的n型外延半导体层；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
3.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
缓冲层上的n型外延第一半导体层；
第一半导体层上的p型外延半导体层；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
p型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
4.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
缓冲层上的p型外延第一半导体层；
第一半导体层上的n型外延半导体层；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
5.一种具有外延层结构的场效应晶体管FET，包括：
n型单晶衬底；
衬底上的n型缓冲层；
n型缓冲层上的n型外延第一半导体层；
第一半导体层上的p型外延半导体层；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
6.一种具有外延层结构的场效应晶体管FET，包括：
p型单晶衬底；
衬底上的p型缓冲层；
p型缓冲层上的p型外延第一半导体层；
第一半导体层上的n型外延半导体层；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
7.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
缓冲层上的n型外延第一半导体层；
第一半导体层上的p型外延半导体层；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
8.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
缓冲层上的p型外延第一半导体层；
第一半导体层上的n型外延半导体层；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
9.一种具有外延层结构的场效应晶体管FET，包括：
n型单晶衬底；
衬底上的n型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
10.一种具有外延层结构的场效应晶体管FET，包括：
p型单晶衬底；
衬底上的p型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
11.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的n型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
12.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的p型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
13.一种具有外延层结构的场效应晶体管FET，包括：
n型单晶衬底；
衬底上的n型缓冲层；
n型缓冲层上的n型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
14.一种具有外延层结构的场效应晶体管FET，包括：
p型单晶衬底；
衬底上的p型缓冲层；
p型缓冲层上的p型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
15.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
n型缓冲层上的n型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
16.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
p型缓冲层上的p型外延第一半导体层，其中第一半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的p型材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是从氧化锌、氧化锌合金、氮化镓、氮化镓合金、砷化镓、砷化镓合金、碳化硅、碳化硅合金、和硅组成的组中选择的n型材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
17.一种具有外延层结构的场效应晶体管FET，包括：
n型单晶衬底；
衬底上的n型外延第一半导体层，其中第一半导体层是n型氧化锌材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是p型氧化锌材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
18.一种具有外延层结构的场效应晶体管FET，包括：
p型单晶衬底；
衬底上的p型外延第一半导体层，其中第一半导体层是p型氧化锌材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是n型氧化锌材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
19.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的n型外延第一半导体层，其中第一半导体层是n型氧化锌材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是p型氧化锌材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
20.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的p型外延第一半导体层，其中第一半导体层是p型氧化锌材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是n型氧化锌材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
21.一种具有外延层结构的场效应晶体管FET，包括：
n型单晶衬底；
衬底上的n型缓冲层；
n型缓冲层上的n型外延第一半导体层，其中第一半导体层是n型氧化锌材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是p型氧化锌材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
22.一种具有外延层结构的场效应晶体管FET，包括：
p型单晶衬底；
衬底上的p型缓冲层；
p型缓冲层上的p型外延第一半导体层，其中第一半导体层是p型氧化锌材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是n型氧化锌材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型衬底上形成的电触点；以及
栅极电压偏置源电路元件，用于与衬底触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
23.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
缓冲层上的n型外延第一半导体层，其中第一半导体层是n型氧化锌材料；
第一半导体层上的p型外延第二半导体层，其中第二半导体层是p型氧化锌材料；
p型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的p型半导体层上的栅极触点，用于形成有源沟道层；
n型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
24.一种具有外延层结构的场效应晶体管FET，包括：
单晶衬底；
衬底上的缓冲层；
缓冲层上的p型外延第一半导体层，其中第一半导体层是p型氧化锌材料；
第一半导体层上的n型外延第二半导体层，其中第二半导体层是n型氧化锌材料；
n型半导体层上的两个欧姆触点，用于分别形成源极触点和漏极触点；
位于源极触点和漏极触点之间的n型半导体层上的栅极触点，用于形成有源沟道层；
p型第一半导体层上形成的电触点；以及
栅极电压偏置源电路元件，用于与第一半导体层上的触点和栅极触点相连，具有足以提高FET的高频响应和操作性能的极性和幅度。
25.根据权利要求1至24任一项所述的具有外延层结构的场效应晶体管，其特征在于还包括：有源沟道层上的肖特基金属半导体栅极触点，以形成MESFET。
26.根据权利要求1至24任一项所述的具有外延层结构的场效应晶体管，其特征在于还包括：栅极触点和有源沟道层中间的材料层，以形成JFET。
27.根据权利要求1至24任一项所述的具有外延层结构的场效应晶体管，其特征在于还包括：栅极触点和有源沟道层中间的材料层，以形成MOSFET。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103964702A (zh) * 2014-04-02 2014-08-06 芜湖浙鑫新能源有限公司 一种液体氧化膜的制备方法
CN105977291A (zh) * 2015-03-12 2016-09-28 国际商业机器公司 半导体装置和形成该半导体装置的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101217555B1 (ko) * 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
JP5034403B2 (ja) * 2006-09-21 2012-09-26 富士通セミコンダクター株式会社 半導体集積回路装置
US7772056B2 (en) * 2007-06-18 2010-08-10 University Of Utah Research Foundation Transistors for replacing metal-oxide semiconductor field-effect transistors in nanoelectronics
TW200931661A (en) * 2007-10-30 2009-07-16 Moxtronics Inc High-performance heterostructure FET devices and methods
JPWO2011046021A1 (ja) * 2009-10-13 2013-03-07 住友電気工業株式会社 炭化珪素基板の製造方法および炭化珪素基板
CN102496664B (zh) * 2011-12-01 2014-01-08 重庆平伟实业股份有限公司 一种延长砷化镓led寿命的合金方法
US9024367B2 (en) * 2012-02-24 2015-05-05 The Regents Of The University Of California Field-effect P-N junction
US9392681B2 (en) * 2012-08-03 2016-07-12 Schlumberger Technology Corporation Borehole power amplifier
US20140035588A1 (en) * 2012-08-03 2014-02-06 Schlumberger Technology Corporation Borehole particle accelerator
KR101523984B1 (ko) * 2013-12-31 2015-05-29 (재)한국나노기술원 공핍영역을 구비한 화합물반도체 소자

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120782B2 (ja) * 1987-06-22 1995-12-20 日本電気株式会社 半導体装置
US5227644A (en) * 1989-07-06 1993-07-13 Nec Corporation Heterojunction field effect transistor with improve carrier density and mobility
US4935377A (en) * 1989-08-01 1990-06-19 Watkins Johnson Company Method of fabricating microwave FET having gate with submicron length
JPH03171636A (ja) * 1989-11-29 1991-07-25 Oki Electric Ind Co Ltd 電界効果トランジスタ
US5081511A (en) * 1990-09-06 1992-01-14 Motorola, Inc. Heterojunction field effect transistor with monolayers in channel region
US5274554A (en) * 1991-02-01 1993-12-28 The Boeing Company Multiple-voting fault detection system for flight critical actuation control systems
US5298441A (en) * 1991-06-03 1994-03-29 Motorola, Inc. Method of making high transconductance heterostructure field effect transistor
US5270554A (en) * 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
JPH06204253A (ja) * 1993-01-07 1994-07-22 Fujitsu Ltd 電界効果半導体装置
JPH07135219A (ja) * 1993-06-16 1995-05-23 Yokogawa Electric Corp 電界効果トランジスタ
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5821576A (en) * 1995-10-18 1998-10-13 Northrop Grumman Corporation Silicon carbide power field effect transistor
US5729045A (en) * 1996-04-02 1998-03-17 Advanced Micro Devices, Inc. Field effect transistor with higher mobility
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6342313B1 (en) * 1998-08-03 2002-01-29 The Curators Of The University Of Missouri Oxide films and process for preparing same
US6291085B1 (en) * 1998-08-03 2001-09-18 The Curators Of The University Of Missouri Zinc oxide films containing P-type dopant and process for preparing same
JP3129298B2 (ja) * 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
JP3423896B2 (ja) * 1999-03-25 2003-07-07 科学技術振興事業団 半導体デバイス
US6274916B1 (en) * 1999-11-19 2001-08-14 International Business Machines Corporation Ultrafast nanoscale field effect transistor
US6822275B2 (en) * 1999-12-21 2004-11-23 Sumitomo Electric Industries, Ltd. Transverse junction field effect transistor
US20010015437A1 (en) * 2000-01-25 2001-08-23 Hirotatsu Ishii GaN field-effect transistor, inverter device, and production processes therefor
GB2362506A (en) * 2000-05-19 2001-11-21 Secr Defence Field effect transistor with an InSb quantum well and minority carrier extraction
KR100327347B1 (en) * 2000-07-22 2002-03-06 Samsung Electronics Co Ltd Metal oxide semiconductor field effect transistor having reduced resistance between source and drain and fabricating method thereof
US6559068B2 (en) * 2001-06-28 2003-05-06 Koninklijke Philips Electronics N.V. Method for improving inversion layer mobility in a silicon carbide metal-oxide semiconductor field-effect transistor
JP3800047B2 (ja) * 2001-07-18 2006-07-19 日産自動車株式会社 電界効果トランジスタ
JP4920836B2 (ja) * 2001-07-30 2012-04-18 シャープ株式会社 半導体素子
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4210748B2 (ja) * 2003-08-27 2009-01-21 独立行政法人物質・材料研究機構 酸化亜鉛基積層構造体
US6906356B1 (en) * 2004-09-27 2005-06-14 Rockwell Scientific Licensing, Llc High voltage switch

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103964702A (zh) * 2014-04-02 2014-08-06 芜湖浙鑫新能源有限公司 一种液体氧化膜的制备方法
CN105977291A (zh) * 2015-03-12 2016-09-28 国际商业机器公司 半导体装置和形成该半导体装置的方法
US10157993B2 (en) 2015-03-12 2018-12-18 International Business Machines Corporation Low resistance contact for semiconductor devices

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