CN101364602B - 具有高速擦除能力的能隙处理的电荷捕捉存储单元 - Google Patents

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Abstract

本发明公开了一种具有高速擦除能力的能隙处理的电荷捕捉存储单元，包含一电荷捕捉元件，其是通过阻挡层与栅极分隔，该阻挡层为掺杂金属而中等介电常数的二氧化硅，例如掺杂铝的氧化硅；同时该电荷捕捉元件也通过能隙工程的隧穿介电层与半导体衬底分隔。

Description

具有高速擦除能力的能隙处理的电荷捕捉存储单元
技术领域
本发明是关于闪存技术，更进一步而言，是关于适用高速擦除与程序化运作的可微缩的电荷捕捉存储器技术。
背景技术
闪存是非易失集成电路存储技术的一环，传统闪存利用浮动栅极存储单元。当存储装置的密度提高，浮动栅极存储单元就会更加接近，相邻浮动栅极中所储存的电荷的相互影响就会成为问题。就浮动栅极存储单元技术而言，上述问题限制了增加闪存密度的空间。另一种型态的闪存所采用的存储单元结构，称为电荷捕捉存储单元，其是利用介电电荷捕捉层来取代浮动栅极。电荷捕捉存储单元使用介电电荷捕捉材料，不会像浮动栅极技术一样产生存储单元间相互影响的问题，因此被认为可应用于高密度闪存中。
典型电荷捕捉存储单元包含FET结构的场效晶体管，其具有源极与漏极，二者之间由沟道所分隔，同时沟道中分离出栅极，其是利用包括隧穿介电层、电荷储存层、与阻挡介电层在内的介电材料堆栈而成。参照早先称做SONOS装置的传统设计，其源极、漏极、与沟道是形成于硅衬底(S)中，隧穿介电层由氧化硅(O)所形成，电荷储存层由氮化硅(N)所形成，而阻挡介电层由氧化硅(O)形成、栅极则采用多晶硅(S)。SONOS装置是利用现有的特定偏压技术，以电子隧穿的方式进行程序化，同时利用空穴隧穿或者电子脱离捕捉的方式进行擦除。为使擦除操作的速度可供实际应用，隧穿介电层必须相当薄(小于30埃(angstrom))。然而，若采用此种厚度，存储单元的耐久度与电荷维持特性均远低于传统浮动栅极技术。同时，若采用相对较厚的隧穿介电层，擦除所需的电场则会使电子由栅极射入至阻挡介电层。电子射入造成擦除饱和(erase saturation)的现象，此时电荷捕捉装置中的电荷级层会收缩至一平衡级层上。参见美国专利7,075,828号，名称为”Operation Scheme with Charge Balancing Erase forCharge Trapping Non-Volatile Memory”，发明人为Lue等。然而，若擦除饱和级层过高，则完全无法擦除存储单元，或者会使得程序化状态和擦除状态之间的边界门限过低，无法致用。
另一方面，技术研发亦朝着增进阻挡介电层强度的方向迈进，以在擦除所需的高电场状态下，减少电子由栅极隧穿。参见美国专利号6,912,163“Memory Device Having High Work Function Gate and Method of ErasingSame”，发明人为Zheng及其它，2005年6月28日公告；美国专利号7,164,603”“Operation Scheme with High Work Function Gate and ChargeBalancing for Charge Trapping Non-Volatile Memory”，发明人为Shih及其它；同时参见Shin等人所发表于IEDM 2003(MANOS)的“A HighlyReliable SONOS-type NAND Flash Memory Cell with Al2O3 or Top Oxide”；以及Shin等人在IEEE 2005所发表的“A Novel NAND-type MONOSMemory using 63nm Process Technology for a Multi-Gigabit FlashEEPROMs”.上述参考文件中，Shin等人所发表的第二篇论文揭露一种SONOS型态的存储单元，其栅极是以氮化钽制作，而阻挡介电层则是以氧化铝制作(称为TANOS装置)；此种结构可将隧穿介电层维持在相对较厚的4nm。氮化钽相对具有较高的功函数，其可阻止电子隧穿通过栅极，同时，相对于隧穿介电层的电场而言，氧化铝的高介电常数可将阻挡介电层的电场降至相对较低的强度。Shin等人在存储单元的击穿电压、氧化铝层的厚度、以及隧穿介电层的厚度之间，提供了一种互易调整的方法。TANOS装置中4nm厚的二氧化硅隧穿介电层，需要较高的擦除电压来提升擦除速率。欲增加擦除速率，则必须提高电压、或者减低隧穿介电层的厚度。为了擦除所提高的电压，会受到击穿电压的局限；降低隧穿介电层的厚度，则如上述，面临电荷维持能力的问题。
另一方面，亦有人投入研究，希望在较低电场的擦除操作中，增进隧穿介电层的效能。美国专利申请号US 2006/0198189A1“Non-VolatileMemory Cells，Memory Arrays Including the Same and Method of OperationCells and Arrays”，2006年9月7日公开(称为”BE-SONOS装置”)，发明人为Lue等；Lue等人发表于IEEE 2005年12月的“BE SONOS：A Bandgap Engineered SONOS with Excellent Performance and Reliability”；Wang等人发表于IEEE 2007年5月的“Reliability and Processing Effects of theBandgap Engineered SONOS(BE-SONOS)Flash Memory”；以及美国专利申请号US 2006/0261401 A1“Novel Low Power Non-Volaile Memory andGate Stack”，2006年11月23号公开，发明人为Bhattacharyya。
BE-SONOS技术已证实可以提供绝佳效能，克服先前技术中SONOS型态存储器所遭遇的擦除速率、耐久度、电荷维持能力等问题。然而，擦除饱和的问题仍然限制装置的操作参数，此外，当装置尺寸缩小，擦除饱和的问题会更加严重。
先前技术着眼于高介电常数的介电物质，例如氧化铝。介电常数较高的介电物质可提高程序化与擦除的速度以提升效能，改良存储单元的阈值电压的存储窗口，同时利用降低有效氧化物的厚度EOT，来降低程序化和擦除的操作电压。然而，制作像氧化铝等高介电常数物质时，难以维持高质量。因此，使用高介电常数材料作为阻挡介电物质，同时必须付出低可靠度与低数据维持能力的代价。
因此，必须提供新的存储器技术，以轻易制作出高质量元件，解决先前技术中可靠度与数据维持能力的问题，同时能够应用于非常微小的存储装置中。
发明内容
有鉴于此，本发明的主要目的在于提供一种阻挡介电层经过加工的电荷捕捉存储单元，包含电荷捕捉元件，其通过包含金属掺杂的氧化硅(例如掺杂铝的氧化硅)所构成的阻挡介电层与栅极分离，同时通过隧穿介电层与包含沟道的半导体衬底分离。阻挡介电层经过加工，使其介电常数K大于二氧化硅，在较佳实施例其K值位于4.5至7之间，同时与栅极材料相互对应，提供相对高的电子势垒高度，例如大于2.5eV。如稍后所述，电子势垒高度与介电常数可通过变换具有金属掺杂的氧化硅内的金属浓度，或者选择适当的栅极材料，来进行调整，以在没有擦除饱和的情况下，达成快速程序化与快速擦除的功能，并提供绝佳的可靠度与电荷维持特性。本发明同时揭露一种制作存储单元的步骤，其中包括形成掺杂金属的氧化硅层作为阻挡介电层的技术。
此技术包含在本发明所揭露的存储器中，其具有经能隙加工的隧穿介电层，该介电层包含多种材料所构成的组合，并具有可忽略的电荷捕捉效力与能带偏移特性。能隙加工的隧穿介电层可降低装置所需的操作电压，同时可启用具有中等介电常数的阻挡介电层，以提供较佳的可靠度，但不会大幅降低其表现。能带偏移特性包含在半导体主体与薄层区块的介面处具有一相对较大的空穴隧穿势垒高度，同时增加价带能级，因此由该介面到例如距离沟道表面小于2nm的第一偏移的空穴隧穿势垒高度相对较低。能带偏移特性同时包含在距离沟道表面超过2nm之处的第二偏移上，提供具有相对高电子隧穿势垒的薄层，以利用前述相对较低的空穴隧穿势垒高度将该材料与电荷捕捉层区隔。
第一偏移处的价带能级，具有足以引发空穴隧穿的电场，可使空穴隧穿通过薄层区块与半导体主体的介面与所述偏移，同时可提高偏移后的价带能级，使该能级足以有效去除加工隧穿介电层在偏移之后的空穴隧穿势垒。此结构所引发的电场有助于空穴以高速进行隧穿，同时在没有电场或者因为其它操作(例如由存储单元读取数据或者程序化相邻存储单元)而引发小电场的情况下，有效地防止穿越加工隧穿介电层的漏电。
依据较佳实施例所制作的装置中，加工的隧穿介电层包含超薄氧化硅层O1(例如小于15埃)，超薄氮化硅层N1(例如小于30埃)，以及超薄氧化硅层O2(例如小于35埃)，其可使得距离半导体主体的介面15埃以下的偏移将价带能级增加约2.6eV。O2层藉将N1层(与O2层间具有第二偏移，举例而言距离介面约35至45埃)与电荷捕捉层分隔，并具有低价带能级(较高空穴隧穿势垒)与较高传导带能级的区块。该电场足以引发该介面与第一偏移之间的空穴隧穿，同时提高第二偏移之后的价带能级，使得该能级足以有效地消除空穴隧穿势垒；此乃因为第二偏移距离该介面的距离较远。因此，O2层对于协助空穴进行隧穿的电场不会有显著的影响，但却可在低电场状态下增进加工隧穿介电层对于漏电流的阻挡能力。
依据本发明较佳实施例制作的存储装置中的阻挡介电结构，包含掺杂铝的氧化硅，其中铝的原子百分浓度位于0.1％到50％之间，而介电常数约为4.5至7之间。因此，该阻挡介电结构中的电场强度相对低于隧穿介电层中的电场强度。
此处所揭露的存储单元实施例具有栅极，其包含多晶硅，例如N+多晶硅，或者例如铝等金属。在其它实施例中，栅极包含功函数高于N+多晶硅的材料，举例而言可为P+多晶硅、白金、氮化钽、或者依据功函数、传导性、与制作难易程度而选择的其它材料。
本发明所组合的技术，包含可降低阻挡介电层中与隧穿介电层相关的电场的技术，以及降低擦除所需电场强度但又可达成高速擦除而不会发生擦除饱和的技术，使得存储装置可获得较先前技术更大的存储窗口。同时，存储单元可具有良好的电荷维持能力与耐用度。
存储单元阵列与电路耦接，以施加偏压至所选定的存储单元，进行读取、程序化、与擦除的操作。
本发明的其它特征将依据权利要求范围以图示及实施方式说明如下。
附图说明
图1为依据本发明的一种较佳实施例所绘制的存储单元简化示意图。
图2为隧穿介电层的能带分析图，其中包括低电场状态下的能带偏移技术。
图3为隧穿介电层的能带分析图，其中包括高电场状态下的能带偏移技术。
图4为依据本发明的一种实施例所制作的存储单元，进行擦除操作时的电场强度示意图。
图5为介电常数K与氧化硅中铝掺杂浓度原子百分比的对应图。
图6为依据本发明所揭露的存储单元所制作的NAND型存储阵列示意图。
图7为本发明所揭露的存储单元在NAND型组态下的简化剖面示意图，其取样方向垂直于字线。
图8为本发明所揭露的存储单元在NAND型组态下的简化剖面示意图，其取样方向平行于字线。
图9为依据本发明的较佳实施例所制作的存储单元与偏压电路所设计的集成电路存储器方块示意图。
图10为平坦能带电压对应擦除偏压时间的关系图，其中显示依据本发明的一种实施例所制作，介电常数字于3.9到8之间的存储单元的多条擦除曲线。
图11为平坦能带电压对应擦除偏压时间的关系图，其中显示依据本发明的一种实施例所制作，在栅极/阻挡介电介面的功函数位于3至4eV的存储单元的多条擦除曲线。
【主要元件符号说明】
10、74、74A：沟道
10a：沟道表面
11：源极
12：漏极
13、43：空穴隧穿层    
14、44：能带偏移层
15、45：绝缘层    
16、46、77：电荷捕捉层
17、47、78：阻挡介电层
18、48、79：栅极
30、31、32、33、34、37：能带能量区块
50、51：电场
52、53：电流
60、62：晶体管
61-1、61-2、......、61-N-1、61-N：存储单元
70：半导体主体
71、72、73：源极/漏极终端
74、75：沟道区块
76：介电隧穿层
80、81：堆栈
82、83、84：浅沟槽绝缘结构
810：集成电路
812：存储阵列
814：区块选择译码器
816：多条字线
818：位线译码器与驱动器
820：多条位线
822：总线
824：感应放大器与数据输入结构
826：数据总线
828：数据输入线
830：其它电路
832：数据输出线
834：偏压状态设置器
836：电流源
BL-1、BL-2、BL-3、BL-4：位线
WL-1、WL-2、......、W1-N-1、WL-N：字线
BST：区块选择字线
SST：源极选择字线
具体实施方式
以下参照图1至图11，以各种实施例说明本发明的实施方式。
图1为电荷捕捉存储单元的示意图，其包含中等介电常数的阻挡介电层与具有能隙加工的介电隧穿层。存储单元包含半导体主体中的沟道10、以及邻接沟道的源极11与漏极12。
本实施例中的栅极18包含P+多晶硅，但亦可采用N+多晶硅。在其它实施例中包含金属、金属化合物、或金属与金属化合物的组合，均可作为栅极18的材料，例如铂、氮化钽、金属硅化物、铝、或其它金属/非金属化合物。在某些应用中，较佳实施例是采用功函数高于4.5eV的材料。参见上述美国专利US 6,912,163号，即可知悉多种适于作为栅极终端的高功函数材料。此种材料通常利用溅射或者物理气相沉积或者化学气相沉积的技术沉积，同时可利用反应离子刻蚀将之图案化。
如图1所示的实施例，介电隧穿层内含多种材料复合的材料，包含位于沟道10表面10a的二氧化硅第一层13作为空穴隧穿层，其是利用临场蒸汽产生技术(in-situ steam generation，ISSG)制作，同时可选择性地利用后沉积NO退火或在沉积过程中加入NO环境的方法，将之氮化。二氧化硅第一层13的厚度低于20埃，较佳实施例中低于15埃。
氮化硅层14，称为能带偏移(band offset layer)层，位于二氧化硅第一层13之上，举例而言其是利用低压化学气相沉积(LPCVD)，较佳实施例中利用二氯硅烷(dichlorosilane，DCS)与NH3作为前驱物在680℃的条件下制作。在其它工艺中，能带偏移层包含氮氧化硅，其是利用相似工艺，并采用N2O作为前驱物。氮化硅层14的厚度低于30埃，较佳实施例中低于25埃。
二氧化硅的第二层15称为绝缘层，位在氮化硅层14之上，举例而言可利用LPCVD高温氧化物HTO沉积。二氧化硅第二层15的厚度低于35埃，较佳实施例中介于25至35埃。稍后将参照图2与图3详述介电隧穿层的结构。
本实施例中的电荷捕捉层16包含氮化硅，在一较佳实施例中是利用LPCVD法制作，其厚度高于50埃，举例而言，在本实施例中约为70埃。亦可采用其它电荷捕捉材料与结构，举例而言包括氮氧化硅(SixOyNz)、富硅氮化物、富硅氧化物，而捕捉层则包含镶埋的纳米粒子等。参见2006年11月23日所公开，发明人为Bhattacharyya的美国专利申请号US2006/0261401 A1“Novel Low Power Non-Volatile Memory and Gate Stack”即可知悉前述的多种电荷捕捉材料。
本实施例中的阻挡介电层17包含掺杂铝的氧化硅，其介电常数经调校后约在4.5至7之间。制作掺杂铝的氧化硅，可利用化学气相沉积(CVD)或原子层沉积(ALD)，其中采用可提供铝、硅、氧的前驱物，例如以Al-[O-C-(CH3)3]3提供铝，以二氯硅烷SiH2Cl或四乙氧基硅甲烷(Tetraethoxysilane)TEOS提供硅，而以N2O、O2、或O3提供氧。采用上述工艺，可以形成具有极少缺陷的掺杂铝的氧化硅，其可提供具有完美电荷维持特性的阻挡介电层。如前述，介电常数可通过控制氧化硅中铝的浓度而调校。掺杂金属的氧化硅层17的厚度，举例而言约在5到18纳米之间，而氮化硅的电荷捕捉层16的厚度可为5到7纳米之间。在另一实施例中，掺杂铝的氧化硅层17的厚度约为9nm。阻挡介电层的厚度与质量与存储单元的可靠性高度相关，对数据维持能力的影响尤其为甚。虽然掺杂金属的二氧化硅可具有较高的介电常数，氧化物的品质(举例而言，可由晶体结构的缺陷数量作为指针)会随着掺杂浓度的增加而降低。因此，必须增加该二氧化硅层的实体厚度(较传统SiO2实施例厚)，以维持低漏电流。然而，无须随着介电常数的提升，以全等比例增加掺杂金属的二氧化硅的厚度。因此，即可减少氧化物厚度(EOT)，而操作电压亦可降低。
在一代表性的较佳实施例中，二氧化硅的第一层13的厚度可为13埃，能带偏移层14可为20埃的氮化硅，绝缘层15可为25埃的二氧化硅，电荷捕捉层16可为70埃的氮化硅，而阻挡介电层17则可为90埃的掺杂铝的氧化硅，其中铝的原子百分比为10％(介电常数约5.5，而能隙接近二氧化硅)。栅极材料可为p+多晶硅(功函数约5.1eV)。由此，可在栅极与阻挡介电层之间形成约3.9eV的电子势垒高度。
在本发明所揭露的其它实施例中，『调校』介电常数的材料，可包括掺杂铪的氧化硅(HfO2的介电常数约10)、掺杂钛的硅化物(TiO2的介电常数约60)、掺杂镨的氧化硅(Pr2O3的介电常数约30)、掺杂锆(Zr)的氧化硅、以及掺杂镧(La)的氧化硅。亦可采用组合金属，举例而言可在氧化硅中掺杂铝与铪、铝与锆、铝与镧、或铝与铪与镧。在某些实施例中，亦可混合掺杂氮化物与金属。调整氧化硅中所掺杂的金属以及其它材料的原子百分比浓度，即可获得所求的介电常数，其浓度范围可界于原子百分比0.1至50之间。以掺杂铝为例，掺杂的浓度对于价带和传导带的能级几乎没有影响，因为Al2O3的能隙几乎与SiO2相同。
以掺杂铪为例，掺杂浓度越高，价带和传导带的能级就越低。然而，在相同掺杂浓度下，掺杂铪的氧化硅的介电常数比掺杂铝的氧化硅高。因此本发明亦可采用掺杂铪的氧化硅。
就大部分掺杂金属的氧化硅而言(除了铝以外)，提高掺杂金属浓度时，传导带能级会降低，而价带能级会增加。然而，上述范例中的介电常数几乎均远高于掺杂铝的氧化硅，故掺杂铝的氧化硅可以对电子势垒高度的降低进行补偿。掺杂金属的氧化硅的实施例，可包含一种或多种的金属掺杂材料，同时可包含氮化物掺杂与金属掺杂的组合，以针对特定应用调整介电常数及能隙。
栅极18的材料可为阻挡介电层提供足够的电子势垒高度。可作为栅极18的材料包含N+多晶硅、P+多晶硅、钛、氮化钛、钽、氮化钽、钌、铂、铱、二氧化钌、二氧化铱、钨、与氮化钨等。
掺杂10％铝的氧化硅，介电常数约为5.5，希望获得约3eV的势垒高度以达成擦除饱和VFB＜-2V。由于Al2O3的势垒高度几乎与SiO2相同，所以具有N+多晶硅栅极而掺杂10％铝的氧化硅的电子势垒高度约3.1eV。这同时表示栅极材料的功函数必须高于4.2eV，因为N+多晶硅栅极的功函数约为4.3eV。因此，可作为掺杂10％铝氧化硅的栅极材料为N+多晶硅、P+多晶硅、钛、氮化钛、钽、氮化钽、钌、铂、铱、二氧化钌、二氧化铱、钨、与氮化钨等。本实施例中，较佳模式是采用P+多晶硅，因为其便于制作与进行工艺整合，同时也因为P+多晶硅的功函数较N+多晶硅高。依据前文揭露的内容，较佳实施例是选择介电常数高于5而电子势垒高度高于3.2eV者。
图2为介电隧穿结构的传导带与价带的能级示意图，该结构包含低电场下的图1的堆栈层13-15，而图面显示U型传导带与反转U型的价带分布。由右侧，半导体主体的能隙显示于区块30之中、空穴隧穿层的价带与传导带显示于区块31、偏移层的能隙显示于区块32、绝缘层的价带和传导带的能带显示于区块33、而电荷捕捉层的价带和传导带则显示于区块34。电子是以具有负号的圆圈表示；因为区块31、32、33三个区块中隧穿介电层的传导带的能级均比捕捉层高，因此电子被限制于电荷捕捉区块34中，而无法隧穿至沟道中的传导带。类似的电子隧穿现象与隧穿介电层中U型传导带之下的区块相关，同时与捕捉结构能带水平线之上到沟道能带的区块相关。因此，在低电场条件下难以发生电子隧穿。相同地，区块30中，沟道的价带内的空穴被区块31、32、33足够的厚度所阻挡而无法隧穿至电荷捕捉结构34，同时也受到沟道介面上的高度空穴隧穿势垒的阻挡。类似的空穴隧穿现象与隧穿介电层中反转U型价带之下的区块相关，同时与沟道能带水平线之下到电荷捕捉层能带的区块相关。因此，在低电场条件下难以发生空穴隧穿。依据本发明的一种较佳实施例，空穴隧穿层包含二氧化硅，其具有约为4.5eV的空穴隧穿势垒高度，以防止空穴隧穿。氮化硅中的价带仍维持在1.9eV，低于沟道中的价带能量。因此，隧穿介电结构中三个区块31、32、与33的价带仍然远低于沟道30中的价带。故此处所揭露的隧穿层特性是由能带偏移的特性所决定，包含在与半导体主体的介面处的小区块(薄层31)具有相对较大的空穴隧穿势垒高度，以及在第一偏移具有价带能级提升区块37，而其与沟道表面的距离少于2nm。能带偏移特性同时包含利用隧穿势垒相对较高的材料制作薄层33，造成沟道至第二偏移的价带能级具有降低区块38，形成反U型价带。类似地，可选择利用相同的材料在传导带形成U型。
图3显示隧穿层31在电场约为12 MV/cm的状况下的介电隧穿结构的能带示意图；藉此可引发空穴隧穿(在图3中，O1层厚度约为15埃)。在此电场中，价带自沟道表面往上倾斜。因此，在与沟道表面具有距离的偏移中，隧穿介电结构的价带能级大幅增加，并且在本范例中提升到超越沟道区块的价带能级的程度。因此，空穴隧穿的机率在上述斜坡与沟道中的传导带能级之间大幅增加(如图3中阴影处)，而在隧穿堆栈中反转U型的价带内的机率则降低。能带偏移有效地在高电场时排除区块32中的偏移层阻挡功能以及区块33中的隧穿介电层的阻挡功能，使得在电场相对较小的情况下(例如E＜14 MV/cm)能够产生较大的空穴隧穿电流。
绝缘层33隔绝偏移层32与电荷捕捉层34。如此可在低电场的情况下，有效地提高对电子与空穴的阻挡能力，以增加维持电荷的能力。
本实施例中，偏移层32必须够薄，方可忽略其电捕捉效力。同时，偏移层需为不导电的介电物质。因此，采用氮化硅的实施例中，偏移层的厚度应小于30埃，而较佳实施例中应小于25埃。
就空穴隧穿层31采用二氧化硅的实施例而言，其厚度应小于20埃，较佳实施例小于15埃。举例而言，在一较佳实施例中，空穴隧穿层31为厚度约13埃的二氧化硅，同时其经过上述氮化处理程序，形成超薄的氮氧化硅薄膜。
隧穿介电层可利用氧化硅复合材料、氮氧化硅、以及氮化硅，依据本发明的实施例来制作；只要该复合材料具有所需的反转U型价带，同时在与沟道表面具有距离的偏移之处的价带能级有改变，造成有效的空穴隧穿，即不需要在各层之间进行精准的转换。此外，能带偏移技术亦可采用其它材料的组合。
介电隧穿层的叙述着眼于『空穴隧穿』而非电子隧穿，因为该技术已解决SONOS型存储器中必须倚赖空穴隧穿而造成的相关问题。举例而言，由二氧化硅组成的隧穿介电层，若其厚度够薄，足以让空穴在实际可应用的速度下进行隧穿，会因为厚度过薄而无法阻挡电子隧穿的漏电情形。然而，此种工程的效应同时增进了电子隧穿的表现。因此，采用能带加工技术实质上同时增进了利用电子隧穿进行程序化以及利用空穴隧穿进行擦除的效能。
图4为图1的电荷捕捉存储结构的栅极堆栈示意图，显示擦除程序中的电场动态。栅极堆栈包含空穴隧穿层43、能带偏移层44、以及绝缘层45，共同组合成为存储装置的介电隧穿层。电荷捕捉层46显示于隧穿介电层之上。阻挡介电层47包含介电常数中等的绝缘层，例如掺杂铝的二氧化硅，以分隔电荷捕捉层46以及金属栅极48。在擦除过程中施加偏压VG与VW于栅极与存储单元的沟道，可引发电场，同时造成穿越介电隧穿层43、44、45的电场ETUN50，以及穿越阻挡层47的电场EB51。穿越介电隧穿层的电场ETUN50的强度，足以引发进入捕捉层46的空穴隧穿电流52。穿越阻挡介电层47的电场EB51的强度，相对降至低于穿越隧穿介电层中二氧化硅的电场强度的程度，因为阻挡介电层具有较高的介电常数(约3.9/K，而3.9为二氧化硅的介电常数)。由于栅极48具有足够的电子亲和力、相对较低的电场EB51、以及阻挡介电层47的厚度设计，因此可以有效地阻挡电子隧穿电流53，藉以形成较大的存储窗口，却不会造成擦除饱和效应。此处所揭露的存储装置可利用穿越栅极与半导体主体而够低的偏压来操作，其在擦除过程中发生于隧穿介电层内的最大电场为14MV/cm以下，同时阻挡介电层内有相对较低的电场。
图5显示多种掺杂浓度下，掺杂铝的氧化硅的介电常数，其中介电常数范围落在4～8之间。掺杂铝的氧化硅为顶部介电层的理想材料，因为掺杂铝的氧化硅具有较大的势垒高度(势垒高度不会随着铝的掺杂提高而大幅降低)，同时可经由调整取得适当的介电常数。在铝原子百分比非常低时，介电常数接近纯二氧化硅的介电常数3.9。在铝原子百分比0.1％与50％之间时，介电常数落在约4～7之间。掺杂铝的二氧化硅的电子隧穿势垒非常接近纯二氧化硅，同时就算增加铝掺杂的比例(至少在原子百分比50％以下时)，该势垒也只会小幅降低。较佳实施例中，铝掺杂的原子百分比约在1％到10％之间，而介电常数约在4.5至5.5之间；由于此时材料中的缺陷极少，而介电常数够高、能隙够大，因此其可组合成容易制作的栅极材料，例如P+多晶硅。利用可调校介电常数以及高电子势垒高度的特性，掺杂铝的氧化硅为此用途的理想材料，而由此制作的存储单元可具有相当低或者负的擦除饱和门限、快速程序化与快速擦除、高电荷维持能力、低EOT以及低操作电压等特性。综合上述特性，方得将存储单元的栅极长度缩小至非常小的尺寸，包括将栅极长度缩至50nm以下。
依据上述方法所制作的存储单元，可纳入如图6的NAND型存储阵列之中。该阵列包括多个位线BL-1、BL-2、BL-3、BL-4等，以及多个字线WL-1、WL-2、......、WL-N-1、WL-N。N个存储单元所构成的群组在一个耦接至对应位线的区块选择晶体管以及一个耦接至源极线的源极选择晶体管之间，串行连接。区块选择字线(BST)与一列区块选择晶体管耦接，而源极选择字线(SST)则与一列源极线连接晶体管耦接。因此，举例而言，图中代表性的位线BL-2而言，区块选择晶体管60将一连串的存储单元61-1到61-N连接位线至BL-2，以响应区块选择字线上的讯号BST。序列中最后的存储单元61-N连接至源极选择晶体管62，其将该序列与源极线SL耦合，以响应源极选择字线上的讯号SST。
在其它实施例中，存储单元可排列成快闪存储装置中常用的AND型、NOR型、或者虚拟接地型阵列。
在NAND阵列中可利用级次递增的脉冲程序化ISPP或其它包括Fowler Nordheim隧穿等方法进行程序化。ISPP上采用级次施加程序化电压的方式，举例而言启始栅极偏压约为17V，接着在各程序化级次中个别增加0.2V。在此实施例中，施加偏压的时间可为例如10μs。依据本技术的其它实施例，施加脉冲的时间以及逐级增加的脉冲电压可依据实际需要进行变换。此种存储单元显示了相对为线性的程序化特性，同时相较于先前技术而言提供了相当大的存储窗口，使其特别适合利用多级程序化技术，在每个存储单元中储存多个位。在其它实施例中，亦采用所谓的脉冲电压自行增加技术进行程序化。此外亦可依据阵列特性的兼容性，选用其它偏压设置。
尚可采用其它程序化偏压技术。就NOR阵列结构而言，包括热电子隧穿或者FN隧穿等方法均可作为偏压设置，同时也可采用现有技术中的其它方法。
图7与图8显示上述NAND型阵列中存储单元结构范例，而该二图式分别显示垂直字线与平行字线的方向的剖面图。图7包含半导体主体70，其包含沟道区块74、75以及接触沟道区块的源极/漏极终端71、72、73。源极与漏极终端间的沟道长度为50nm以下，而在较佳实施例中沟道长度为30nm以下。复合材料的介电隧穿层76、电荷捕捉层77、阻挡介电层78、以及金属栅极字线层79，分别排列在沟道区块74、75之上的堆栈80、81之中。
图8显示图7的结构，其是沿着平行字线的方向绘制，但堆栈与参考数字采用与图7相同的编号。浅沟槽绝缘(STI)结构82、83、84分隔多个序列连接的存储单元纵行。依图所示，沟道74的表面以及相邻沟道74A的表面为平面型态。该存储装置的制作过程，可能包含依据所需的产品特性与工艺技术，在横断面制作凹陷(凹面)沟道表面，或者在沟道表面制作突出表面(凸面)。隧穿介电层76以及堆栈的其余部分77、78、79位于沟道表面之上，其可为平面、凹面、凸面、或者综合型态。较佳实施例中，STI结构之间的沟道宽度(如82、83)在50nm以下，而以尽量小至STI技术所允许的宽度范围内为佳。
图9显示集成电路的简化方块图，该电路包含采用阻挡介电技术的BE-SONOS存储单元；如前所述，其具有金属或多晶硅栅极、经过能隙加工的隧穿介电层、以及掺杂铝的氧化硅或者其它掺杂金属的氧化硅所制作的阻挡层。阻挡层的介电常数调整至约4.5到7之间。集成电路810包含存储阵列812，其制作上包含在半导体衬底之上，采用如前述的阻挡介电技术的BE-SONOS存储单元。字线(或横列)与方块选择译码器814耦合，同时与多条字线816及多条方块选择线具有电性通讯，并且沿着存储阵列812的横列设置。位线(纵行)译码器与驱动器818与多条位线820耦合，同时与其具有电性通讯，并且沿着存储阵列812的纵行排列，以对存储阵列812中的多个存储单元进行读写。地址是由总线822提供至字线译码器与驱动器814，以及位线译码器818。方块824中包含感应放大器以及数据输入结构(包含读取、程序化、与擦除所用的电流源)，透过数据总线826耦合至位线译码器818。数据是由集成电路810的输入/输出端，或者其它集成电路810内部或外部的数据源，经过数据输入线828提供至方块824的数据输入结构中。在所示实施例中，集成电路810内包含其它电路830，例如其可为通常功能的处理器，或者可为特别用途的应用电路，抑或为该存储单元阵列所支持而可提供系统单芯片功能的组合模块。数据是由方块824中的感应放大器，经数据输出线832传送到集成电路810或者其它集成电路810内部或外部的数据终端。
阵列812可为NAND阵列、AND阵列、或NOR阵列，其可依据用途而定。相当大的存储窗口可支持各个存储单元储存多个位，因此存储装置中可包含多位感应放大器。
本实施例包含一控制器，其利用偏压状态设置器834控制偏压设置所供给的电压以及电流源836，例如读取、程序化、擦除、擦除验证、与程序化验证的电压，或者字线与位线的电流，以及利用存取控制过程控制字线/来源线的操作。控制器834可为现有技艺中的特殊用途逻辑电路。在其它实施例中，控制器834包含通常用途的处理器，其可设置于相同的集成电路上，并执行计算机程序以控制装置的运作。又在其它实施例中，控制器834亦可为特殊用途逻辑电路与通常用途处理器的组合。
图10为平坦能带电压(与存储单元的阈值电压相关)与擦除偏压时间的关系图，其显示依据本发明一种实施例所制作的存储单元在多种偏压下的多条仿真擦除曲线；该实施例中存储单元具有隧穿介电层，而其中包含沟道表面13埃厚的二氧化硅作为隧穿(O1)层，20埃厚的氮化硅作为偏移层(N1)，25埃厚的二氧化硅作为绝缘层(O2)，70埃厚的氮化硅作为电荷捕捉层(N2)，90埃厚的掺杂铝的氧化硅作为阻挡介电层(O3，其介电常数调整如图示)，以及P+多晶硅栅极。在这些实施例中，沟道是存于衬底上，因此栅极电压VG代表穿越堆栈的电压。仿真时所用的栅极介面的电子势垒高度约为3.6eV。本图绘示VG为-18V时的擦除速度，其中介电常数位于3.9至8之间，而纯氧化铝的介电常数为8。采用此种结构可以获得相当高的擦除速率，其可抑制擦除饱和的能级以及提供良好的数据维持能力。
图11显示如同图10所述的存储单元的平坦能带电压对应擦除偏压时间的模拟图，假设其介电常数为5，但其具有介于3eV至4eV之间的多个电子势垒高度。在同样为-18V的偏压之下，势垒高度较高的存储单元抑制擦除饱和的能力较佳。P+多晶硅以及纯二氧化硅的电子势垒高度约为3.6eV。图10的模拟揭露了在势垒高度大于3.2eV而中等介电常数的顶部介电层的介电常数大于5时，擦除饱和可抑制到VFB小于-2V的程度。由此显示了两个影响擦除饱和的因子-即势垒高度与介电常数。势垒高度为阻挡介电层中价带与传导带能带能级的函数，以与栅极材料的功函数的函数。这些参数与穿越隧穿介电堆栈以进行擦除所需的电场强度相互对应，以建立擦除饱和级层。
上述实施例是采用N沟道装置，其源极与漏极均掺杂N型的杂质。此外亦可采用P沟道装置，将其源极与漏极掺杂P型的杂质。
上述实施例采用具有平坦或平面沟道表面的装置，但亦可采用非平面结构，包括圆柱状的沟道表面，鳍状沟道，或者凹陷沟道等。
上述实施例采用电荷储存堆栈，造成沟道表面上的隧穿层与阻挡介电层与栅极邻接。在其它实施例中，可反转电荷储存堆栈，使得隧穿层和栅极终端邻接，而阻挡介电层位于沟道表面上。
本发明的内容参照图示与较佳实施例揭露如上，惟应理解为上述范例非用以限制本发明的范畴。现有技艺之人依据上述内容进行的修改与组合，均落入本发明的范畴以及权利要求范围之中。

Claims (22)

1.一种电荷捕捉存储器，包含多个存储单元所组成的一阵列，其特征在于，该阵列中的各存储单元分别包含：
一介电层堆栈包含：
一隧穿介电层；
一电荷捕捉介电层位于该隧穿介电层之上；
一阻挡介电层位于该电荷捕捉介电层之上，该阻挡介电层包含一掺杂金属的介电材料，其介电常数介于4.5至7之间。
2.根据权利要求1所述的存储器，其特征在于，各该存储单元更包含一半导体衬底，其具有一沟道表面的一沟道，该沟道邻接至一源极与一漏极，该介电层堆栈位于一栅极与该沟道表面之间。
3.根据权利要求2所述的存储器，其特征在于，该栅极与该阻挡介电层之间的一电子势垒高度大于3eV。
4.根据权利要求2所述的存储器，其特征在于，该隧穿介电层包含多种材料的一组合，其具有可忽略的电荷捕捉效力，同时其设置可在该沟道表面附近建立一低于该沟道价带能级的价带能级、在该沟道表面小于2nm的一第一偏移造成一价带能级增加、以及在距离该沟道表面超过2nm的一第二偏移造成一价带能级减低。
5.根据权利要求2所述的存储器，其特征在于，更包含：
一电路，与该存储单元阵列耦接，以施加偏压至所选定的该存储单元，以进行读取、写入、擦除操作，包含跨越该栅极与该半导体衬底的偏压以引发一电场，以造成空穴隧穿经过该隧穿介电层。
6.根据权利要求1所述的存储器，其特征在于，在该掺杂金属的介电材料内的金属，包含一原子百分浓度落在0.1％至50％之间的铝。
7.根据权利要求2所述的存储器，其特征在于，该隧穿介电层位于该沟道表面上，而该栅极包含一金属、一金属化合物、一N+掺杂的多晶硅或者一P+掺杂的多晶硅。
8.根据权利要求2所述的存储器，其特征在于，该隧穿介电层包含一第一氧化硅层邻接该沟道，并具有一厚度低于20埃，一低势垒高度层位于该第一氧化硅层之上，其具有一空穴隧穿势垒高度低于3eV，以及一绝缘层将该低势垒高度层与该电荷捕捉介电层隔绝。
9.根据权利要求8所述的存储器，其特征在于，该第一氧化硅层的厚度为15埃以下。
10.根据权利要求2所述的存储器，其特征在于，该隧穿介电层包含一第一氧化硅层邻接该沟道，并具有一厚度为20埃以下，一氮化硅层位于该第一氧化硅层之上，其具有一厚度为30埃以下，以及一氧化硅层位于该氮化硅层之上，其具有一厚度为35埃以下。
11.根据权利要求2所述的存储器，其特征在于，该隧穿介电层位于该沟道表面之上，同时该阻挡介电层的一电子势垒高度大于3eV；或者
该隧穿介电层位于该沟道表面之上，同时该阻挡介电层的一电子势垒高度大于3.2eV而该介电常数大于5。
12.一种电荷捕捉存储器，包含多个存储单元所组成的一阵列，其特征在于，各该存储单元包含：
一半导体衬底包含具有一沟道表面的一沟道；
一隧穿介电层位于该沟道表面之上，包含一第一氧化硅层邻接于该沟道，其具有一厚度为20埃以下，一氮化硅层位于该第一氧化硅层之上，其具有一厚度为30埃以下，以及一氧化硅层位于氮化硅层之上，其具有一厚度为35埃以下；
一电荷捕捉层位于该隧穿介电层之上，其包含氮化硅，并且具有一厚度为50埃以上；
一阻挡介电层位于该电荷捕捉层之上，该阻挡介电层包含一掺杂铝的二氧化硅，其中铝掺杂具有一原子百分比浓度位于0.1％至50％之间；以及
一栅极位于该阻挡介电层上。
13.根据权利要求12所述的存储器，其特征在于，该阻挡介电层的介电常数大于5，同时该栅极包含P+多晶硅。
14.一种制作一电荷捕捉存储器的方法，其特征在于，其步骤包含：
提供一半导体衬底，包含位于该半导体衬底上的一沟道，该沟道具有一沟道表面、以及邻接于该沟道的一源极终端与一漏极终端；
形成一栅极；
形成一介电堆栈于该沟道表面与该栅极之间，包含形成一隧穿介电层；形成一电荷捕捉介电层；以及形成一阻挡介电层，该阻挡介电层包含一掺杂金属的二氧化硅，其具有一介电常数介于4.5至7之间。
15.根据权利要求14所述的方法，其特征在于，位于该栅极与该阻挡介电层之间的一电子势垒高度大于3eV。
16.根据权利要求14所述的方法，其特征在于，该隧穿介电层包含多种材料所构成的一组合，其具有可忽略的电荷捕捉效力，同时其设置可在该沟道表面附近建立一低于该沟道价带能级的价带能级、在该沟道表面小于2nm的一第一偏移造成一价带能级增加、以及在距离该沟道表面超过2nm的一第二偏移造成一价带能级减低。
17.根据权利要求14所述的方法，其特征在于，该掺杂金属的二氧化硅内的金属，包含一原子百分浓度落在0.1％至50％之间的铝。
18.根据权利要求14所述的方法，其特征在于，该隧穿介电层位于该沟道表面上，以及该栅极包含一金属、一金属化合物、一N+掺杂的多晶硅或者一P+掺杂的多晶硅。
19.根据权利要求14所述的方法，其特征在于，该隧穿介电层包含一第一氧化硅层邻接该沟道，并具有一厚度低于20埃，一低势垒高度层位于该第一氧化硅层之上，其具有一空穴隧穿势垒高度低于3eV，以及一绝缘层将该低势垒高度层与该电荷捕捉介电层隔绝。
20.根据权利要求19所述的方法，其特征在于，该第一氧化硅层的厚度为15埃以下。
21.根据权利要求14所述的方法，其特征在于，该隧穿介电层包含一第一氧化硅层邻接该沟道，并具有一厚度为20埃以下，一氮化硅层位于该第一氧化硅层之上，其具有一厚度为30埃以下，以及一氧化硅层位于该氮化硅层之上，其具有一厚度为30埃以下。
22.根据权利要求14所述的方法，其特征在于，该阻挡介电层的一电子势垒高度大于3eV；或者
该阻挡介电层的一电子势垒高度大于3.2eV而该介电常数大于5。
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