CN101366092B - 具有改善的编程速率的多位快闪存储装置 - Google Patents
具有改善的编程速率的多位快闪存储装置 Download PDFInfo
- Publication number
- CN101366092B CN101366092B CN2006800331281A CN200680033128A CN101366092B CN 101366092 B CN101366092 B CN 101366092B CN 2006800331281 A CN2006800331281 A CN 2006800331281A CN 200680033128 A CN200680033128 A CN 200680033128A CN 101366092 B CN101366092 B CN 101366092B
- Authority
- CN
- China
- Prior art keywords
- storage unit
- block
- charge
- programming
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003860 storage Methods 0.000 claims abstract description 207
- 230000015654 memory Effects 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims abstract description 28
- 230000005055 memory storage Effects 0.000 claims description 36
- 239000000758 substrate Substances 0.000 abstract description 7
- 230000003750 conditioning effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 43
- 238000009826 distribution Methods 0.000 description 14
- 230000014509 gene expression Effects 0.000 description 9
- 230000004913 activation Effects 0.000 description 8
- 238000001994 activation Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000013500 data storage Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 240000005020 Acaciella glauca Species 0.000 description 1
- 101100400452 Caenorhabditis elegans map-2 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Abstract
本发明提供一种用于编程包含存储单元(201)之数组之非易失性存储数组(102)之方法，其中各存储单元(201)包含基板(315)、控制栅极(328)、具有至少二个电荷储存区(432、433)以用于储存至少二个独立的电荷之电荷储存组件(322)、源极区域(203)和漏极区域(202)。该方法包含指定至少一个存储单元作为高速存储单元(802)以及藉由设置该至少二个电荷储存区(432、433)之其中第一者成为编程状态(804)而预先调整(pre-condition)高速存储单元(201)之状况，并接着用远较高的速率致能第二区上的编程。
Description
技术领域
本发明大致上系关于非易失性存储装置，且详言之，系关于改善与非易失性存储装置相关联之操作。
背景技术
闪存为非易失性半导体存储装置的常见类型。非易失性相关于当电源关闭时维持着储存之资料。因为闪存为非易失性，故其通常用于功耗控制之应用(power conscious application)，譬如于电池供电的手机(cellular phone)、个人数字助理(personal digital assistant；简称PDA)、和譬如记忆条(memory stick)之可携式大容量储存装置。
快闪存储装置一般包含形成于基板上或基板内之多个个别组件。例如，闪存可包含一个或多个高密度核心区域和形成在单一基板上之周边部分。高密度核心区域一般包含个别可寻址、实质相同的存储单元之数组。周边部分可包含输入/输出(I/O)电路、用于选择性寻址个别单元之电路(譬如用于连接选择之单元之源极、栅极和漏极至预定的电压或阻抗之译码器，以造成单元之指定的操作，譬如编程、读取或抹除)、以及电压调整和供应的电路。
在习知的闪存架构中，核心部分内之存储单元系一起耦接在电路配置内，其中各存储单元具有漏极、源极、和堆栈栅极。于操作中，可藉由周边部分电路而寻址存储单元，以执行譬如读取、抹除、和编程存储单元之功能。
闪存典型包含二种不同的类型：NOR闪存和NAND闪存。一般而言，习知的NOR闪存考虑为码等级(code-level)内存，而NAND闪存考虑为资料等级(data-level)内存。具体而言，NOR闪存一般配置成提供非常可靠的储存环境，并进一步使得能够快速和随机的读取于装置中之各存储单元。此情况藉由提供与装置中各单元个别的接触而完成。NOR架构之可靠性和随机存取性质使得NOR闪存特别适用于码储存(code storage)，譬如行动电话(mobile phone)和机上盒(set topbox)操作系统等。不幸的是，习知的NOR快闪存储单元之个别可寻址性质倾向于限制该单元在编程和抹除时之速度，并限制了该装置大小的快速缩小。典型的NOR快闪存储装置具有每秒0.4百万字节(MB/s)量级之编程速率和0.3MB/s量级之抹除速率。
另一方面，配置NAND闪存使能对储存其中之资料进行串行存取或以页为基础之存取(page-based access)。这是藉由将存储单元彼此链接并仅提供对群组或页之该等单元的存取而完成。此种架构具有使能够减少装置大小并亦提供快速写入次数之优点。然而，因为各单元并非个别可寻址，则NAND装置一般被认为较不可靠，而因此较码储存更适合作为资料储存。典型的NAND快闪存储装置具有每秒8MB量级之编程速率和每秒60MB量级之抹除速率。
发明内容
本发明之一个态样系针对一种用于编程包含存储单元之数组之非易失性存储装置之方法，其中各存储单元包含具有至少二个电荷储存区以用于储存至少二个独立电荷之电荷储存组件。该方法包含指定复数个存储单元作为高速存储单元以及预先调整该高速存储单元之状况以设置关联于各该高速存储单元之该至少二个电荷储存区之其中第一个电荷储存区成为编程状态。
本发明之另一个态样系针对一种用于编程包含非易失性存储单元之数组之存储装置之方法，各存储单元包含具有二个电荷储存区以用于储存二个独立电荷之电荷储存组件。该方法包含配置非易失性双位存储单元之数组成为一个或多个之存储单元之区块；接收请求以使用至少一个之存储单元之区块作为高速区块；预先调整于该高速区块中之存储单元之状况以设置用于该高速区块中之各存储单元之该至少二个电荷储存区之其中第一个电荷储存区成为编程状态；以及设定关联于该高速区块之状态位以指示该区块是高速区块。
本发明之又一个态样系针对一种存储装置，包含具有至少一个之非易失性存储单元之数组之核心数组。该至少一个数组可包含复数条位线，各位线连接至复数个存储单元之源极或漏极区域。该复数个存储单元可包含基板、控制栅极、具有至少二个电荷储存区以用于储存至少二个独立电荷之电荷储存组件、源极区域、和漏极区域。该至少一个数组亦可包含复数条字符线，正交配置于该位线，各字符线连接至复数个存储单元之栅极区域。复数个感测放大器可操作地连接至该复数条位线，以用于感测连接至该位线之存储单元之临限电压。控制逻辑可配置成接收命令以确认将配置为高速存储单元之一个或多个存储单元。控制逻辑可配置成预先调整各该高速存储单元之该至少二个电荷储存区之其中第一个电荷储存区之状况以设置该第一电荷储存区成为编程状态。控制逻辑可配置成设定关联于该一个或多个存储单元之状态位，指示该一个或多个存储单元为高速存储单元。
本发明之又另一个态样系针对一种包含存储单元之数组之存储装置。该存储单元之数组可包含配置为正常模式存储单元之第一复数个存储单元，以及配置为高速模式存储单元之第二复数个存储单元。
附图说明
参照所附之图标，其中各图中具有相同组件符号之各组件系表示相同之组件。
图1系显示高度实施之存储装置范例之方块图；
图2系显示施行于图1中所示核心区之存储单元数组之范例部分之图标；
第3和4图系显示图2中所示之其中一个存储单元范例之剖面图；
图5系显示用于图3中所示存储单元之相对编程位准临限电压(Vt)分布之群体图(population plot)，指示当电荷储存区设置在各种个别之数据状态时，存储单元之资料状态之行为；
图6系显示施行于图1中所示核心区之存储单元数组之范例预先调整区块之状况之图标；
图7系显示于图6中所示之其中一个存储单元范例之剖面图；
图8系显示譬如图1中所示存储装置之存储装置之范例预先调整之流程图；
图9系显示譬如图1中所示存储装置之预先调整存储装置之状况之范例编程之流程图；以及
图10系显示譬如图1中所示存储装置之存储装置之范例正常模式指定之流程图。
具体实施方式
图1显示高度(high-level)实施之存储装置100范例之方块图。存储装置100可以是施行为集成电路之快闪存储装置。
如图1所示，存储装置100包含核心数组102。核心数组102可包含高密度存储单元之数组，譬如，像是SONOS型(硅-氧化物-氮化物-氧化物-硅)之NOR存储单元，其中该氮化物层用作为电荷储存组件。详言之，核心数组102可包含实质相同的存储单元之多个M×N存储数组。下文中将作更详细之讨论，核心数组102可以是序列存取内存，其中存储单元可被存取于指定的群组中，譬如多页(pages)或多页的部分。于此方式，核心数组102可以采用具有输出内存112之NAND状接口结构，不管含有在存储装置100内固有的数组结构(例如，NOR或虚拟的接地型式)如何。实际上，与本发明之原理相符之一个实施例中，资料页可相关于核心数组102中存储单元之一系列的列(例如，四个连续列)。应了解，资料页可包括任何适当数量的列。逻辑上，各页能考虑为具有预定大小之数据块，透过该等数据块存取存储装置100。于一个实施例中，用于存储装置100之页大小为2048个字节或二仟字节。
可以经过地址线104将用于页之地址提供至地址序列发生器(sequencer)106而存取核心数组102。地址序列发生器106可接收输入地址值并将该等地址值分配至Y译码器108和X译码器110。译码器108和110可译码地址值而使激活由接收之地址所相关之存储单元之源极、栅极、和漏极，以及读取或编程该等地址的资料值。译码之地址在欲使用之存储单元数组中指定适当的实际线路。例如，可激活资料页而平行读出核心数组102。读出之资料于记录(clock)入输入/输出(I/O)缓冲器114并经由I/O线116读出之前，可写入至输出内存112。Y译码器108亦可包含适当的感测放大器电路。感测放大器可用来感测于核心区102中存储单元之编程的或非编程的状态。与本发明相符之感测放大器可以是低功率感测放大器，以下将作额外的详细说明。
于一些实施例中，可执行于数组102中之存储单元，使得各存储单元能储存二个或更多个位资料。于一种如此每存储单元有多位之技术，称之为镜位(MirrorBitTM)，藉由储存二个实际上不同之电荷于存储单元之相对侧而能加倍快闪存储数组之本质密度(intrinsic density)。各电荷，表示在单元内之位用作为资料之二进制单元(例如，“1”或“0”)。读取或编程存储单元之一侧发生与储存在该单元之相对侧之数据无关。
输出内存112可包含静态随机存取内存(SRAM)或动态随机存取内存(DRAM)类型之内存，该等内存能用作核心区102和I/O缓冲器114之间之高速缓存。输出内存112因此可以是挥发性内存(亦即，当关闭电源时丧失其资料)，以及相关于在核心数组102中之存储单元，可以是高速内存。
亦如图1所示，存储装置100可包含一些支持读取/写入至核心数组102之附加逻辑组件。尤其是，如图中所示，存储装置100包含状态控制组件120、程序电压产生器122、抹除电压产生器124、和选择开关126。这些组件显示于图1中为分离之组件。应了解到由二个或更多个这些组件所施行的功能可选择地由单一个组件实施。
状态控制组件120可执行根据一些的控制讯号而命令存储装置100之功能之状态机(state machine)，如图标之讯号：重设线132、写入致能(WE)线134、字节线136、芯片致能(CE)线138、和输出致能(CE)线140。当激活重设线132时，引起存储装置100之硬件重设。写入致能线134使资料能写入至核心数组102。字节线136选择输出数据总线之宽度。例如，字节线136可使I/O线116操作为8位数据总线或16位数据总线，系依于字节线136之状态而定。芯片致能线138使能读取/写入资料至存储装置100。当芯片致能线138保持在其指定的非作用位准时，存储装置100之输出接脚可处于高阻抗(非激活)状态。激活存储装置100，芯片致能线138可以保持在其激活状态。输出致能线140致能从核心数组102读取之资料，并经由I/O线116输出资料。
程序电压产生器122和抹除电压产生器124可产生来自/送至核心数组102之需用于读取、编程、和抹除之适当的电压。例如，于一个实施例中，核心数组102可要求相对高的电压以编程和抹除核心数组102中之存储单元。这些较高电压可提供自程序电压产生器122和抹除电压产生器124。选择开关126可包含连接至核心数组102之选择晶体管。可使用各选择开关以控制一系列之存储单元，譬如存储单元行。
亦如图1所示系为准备/忙碌(RY/BY)线130。准备/忙碌线130可指示存储装置100何时正施行程序或抹除操作。详言之，当在“忙碌”状态时，准备/忙碌线130指示存储装置100正在执行程序或抹除操作。当在“准备”状态时，准备/忙碌线130指示存储装置100并非正在执行程序或抹除操作。
图2显示施行于标示为存储数组210之核心区102之存储单元数组之范例部分之图标。该数组包含许多实质相同的存储单元201。各存储单元201包含漏极202、源极203、和堆栈之栅极区域204。漏极202和源极203依于施加之电压而定，可在存储单元内交换，并可彼此互相切换。显示于图2中之配置包含各连接于列中之许多存储单元之栅极区域204之字符线(字符线WL1至WLN)。位线排列成正交于数组210中之字符线。位线包含总体位线(GBLi-1至GBLi+4)，各线连接至一个或多个额外的位线215。可透过选择晶体管(亦称之为选择开关)S0至S7而控制经由总体位线GBL而置于额外位线215之电压。
如图2所示，选择晶体管S0至S7可以配置于选择晶体管之重复群组225中。对应于许多群组中之选择晶体管可以由相同的控制讯号所控制。例如，激活选择晶体管S0可以将连接至S0之特定的位线连接至施加至GBLi、GBLi+2等之电压。若亦激活了选择晶体管S1，则GBLi+1、GBLi+3等亦将连接至存储数组210中许多存储单元之相对之源极/漏极。亦藉由激活字符线WL，于各群组225中之一个存储单元可以具有其全都激活之源极、漏极、和栅极端，因此允许编程或读取此选择存储单元201。作为选择在群组225中特定存储单元201之例子(例如，在第2图中虚线圆内之存储单元)，假设电压置于WL1上而S0和S1导通(turn-on)以及电压置于GBLi和GBLi+1上。于此情况下，此单元具有施加于其栅极、源极、和漏极之电压，并可编程或读取。在其它群组225中之其它的存储单元201能根据激活相同的WL和选择晶体管而同时被选择。
虽然只有六条总体位线及四条字符线显示于图2中，但是熟悉该技术领域者将了解典型的存储单元架构将包含许多的单元在数组中。例如，在一个实施例中，核心数组102可包含多个存储单元数组，各存储单元数组包含2048条位线及256条字符线。该2048条位线对应至选择晶体管的256条八个存储单元之群组225。
虽然于核心区102之该等存储单元201系组构为NOR存储单元，但在某些实施例中，存储装置100之该等外围区域电路可提供呈现出通常由NAND型闪存所提供的外接接口。在此情况中，从使用者/电路设计者的观点来看，即使核心区102已用作为NOR型闪存，但是存储装置100能有效地视为NAND型闪存。
图3为更洋细说明存储单元201之其中一个例示的剖面图。存储单元201可形成于基板310上并包含漏极202、源极203和堆栈栅极204。基板310可由半导体材料形成，例如硅、锗或硅锗。漏极和源极区域202及203可以是掺杂n型杂质区域，例如磷或砷。如前所述，根据该施加电压值，漏极和源极区域202及203的功能可以相反。
如图3所示，堆栈栅极204形成于信道区域315上。堆栈栅极204包含包含相当薄的栅极电介层320之一些层、电荷储存层322、第二电介层324及控制栅极328。电介层320可包含氧化物，例如氧化硅(如SiO2)。
电荷储存层322可形成于栅极电介层320上并可包含介电材料，例如氮化物(例如氮化硅)。层322作为存储单元201的电荷储存层。
电荷储存层322可用以储存一个或多个信息位。在例示实施例中，电荷储存层322可藉由将该第一及第二电荷局限(localize)至电荷储存层322之个别左右两侧而储存代表两个分离的资料位的电荷。该存储单元201之该两个电荷之各个电荷可藉由，例如，信道热电子注入(channel hot electron injection)，而单独编程，以储存电荷在该电荷储存层322之各个别侧，并且该存储数组之密度可较每单元仅储存一个资料位的存储装置有所增加。于抹除期间，可藉由将热电洞(hot hole)注入于储存层322之个别区，或可穿隧通过底部氧化物层320分别进入源极区域和漏极区域203、202而中和储存于电荷储存层322中之电荷。于此种方式，多存储单元201数组之密度相较于习知的存储装置之每单元仅储存代表一个资料位之电荷之密度有所增加。于另一实施例中，电荷储存层322可藉由进一步细化设置在层322之各侧之电荷之数量而储存用于各存储单元201之表示三个或更多个资料位之电荷。
第二电介层324可形成于层322上并可包含多层结构，例如第一氧化硅层325及第二高介电常数(高K)层326。高K层326可包含例如氧化铝，例如Al2O3。电介层325及326可一起作为存储单元201之层间栅极(inter-gate)电介层功能。在其它实施例中，电介层324可包含单一层，例如氧化硅或氧化铝。
控制栅极328可形成于第二电介层324上方。控制栅极328例如可由多晶硅形成，并可连接至存储单元201之字符线。
在操作中，存储装置100之核心区102可藉由信道热电子注入程序将电子注入电荷储存层322而进行编程。该注入电子被捕陷(trapped)在电荷储存层322中直到执行抹除操作。
核心数组102中之存储单元201可藉由施加相当高电压(例如10伏特)至其中一条该字符线WL(例如WL1)，有效地施加该电压至耦接至WL1之该存储单元的控制栅极328而编程。同时地，电压可施加跨于群组225之其中一个该存储单元的漏极202和源极203。例如，可施加约5伏特至GBLi而GBLi+1可接地。而且，选择晶体管S0及S1可藉由施加适当电压至S1而导通。这些电压在该激活的存储单元(例如图2中圈起的存储单元)沿着从该源极到该漏极之该信道长度产生垂直及横向的电场。这些电场导致电子被拉离该源极并开始加速朝向该漏极。当该等电子沿该信道长度移动时，其获得能量。假使一些电子获得足够能量时，其便能跳过该电介层320之电位障(potential barrier)而进入电荷储存层322之一侧而被捕陷。该捕陷之电子改变该存储单元201之电特性，譬如临限电压Vt。在读取操作中，该源极与漏极端互相交换。例如，可藉由施加约3伏特至WL1、将GBLi接地、并施加约1.5伏特至GBLi+1而执行该对应的读取操作，以及存储单元201之Vt能影响有多少电流能流过单元201之信道区域315从漏极202至源极203，并因此指示核心单元之状态，如有从高Vt获得小电流之编程状态，或有从低Vt获得较高电流之抹除状态。
当二个位储存在电荷储存层322时，第二位以与第一位相似的方式被编程，除了源极和漏极端之方向均反转外。图4显示图3中所示范例双位存储单元之剖面图。此外，图4显示当存储单元201用来储存表示二个独立位之电荷时之读取和编程方向。图4中所绘示之箭号系表示电流之方向。应注意的是，在负电荷的情况下，电流之方向可以反向。
存储单元201包含在电荷储存层322内之二个分离之电荷储存区432和434。各储存区432和434可定义一个位。于符合本发明之原理之一个实施例中，编程电荷储存区432和434之任一者可涉及热电子注入，也称之为信道热电子(channel hot electron；简称CHE)注入。然而，应了解到能对编程技术作修正以适应所用特定存储装置之变化。使用热电子注入，可藉由施加选择之电压至区203(作用为漏极)而编程电荷储存区432。此外，可施加选择之电压至栅极区域204。区202作用为用于CHE编程电荷储存区432之源极(亦即，电子的来源)。于一个实施例中，区202可接地或浮置。
如已知，施加到栅极区域204、源极202和极汲203之电压产生通过电介层320和电荷储存层322之垂直电场，和沿着信道315之长度从源极至漏极之横向电场。于给定的临限电压，信道315将反转而使得电子被吸离源极并加速朝向漏极。当电子沿着信道315之长度移动时，电子获得能量并依于获得的足够能量，某些电子能够跃过电介层320之电位障并进入电荷储存层322而电子在该处被捕陷。电子跃过电位障之机率于邻接区203(作用为漏极)之电荷储存区432之区系为最大，于此处电子获得最大的能量。这些加速之电子被称为热电子并且一旦注入到电荷储存层322，则将停留在电荷储存层322内之电荷储存组件432中。由于电荷储存层322之低的导电性和低的横向电场，捕陷之电子倾向于不散布遍及于整个电荷储存层322。因此，捕陷之电荷局部地保留在靠近邻接漏极区之指定的电荷储存区。于读取操作期间，电子行进于大致相反的方向，如图4所示。
上述编程第一电荷储存区432之技术藉由反相区202和203(亦即，漏极和源极)之功能而亦能用于编程第二电荷储存区434。
图5为显示用于存储单元201之相对编程位准临限电压(Vt)分布(distribution)500之群体图(population plot)，系指示当电荷储存区432和434设置在各种个别数据状态时，存储单元201之资料状态行为。于此实施例中，可测量或读取关于电荷储存区432之Vt。第一分布502表示当电荷储存区432和434均对应于抹除或非编程状态而储存个别电荷量时，对于存储单元201之对数临限电压分布。也就是，当电荷储存区432或434之其中一个被读取而电荷储存区432、434均是在非编程或“1”逻辑状态时，存储单元201之临限电压将落在第一分布502内。使用用于此资料储存状况之对应二进制数据值，第一分布502可称之为“11”状态，其中“11”之第一个“1”对应于被读取之电荷储存区(432或434)(或“读取位”)，而“11”之第二个“1”对应于另一个电荷储存区(432或434)(或“未读取位”)。第一分布502之最大值表示存储单元201之抹除或空白临限电压(Vtblank)。
第二分布504表示当电荷储存区432和434均对应于编程状态而储存个别之电荷量时，用于存储单元201之对数临限电压分布。也就是，当电荷储存区432或434之其中一个被读取而电荷储存区432、434均是在编程状态时，存储单元201之临限电压将落于第二分布504内。使用用于此资料储存状况之对应之二进制数据值，第二分布504可称之为“00”状态，其中“00”之第一个“0”对应于读取位，而“00”之第二个“0”对应于未读取位。第二分布504之最小值表示存储单元201之编程临限电压(Vtprog)。
第三分布506表示当电荷储存区432和434之读取之其中一个对应于非编程状态而储存电荷，和电荷储存区432和434之未读取之其中一个对应于编程状态而储存电荷时，用于存储单元201之对数临限电压分布。使用用于此资料储存状况之对应之二进制数据值和上述确认之指定方法之第一和第二数字，第三分布506可以称之为“10”状态。该“10”状态亦能称之为增添位干扰(complimentary bit disturb；简称CBD)状态，因为由未读取之位所储存之电荷具有稍微增加存储单元201之临限电压高于抹除状态分布502之效果。
第四分布508表示若电荷储存区432、434之读取之其中一个对应于编程状态而储存电荷，和电荷储存区432、434之未读取之其中一个对应于未编程状态而储存电荷时，用于存储单元201之对数临限电压分布。使用用于此资料储存状况之对应之二进制数据值和上述确认之指定方法之第一和第二数字，第四分布508可以称之为“01”状态。于此情况，由电荷储存区432、434储存之不同电荷量具有稍微减少存储单元201之临限电压低于编程状态分布504之效果。如前面所提及的，依照本发明之原理，于列中之多个存储单元201(亦即，具有共同字符线之存储单元201)可藉由激活字符线和于不同群组225中之选择晶体管S0至S7对而同时或并行地编程。此外，将要编程之各位线可从编程电压产生器122汲取固定的编程电流。
如上所述，应了解到对于在多位存储单元中电荷储存区的编程速度可以依于在该单元中其它电荷储存区之编程状态而定。例如，若首先编程区432，则当藉由施加高电压于漏极202和控制栅极204以及源极203接地而编程434时，电子可获得所需的能量而更快地跃过障壁320，这是由于所称的源极侧注入机制。因此，电荷储存区434较之若其先前未被编程可更快速地编程。
于习知的双位存储单元中，编程各位所需的时间系至少部分依于在单元中之其它位的电荷状态。例如，若电荷储存区432将被编程(亦即，置入“0”逻辑状态)而电荷储存区434之前尚未被编程(亦即，保留“1”逻辑状态)，则对于电荷储存区432将采用多个(例如，多达四个)编程脉冲以达到验证编程状态。
详言之，于典型的操作中，可藉由接地源极202并同时维持字符线电压于控制栅极204而施行电荷储存区432之编程。如具有例如300ns持续时间之脉冲之编程电压可以施加到漏极203。于施加脉冲后，可去除漏极电压。此时，编程位受到编程验证以判定是否位已被编程。于典型的操作中，位未被编程接着施加单一脉冲。于此情况，于字符线提升至高电压后，施加第二漏极脉冲，而接着验证该单元以再判定是否该单元已经被编程。此情形继续着直到位通过验证为止，其一般使用大约四个脉冲。然而，应注意的是，编程可采用少于或多于四个脉冲，并系根据各验证程序验证处理之结果。
基于以上的说明，应注意的是，若电荷储存区432将欲编程和电荷储存区434已于先前编程，则电荷储存区432可以施加较少数之漏极电压脉冲而被编程和被验证。此情况发生是因为于电荷储存区434之先前编程期间，由于上述之增添位干扰效应，电荷储存区432于其临限电压也许亦已经历过非显著的上升。于实作上，发现到当编程先前添增位时，经常单一编程脉冲即足以通过验证。
欲获得本发明技术特征之优点，可以依照本发明之原理预先调整于装置100中选择之存储单元201之状况以设置其电荷储存区(432、434)指定的其中一个成为编程状态。于预先调整之后，其余的电荷储存区(432、434)可形成用于单元201之内存组件。
图6显示于数组210内存储单元201之群组或区块610之部分之图标，其中以上述简述之方式而预先调整单元201之状况。如图中所示，可以预先调整或编程各存储单元201之一个指定的电荷储存组件之状况以将该指定的电荷储存组件设置成为编程状态。如此预先调整之存储单元之状况进一步详细例示于图7之剖而图中。如图7所示，电荷储存组件432在编程操作之前，被预先调整和设置成编程状态。以此种方式，电荷储存组件434可以用为单元201之内存组件。如上所述，预先调整电荷储存组件432之状况系显著地减少需用来编程剩余的电荷储存组件434之时间。
第8和9图显示范例编程譬如存储装置100之存储装置之流程图。详言之，图8系关于预先调整制程而图9系关于预先调整单元之状况之后续编程。参照图8，存储单元或存储单元之群组可以初始设计为高速存储单元(步骤802)。于一个实施例中，于存储装置100中之存储单元201可以配置或确认于预定的群组或“区块”中(例如，图6之区块610)。于一个实施范例中，核心数组102可具有从512兆位(512-megabit)至80亿位(8-gigabit)之密度范围。再者，核心数组102可进一步分解成从譬如129千位(kilobit)之区块至较大的128兆位之区块之小尺寸区块之区块范围。因此，10亿位之数组102可包含八个128兆位之区块，或可选择使用1024个128千位之区块。藉由将单元之群组界定成区块，关于在区块中各存储单元之编程模式之指示(例如，正常编程模式或高速编程模式)可以储存为关联于区块之状态或指示位。以此种方式，可以藉由读取关联状态或指示位的逻辑值而触发存储单元之高速区块之编程。于一个实施例中，状态位可以维持在核心数组102外关联于核心数组102之称之为“备用区(spare area)”之NOR型快闪存储单元中。此外，可由使用者监视于数组102中区块之状态位而决定于数组中高速和正常模式区块之数目，由此指示全部有效的编程密度。基于将高速存储单元返回至正常编程模式，可以重设相关的状态位。
于与本发明之原理相符之一个实施例中，指定为高速存储单元之存储单元可依于装置之制造或组合而施行。于另一个实施范例中，可于存储装置制成后，藉由终端用户或装置制造者而执行此种指定。
一旦一个或多个之存储单元201之区块已经被指定为高速，则可以预先调整于指定之区块中之各存储单元之状况以将各存储单元201之其中一个电荷储存区(例如，区域432)设置成编程(例如，“0”)状态(步骤804)。结果，接着于指定存储单元为高速存储单元，仅一个位(亦即，非编程电荷储存区434)对使用者用来储存资料有效，而另一位(亦即，预先调整电荷储存区432之状况)必然维持编程状态以加速非编程电荷储存区之编程速度从四个脉冲至一个脉冲。
一旦已预先调整，则判定该预先调整之状况是否足够将所希望之位设置成编程状态(步骤806)。若未能设置成编程状态，则处理返回到步骤804施加额外的预先调整脉冲。然而，若证实预先调整指定的位之状况，则可设定关联于指定之区块之状态位，指示该等区块为高速区块(步骤808)。预先调整指定位位置之状况可由图5之分布506表示。
回到图9，可接收用于一个或多个预先调整存储单元之状况之编程命令(步骤902)。栅极电压和适当的编程脉冲然后可分别地施加到栅极204和漏极202，以将电子注入到有效的电荷储存区(例如，电荷储存区434)足以使单元的临限电压上升到高于参考临限值(步骤904)。此状态可以由图5中之分布504所表示。然后存储单元或该等单元可藉由使用Y译码器/感测放大器电路108感测关联于存储单元或该等单元之位线上之电流而被编程验证(步骤906)。若其通过验证，则完成操作；然而，若其未通过验证，则处理回到步骤904施加额外的编程脉冲。
因为关联于区块高速存储单元之状态位指示区块610中该等单元之高速性质，因此核心数组102中之任何区块或许多区块可以指定为高速区块。对于各高速区块，于编程期间，第一位或电荷储存区继续保持在编程或“0”状态，因此提供了上述之编程速度之优点。于抹除操作期间，于区块中之所有位不管其状态如何系全部被抹除。
图10显示指定群组或该等存储单元为正常模式存储单元之一个范例处理之流程图。最初，一个或多个之存储单元之区块可以指定为正常模式存储单元(步骤1002)。一旦一个或多个之存储单元201之区块已经指定为“正常”，则可以完全抹除于指定之区块中之各存储单元以将各存储单元201之各电荷储存区432和434设置成抹除之(例如，“1”)状态(步骤1004)。
一旦抹除了以后，将验证抹除操作是否足够将希望之位设置成抹除状态(步骤1006)。若未能设置成抹除状态，则处理返回到步骤1004施加额外的抹除电压或脉冲。然而，若验证指定之单元区块已被抹除，则可重设关联于指定之区块或该等区块之状态位，以指示该等区块为正常模式区块(步骤1008)。该等指定单元之抹除可由图5之分布502表示。
藉由能够指定存储单元之该等存储单元或该等区块为正常模式或高速存储单元其一情况，因此使用者可以使用于核心数组102中之存储单元之任何部分为高速内存，并可根据应用之特定要求而调整指定为高速存储单元之单元数目。此外，如上所述，先前指定之高速存储单元可转变成正常模式存储单元，以及反之亦然，由使用者斟酌决定。再者，应注意，一旦指定为高速区块后，于该等区块中之存储单元可以用相似于习知正常模式或非高速区块之方式读取，因此可以有效地将资料从正常模式存储单元转移至高速存储单元，以及反之亦然。
以此种方式，可藉由于初始编程后接着将资料从高速单元写至正常模式单元而使高速存储单元之容量最大化。例如，若需要初始快速编程，譬如当获取数字影像时，则可使用高速存储单元。然而，接着于初始获取后，数字影像可以从高速单元转移至正常模式单元，该正常模式单元可操作于背景中(不可由使用者观察到)，由此而提供使用者高速，并于其后影像获取期间，保存高速单元。此种类型之转移可称之为“回写式(copyback)”转移。
虽然上述特别参考能够储存二个不同资料位之双位存储单元，但是本发明亦能采用能够储存多于二个存储单元之存储单元以改进编程速度。
结论
如上所述，可施行一些编程技术，譬如基于NOR存储装置之高速存储单元指定以实质上增加编程速度。由此产生的存储装置仍能展现出以NOR为基础之装置的码品质(code-quality)效能，同时进一步展现出可与习知的NAND为基础之快闪存储装置相比拟甚或超越的编程速度与电源管理能力。
本发明之例示实施例的前述说明系提供显示和说明，而非意于完全揭示或限制本发明于所揭露之特定形式。藉由实作本发明或鉴于上述教导可知上述实施例可作各种的修饰及变更。
此外，关于图6所述之一连串步骤，该等步骤之顺序在与本发明相符之其它实施例中系可以不同。另外，非相依性步骤可以平行实行。
除非已作了明确之说明，否则使用于本中请说明书中之组件、步骤、或指令并非为构成本发明所必要或必不可少者。同时，如此处所使用之冠词“一(a)”将欲包含一个或多个项目。而若仅希望包含了一个项目，则使用“一个(one)”或类似字。再者，除非有明确之说明，否则词组“根据(base on)”系意指“根据至少部分之意”。
Claims (8)
1.一种对于包含存储单元(201)的阵列(102)的非易失性存储装置(100)编程的方法，其中每个存储单元(201)包含具有至少两个电荷储存区(432，433)、用于储存至少两个独立电荷的电荷储存元件(322)，该方法包括下列步骤：
指定多个存储单元(201)作为高速存储单元(802)；
预先调整该高速存储单元的状况，以将该至少两个电荷储存区的其中第一个电荷储存区设置为编程状态(804)；
设定关联于高速存储单元(808)的状态位；
接收编程命令以编程高速存储单元(902)；以及
编程该高速存储单元，以将该至少两个电荷储存区的其中第二个电荷储存区设置为编程状态(904)，并通过读取关联状态位的逻辑值而触发高速存储单元(802)的编程。
2.如权利要求1所述的方法，其中编程该高速存储单元进一步包含施加编程脉冲至该高速存储单元(904)。
3.如权利要求2所述的方法，进一步包括：
验证该高速存储单元已被编程(906)。
4.如权利要求1所述的方法，进一步包括：
指定该高速存储单元为正常模式存储单元(1002)；
擦除该高速存储单元，以将用于每个该高速存储单元的该至少两个电荷储存区的其中该第一个电荷储存区设置为非编程状态(1004)；以及
重设关联于该高速存储单元的状态位(1008)。
5.如权利要求1所述的方法，其中该存储单元包含多重的存储单元的128兆位区块，该方法进一步包括：
指定至少一个的存储单元的区块为存储单元的高速区块(802)；以及
预先调整该至少一个的高速存储单元的区块的状况，以将用于该至少一个的高速存储单元的区块中的每个存储单元的该至少两个电荷储存区的其中该第一个电荷储存区设置为编程状态(804)。
6.一种对包含非易失性存储单元(201)的阵列(102)的存储装置(100)编程的方法，每个存储单元(201)包含具有两个电荷储存区(432，433)以用于储存两个独立电荷的电荷储存元件(322)，该方法包括下列步骤：
将非易失性双位存储单元(201)的该阵列(102)配置为一个或多个的存储单元的区块；
接收请求以使用至少一个的存储单元(201)的区块作为高速区块(802)；
预先调整在该高速区块中的该存储单元(201)的状况，以将用于该高速区块中的每个存储单元(201)的该至少两个电荷储存区(432，433)的其中第一个电荷储存区设置为编程状态(804)；
设定关联于该高速区块的状态位以指示该区块是高速区块(808)；
接收请求以编程在该高速区块(902)中的一个或多个存储单元(201)；
施加编程脉冲至该被请求的存储单元(201)，以将用于每个被请求的存储单元(201)的该至少两个电荷储存区(432，433)的其中第二个电荷储存区设置为编程状态(904)，并通过读取关联状态位的逻辑值而触发该存储单元(201)的高速区块(802)的编程；以及
验证在该高速区块中的该存储单元(201)已被编程(906)。
7.如权利要求6所述的方法，包括：
接收请求以在该高速区块与另一区块之间传送数据；以及
将该数据从用于该高速区块中的每个存储单元(201)的该至少两个电荷储存区(432，433)的其中第二个电荷储存区转移至在该另一区块中的存储单元(210)中的该第一或第二电荷储存区(432，433)中的任何一个。
8.如权利要求6所述的方法，包括：
接收请求以将该高速区块返回至正常模式区块(1002)；
施加擦除脉冲至该高速区块中的每个存储单元(201)以将该第一和第二电荷储存区(432，433)均设置为非编程状态(1004)；以及
重设该状态位以指示该区块为正常模式区块(1008)。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/229,519 US7433228B2 (en) | 2005-09-20 | 2005-09-20 | Multi-bit flash memory device having improved program rate |
| US11/229,519 | 2005-09-20 | ||
| PCT/US2006/034998 WO2007035278A2 (en) | 2005-09-20 | 2006-09-07 | Multi - bit flash memory device having improved program rate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101366092A CN101366092A (zh) | 2009-02-11 |
| CN101366092B true CN101366092B (zh) | 2011-09-28 |
Family
ID=37547723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800331281A Expired - Fee Related CN101366092B (zh) | 2005-09-20 | 2006-09-07 | 具有改善的编程速率的多位快闪存储装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7433228B2 (zh) |
| EP (1) | EP1927114A2 (zh) |
| JP (1) | JP4908512B2 (zh) |
| KR (1) | KR100926835B1 (zh) |
| CN (1) | CN101366092B (zh) |
| TW (1) | TWI342025B (zh) |
| WO (1) | WO2007035278A2 (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1750276B1 (en) * | 2005-07-29 | 2017-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4336342B2 (ja) * | 2005-12-16 | 2009-09-30 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US7423915B2 (en) * | 2006-01-17 | 2008-09-09 | Spansion Llc | Random cache read using a double memory |
| US8072802B2 (en) * | 2008-12-05 | 2011-12-06 | Spansion Llc | Memory employing redundant cell array of multi-bit cells |
| US7916529B2 (en) * | 2009-02-13 | 2011-03-29 | Spansion Llc | Pin diode device and architecture |
| US8355287B2 (en) * | 2009-08-25 | 2013-01-15 | Aplus Flash Technology, Inc. | Method and apparatus for operation of a NAND-like dual charge retaining transistor NOR flash memory device |
| US8559231B2 (en) * | 2011-03-08 | 2013-10-15 | Micron Technology, Inc. | Sense operation in a stacked memory array device |
| KR102108839B1 (ko) * | 2013-06-12 | 2020-05-29 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 사용자 장치 및 그것의 데이터 쓰기 방법 |
| US9607695B1 (en) | 2015-11-13 | 2017-03-28 | Cypress Semiconductor Corporation | Multi-bit non-volatile random-access memory cells |
| US9965198B2 (en) | 2016-07-21 | 2018-05-08 | Western Digital Technologies, Inc. | Internally preconditioning solid state drives for various workloads |
| TWI646550B (zh) * | 2017-12-08 | 2019-01-01 | 旺宏電子股份有限公司 | 非揮發性記憶體及其寫入方法 |
| US11948648B2 (en) * | 2022-01-04 | 2024-04-02 | Winbond Electronics Corp. | Semiconductor memory apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6044022A (en) * | 1999-02-26 | 2000-03-28 | Tower Semiconductor Ltd. | Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays |
| CN1427466A (zh) * | 2001-12-18 | 2003-07-02 | 旺宏电子股份有限公司 | 编码型及数据型内嵌式闪存结构的制造方法及其操作方法 |
| EP1523012A1 (en) * | 2003-10-02 | 2005-04-13 | Macronix International Co., Ltd. | Nand-type non-volatile memory cell and method for operating same |
| CN1619704A (zh) * | 2003-10-22 | 2005-05-25 | 三星电子株式会社 | 具有电荷存储层的非易失性存储器件的编程方法 |
Family Cites Families (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301097A (en) | 1992-06-10 | 1994-04-05 | Intel Corporation | Multi-staged charge-pump with staggered clock phases for providing high current capability |
| US5291446A (en) | 1992-10-22 | 1994-03-01 | Advanced Micro Devices, Inc. | VPP power supply having a regulator circuit for controlling a regulated positive potential |
| US5563823A (en) | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
| US5537350A (en) | 1993-09-10 | 1996-07-16 | Intel Corporation | Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array |
| US5440505A (en) | 1994-01-21 | 1995-08-08 | Intel Corporation | Method and circuitry for storing discrete amounts of charge in a single memory element |
| US5638326A (en) | 1996-04-05 | 1997-06-10 | Advanced Micro Devices, Inc. | Parallel page buffer verify or read of cells on a word line using a signal from a reference cell in a flash memory device |
| JP3930074B2 (ja) * | 1996-09-30 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路及びデータ処理システム |
| US5890192A (en) | 1996-11-05 | 1999-03-30 | Sandisk Corporation | Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM |
| GB2325546B (en) | 1997-05-21 | 2001-10-17 | Motorola Inc | Electrically programmable memory and method of programming |
| US7149110B2 (en) | 1999-01-14 | 2006-12-12 | Silicon Storage Technology, Inc. | Seek window verify program system and method for a multilevel non-volatile memory integrated circuit system |
| US6272670B1 (en) | 1999-04-05 | 2001-08-07 | Madrone Solutions, Inc. | Distributed charge source |
| JP2001006374A (ja) * | 1999-06-17 | 2001-01-12 | Hitachi Ltd | 半導体記憶装置及びシステム |
| US6327181B1 (en) | 1999-10-19 | 2001-12-04 | Advanced Micro Devices Inc. | Reference cell bitline path architecture for a simultaneous operation flash memory device |
| US6452837B2 (en) | 1999-12-27 | 2002-09-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and threshold voltage control method therefor |
| US6426893B1 (en) | 2000-02-17 | 2002-07-30 | Sandisk Corporation | Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks |
| US6297988B1 (en) * | 2000-02-25 | 2001-10-02 | Advanced Micro Devices, Inc. | Mode indicator for multi-level memory |
| US6295228B1 (en) | 2000-02-28 | 2001-09-25 | Advanced Micro Devices, Inc. | System for programming memory cells |
| US6487121B1 (en) | 2000-08-25 | 2002-11-26 | Advanced Micro Devices, Inc. | Method of programming a non-volatile memory cell using a vertical electric field |
| US6570785B1 (en) | 2000-10-31 | 2003-05-27 | Sandisk Corporation | Method of reducing disturbs in non-volatile memory |
| US6496410B1 (en) | 2001-02-08 | 2002-12-17 | Advanced Micro Devices, Inc. | Concurrent program reconnaissance with piggyback pulses for multi-level cell flash memory designs |
| US6452869B1 (en) | 2001-02-26 | 2002-09-17 | Advanced Micro Devices, Inc. | Address broadcasting to a paged memory device to eliminate access latency penalty |
| US6538923B1 (en) | 2001-02-26 | 2003-03-25 | Advanced Micro Devices, Inc. | Staircase program verify for multi-level cell flash memory designs |
| US6731544B2 (en) | 2001-05-14 | 2004-05-04 | Nexflash Technologies, Inc. | Method and apparatus for multiple byte or page mode programming of a flash memory array |
| US6424570B1 (en) | 2001-06-26 | 2002-07-23 | Advanced Micro Devices, Inc. | Modulated charge pump with uses an analog to digital converter to compensate for supply voltage variations |
| US6717847B2 (en) * | 2001-09-17 | 2004-04-06 | Sandisk Corporation | Selective operation of a multi-state non-volatile memory system in a binary mode |
| DE60134477D1 (de) | 2001-11-09 | 2008-07-31 | St Microelectronics Srl | Ladungspumpeschaltung mit niedriger Leistung |
| US6937948B2 (en) | 2001-11-13 | 2005-08-30 | Intel Corporation | Flash memory program and erase operations |
| US6545899B1 (en) * | 2001-12-12 | 2003-04-08 | Micron Technology, Inc. | ROM embedded DRAM with bias sensing |
| GB2400709B (en) | 2002-01-16 | 2005-12-28 | Advanced Micro Devices Inc | System and method for programming ONO dual bit memory cells |
| US6975536B2 (en) | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
| US7114084B2 (en) | 2002-03-06 | 2006-09-26 | Micron Technology, Inc. | Data controlled programmable power supply |
| JP4225749B2 (ja) | 2002-08-07 | 2009-02-18 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2004079602A (ja) * | 2002-08-12 | 2004-03-11 | Fujitsu Ltd | トラップ層を有する不揮発性メモリ |
| JP4318438B2 (ja) | 2002-08-26 | 2009-08-26 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US6724662B2 (en) | 2002-09-04 | 2004-04-20 | Atmel Corporation | Method of recovering overerased bits in a memory device |
| US6747900B1 (en) | 2003-01-21 | 2004-06-08 | Advanced Micro Devices, Inc. | Memory circuit arrangement for programming a memory cell |
| US6775187B1 (en) | 2003-04-24 | 2004-08-10 | Advanced Micro Devices, Inc. | Method of programming a dual cell memory device |
| JP4270994B2 (ja) * | 2003-09-29 | 2009-06-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6952366B2 (en) * | 2004-02-10 | 2005-10-04 | Micron Technology, Inc. | NROM flash memory cell with integrated DRAM |
| US7206224B1 (en) * | 2004-04-16 | 2007-04-17 | Spansion Llc | Methods and systems for high write performance in multi-bit flash memory devices |
| US7020018B2 (en) | 2004-04-22 | 2006-03-28 | Solid State System Co., Ltd. | Nonvolatile memory device and method for fabricating the same |
| US7190616B2 (en) * | 2004-07-19 | 2007-03-13 | Micron Technology, Inc. | In-service reconfigurable DRAM and flash memory device |
| FR2874449B1 (fr) | 2004-08-17 | 2008-04-04 | Atmel Corp | Circuit de retard de programme auto-adaptatif pour memoires programmables |
-
2005
- 2005-09-20 US US11/229,519 patent/US7433228B2/en active Active
-
2006
- 2006-09-07 CN CN2006800331281A patent/CN101366092B/zh not_active Expired - Fee Related
- 2006-09-07 WO PCT/US2006/034998 patent/WO2007035278A2/en active Application Filing
- 2006-09-07 EP EP06814339A patent/EP1927114A2/en not_active Withdrawn
- 2006-09-07 KR KR1020087007957A patent/KR100926835B1/ko not_active IP Right Cessation
- 2006-09-07 JP JP2008532261A patent/JP4908512B2/ja active Active
- 2006-09-15 TW TW095134180A patent/TWI342025B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6044022A (en) * | 1999-02-26 | 2000-03-28 | Tower Semiconductor Ltd. | Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays |
| CN1427466A (zh) * | 2001-12-18 | 2003-07-02 | 旺宏电子股份有限公司 | 编码型及数据型内嵌式闪存结构的制造方法及其操作方法 |
| EP1523012A1 (en) * | 2003-10-02 | 2005-04-13 | Macronix International Co., Ltd. | Nand-type non-volatile memory cell and method for operating same |
| CN1619704A (zh) * | 2003-10-22 | 2005-05-25 | 三星电子株式会社 | 具有电荷存储层的非易失性存储器件的编程方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080043868A (ko) | 2008-05-19 |
| TWI342025B (en) | 2011-05-11 |
| US20070064480A1 (en) | 2007-03-22 |
| EP1927114A2 (en) | 2008-06-04 |
| TW200721178A (en) | 2007-06-01 |
| WO2007035278A2 (en) | 2007-03-29 |
| US7433228B2 (en) | 2008-10-07 |
| CN101366092A (zh) | 2009-02-11 |
| WO2007035278A3 (en) | 2008-08-07 |
| JP2009509286A (ja) | 2009-03-05 |
| KR100926835B1 (ko) | 2009-11-12 |
| JP4908512B2 (ja) | 2012-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101366092B (zh) | 具有改善的编程速率的多位快闪存储装置 | |
| JP4674234B2 (ja) | マルチビットフラッシュメモリデバイスの高性能な書込方法及びシステム | |
| US7706183B2 (en) | Read mode for flash memory | |
| US9672917B1 (en) | Stacked vertical memory array architectures, systems and methods | |
| CN101263563B (zh) | 能储存高密度资料的高性能快闪存储器装置 | |
| US7471563B2 (en) | Semiconductor memory device | |
| US11404122B2 (en) | Sub-block size reduction for 3D non-volatile memory | |
| CN106663465B (zh) | 非易失性半导体存储器 | |
| KR20180001710A (ko) | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 소거 방법 | |
| JPH0935488A (ja) | 不揮発性記憶装置 | |
| KR20220168549A (ko) | 반도체 기억 장치 및 그 기재 방법 | |
| US9569143B1 (en) | In block data folding for 3D non-volatile storage | |
| EP1493159B1 (en) | Refresh scheme for dynamic page programming | |
| US20220059168A1 (en) | Erase method of nonvolatile memory device, and operation method of storage device | |
| US11250912B2 (en) | Semiconductor storage device | |
| US6618286B2 (en) | Non-volatile semiconductor memory device with a memory array preventing generation of a through current path | |
| CN111354403A (zh) | 读取存储器的存储器单元 | |
| JP4299825B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| CN115410628A (zh) | 半导体存储装置 | |
| CN116013377A (zh) | 包括锁存器的页缓冲器和包括该页缓冲器的存储器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160408 Address after: American California Patentee after: Cypress Semiconductor Corp. Address before: American California Patentee before: Spansion LLC N. D. Ges D. Staates |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110928 Termination date: 20160907 |