CN101388409B - 电介质分离型半导体装置 - Google Patents

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Abstract

提供一种电介质分离型半导体装置，可防止由于半导体装置的耐压取决于电介质层的厚度而限制第1半导体层的厚度，同时实现了高耐压。为此，漏N-区(3)通过埋置氧化膜(2)与半导体衬底(1)贴合，高耐压器件在漂移N-区(3)中形成。此外，第1场板(9)接近于漏电极(7)在漂移N-区(3)上形成。而且，由埋置N+区构成的第1高浓度硅区(12)，在漏极(7)的正下方位置的构成埋置氧化膜(2)的一部分的多孔氧化膜区(2c)内形成。而且漏极(7)、第1场板(9)、和第1高浓度硅区(12)电连接。

Description

电介质分离型半导体装置
本申请是申请日为2005年4月15日、申请号为200510065783.2的中国申请的分案申请。
技术领域
本发明涉及通过埋置氧化膜贴合一对半导体衬底而构成的电介质分离型半导体装置。
背景技术
迄今，提案了种种电介质分离型半导体装置(例如，参照后述的专利文献1)。
象专利文献1中的图52和图53那样，在电介质分离型半导体装置的半导体衬底上，在上表面和下表面上分别设置电介质层和背面电极，在电介质层的上表面上设有N-型半导体层。
此外，电介质层对半导体衬底与N-型半导体层进行电介质分离，第1绝缘膜把N-型半导体层划分成预定范围。
在由第1绝缘膜划分的预定范围内，在N-型半导体层的上表面上形成电阻值较低的N+型半导体区，且以包围N+型半导体区的方式形成了P+型半导体区。此外，阴极和阳极分别与N+型半导体区和Pt型半导体区连接，阴极与阳极通过第2绝缘膜互相绝缘。
此外，象专利文献1中的图54那样，在把阳极和背面电极都设定在0V、并使阴极逐渐增加正电压时，第1耗尽层从在N-型半导体层与P+型半导体区之间的pn结伸长。此时，由于半导体衬底被固定在接地电位、通过电介质层作为场板而起作用，所以除了第1耗尽层以外，第2耗尽层从N-型半导体层与电介质层的边界面朝N-型半导体层的上表面的方向伸长。
这样，由于第2耗尽层进行延伸，第1耗尽层变得容易朝阴极延伸了，可缓和在N-型半导体层与P+型半导体区之间的pn结上的电场。该效应作为RESURF(降低表面场)效应是公知的。
此外，象专利文献1中的图55那样，在充分远离P+型半导体区的位置的剖面上的电场强度分布中，在第2耗尽层的铅直方向上的宽度为X，电介质层的厚度为t0，使N-型半导体层的上表面与横轴的厚点对应时，上述剖面上的全电压降V可用下述式(1)来表示。
V＝q·N/(ε2·εo)×(x2/2+ε2·to·x/ε3)…(1)
式(1)中，N为N型半导体层的杂质浓度[cm-3]，ε0为真空的介电常数[C·V-1·cm-1]，ε2为N-型半导体层的介电常数，ε3为电介质层的介电常数。
从式(1)可以看出，在保持全电压降V相等的同时加厚电介质层的厚度t0时，第2耗尽层铅直方向上的宽度变窄。这意味着，RESURF效应减弱。
另一方面，在不产生在N-型半导体层与P+型半导体区之间的pn结上的电场集中、和在N-型半导体层与N+型半导体区的界面上的电场集中所引起的雪崩击穿的条件下，半导体装置的耐压最终由在N+型半导体区的正下方的、在N-型半导体层与电介质层的界面上的电场集中所引起的雪崩击穿来确定。
为了以满足这样的条件的方式来构成半导体装置，只要把P+型半导体区与N+型半导体区的距离设定成充分长，并把N-型半导体层的厚度d及其杂质浓度最佳化，即可。
关于上述条件，象专利文献1中的图56那样，在从N-型半导体层与电介质层的界面一直到n-型半导体层的表面耗尽了时，在N-型半导体层与电介质层的界面上的电场集中正好满足雪崩击穿条件，这一点是公知的。此时，耗尽层到达N+型半导体区，把N-型半导体层的全体耗尽化。
在这样的条件下的耐压V，可用下述式(2)来表示。
V＝Ecr·(d/2+ε2·to/ε3)…(2)
式(2)中，Ecr为产生雪崩击穿的临界电场强度，忽略了N+型半导体区的厚度。
象上述专利文献1中的图57那样，在N+型半导体区正下方的剖面上的垂直方向的电场强度分布中，在N-型半导体层与电介质层的边界(从原点到电极侧的距离为d的位置)上的电场强度，达到临界电场强度Ecr。
在用硅形成N-型半导体层，用氧化硅膜形成电介质层，计算半导体装置的耐压V时，作为一般的值采用d＝4×10-4，t0＝2×10-4。
此外，临界电场强度Ecr受N-型半导体层的厚度d影响，但是，此时，大致可用
Ecr＝4×105
来表示。把该临界电场强度Ecr和ε2(＝11.7)、ε3(＝3.9)代入上述式(2)时，耐压V可用下述式(3)来表示，
V＝320V…(3)
因此，在N-型半导体层的厚度d增加1μm时，得到可用下述式(4)来表示的电压增加量ΔV
ΔV＝Ecr×0.5×10-4＝20[V]…(4)
此外，在电介质层的厚度t0增加1μm时，得到可用下述式(5)来表示的电压增加量ΔV
ΔV＝Ecr×11.7×10-4/3.9＝120[V]…(5)
正如从式(4)、(5)可以看出的那样，把电介质层设定得厚，比把N-型半导体层设定得厚所产生的耐压增加量大，由此可知，为了使耐压升高，把电介质层设定得厚是有效的。
而且，在把N-型半导体层设定得厚时，为了形成第1绝缘膜，需要更深的干蚀刻技术，需要开发新技术，所以是不优选的。
但是，在使电介质层的厚度t0增大时，如上所述，第2耗尽层的延伸x变小，RESURF效应降低。即，在P+型半导体区与N-型半导体层之间的pn结上的电场集中增大，该pn结上的雪崩击穿限制了耐压。
<专利文献1>日本专利第2739018号公报(该公报中的图52-图57)
如上所述，现有的电介质分离型半导体装置存在着半导体装置的耐压取决于电介质层的厚度t0和N-型半导体层的厚度d而受到限制的问题。
发明内容
本发明正是为了解决上述那样的问题而提出的，其目的在于得到预防半导体装置的耐压取决于电介质层的厚度和第1半导体层的厚度而受到限制，同时，实现了高耐压的电介质分离型半导体装置。
本发明的一种电介质分离型半导体装置，其特征在于包括：
半导体衬底；
与上述半导体衬底主面的全部区域邻接配置的电介质层；
通过上述电介质层贴合在上述半导体衬底上的杂质浓度低的第1导电类型的第1半导体层；
在上述第1半导体层上以圆环状形成，沿横向分离该半导体层而形成元件区的沟分离件；
高耐压器件，具有在上述元件区的中央部表面上有选择地形成的杂质浓度高的第1导电类型的第2半导体层、和以离开上述第2半导体层并包围该第2半导体层的方式在上述元件区上形成的第2导电类型的第3半导体层；
与上述第2半导体层的表面接合配置的第1电极；
与上述第3半导体层的表面接合配置的第2电极；
以覆盖上述第2半导体层的方式在上述第1半导体层上配置的第1场板；
以覆盖上述第3半导体层且包围上述第1场板的方式在上述第1半导体层上配置的第2场板；以及
在上述第1电极正下方位置的上述电介质层内形成的第1高浓度硅区，且
上述第1电极与上述第1高浓度硅区电连接。
按照本发明，由于在第1电极正下方位置的电介质层内形成了与第1电极电连接的第1高浓度硅区，所以电场电位被压缩在第1高浓度硅区下部的电介质层内而不进入第2半导体层的区域中。因此，在把电介质层的厚度加厚时，由于消除了满足RESURF条件、同时在第2半导体层内不达到雪崩电场强度这样的速率控制的主要原因，所以能够进行照顾到比雪崩电场强度显著地高的电介质层强度的、自由度更大的高耐压设计。
附图说明
图1为模式地示出本发明的实施方式1的电介质分离型半导体装置的结构的剖面图。
图2为说明本发明的实施方式1的电介质分离型半导体装置的工作的模式图。
图3为模式地示出本发明的实施方式2的电介质分离型半导体装置的结构。
图4为说明本发明的实施方式1的电介质分离型半导体装置的工作的模式图。
图5为模式地示出本发明的实施方式3的电介质分离型半导体装置的结构的剖面图。
图6为模式地示出本发明的实施方式4的电介质分离型半导体装置的结构的剖面图。
图7为模式地示出本发明的实施方式5的电介质分离型半导体装置的结构的剖面图。
图8为模式地示出本发明的实施方式6的电介质分离型半导体装置的结构的剖面图。
图9为模式地示出本发明的实施方式7的电介质分离型半导体装置的结构的剖面图。
图10为模式地示出本发明的实施方式8的电介质分离型半导体装置的结构的剖面图。
图11为模式地示出本发明的实施方式9的电介质分离型半导体装置的结构的剖面图。
图12为模式地示出本发明的实施方式10的电介质分离型半导体装置的结构的剖面图。
图13为模式地示出本发明的实施方式11的电介质分离型半导体装置的结构的剖面图。
图14为说明本发明的实施方式11的电介质分离型半导体装置的工作的模式图。
图15为示出本发明的实施方式12的电介质分离型半导体装置的剖面图。
图16为从与贴合面A的界面正交的方向的上方看到的，本发明的实施方式12的电介质分离型半导体装置中的第1和第2场板、与埋置N+区的位置关系的图。
图17为模式地示出本发明的实施方式13的电介质分离型半导体装置的结构的剖面图。
图18为模式地示出本发明的实施方式14的电介质分离型半导体装置的结构的剖面图。
图19为从与贴合面A的界面正交的方向的上方看到的、本发明的实施方式15的电介质分离型半导体装置中的第1和第2场板、与埋置N+区的位置关系的图。
图20为沿图19的XX-XX线的剖面图。
图21为模式地示出本发明的实施方式16的电介质分离型半导体装置的结构的剖面图。
具体实施方式
(实施方式1)
图1为模式地示出本发明的实施方式1的电介质分离型半导体装置的结构的剖面图。
图1中，在由单晶硅构成的半导体衬底1的上表面上设置作为由氧化膜2a、2b和多孔氧化膜区2c构成的主电介质层的埋置氧化膜2，漂移N-区3(杂质浓度低的第1导电类型的第1半导体层)设置在埋置氧化膜层2的上表面。该埋置氧化膜层2用作对半导体衬底1与漂移N-区3进行电介质分离的电介质层。此外，绝缘层(沟分离件4)以从漂移N-区3的表面到达埋置氧化膜层2的方式贯通漂移N-区3的圆环状来形成，沿横向分离漂移N-区3，将其划分成圆环状的元件区。
在由该沟分离件4划分的元件区中，电阻比漂移N-区3低的漏N+区5(杂质浓度高的第1导电类型的第2半导体层)在漂移N-区3的上表面形成，源P-阱区6(第2导电类型的第3半导体层)以包围漏N+区5的方式有选择地在漂移N-区3内形成。此外，作为第1电极的漏极7和作为第2电极的源极8分别与漏N+区5和源P-阱区6连接。而且，第1场板9以接近于漏极7并包围漏极7的方式在漂移N-区3上以圆环状形成，第2场板10在源极8的内周侧接近于源极8在漂移N-区3上以圆环状形成。还有，源N+区11有选择地在源P-阱区6的上表面形成，并与源P-阱区6一起与源极8连接。
然后，多孔氧化膜区2c，在由沟分离件4划分的区域的正下方位置以与氧化膜2a下表面相接的方式，在半导体衬底1内形成。此外，由埋置N+区构成的第1高浓度硅区12在漏极7和第1场板9的正下方位置、在多孔氧化膜区2c内以圆盘状形成。还有，由埋置N+区构成的第2高浓度硅区13在源极8和第2场板10的正下方位置、在与第1高浓度硅区12相同的浓度位置上以包围第1高浓度硅区12的方式在多孔氧化膜区2c内以圆环状形成。另外，图1中，A为氧化膜/氧化膜贴合面，B为器件中心线。
这样构成的电介质分离型半导体装置100采取SODI(双绝缘层上硅)结构，在埋置氧化膜2上形成了高耐压器件(HV-MOS：高压金属氧化物半导体)的漂移N-区3中构成。此外，漏极7与第1高浓度硅区12电连接，源极8与第2高浓度硅区13电连接。另外，该高耐压器件，虽然未图示，但是，其栅极通过栅氧化物在源P-阱区6的表面部形成，该高耐压器件作为MOSFET而起作用。
该电介质分离型半导体装置100，例如，如下述那样来制作。
首先，在P型硅衬底主面侧的形成氧化膜2b的区域上形成N+区，在形成多孔氧化膜区2c的区域上形成P-阱区。此时，把N+区的扩散深度形成得比P-阱区的形成深度更深，或者，在多孔硅形成工序中用氮化膜等保护膜来覆盖以便不进行多孔化。此外，在P-阱区中形成具有N型杂质、与第1和第2高浓度硅区12、13相当的区域。然后在HF溶液中对P型硅衬底进行阳极化。由于在该阳极化工序中形成了P-阱区，所以可谋求阳极化电流路径的低电阻化，可得到膜质和厚度均匀的多孔硅区。此外，由于与第1和第2高浓度硅区12、13相当的区域形成为具有N型杂质，所以它们离开阳极电流化成路径。
接着，对阳极化处理后的P型硅衬底施行氧化处理，在多孔硅区上形成多孔氧化膜区2c的同时，在包围多孔氧化膜区2c的P型硅衬底主面上形成氧化膜2b，得到半导体衬底1。
然后，例如通过1200℃、3个小时、热氧化等温度处理使氧化膜2a、2b密接，把在主面上形成了氧化膜2a的N型硅衬底与半导体衬底1贴合。然后，研磨N型硅衬底，在元件区中得到所需预定厚度的漂移N-区3。
接着，在漂移N-区3的元件分离区中形成沟，在分离成岛状的漂移N-区3的侧面上形成了氧化膜以后，在分离用沟内埋置绝缘膜，得到沟分离件4。然后，在漂移N-区3中，依次形成源P-阱区6、漏N+区5、源N+区11。最后，形成漏极7和源极8，进而，形成第1和第2场板9、10，得到电介质分离型半导体装置100。
图2示出在这样构成的电介质分离型半导体装置100中施加了正向截止电压的状态。图2中，把漏极7、第1场板9和第1高浓度硅区12设定成正向截止电位Vcc，把半导体衬底1、源极8、第2场板10和第2高浓度硅区13设定成接地电位。由此，如图2所示，在第1与第2场板9、10之间，在第1与第2高浓度硅区12、13之间，且在半导体衬底1与第1高浓度硅区12之间形成电场电位14a。
在此，在第1高浓度硅区12未在漏极7的正下方形成时，电场电位14a一直进入到漏N+区5正下方的漂移N-区3的区域。而且，在漏极7附近的垂直剖面上保持电场的是漂移N-区3和埋置氧化膜层2这二者，其分担比由介电常数确定。其结果，为了谋求器件的高耐压化，必须满足RESURF条件、且照顾到在漂移N-区3内不达到雪崩电场强度，同时，把埋置氧化膜2的膜厚增厚。
在本实施方式1中，把第1高浓度硅区12设置成位于漏极7的正下方，且把漏极7与第1高浓度硅区12电连接。还把第2高浓度硅区13设置成位于源极8的正下方，且把源极8与第2高浓度硅区13电连接。因此，电场电位14a被压缩在半导体衬底1与第1高浓度硅区12之间的多孔氧化膜区2c中而不进入漏极7正下方的漂移N-区3和埋置氧化膜层2的区域中。因此，消除了上述速率控制的主要原因，能够进行照顾到比雪崩电场强度显著地高的氧化膜强度的、自由度更大的高耐压设计。
此外，由于由多孔硅氧化膜构成作为埋置氧化膜2的多孔氧化膜区2c，所以能够比较容易地形成≥10μm的膜厚。
此外，由于由埋置N+区形成了第1和第2高浓度硅区12、13，所以具有N型杂质来形成与第1和第2高浓度硅区12、13相当的区域，由此离开在多孔硅形成工序中的阳极化电流路径，能够简单地、高精度地制作由埋置N+区构成的第1和第2高浓度硅区12、13。
(实施方式2)
图3为示出本发明的实施方式2的电介质分离型半导体装置的剖面图。
图3中，在半导体衬底1的上表面上设有由氧化膜2b和多孔氧化膜区2c构成的埋置氧化膜2A，在埋置氧化膜层2的上表面上设有漂移N-区3。而且，以避开源极8和第2场板10的正下方位置且覆盖漏极7和第1场板9的正下方位置的方式，形成了多孔氧化膜区2c。还以位于漏极7和第1场板9的正下方且露出贴合面A的界面的方式，在多孔氧化膜区2c内形成了第1高浓度硅区12。此外，以直接与第1高浓度硅区12相接的方式，在漂移N-区3内形成了漏N-阱区15。由此，漏极7和第1场板9通过漏N-阱区15与第1高浓度硅区12电连接。
另外，其它结构与上述实施方式1同样构成。
图4示出在这样构成的电介质分离型半导体装置101中施加了正向截止电压的状态。图4中，把漏极7和第1场板9设定成正向截止电位Vcc，把半导体衬底1、源极8和第2场板10设定成接地电位。在此状态下，把漏N-阱区15和第1高浓度硅区12设定成与漏极7同电位。由此，如图4所示，在第1与第2场板9、10之间，在多孔氧化膜区2c的外周面与第1高浓度硅区12之间，且在半导体衬底1与第1高浓度硅区12之间形成电场电位14b。即，电场电位14b被压缩在漏极7的正下方多孔氧化膜区2c中。
因此，在本实施方式2中也是，与上述实施方式1同样地，能够进行照顾到比雪崩电场强度显著地高的氧化膜强度的、自由度更大的高耐压设计。
此外，在本实施方式2中，由于避开源极8和第2场板10的正下方位置而把多孔氧化膜区2c设置在所需的最小限度范围内，所以使耐压特性不劣化，能够提高源侧的散热性。
(实施方式3)
图5为示出本发明的实施方式3的电介质分离型半导体装置的剖面图。
图5中，在半导体衬底1的上表面上设有由氧化膜2a、氧化膜2b和多孔氧化膜区2c构成的埋置氧化膜2，在埋置氧化膜层2的上表面上设有漂移N-区3。而且，以避开源极8和第2场板10的正下方位置、覆盖漏极7和第1场板9的正下方位置、且与氧化膜2a相接的方式，形成了多孔氧化膜区2c。还以位于漏极7和第1场板9的正下方且与氧化膜2a相接的方式，在多孔氧化膜区2c内形成了第1高浓度硅区12。而且，以与氧化膜2a的上表面相接的方式，在漂移N-区3内形成了漏N-阱区15。进而，以与第1高浓度硅区12相接的方式，在漏N-阱区15中形成了埋置漏N+区16(第1导电类型的第2半导体层)。由此，漏极7和第1场板9通过埋置漏N+区16与第1高浓度硅区12电连接。
另外，其它结构与上述实施方式1同样地构成。
在此，说明埋置漏N+区16的制造方法。
首先，与上述实施方式1同样，把N型硅衬底与半导体衬底1贴合，在把N型硅衬底研磨成预定的厚度以后，在漂移N-区3中形成漏N-阱区15。接着，利用照相制版技术在漏N-阱区15的上表面开口形成图形，利用硅各向异性蚀刻技术从开口对N-阱区15进行蚀刻，使氧化膜2a露出。然后，利用氧化膜各向异性蚀刻技术去除氧化膜2a，使第1高浓度硅区12露出。在此状态下，进行N+多晶硅沉积，由此得到埋置N+区16。
在这样构成的电介质分离型半导体装置102中，把漏极7和第1场板9设定成正向截止电位Vcc时，把第1高浓度硅区12也设定成与漏极7同电位。由此，在漏极7的正下方电场电位被压缩在多孔氧化膜区2c中。
因此，在本实施方式3中也是，与上述实施方式1同样地，能够进行照顾到比雪崩电场强度强度地高的氧化膜强度的、自由度更大的高耐压设计。
此外，在本实施方式3中，由于以把漏极7与第1高浓度硅区12之间连结起来的方式设置了埋置漏N+区16，所以漏极7与第1高浓度硅区12的电连接变得可靠。
此外，由于贴合面A成为氧化膜，所以高压器件下部的衬底侧的界面上的界面顺位密度降低，能够抑制高温泄漏电流。
此外，由于避开源极8和第2场板10的正下方位置而把多孔氧化膜区2c设置在所需的最小限度范围内，所以使耐压特性不劣化，能够提高源侧的散热性。
(实施方式4)
图6为示出本发明的实施方式4的电介质分离型半导体装置的剖面图。
在本实施方式4的电介质分离型半导体装置103中，如图6所示，在漂移N-区3中形成了作为高压器件的阳极短路型IGBT(绝缘栅双极晶体管)。而且，以与阳极7a相接的方式，作为阳极侧结构形成了第1场板9、阳极P+区17(第2导电类型的漏区)和埋置N+区18(第1导电类型的第2半导体层、阳极短路N+区)，埋置阳极N+区18与阳极N-阱区19和第1高浓度硅区12电连接。此外，以位于阳极7a和第1场板9的正下方的方式，在多孔氧化膜区2c中埋置了第1高浓度硅区12。而且，贴合面A的界面，由在第1高浓度硅区12上形成的多孔氧化膜区2c和氧化膜2a构成。此外，以与阴极8a相接的方式，作为阴极侧结构形成了第2场板10、P-阱区6(第2导电类型的第3半导体层)和N+区11(第1导电类型的源区)。
另外，其它结构与上述实施方式1同样地构成。
在本实施方式4中也是，在把阳极7a和第1场板9设定成正向截止电位Vcc时，把第1高浓度硅区12也设定成与阳极7a同电位。由此，在阳极7a的正下方电场电位被压缩多孔氧化膜区2c中。
因此，在本实施方式4中也是，与上述实施方式1同样地，能够进行照顾到比雪崩电场强度显著地高的氧化膜强度的、自由度更大的高耐压设计。
此外，在阳极短路型IGBT中，由于利用第1高浓度硅区12和第1场板9的端部可以阻止耗尽层朝向阳极N-阱区19侧扩展，所以不使阳极N-阱区19耗尽化就能够实现高耐压化。即，作为对耐压独立的设计参数，可以控制空穴的注入效率。
进而，用在第1高浓度硅区12上形成的多孔氧化膜区2c和氧化膜2a构成了贴合面A的界面。因此，由于能够通过利用同一个工序氧化晶片(半导体衬底1)的整个表面，形成氧化膜2b和包围第1高浓度硅区12的多孔氧化膜区2c，所以能够在提高半导体衬底1的表面即氧化膜2b和多孔氧化膜区2c的表面平坦性、降低贴合不良的同时，提高贴合强度。
(实施方式5)
图7为示出本发明的实施方式5的电介质分离型半导体装置的剖面图。
在本实施方式5的电介质分离型半导体装置104中，如图7所示，在漂移N-区3中形成了作为高压器件的非贯通型IGBT。而且，以与阳极7a相接的方式，作为阳极侧结构形成了第1场板9、漏N+区与(第1导电类型的第2半导体层)和埋置阳极P+区20(第2导电类型的漏区)，埋置阳极P+区20与第1高浓度硅区12电连接。
另外，其它结构与上述实施方式4同样地构成。
在本电介质分离型半导体装置104中也是，在把阳极7a和第1场板9设定成正向截止电位Vcc时，把第1高浓度硅区12也设定成与阳极7a同电位。因此，在阳极7a的正下方电场电位被压缩在多孔氧化膜区2c中。
因此，在本实施方式5中也是，与上述实施方式4同样地，能够进行照顾到比雪崩电场强度显著地高的氧化膜强度的、自由度更大的高耐压设计。
此外，在非贯通型IGBT中，由于利用第1高浓度硅区12和第1场板9的端部可以阻止耗尽层朝向漏N+区5侧扩张，所以不产生耗尽层到达漏N+区5而引起的贯通就能够实现高耐压化。即，在非贯通型IGBT中，消除了为了确保耐压所需要的N-浓度和漂移长度的速率控制的主要原因，作为独立的设计参数，可以提高空穴的注入效率。
(实施方式6)
图8为示出本发明的实施方式6的电介质分离型半导体装置的剖面图。
在该实施方式6的电介质分离型半导体装置105中，如图8所示，在漂移N-区3中形成了作为高压器件的MOS。而且，以与漏极7相接的方式形成了第1场板9作为漏侧结构，以与漏极7相接的方式在漏N-阱区15中形成了埋置漏N+区21(第1导电类型的第2半导体层)，埋置漏N+区21贯通氧化膜2a和多孔氧化膜区2c与第1高浓度硅区12电连接。此外，以与源极8相接的方式作为源侧结构形成了第2场板10、源N+区11和源P-阱区6，以与源极8相接的方式在源P-阱区6中形成了埋置源N+区22，埋置源N+区22(源电极侧连接用N+区)贯通氧化膜2a和多孔氧化膜区2c与第2高浓度硅区13电连接。
另外，其它结构与上述实施方式1同样地构成。
在该电介质分离型半导体装置105中也是，在把漏极7和第1场板9设定成正向截止电位Vcc时，把第1高浓度硅区12也设定成与漏极7同电位。在把半导体衬底1、源极8和第2场板10设定成接地电位时，把第2高浓度硅区13也设定成与源极8同电位。由此，在漏极7的正下方电场电位被压缩在多孔氧化膜区2c中。
因此，在本实施方式6中也与上述实施方式1同样，能够进行照顾到比雪崩电场强度显著地高的氧化膜强度的、自由度更大的高耐压设计。
(实施方式7)
图9为示出本发明的实施方式7的电介质分离型半导体装置的剖面图。
图9中，在电介质分离型半导体装置106中，在漂移N-区3中形成了作为高压器件的MOS。而且，利用沟分离件4a与源P-阱区6电分离、在漂移N-区3中形成了连接用埋置源N+区22，该N+区22贯通氧化膜2a和多孔氧化膜区2c与第2高浓度硅区13电连接。此外，以与埋置源N+区22相接的方式，在漂移N-区3的上表面上形成了源极23(第3电极)。还在埋置源N+区22的外周侧以圆环状形成了第2沟分离件4b，来分离器件的全体。
另外，其它结构与上述实施方式6同样地构成。
在该电介质分离型半导体装置106中也是，在把漏极7和第1场板9设定成正向截止电位Vcc时，把第1高浓度硅区12也设定成与漏极7同电位。由此，在漏极7的正下方电场电位被压缩在多孔氧化膜区2c中。
因此，在本实施方式7中也是，与上述实施方式6同样地，能够进行照顾到比雪崩电场强度显然地高的氧化膜强度的、自由度更大的高耐压设计。
此外，按照本实施方式7，由于利用第1沟分离件4a分离而形成了8、23这两个源极，所以在把源极8与浮动电源连接、且把源极23设定成接地电位的状态下能够确保高耐压特性。此外，源极8、23间的绝缘耐量也不需要保持现有电介质分离型半导体装置中那样的、微妙的扩散岛深度与间隔的平衡，通过沟的条数和在沟侧壁上形成的氧化膜的厚度就能够明确地设定。
(实施方式8)
图10为示出本发明的实施方式8的电介质分离型半导体装置的剖面图。
在该电介质分离型半导体装置107中，如图10所示，考虑到氧化膜的绝缘击穿强度，设定了作为电场电位路径的第1高浓度硅区12的外周侧上的多孔氧化膜区2c在径向上的宽度(第1高浓度硅区12的水平方向的多孔氧化膜区2c的宽度)W1、和第1高浓度硅区12在与漂移N-区反侧上的多孔氧化膜区2c的深度(第1高浓度硅区12的垂直方向的多孔氧化膜区2c的宽度)T1。即，把多孔氧化膜区2c的宽度W1、深度T1设定成满足W1(μm)＞0.01(μm/V)×BV(V)、T1(μm)＞0.01(μm/V)×BV(V)。在此，BV是在使用半导体装置时要求的高耐压岛的耐压(单位：V(伏))。
另外，其它结构与上述实施方式3同样地构成。
在本实施方式8中，除了上述实施方式3的效果以外，由于把多孔氧化膜区2c的宽度W1、深度T1设定成满足W1(μm)＞0.01(μm/V)×BV(V)、T1(μm)＞0.01(μm/V)×BV(V)，所以虽然多孔氧化膜区2c的绝缘击穿强度随着形成多孔氧化膜区2c时的多孔硅的空隙度和空隙直径而有若干变化，但是，还可以得到具有充分裕量的绝缘击穿强度1MV/cm。而且，能够把多孔氧化膜区2c向源侧的伸出抑制到所需最小限度内并确保高耐压特性，同时，能够把热电阻更小的氧化膜2b配设在所需的充分空间内，能够提高源侧的散热性。
(实施方式9)
图11为示出本发明的实施方式9的电介质分离型半导体装置的剖面图。
在该电介质分离型半导体装置108中，如图11所示，把多孔氧化膜区2c的宽度W1、深度T1设定成满足W1(μm)＞0.01(μm/V)×BV(V)、T1(μm)＞0.01(μm/V)×BV(V)，同时，在与贴合A的界面正交的方向上，作为电场电位路径的第1高浓度硅区12的外周侧上的多孔氧化膜区2c的区域，位于(即被包含在)第1与第2场板9、10之间的区域WS内。
另外，其它结构与上述实施方式8同样地构成。
按照本实施方式9，除了上述实施方式8的效果以外，由于在与贴合A的界面正交的方向上，作为电场电位路径的第1高浓度硅区12的外周侧上的多孔氧化膜区2c的区域位于第1与第2场板9、10之间的区域WS内，所以模切第1高浓度硅区12的外周侧上的多孔氧化膜区2c的区域(w1的区域)的电场电位保持为向源侧和漏侧这两方扩展的形状。其结果，能够抑制在第1和第2场板9、10附近的电场集中所引起的雪崩击穿，能够稳定地保持高耐压特性。
(实施方式10)
图12为示出本发明的实施方式10的电介质分离型半导体装置的剖面图。
在该电介质分离型半导体装置109中，如图12所示，考虑到氧化膜的绝缘击穿强度，设定了作为电场电位路径的第1高浓度硅区12与第2高浓度硅区13之间的多孔氧化膜区2c在径向上的宽度W2、和第1高浓度硅区12在与第2高浓度硅区13的漂移N-区反侧上的多孔氧化膜区2c的深度(第1和第2高浓度硅区12的垂直方向的多孔氧化膜区2c的宽度)T2。即，把多孔氧化膜区2c的宽度W2、深度T2设定成满足W2(μm)＞0.01(μm/V)×BV(V)、T2(μm)＞0.01(μm/V)×BV(V)。而且，在与贴合A的界面正交的方向上，作为电场电位路径的第1与第2高浓度硅区12、13之间的多孔氧化膜区2c的区域，位于第1与第2场板9、10之间的区域WS内。
另外，其它结构与上述实施方式6同样地构成。
在本实施方式10中，除了上述实施方式6的效果以外，由于把多孔氧化膜区2c的宽度W2、深度T2设定成满足W2(μm)＞0.01(μm/V)×BV(V)、T2(μm)＞0.01(μm/V)×BV(V)，所以虽然多孔氧化膜区2c的绝缘击穿强度随着形成多孔氧化膜区2c时的多孔硅的空隙度和空隙直径而有若干变化，但是，还可以得到具有充分裕量的绝缘击穿强度1MV/cm。此外，由于在与贴合A的界面正交的方向上，作为电场电位路径的第1与第2高浓度硅区12、13之间的多孔氧化膜区2c的区域位于第1与第2场板9、10之间的区域WS内，所以横切多孔氧化膜区2c的该区域(W2的区域)的电场电位保持为向源侧和漏侧这两方扩展的形状。其结果，能够抑制在第1和第2场板9、10附近的电场集中所引起的雪崩击穿，能够稳定地保持高耐压特性。
(实施方式11)
图13为示出本发明的实施方式11的电介质分离型半导体装置的剖面图。
在该电介质分离型半导体装置110中，如图13所示，多个第1埋置N+区24在作为电场电位路径的第1高浓度硅区12与第2高浓度硅区13之间的多孔氧化膜区2c的区域中，互相离开距离ΔW2以圆环状来形成，采取了第1MFP(多场板)结构。多个第1埋置N+区24互相离开以圆环状来形成，互相独立，为电浮动状态，且自终结地来形成。而且，电容性耦合分别介于第1高浓度硅区12与第1埋置N+区24之间、第2高浓度硅区13与第1埋置N+区24之间、以及相邻的第1埋置N+区24之间，把各间隙ΔW2的总和∑W2构成为，满足∑W2(μm)＞0.01(μm/V)×BV(V)。
另外，其它结构与上述实施方式10同样地构成。
在该电介质分离型半导体装置110中，由于把第1埋置N+区24的间隙ΔW2的总和∑W2设定成满足∑W2(μm)＞0.01(μm/V)×BV(V)，所以可以得到具有充分裕量的绝缘击穿强度1MV/cm。
此外，在施加正向耐压时，横切第1与第2高浓度硅区12、13之间的电场电位14c，如图14所示，被第1埋置N+区24产生的第1MFP结构的电容分配功能均等地分配，因此，电场强度的峰被平坦化。
因此，与上述实施方式10相比，按照本实施方式11可保持更安全的绝缘耐量，同时，可以实现高耐压特性。
(实施方式12)
图15为示出本发明的实施方式12的电介质分离型半导体装置的剖面图，图16为从与贴合面A的界面正交的方向的上方看到的、本发明的实施方式12的电介质分离型半导体装置中的第1和第2场板、与埋置N+区的位置关系的图。
在该电介质分离型半导体装置111中，如图15和图16所示，在第1高浓度硅区12与第1埋置N+区24之间、第2高浓度硅区13与第1埋置N+区24之间、以及相邻的第1埋置N+区24之间，形成了导电性提供部25。这些导电性提供部25，是在形成了多孔氧化膜区2c以后，在与第1埋置N+区24的深度相同的范围内通过利用高能量注入Si、P、As等而形成。由此，导电性提供部25产生的电阻性耦合介于第1高浓度硅区12与第1埋置N+区24之间、第2高浓度硅区13与第1埋置N+区24之间、以及相邻的第1埋置N+区24之间。在此，希望在周边方向上分散配置导电性提供部25，以使配置位置不集中。
另外，其它结构与上述实施方式11同样地构成。
在该电介质分离型半导体装置111中，在施加正向耐压时，横截第1与第2高浓度硅区12、13之间的电场电位14c，被第1埋置N+区24产生的第1MFP结构和导电性提供部25产生的电阻性分配功能均等地分配，因此，电场强度的峰被平坦化。
因此，在本实施方式12中，可保持更安全地绝缘耐量，同时，可以实现高耐压特性。
(实施方式13)
图17为示出本发明的实施方式13的电介质分离型半导体装置的剖面图。
在该电介质分离型半导体装置112中，如图17所示，多个第2埋置N+区26在第1埋置N+区24的与漏极相反的一侧上，离开第1高浓度硅区12、第2高浓度硅区13和第1埋置N+区24距离ΔW3、且互相离开距离ΔW3以圆环状来形成，采取了第2MFP结构。而且，电容性耦合分别介于第1高浓度硅区12与第2埋置N+区26之间、第2高浓度硅区13与第2埋置N+区26之间、第1埋置N+区24与第2埋置N+区26之间、以及相邻的第2埋置N+区26之间，把各间隙ΔW3的总和∑W3构成为，满足∑W3(μm)＞0.01(μm/V)×BV(V)。
另外，其它结构与上述实施方式11同样地构成。
在该电介质分离型半导体装置112中，由于把第2埋置N+区26的间隙ΔW3的总和∑W3设定成满足∑W3(μm)＞0.01(μm/V)×BV(V)，所以可以得到具有充分裕量的绝缘击穿强度1MV/cm。
此外，横切第1与第2高浓度硅区12、13之间的电场电位，被第1和第2埋置N+区24、26产生的第1和第2这两层MEP结构、及其电容分配功能均等地分配，因此，电场强度的峰被平坦化，可保持更安全的绝缘耐量，同时，可以实现高耐压特性。
另外，在上述实施方式13中，作成了采取第1和第2这两层MFP结构，但是，即使作成3层或更多层的MFP结构，也能够得到同样的效果。
(实施方式14)
图18为示出本发明的实施方式14的电介质分离型半导体装置的剖面图。
在该电介质分离型半导体装置113中，如图18所示，在多孔氧化膜区2c内的第1高浓度硅区12的与漂移N-区相反的一侧上以圆盘状配设了第3高浓度硅区27，在多孔氧化膜区2c内的第2高浓度硅区13的与漂移N-区相反的一侧上，以与第3高浓度硅区27相同的深度且以圆环状配设了第4高浓度硅区28。而且，埋置漏N+区21以与第1和第3高浓度硅区12、27电连接的方式来形成，埋置源N+区22以与第2和第4高浓度硅区13、28电连接的方式来形成。
此外，多个第2埋置N+区26在第1埋置N+区24的与漏极相反的一侧上，互相离开距离ΔW4以圆环状来形成，采取了第2MFP结构。还在第1高浓度硅区12与第1埋置N+区24之间、第2高浓度硅区13与第1埋置N+区24之间、以及相邻的第1埋置N+区24之间，形成了导电性提供部25。此外，还在第3高浓度硅区27与第2埋置N+区26之间、第4高浓度硅区28与第2埋置N+区26之间、以及相邻的第2埋置N+区26之间，形成了导电性提供部25。这些导电性提供部25，是在形成了多孔氧化膜区2c以后，通过在与第2埋置N+区26的深度相同的范围和与第1埋置N+区24的深度相同的范围内利用高能量注入Si、P、As等而形成。
由此，导电性提供部25产生的电阻性耦合介于第1高浓度硅区12与第1埋置N+区24之间、第2高浓度硅区13与第1埋置N+区24之间、以及相邻的第1埋置N+区24之间。导电性提供部25产生的电阻性耦合还介于第3高浓度硅区27与第2埋置N+区26之间、第4高浓度硅区28与第2埋置N+区26之间、以及相邻的第2埋置N+区26之间。而且，电容性耦合介于第1与第2MFP结构的层间、第2MFP结构与半导体衬底1的层间。
还有，把第2埋置N+区26的间隙ΔW4的总和∑W4构成为，满足∑W4(μm)＞0.01(μm/V)×BV(V)。
另外，其它结构与上述实施方式11同样地构成。
在该电介质分离型半导体装置113中，由于与第1、第2埋置N+区24的间隙ΔW2同样，把第2埋置N+区26的间隙ΔW4的总和∑W4设定成满足∑W4(μm)＞0.01(μm/V)×BV(V)，所以可以得到具有充分裕量的绝缘击穿强度1MV/cm。
此外，横截第1与第2高浓度硅区12、13之间的电场电位，被第1和第2填坦N+区24、26产生的第1和第2这两层MFP结构、及其电容。电阻性分配功能均等地分配，因此，电场强度的峰被平坦化，可保持更安全的绝缘耐量，同时，可以实现高耐压特性。
(实施方式15)
图19为从与贴合面A的界面正交的方向的上方看到的，本发明的实施方式15的电介质分离型半导体装置中的第1和第2场板、与埋置N+区的位置关系的图。图20为沿图19的XX-XX线的剖面图。
在该电介质分离型半导体装置114中，如图19和图20所示，第2高浓度硅区13和第1埋置N+区24，其圆环状的一部分被裁断，由埋置N+区构成的漏引出布线29从第1高浓度硅区12、通过第1埋置N+区24和第2高浓度硅区13的裁断部、向源侧延伸设置。而且，埋置漏引出侧N+区30利用第1沟分离件4a与源P-阱区6进行电分离而在漂移N-区3中形成，贯通氧化膜2a和多晶氧化膜区2c与漏引出布线29电连接。此外，漏引出电极31以与埋置漏引出侧N+区30相接的方式在漂移N-区3的上表面形成。然后，第2沟分离件4b在埋置漏引出侧N+区30的外周侧上以圆环状形成，来分离器件的全体。
另外，其它结构与上述实施方式11同样地构成。
按照本实施方式15，除了上述实施方式11的效果之外，还能够通过第1高浓度硅区12、漏引出布线29和埋置漏引出侧N+区30，在源极8的外周侧取出漏引出电极31。
此外，漏引出布线29上的多孔氧化膜区2c的部位和氧化膜2a，用作层间绝缘膜。而且，由于多孔氧化膜区2c由多孔硅氧化膜构成，所以厚膜化是容易的，能够追随器件耐压的高耐压化而提高漏引出布线29的绝缘耐量。
此外，在把漏引出布线29引出源侧SOI层(漂移N-区3)时所需要的绝缘耐量决取于第1和第2沟分离件4a、4b，通过增加该沟分离件的沟条数能够容易地谋求高耐压化。因此，本漏引出极结构，作为半导体装置能够确保充分的引出绝缘应力。
这样，通过采用该漏引出电极结构，在现有层间绝缘用中所需要的厚膜氧化，或者利用CVD的、厚膜CVD氧化膜的成膜VCD工序变得不需要了，可以简化工艺，缩短处理时间。
另外，本实施方式15作成把漏引出电极结构应用于上述实施方式11的电介质分离型半导体装置中，但是，即使应用于其它实施方式的电介质分离型半导体装置中也能够得到同样的效果。
(实施方式16)
图21为示出本发明的实施方式16的电介质分离型半导体装置的剖面图。
在该电介质分离型半导体装置115中，如图21所示，埋置氧化膜2B由多孔氧化膜区2d、氧化膜2b和多孔氧化膜区2c构成，贴合面A由多孔氧化膜区2d、氧化膜2b和多孔氧化膜区2c构成。还在多孔氧化膜区2d上形成漂移N-区3，在多孔氧化膜区2d中形成了第1和第2高浓度硅区12、13，第1埋置N+区24以及漏引出布线29。
另外，其它结构与上述实施方式15同样地构成。
在本实施方式16中，把由容易厚膜化的多孔硅膜构成的多孔氧化膜区2d用作层间绝缘层。因此，在现有层间绝缘用中所需要的厚膜氧化或者利用CVD的厚膜CVD氧化膜的成膜工序变得不需要了，可以简化工艺，缩短处理时间。此外，层间绝缘层的厚膜化变得容易，能够实现高耐压特性。
此外，在埋置漏N+区21和埋置漏引出侧N+区30横切贴合面A时，存在着贴合面A的界面成为漏泄电流路径的担心。但是，在本实施方式16中，埋置漏N+区21和埋置漏引出侧N+区30在贴合面A的界面的SOI侧的晶片部分上形成，所以埋置漏N+区21和埋置漏引出侧N+区30不横切贴合面A，也不产生上述漏泄电流路径。
另外，在上述各实施方式中，说明了作为横型高耐压器件使用了HV-MOS或IGBT的场合，但是，本发明对于例如二极管、晶体管、EST(发射极开关的晶闸管)等在SOI上形成的横型高耐压器件都能同样应用，得到同样的效果。
此外，在上述各实施方式中，作为横型高耐压器件说明了n沟道的高耐压器件，但是，本发明也应用于p沟道的高耐压器件得到同样的效果。

Claims (6)

1.一种电介质分离型半导体装置，其特征在于包括：
半导体衬底；
与上述半导体衬底主面的全部区域邻接配置的电介质层；
通过上述电介质层贴合在上述半导体衬底上的杂质浓度低的第1导电类型的第1半导体层；
在上述第1半导体层上以圆环状形成，沿横向分离该半导体层而形成元件区的沟分离件；
高耐压器件，具有在上述元件区的中央部表面上有选择地形成的杂质浓度高的第1导电类型的第2半导体层、和以离开上述第2半导体层并包围该第2半导体层的方式在上述元件区上形成的第2导电类型的第3半导体层；
与上述第2半导体层的表面接合配置的第1电极；
与上述第3半导体层的表面接合配置的第2电极；
以覆盖上述第2半导体层的方式在上述第1半导体层上配置的第1场板；
以覆盖上述第3半导体层且包围上述第1场板的方式在上述第1半导体层上配置的第2场板；以及
在上述第1电极正下方位置的上述电介质层内形成的第1高浓度硅区；
上述第1电极与上述第1高浓度硅区电连接；
上述高耐压器件是包括以与上述第2电极相接的方式在上述第3半导体层上形成的第1导电类型的源区的横型HV-MOS；
上述第1高浓度硅区由埋置N+区构成，以与上述第1电极和上述第1高浓度硅区电连接的方式在上述第1半导体层内形成了漏N+区；
上述第1高浓度硅区在构成上述电介质层的一部分的多孔氧化膜区中形成，上述漏N+区贯通上述多孔氧化膜区且与上述第1高浓度硅区电连接；以及
上述多孔氧化膜区被构成为，在对半导体装置进行驱动时要求的高耐压岛的耐压为BV伏时，从上述第1高浓度硅区的端部算起的径向上的宽度W、和从上述第1高浓度硅区算起到与第1半导体层相反的一侧的深度T，满足W＞0.01×BVμm和T＞0.01×BVμm。
2.一种电介质分离型半导体装置，其特征在于包括：
半导体衬底；
与上述半导体衬底主面的全部区域邻接配置的电介质层；
通过上述电介质层贴合在上述半导体衬底上的杂质浓度低的第1导电类型的第1半导体层；
在上述第1半导体层上以圆环状形成，沿横向分离该半导体层而形成元件区的沟分离件；
高耐压器件，具有在上述元件区的中央部表面上有选择地形成的杂质浓度高的第1导电类型的第2半导体层、和以离开上述第2半导体层并包围该第2半导体层的方式在上述元件区上形成的第2导电类型的第3半导体层；
与上述第2半导体层的表面接合配置的第1电极；
与上述第3半导体层的表面接合配置的第2电极；
以覆盖上述第2半导体层的方式在上述第1半导体层上配置的第1场板；
以覆盖上述第3半导体层且包围上述第1场板的方式在上述第1半导体层上配置的第2场板；
在上述第1电极正下方位置的上述电介质层内形成的第1高浓度硅区；
上述第1电极与上述第1高浓度硅区电连接；
上述高耐压器件是包括以与上述第1电极相接的方式在上述第2半导体层上形成的第2导电类型的漏区、和以与上述第2电极相接的方式在上述第3半导体层上形成的第1导电类型的源区的阳极短路型的横型HV-IGBT；
上述第1高浓度硅区由埋置N+区构成且在构成上述电介质层的一部分的多孔氧化膜区中形成，阳极短路N+区贯通上述第1电极和上述多孔氧化膜区且以与上述第1高浓度硅区电连接的方式在上述第1半导体层内形成；以及
上述多孔氧化膜区被构成为，在对半导体装置进行驱动时要求的高耐压岛的耐压为BV伏时，从上述第1高浓度硅区的端部算起的径向上的宽度W、和从上述第1高浓度硅区算起到与第1半导体层相反的一侧的深度T，满足W＞0.01×BVμm和T＞0.01×BVμm。
3.一种电介质分离型半导体装置，其特征在于包括：
半导体衬底；
与上述半导体衬底主面的全部区域邻接配置的电介质层；
通过上述电介质层贴合在上述半导体衬底上的杂质浓度低的第1导电类型的第1半导体层；
在上述第1半导体层上以圆环状形成，沿横向分离该半导体层而形成元件区的沟分离件；
高耐压器件，具有在上述元件区的中央部表面上有选择地形成的杂质浓度高的第1导电类型的第2半导体层、和以离开上述第2半导体层并包围该第2半导体层的方式在上述元件区上形成的第2导电类型的第3半导体层；
与上述第2半导体层的表面接合配置的第1电极；
与上述第3半导体层的表面接合配置的第2电极；
以覆盖上述第2半导体层的方式在上述第1半导体层上配置的第1场板；
以覆盖上述第3半导体层且包围上述第1场板的方式在上述第1半导体层上配置的第2场板；
在上述第1电极正下方位置的上述电介质层内形成的第1高浓度硅区；
上述第1电极与上述第1高浓度硅区电连接；
上述高耐压器件是包括以与上述第1电极相接的方式在上述第2半导体层上形成的第2导电类型的漏区、和以与上述第2电极相接的方式在上述第3半导体层上形成的第1导电类型的源区的非贯通型的横型HV-IGBT；
上述第1高浓度硅区由埋置N+区构成且在构成上述电介质层的一部分的多孔氧化膜区中形成，上述第2导电类型的漏区贯通上述多孔氧化膜区且以与上述第1高浓度硅区电连接的方式在上述第1半导体层内形成；以及
上述多孔氧化膜区被构成为，在对半导体装置进行驱动时要求的高耐压岛的耐压为BV伏时，从上述第1高浓度硅区的端部算起的径向上的宽度W、和从上述第1高浓度硅区算起到与第1半导体层相反的一侧的深度T，满足W＞0.01×BVμm和T＞0.01×BVμm。
4.根据权利要求1～3中的任一项所述的电介质分离型半导体装置，其特征在于：上述多孔氧化膜区的与上述径向宽度W相当的区域，在与上述电介质层和上述第1半导体层的贴合面正交的方向上，被包含在上述第1与第2场板之间的区域WS内。
5.根据权利要求1～3中的任一项所述的电介质分离型半导体装置，其特征在于：在与上述多孔氧化膜区的上述径向宽度W相当的区域内，多个圆环状的场板用N+区，互相独立且电容性耦合，并以包围上述第1高浓度硅区的方式在径向上并排设置，构成多场板结构。
6.根据权利要求5所述的电介质分离型半导体装置，其特征在于：上述多个圆环状的场板用N+区，还在与上述多场板结构不同深度位置，在上述多孔氧化膜区中配设1层或多层，在层内和层间中的相邻的上述场板用N+区相互间电容性耦合。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
EP2261992A3 (de) * 2005-07-27 2011-02-23 Infineon Technologies Austria AG Halbleiterbauelement mit einer Driftzone und einer Driftsteuerzone
JP5055813B2 (ja) * 2006-04-10 2012-10-24 富士電機株式会社 Ｓｏｉ横型半導体装置
JP2008227474A (ja) * 2007-02-13 2008-09-25 Toshiba Corp 半導体装置
JP5105060B2 (ja) * 2007-11-16 2012-12-19 三菱電機株式会社 半導体装置およびその製造方法
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP2011165924A (ja) * 2010-02-10 2011-08-25 Mitsubishi Electric Corp 半導体装置
US8623732B2 (en) * 2010-06-17 2014-01-07 Freescale Semiconductor, Inc. Methods of making laterally double diffused metal oxide semiconductor transistors having a reduced surface field structure
JP5610930B2 (ja) * 2010-08-30 2014-10-22 三菱電機株式会社 半導体装置
JP5565309B2 (ja) * 2010-12-29 2014-08-06 三菱電機株式会社 半導体装置
KR101380309B1 (ko) * 2012-05-23 2014-04-02 주식회사 동부하이텍 커패시터 및 그 형성 방법
JP6053415B2 (ja) * 2012-09-19 2016-12-27 三菱電機株式会社 半導体装置
FR3011124A1 (fr) * 2013-09-26 2015-03-27 St Microelectronics Tours Sas Composant scr a caracteristiques stables en temperature
US9666710B2 (en) * 2015-05-19 2017-05-30 Nxp Usa, Inc. Semiconductor devices with vertical field floating rings and methods of fabrication thereof
DE102015122387B4 (de) * 2015-12-21 2023-09-21 Infineon Technologies Ag Leistungshalbleiterbauelemente, Halbleiterbauelemente und ein Verfahren zum Anpassen einer Anzahl von Ladungsträgern
CN105633140B (zh) * 2016-03-30 2018-06-12 南京邮电大学 一种双层部分soi ligbt器件及其制造方法
US10586865B2 (en) * 2017-09-29 2020-03-10 Cirrus Logic, Inc. Dual gate metal-oxide-semiconductor field-effect transistor
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical
CN115274848B (zh) * 2021-04-29 2023-10-31 苏州华太电子技术股份有限公司 图形化布局夹层氧化层soi的超结ldmos器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0497577A2 (en) * 1991-01-31 1992-08-05 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
CN1436372A (zh) * 2001-02-21 2003-08-13 三菱电机株式会社 半导体器件及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP3293871B2 (ja) * 1991-01-31 2002-06-17 株式会社東芝 高耐圧半導体素子
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
DE69317004T2 (de) * 1992-03-26 1998-06-10 Texas Instruments Inc Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
DE4231310C1 (de) 1992-09-18 1994-03-24 Siemens Ag Verfahren zur Herstellung eines Bauelementes mit porösem Silizium
JP2739018B2 (ja) 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JPH0945762A (ja) 1995-07-26 1997-02-14 Matsushita Electric Works Ltd 半導体素子基体およびその製造方法
JP3435930B2 (ja) * 1995-09-28 2003-08-11 株式会社デンソー 半導体装置及びその製造方法
JP3082671B2 (ja) 1996-06-26 2000-08-28 日本電気株式会社 トランジスタ素子及びその製造方法
KR100225411B1 (ko) * 1997-03-24 1999-10-15 김덕중 LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법
KR19980084367A (ko) * 1997-05-23 1998-12-05 배순훈 실리콘-온-인슐레이터 기판을 사용한 저감 표면 전계형 횡형 이중-확산 모스 트랜지스터에 대한 모델링 방법
KR100403519B1 (ko) * 2001-03-07 2003-10-30 재단법인서울대학교산학협력재단 실리콘 이중막 전력 트랜지스터 및 그 제조 방법
GB0107408D0 (en) 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP4020195B2 (ja) * 2002-12-19 2007-12-12 三菱電機株式会社 誘電体分離型半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0497577A2 (en) * 1991-01-31 1992-08-05 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
CN1436372A (zh) * 2001-02-21 2003-08-13 三菱电机株式会社 半导体器件及其制造方法

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Publication number Publication date
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