CN101390212A - 具有作为反熔丝的二极管的一次可编程交叉点存储器 - Google Patents

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Abstract

本发明描述一种非易失性存储器单元，所述存储器单元包括半导体二极管(30)。构成所述二极管的半导体材料形成为在底部导体(6)与顶部导体(22)之间具有显著的缺陷密度，并允许在典型的读取电压下的非常低的电流流动。编程电压的施加永久改变所述半导体材料的特性，从而得到改进的二极管。经编程的二极管允许在相同读取电压下高得多的电流流动，在一些实施例中高出一个、两个或三个数量级。电流差允许将经编程存储器单元区分于未经编程的存储器单元。描述用以产生有利的未经编程缺陷密度的制造技术。本发明的存储器单元可形成在具有形成于单个衬底上方的多个堆叠存储器层级的单片三维存储器阵列中。

Description

具有作为反熔丝的二极管的一次可编程交叉点存储器
相关申请案
本申请案是Herner等人在2004年9月29日申请的题为“Nonvolatile Memory CellWithout a Dielectric Antifuse Having High-and Low-Impedance States”的第10/955,549号美国专利申请案(下文称为′549申请案)的部分接续申请案；′549申请案本身是Herner等人在2004年5月26日申请的题为“An Improved Method for Making High-DensityNonvolatile Memory”的第10/855784号美国专利申请案的部分接续申请案；第10/855784号美国专利申请案是Herner等人在2002年12月19日申请(后来被放弃)的题为“AnImproved Method for Making High-Density Nonvolatile Memory”的第10/326470号美国专利申请案(下文称为′470申请案)的接续案，以上所有申请案均转让给本发明的受让人且以全文引用的方式并入本文中。
技术领域
本发明涉及非易失性一次可编程存储器单元。
背景技术
现有技术的非易失性存储器，例如Johnson等人题为“Vertically Stacked FieldProgrammable Nonvolatile Memory and Method of Fabrication”的第6,034,882号美国专利，是基于将半导体结型二极管与介电反熔丝层配对的存储器单元，所述二极管和介电反熔丝层设置在导体之间。在形成存储器单元时，介电反熔丝层(通常为二氧化硅层)充当绝缘体，且当将读取电压施加于导体之间时，极小的电流在导体之间流动。然而，当将充分大的电压施加于导体之间时，介电反熔丝层经历介电击穿和破裂，且穿过介电反熔丝层形成永久的导电路径。在经编程的单元中，当将读取电压施加于导体之间时，与未经编程的单元中相比显著较高的电流流过，从而实现区分未经编程与经编程的单元。存储器状态存储在可能完整或破裂的介电反熔丝层的状态下。
然而，基于介电反熔丝层的破裂的存储器单元都存在一些缺点。如果介电反熔丝层太薄，那么泄漏电流可成为严重的问题。干扰也可以成为问题：每次读取存储器单元时，介电反熔丝层受到一些应力，且可能最终击穿并疏忽地经编程。通过使介电反熔丝层较厚来避免这种情况，但较厚的介电反熔丝层需要较高的编程电压来破裂。在电子装置中，例如在便携式装置中的较高电压通常是不利的。如果介电反熔丝层是通过氧化形成的氧化物层，那么较厚的反熔丝层需要较高的温度或较慢的制造时间，这在形成商业装置中都是不利的。
因此需要一种不依赖于介电反熔丝层的破裂的一次可编程存储器单元。
发明内容
本发明由所附权利要求书界定，且本部分中的任何内容均不应视为对那些权利要求的限制。一般来说，本发明是针对包括二极管的非易失性存储器单元、存储在所述二极管的状态下的存储器状态。
本发明的第一方面提供一种非易失性存储器单元，其包括：第一导体；二极管，其包括非晶或多晶半导体材料；以及第二导体，所述半导体二极管设置在所述第一导体与所述第二导体之间，其中在施加编程电压之前，所述二极管具有第一最大势垒高度，且在施加所述编程电压之后，所述二极管具有第二最大势垒高度，所述第二最大势垒高度至少是所述第一最大势垒高度的1.5倍。
本发明的另一方面提供一种非易失性存储器单元，其包括：第一导体；第二导体；以及多晶半导体结型二极管，其设置在所述第一与第二导体之间，其中所述存储器单元的数据状态由反熔丝的状态决定，且其中所述多晶半导体结型二极管是所述反熔丝。
本发明的又一方面提供一种用于形成和编程非易失性存储器单元的方法，所述方法包括：形成第一导体；形成第二导体；沉积和掺杂半导体材料以形成半导体结型二极管，所述半导体结型二极管设置在所述第一与第二导体之间；使所述半导体材料结晶，使得所述半导体结型二极管为多晶的，其中在所述结晶步骤期间，所述半导体材料不和与所述半导体材料具有小于12个百分比的晶格失配的模板材料接触；以及通过将编程电压施加于所述第一与第二导体之间来对所述存储器单元进行编程，其中在所述半导体结型二极管与所述第一导体之间或在所述半导体结型二极管与所述第二导体之间没有设置通过施加两倍以上的编程电压来使其电阻改变的电阻切换元件。
本发明的优选实施例提供一种单片三维存储器阵列，其包括：a)衬底上方的第一存储器层级，所述第一存储器层级包括：i)第一多个大体上平行的导体；ii)所述第一导体上方的第二多个大体上平行的导体；iii)第一多个半导体结型二极管，每个第一二极管设置在所述第一导体之一与所述第二导体之一之间；以及iv)第一多个一次可编程存储器单元，每个第一存储器单元适合于通过施加编程电压来编程，每个存储器单元包括所述第一导体之一的一部分、所述第二导体之一的一部分以及所述第一二极管之一，其中在编程之前，每个第一二极管具有第一最大势垒高度，且在编程之后，每个第一二极管具有第二最大势垒高度，所述第二最大势垒高度至少是所述第一最大势垒高度的1.5倍；以及b)单片形成于所述第一存储器层级上方的第二存储器层级。
本发明的另一优选实施例提供一种单片三维存储器阵列，其包括：a)第一存储器层级，其包括：i)多个底部导体；ii)多个顶部导体；以及iii)多个第一多晶半导体结型二极管，每个二极管设置在所述底部导体之一与所述顶部导体之一之间；以及iv)包括所述第一二极管之一的第一存储器单元，其中所述第一存储器单元的数据状态由反熔丝的状态决定，且其中所述第一存储器单元的所述二极管是所述反熔丝；以及b)单片形成于所述第一存储器层级上方的第二存储器层级。
本发明的最后一方面提供一种非易失性存储器单元，其包括：第一导体；二极管，其包括非晶或多晶半导体材料；以及第二导体，所述半导体二极管设置在所述第一导体与所述第二导体之间，其中在施加编程电压之前，所述二极管在大约0.5到大约2.5伏的读取电压下具有第一整流比，且在施加所述编程电压之后，所述二极管在所述读取电压下具有第二整流比，所述第二整流比至少是所述第一整流比的10倍。
本文描述的本发明各方面和实施例中的每一者可单独使用或彼此组合使用。
现将参看附图描述优选方面和实施例。
附图说明
图1是根据本发明形成的存储器单元的透视图。
图2是展示与图1单元类似形成的未经编程和经编程的单元的I-V曲线的曲线图。
图3是展示根据本发明形成的经编程和未经编程的存储器单元的在0到2.5伏偏压之间的势垒高度的曲线图。
图4是展示在所施加读取电压下根据本发明的单元的未经编程和经编程电流的曲线图。
图5是根据本发明的存储器层级的透视图。
图6a-6c是展示在根据本发明的存储器层级的形成中各阶段的横截面图。
图7是以横截面展示根据本发明的存储器单元中硅中的晶体缺陷的暗场TEM图像。
图8a-8b是展示在具有第10/955,387号美国申请案描述的硅化物触点的存储器层级的形成中各阶段的横截面图。
图9是以横截面展示第10/955,387号美国申请案描述的存储器单元中的相对无缺陷的硅的暗场TEM图像。
图10是展示第10/955,387号美国申请案中描述的存储器单元的在0到2.5伏偏压之间的势垒高度的曲线图。
图11是展示在本发明存储器层级中未经编程二极管的优先蚀刻的SEM图像。
具体实施方式
图1中展示′549申请案中描述的存储器单元的优选实施例。二极管30设置在底部导体20与顶部导体40之间。二极管30与底部导体20和顶部导体40成电接触，其间没有插入介电层。氮化钛层8是导电势垒层，用以防止钨层6与二极管30的硅之间的反应。氮化钛层18用作粘附层且用作二极管30与钨层22之间的势垒层。在′549申请案的优选实施例中，通过沉积和掺杂硅层堆叠并图案化和蚀刻所述层堆叠以形成柱，来形成二极管。层堆叠的区经掺杂(通过原位掺杂或通过离子植入)以形成p-i-n二极管；在优选实施例中，底部区10为重掺杂n型硅，中间区12为本征未掺杂硅，且顶部区14为重掺杂p型硅。此二极管具有半导体结型二极管的形式；此术语指具有以下属性的半导体装置：在一个方向上比在另一方向上更容易传导电流，具有两个端电极，且由在一个电极处为p型而在另一电极处为n型的半导电材料制成。在形成顶部导体40之后，二极管30的硅经退火(在单独退火步骤中或在后续热处理期间)以使其完全结晶。在′549申请案的完成装置的优选实施例中，二极管30为多晶的。
在形成时，二极管30具有与图2曲线图中标记为“编程之前”的曲线类似的I-V曲线，从而当将典型读取电压(例如2伏)施加于底部导体20与顶部导体40之间时允许极少的电流流动。已发现，将例如约8伏的编程电压施加于底部导体20与顶部导体40之间会永久改变二极管30。图2中标记为“编程之后”的I-V曲线展示在编程之后二极管的电流。在编程之后，电流随着达到接通电压而急剧增加，且在将2伏的读取电压施加于底部导体20与顶部导体40之间时，经编程的二极管允许显著较多的电流流动。所施加读取电压下的电流流动的差异允许区分经编程单元与未经编程的单元，且因此允许单元存储存储器状态(例如，数据“0”或数据“1”)。此单元不包含介电反熔丝层。
展现欧姆特性的材料以在两个方向上相等的容易性进行导电，且电流随着电压线性增加。二极管展现非欧姆特性：其在一个方向上比在另一方向上更容易传导电流，且在电压与电流之间具有非线性关系，如图2所示。二极管有效性的一个指标是其在所施加电压范围内的势垒高度。
在理想二极管中，势垒高度(简单来说，对电流流动的势垒)在很低的电压(在大约0与0.2伏之间)下较高，在接近接通电压时突然下降，且在高于接通电压很低的地方。图3展示图1的二极管在以范围在0到2.5伏范围内的所施加偏压下编程之前和之后的势垒高度。经编程二极管的最大势垒高度(图3中的曲线A)为0.218电子伏，是未经编程的二极管的最大势垒高度(曲线B)(其为0.144电子伏)的近似两倍。
本发明的存储器单元是非易失性存储器单元，其包括：第一导体；包括非晶或多晶半导体材料的二极管；以及第二导体，所述半导体二极管设置在第一导体与第二导体之间，其中在施加编程电压之前，二极管具有第一最大势垒高度，且在施加编程电压之后，二极管具有第二最大势垒高度，第二最大势垒高度至少是第一最大势垒高度的1.5倍，在一些实施例中是第一最大势垒高度的1.7倍。
将读取电压选择为远高于接通电压，对于硅来说，理论上处于1.1伏的偏压。如图3所示，在用于读取的电压(例如2.0伏)下，经编程二极管的势垒高度显著小于未经编程的二极管的势垒高度。转到图4，其为概率绘图，其展示经编程和未经编程的二极管的分布的电流，2伏下未经编程的单元(曲线C)的中值电流为1.2 x 10-8安，而2伏下经编程单元(曲线D)的中值电流为4.8 x 10-5安，相差三个数量级以上。
如上所述，二极管允许电流在一个方向上比在相反方向上更容易地流动；二极管称为进行整流。当二极管在给定电压(例如2伏)下正偏置时，与当二极管在相同电压下负偏置相比，较多电流将流过二极管。这些电流的比率是整流比，且另一指标是二极管质量。本发明的二极管展示在编程之后整流比的较大增加。当使用电压扫描测量根据本发明形成的硅二极管时，与在2伏正偏压下大约1.3 x 10-8安的电流相比，在-2伏下通过未经编程的二极管中的电流大约为8.1 x 10-13安，从而产生2伏下大约1.6 x 104的整流比。在相同总数的二极管中，-2伏下通过经编程二极管的电流大约为2.0 x 10-12安，而2伏下经编程单元的电流大约为1.8 x 10-5安，从而在2伏下的整流比大约为9.2 x 106。在此实例中，本发明的二极管在编程之后的整流比大约为其在编程之前的整流比的575倍。
当二极管为硅时，本发明的经编程二极管将具有的2伏下的整流比至少是未经编程的二极管的2伏下的整流比的100倍。在较不优选的实施例中，在编程之后2伏下的整流比将至少是编程之前2伏下的整流比的10倍。对于硅，已论述了2伏下的整流比。选择2伏是因为它是有利的读取电压。在正电压下，二极管的I-V曲线具有特征形状：其初始非常低，在达到接通电压时突然上升，接着在高于接通电压处稳定。在本发明中2伏是有利的读取电压，因为它在曲线的稳定部分中，高于接通电压。更一般来说，本发明的二极管展示在读取电压下整流比的较大增加，至少为10倍，在优选实施例中至少为100倍。读取电压是曲线的稳定部分中高于二极管接通电压的电压。对于硅的读取电压的范围可在大约1.5伏与大约2.5伏之间。
对于锗二极管，适当的读取电压将较低，在大约0.5伏与大约2.0伏之间，优选大约为1.2伏。视硅和锗的相对成分而定，由包括硅和锗的合金形成的半导体二极管将具有中间读取电压，且将在大约1.2伏与大约2.0伏之间。根据本发明形成的具有由锗或包括硅和锗的半导体合金形成的二极管的存储器单元在编程之前将具有第一整流比且在编程之后将具有第二整流比，第二整流比至少是第一整流比的10倍，且在优选实施例中至少是第一整流比的100倍。
许多因素可影响二极管的质量，包含掺杂剂浓度、掺杂分布、掺杂剂活化以及结晶性和结晶缺陷的程度。相信在本发明中，编程通过增加二极管的半导体材料结晶性的有序度来改变二极管。
图5展示根据本发明形成的示范性存储器单元的存储器层级，包含底部导体200、柱300(每个柱300均包括二极管)以及顶部导体400。将描述此存储器层级的制造。在先前并入的′470和′549申请案中提供关于制造此存储器层级的更详细信息。额外的信息可查阅Herner等人2004年12月17日申请的标题为“Nonvolatile Memory Cell Comprisinga Reduced Height Vertical Diode”的第11/015,824号美国专利申请案；Herner等人2005年5月9日申请的标题为“High-Density Nonvolatile Memory Array Fabricated at LowTemperature Comprising Semiconductor Diodes”的第11/125,606号美国专利申请案；以及Herner等人2004年9月29日申请的标题为“Junction Diode Comprising VaryingSemiconductor Compositions”的第10/954,577号美国专利申请案(下文称为′577申请案)，以上所有申请案由本发明的受让人所拥有，且以引用的方式并入本文中。为了避免混淆本发明，此细节将不全部包含在此描述内容中，但不希望排除这些或其它并入的专利和申请案的任何教示。
转到图6a，根据本发明形成的包括存储器单元的存储器层级的制造在合适的衬底100(例如，单晶半导体晶片衬底)上开始。在存储器层级的制造开始之前，可在衬底100中形成例如读出放大器和驱动器等电路。在衬底100上方形成绝缘层102。
沉积导电层104和106。层104是优选为氮化钛的粘附层。层106是例如钨等导电材料。其它导电材料可能是优选的。层104和106经图案化和蚀刻以形成大体上平行、大体上共面的轨道形状的底部导体200，这里以延伸出页面的横截面来展示。
在导体200上和之间沉积介电材料108，从而填充其间的间隙。例如通过化学机械抛光(CMP)的平坦化步骤暴露导体200的顶部并产生大体上平坦的表面。
转到图6b，接下来，沉积势垒层110。(为了节省空间，从图6b省略衬底100；在此图和后续图中应假定其存在。)此层优选为大约200埃厚，且在导电层106与接着将沉积的半导体材料之间提供化学势垒。势垒层110优选为氮化钛，但可替代使用其它适当势垒材料，例如氮化钽、钽、钛钨、氮化钨或钨。
将形成的二极管将为垂直定向的p-i-n二极管，其具有在一端的重掺杂p型区、本征中间区(未有意掺杂)以及在另一端的重掺杂n型区。在此实例中，底部区将为重掺杂n型，中间区将为本征的，且顶部区将为重掺杂p型。在需要时可颠倒导电性类型。使用常规的沉积技术时，本征硅(无掺杂剂地沉积)具有缺陷，所述缺陷趋于使其表现为好像其轻掺杂有n型掺杂剂。在需要时，可轻掺杂此区。
在势垒层110上沉积半导体层堆叠。半导体材料可为硅、锗、硅锗合金，或包含硅和/或锗的任何半导体合金。在一些实施例中，例如在′577申请案中，层堆叠的不同部分包括不同的半导体材料或合金。在此实例中，半导体材料为硅，且底部区112优选通过原位掺杂而重掺杂有n型掺杂剂，例如磷或砷。接着沉积将构成二极管其余部分(区114和116)的硅。将形成区114和116的硅的厚度优选未掺杂地沉积。在沉积期间通过原位掺杂可形成顶部重掺杂p型区116，但在优选实施例中将在稍后的植入步骤中掺杂。
硅区116(尚未掺杂)、114和112以及势垒层110经图案化和蚀刻以形成柱300。Chen的2003年12月5日申请的题为“Photomask Features with Interior NonprintingWindow Using Alternating Phase Shifting”的第10/728436号美国专利申请案；或Chen的2004年4月1日申请的题为“Photomask Features with Chromeless Nonprinting PhaseShifting Window”的第10/815312号美国专利申请案；以及Raghuram等人的2005年2月17日申请的题为“Method for Patterning Submicron Pi1lars”的第11/061,952号美国专利申请案(以上所有三个申请案由本发明的受让人所有，且以引用的方式并入本文)中描述的光刻技术可有利地用于执行在形成根据本发明的存储器阵列中使用的任何光刻步骤。
在柱300上和之间沉积介电材料108，从而填充其间的间隙。例如通过CMP等平坦化步骤暴露柱300的顶部并形成大体上平面的表面。在此CMP步骤之后，优选通过p型掺杂剂(例如，硼或BF2)的离子植入在柱300的顶部形成重掺杂p型区116。作为p-i-n二极管的二极管118已形成。完成的二极管118的高度(硅厚度)可在大约800到大约4000埃的范围。(在平坦化步骤期间可能损耗一些硅厚度；应沉积额外的厚度以进行补偿。)本征区114可为大约600到大约3500埃厚。图6b中展示此时的结构。
转到图6c，接着沉积粘附层120和导电层122。粘附层120优选为用于势垒层110的材料中的任一种，例如氮化钛。导电层122可为任何适当的导电材料，例如钨。层120和122经图案化和蚀刻以形成大体上平行的、大体上共面的顶部导体400。底部导体200在第一方向上延伸；顶部导体400在与第一方向不同(优选与其垂直)的第二方向上延伸。每个二极管118垂直设置在底部导体200之一与顶部导体400之一之间。
图6c所示的已形成的是第一存储器层级。层级间电介质可形成于此第一存储器层级上方并经平坦化，且可在所述的此经平坦化的介电表面上制造第二存储器层级。可在同一衬底上单片形成同一类型的多个存储器层级(每个层级制造在前一存储器层级上)以形成与′549和′470申请案中所述类似的单片三维存储器阵列。将通过施加大约3与大约15伏之间、优选大约6与大约10伏之间、优选大约7与大约9伏之间、例如大约8伏的编程电压来对每个存储器单元进行编程。所选择的编程电压将取决于多种因素，包含每个二极管的体积、初始缺陷密度、掺杂剂分布以及用于形成二极管的半导体材料。读取电压也将从大约0.5与大约3伏变化，例如在大约1与大约2.5伏之间，例如大约为2伏。
当构成二极管118的硅沉积时，其通常为非晶的，且在稍后的结晶步骤期间结晶。图7是根据本发明形成的未经编程的单元的暗场透射电子显微镜(TEM)图像，其中标出了氮化钛层110、二极管118、氮化钛层120以及导电层122。图7的视图与图6a的视图成90度。图7展示所得的二极管是多晶的，且通常具有缺陷，包含颗粒边界、位错和孪晶，其为清楚可见的。已知此种缺陷可阻碍电荷载流子的流动并减小掺杂剂活化，从而使装置性能降级。为此原因，常规的半导体装置通常形成在单晶硅晶片表面中而不是多晶硅中，且得到较高质量的装置。在此论述中，多结晶硅将称为多晶硅。
形成具有由经沉积并结晶的硅形成的垂直p-i-n二极管的存储器单元的替代方法可查阅Petti的2004年9月29日申请的题为“Fuse Memory Cell Comprising a Diode，the DiodeServing as the Fuse Element”的第10/955,387号美国申请案(下文称为′387申请案)，所述申请案由本发明的受让人所有且以引用的方式并入本文中。在一个实施例中，如图6a-6c所述形成这些单元的存储器层级，除了如图8a所示在氮化钛层120之前沉积薄钛层119。在退火步骤期间，其中钛层119与柱300相接触，钛层119与重掺杂区116的硅反应以形成图8b中的硅化钛触点121。为了简单起见，在图8b中，将硅化钛触点121描绘为跨越每个二极管的连续层，但其可能实际上不采用此形式，且可能替代形成一个或一个以上不连续的岛状物。
在图9中在暗场TEM图像中展示如图8b形成的所得二极管。图9的视图与图8b的视图成90度。硅化钛触点121没有形成越过二极管118的连续层。图9所示的单元与图7所示的单元相比缺陷和颗粒边界都少得多。此二极管具有较高度有序程度的结晶性。具有硅化钛触点的单元的势垒高度在图10中展示为处于从0到2.5伏的偏压下。图10所示的势垒高度曲线是针对在单元经受编程电压之前所形成的硅化钛触点二极管。
回想具有其在图3所示编程之前和之后的势垒高度的图7的二极管(本发明)是在其顶端和底端用接触氮化钛层110和120的半导体材料(或指定势垒材料中的其它材料)形成，而具有其如图10所示势垒高度的图9的二极管(′387申请案)在其底端接触氮化钛层110且在其顶端接触硅化钛触点121。比较图3与图10，显然所形成的硅化物触点二极管的势垒高度极其类似于本发明的氮化钛触点二极管在编程(曲线A)之后的势垒高度。图9的硅化物触点二极管的最大势垒高度为0.235，接近于经编程氮化钛触点二极管的最大势垒高度0.218。不同于氮化钛触点二极管，当图9的硅化物触点二极管暴露于例如大约8伏的编程电压时，势垒高度以及随所施加读取电压的电流流动没有可观地改变。硅化物触点二极管本质上是所形成的经编程的二极管。
相信具有高缺陷密度的氮化钛触点二极管与近似于无缺陷的硅化物触点二极管之间的差异是由于在构成二极管的硅的结晶期间存在硅化钛。
如早先描述，形成图7以及图9的二极管的硅在沉积时通常是非晶的，且在顶部和底部导体形成之后结晶。因此当图7的硅结晶时，其与氮化钛层110和120接触且与通常为二氧化硅的周围介电填充物接触。当图9的硅结晶时，其与氮化钛层110、周围二氧化硅以及顶部硅化钛触点121接触。
氮化钛和硅化钛各具有特征晶格结构。在将与二极管的硅接触的表面处，氮化钛的最可能定向的晶格间距为2.510埃。与硅接触的硅化钛的晶格间距为3.319埃。硅在其主要定向上的晶格间距为3.316埃。在界面处，氮化钛和硅具有22.8个百分比的较大晶格失配，而硅化钛和硅的晶格的匹配接近程度高得多，其中晶格失配仅为1.7个百分比。(此失配是针对C49相硅化钛而不是C54相硅化钛的晶格间距。C49到C54相转变已显示为在具有小于250nm的线宽度的特征中难以实现。所述二极管是以甚至更小的尺寸形成的隔离结构，因此期望二极管中的硅化钛是C49相而不是C54相。)通过使钛层119与硅层116反应来形成图8b中的硅化钛触点121。此硅化物反应在比非晶硅开始结晶的温度低的温度下发生，因此硅化钛触点121在硅的显著结晶开始之前就存在。
相信C49硅化钛触点121为二极管118的硅在其结晶时提供良好的结晶模板，从而导致图8b的二极管中的低缺陷密度，如同图9的TEM图像中明显可见。相比之下，在本发明的二极管中(图6c和图7中)，不存在硅化钛晶格，仅有氮化钛。氮化钛(对于期望的定向)与硅之间的高晶格失配对硅晶格在其形成时施加了严重的应变。对于非常薄的硅层，高应变可以容许。然而，硅层112、114和116的组合厚度在大约800到超过4000埃之间，太厚而不能维持此应变，且产生缺陷，例如图7的TEM图像中那些明显的缺陷。
因此在本发明中，二极管形成为具有某一缺陷密度，此密度在二极管的初始未经编程的状态下引起二极管具有弱导电性和低整流比，且允许在施加读取电压时的较小电流流动。编程脉冲的施加改进了导电性，从而永久改进了二极管的整流比，使得当施加相同的读取电压时，大得多的电流流动。二极管在编程之后仍保持为二极管，从而展现出非欧姆导电。当施加读取电压时，经编程的电流优选比未经编程的电流大至少一个数量级，最优选大至少两个或三个数量级。以此方式，二极管可存储存储器状态，且可表现为非易失性一次可编程存储器单元。根据本发明的二极管也可由硅锗合金、锗以及包括锗和/或硅的其它半导体合金形成。
为了存储存储器状态并有效地充当存储器单元，则二极管优选形成为具有某一有利的缺陷密度。在给定的实例中，通过使与邻近氮化钛触点明显提供的结晶模板接触的硅结晶，且更具体来说，使不与具有非常小晶格失配的模板材料(例如C49相硅化钛)接触的硅结晶，来实现缺陷密度。更一般地，为了形成带有具有优选缺陷密度的二极管的存储器单元，其应由在结晶期间不与模板材料接触的半导体材料形成，所述模板材料与所述半导体材料具有小于大约3或4个百分比的晶格失配。优选地，所述半导体材料在结晶时不和与半导体材料具有小于大约12个百分比的晶格失配的模板材料接触。
如果半导体材料是硅，那么其应结晶而不与例如硅化钛、硅化钴或单硅化镍(NiSi)的材料接触，所述材料可以与硅具有非常小的晶格失配。与硅具有有利失配的许多材料是已知的；其中对于顶部和底部触点的优选材料是氮化钛、氮化钽、钽、钛钨、氮化钨或钨。这些材料不仅提供必要的大晶格失配，而且还与装置兼容，因为其与硅热兼容且可充当相对有效的势垒材料。这些材料还提供充分的晶格失配以便用于锗、硅锗合金或包含硅和/或锗的大多数半导体合金。
例如在Malhotra等人的“Fundamentals of Memory Switching in Vertical PolycrystallineSilicon Structures”，IEEE Transactions on Electron Devices，ED-32(11)，2441(1985)中描述了通过使多晶硅经受编程电压来改变其电阻率的现象。在一项研究中，大的特征(例如1微米的宽度)由具有相对高电阻率的多晶硅形成，其随后暴露于高电压脉冲。在施加电压脉冲之后，形成穿过多晶硅的低电阻率细丝。
在本发明中，在优选实施例中，例如图7和图9的那些存储器单元的存储器单元中的二极管的直径非常小，在大约45nm到大约150nm之间。Malhotra等人观察到的低电阻率细丝在直径上比本发明的二极管大体上更大。预期由于本发明二极管的小直径，所以不会形成细丝，且二极管的整个体积经历高电阻率到低电阻率的改变。
在多晶硅电阻器中已观察到多晶硅中的电阻率改变。然而在类似于本发明存储器的存储器中，极为有利的是在导体之间形成二极管而不是电阻器。在一个位线或字线上有许多单元的大存储器阵列中，当将电压施加在特定单元上时，相邻单元也可能暴露于相同电压，从而可能导致这些单元的无意中编程。未选择的单元上的泄漏电流也是个问题，其增加了功率消耗。二极管的非欧姆导电特性实现了单元与共享其导体之一的单元的较佳电隔离，且因此实现了具有较低功率消耗的更稳健的存储器阵列。
构成本发明二极管的半导体材料的转换可能是热现象。当将编程电压施加于典型的未经编程的二极管时，电阻初始相对较高，接着在大约若干纳秒中非常快地下降，且接着保持较低。很可能在此简短的编程时间期间，半导体材料的某个部分熔化。熔化的半导体材料高度导电且存在非常小的电阻。半导体材料的温度下降且半导体材料快速冷却。
为了用作半导体结型二极管，二极管的不同区必须掺杂有相反导电性类型的掺杂剂，例如图6c二极管的n型区112和p型区116。可能预期，当二极管118的硅熔化时，这些掺杂区中的掺杂剂将扩散，且维持二极管所必需的掺杂剂分布将损耗。
然而在本发明中，初始缺陷密度、掺杂剂分布、半导体体积、编程电压、编程时间以及其它因数组合以形成有利且新颖的存储器单元，其中二极管在编程之后保留良好的非欧姆特性，且保持为高质量二极管。
如所述，形成为具有高缺陷密度的氮化钛触点二极管在编程之前和之后表现极为不同。然而在TEM图像中，编程之后清楚的结构改变并不明显。经编程的氮化钛触点二极管保持为多晶(并非单晶)，且不像图9中的硅化物触点二极管那样表现为近似无缺陷。
为了研究本发明的可编程二极管中物理变化的程度，单元阵列形成为类似于图6c所示的氮化钛触点单元的存储器层级。以棋盘图案对存储器中的单元进行编程。通过CMP移除顶部导体，且暴露二极管和介入的电介质。已知Secco溶液蚀刻具有缺陷的硅比蚀刻没有缺陷的硅更快。暴露的二极管暴露于Secco溶液达两秒。参看图11的扫描电子显微镜(SEM)图像，未经编程的单元完全蚀刻掉，而经编程的单元保留。那么显而易见，二极管的多晶硅的物理结构通过编程而改变。
如早先所述，经编程的氮化钛触点二极管具有与所形成的硅化物触点二极管的势垒高度分布极为相似的势垒高度分布，所述硅化物触点二极管具有低缺陷密度和较高度有序的结晶结构。在编程之后，二极管变得较能抵抗Secco溶液(更喜欢有缺陷的硅的蚀刻剂)。因此相信二极管的多晶半导体材料的结晶结构在编程之后变得更高度有序。这些结晶性改变尽管在TEM图像中明显太过细微或太过局部化而不明显，但仍引起二极管性能的较大差异。
反熔丝是电路中的这样一种元件，其初始阻碍电流流动，当经受高电压时，其永久改变其特性，从而允许电流流动；这与熔丝的操作相反。Johnson等人的装置包含串联的二极管与介电反熔丝层。Johnson等人的二极管通常与硅化钛接触而结晶，且因此在形成时具有低电阻，因此装置依赖于介电反熔丝层的电介质破裂。
在Johnson等人的单元与本发明的单元两者中，存储器单元的数据状态由反熔丝的状态决定。在Johnson等人的单元中，反熔丝是介电反熔丝层，通常为与二极管串联的二氧化硅层。相比之下在本发明中，多晶半导体结型二极管本身为反熔丝。
为了改进均匀性，在本发明一些实施例中可能优选包含薄介电层，例如设置在二极管与顶部或底部导体之间的二氧化硅或某种其它适当的介电材料。然而在此单元中，单元的存储器状态由多晶半导体材料的经编程或未经编程的状态决定。
可能当将编程电压施加于顶部与底部导体之间时，设置在本发明二极管与顶部或底部导体之间的例如势垒层等其它元件可能经历电阻率的某种偶然改变。然而在本发明的优选方面中，其为二极管的主导材料的电阻率改变。在这些优选方面中，通过以下步骤形成存储器单元：形成第一导体；形成第二导体；沉积和掺杂半导体材料以形成半导体结型二极管，所述半导体结型二极管设置在第一与第二导体之间；使半导体材料结晶，使得半导体结型二极管为多晶的，其中在结晶步骤期间，半导体材料不和与所述半导体材料具有小于12个百分比的晶格失配的模板材料接触；以及通过将编程电压施加于第一与第二导体之间对存储器单元进行编程，其中在半导体结型二极管与第一导体之间或在半导体结型二极管与第二导体之间没有设置通过施加两倍以上的编程电压来使其电阻改变的电阻切换元件。
在优选实施例中，本发明的存储器单元不包括额外的电阻改变元件，例如介电反熔丝层或硫属化物材料。
单片三维存储器阵列是这样一种阵列，其中多个存储器层级形成于例如晶片的单个衬底上，没有任何介入的衬底。形成一个存储器层级的层直接沉积或生长在现有层级的层上。相比之下，通过在单独衬底上形成存储器层级并将存储器层级上下粘附来构造堆叠的存储器，如Leedy的题为“Three dimensional structure memory”的第5,915,167号美国专利所述。衬底可在接合之前减薄或从存储器层级移除，但因为存储器层级初始形成于单独的衬底上，因此此类存储器并不是真正的单片三维存储器阵列。
形成于衬底上的单片三维存储器阵列至少包括在衬底上方以第一高度形成的第一存储器层级和以与第一高度不同的第二高度形成的第二存储器层级。在此多层级阵列中在衬底上方可形成三个、四个、八个或甚至任意数目的存储器层级。
在优选实施例中，本发明的单片三维存储器阵列包括a)衬底上方的第一存储器层级，所述第一存储器层级包括：i)第一多个大体上平行的导体；ii)所述第一导体上方的第二多个大体上平行的导体；iii)第一多个半导体结型二极管，每个第一二极管设置在第一导体之一与第二导体之一之间；以及iv)第一多个一次可编程存储器单元，每个第一存储器单元适合于通过施加编程电压来编程，每个存储器单元包括第一导体之一的一部分、第二导体之一的一部分以及第一二极管之一，其中在编程之前，每个第一二极管具有第一最大势垒高度，且在编程之后，每个第一二极管具有第二最大势垒高度，第二最大势垒高度至少是第一最大势垒高度的1.5倍；以及b)单片形成于第一存储器层级上方的第二存储器层级。
本文已描述详细的制造方法，但在结果属于本发明范围内时可使用形成相同结构的任何其它方法。
前述详细描述仅描述了本发明可采用的许多形式中的几种。出于此原因，希望借助于说明而不是限制的方式来做出此详细描述。希望仅仅所附权利要求书(包含所有等效物)界定本发明的范围。

Claims (61)

1.一种非易失性存储器单元，其包括：
第一导体；
二极管，其包括非晶或多晶半导体材料；以及
第二导体，所述半导体二极管设置在所述第一导体与所述第二导体之间，其中
在施加编程电压之前，所述二极管具有第一最大势垒高度，且
在施加所述编程电压之后，所述二极管具有第二最大势垒高度，所述第二最大势垒高度至少是所述第一最大势垒高度的1.5倍。
2.根据权利要求1所述的非易失性存储器单元，其中所述半导体材料为硅、锗或硅锗合金。
3.根据权利要求1所述的非易失性存储器单元，其中所述二极管是垂直定向的p-i-n二极管。
4.根据权利要求3所述的非易失性存储器单元，其中所述第二导体在所述第一导体上方，所述第一导体在第一方向上延伸，所述第二导体在与所述第一方向不同的第二方向上延伸，所述二极管垂直设置在所述第一与第二导体之间。
5.根据权利要求1所述的非易失性存储器单元，其中所述编程电压在大约3与大约15伏之间。
6.根据权利要求5所述的非易失性存储器单元，其中所述编程电压在大约6与大约9伏之间。
7.根据权利要求1所述的非易失性存储器单元，其中所述存储器单元驻存在存储器阵列中。
8.根据权利要求7所述的非易失性存储器单元，其中所述存储器阵列是单片三维存储器阵列。
9.一种非易失性存储器单元，其包括：
第一导体；
第二导体；以及
多晶半导体结型二极管，其设置在所述第一与第二导体之间，
其中所述存储器单元的数据状态由反熔丝的状态决定，且
其中所述多晶半导体结型二极管是所述反熔丝。
10.根据权利要求9所述的非易失性存储器单元，其中所述多晶半导体结型二极管是垂直定向的p-i-n二极管。
11.根据权利要求9所述的非易失性存储器单元，其中所述半导体结型二极管包括硅、锗或硅锗合金。
12.根据权利要求9所述的非易失性存储器单元，其中所述第二导体在所述第一导体上方，所述二极管垂直设置在所述第一与第二导体之间。
13.根据权利要求9所述的非易失性存储器单元，其中通过将编程电压施加于所述第一导体与所述第二导体之间来对所述存储器单元进行编程。
14.根据权利要求13所述的非易失性存储器单元，其中，
在编程之前，一旦施加读取电压，第一电流就在所述第一导体与所述第二导体之间流动，且，
在编程之后，一旦施加所述读取电压，第二电流就在所述第一导体与所述第二导体之间流动，
所述第二电流比所述第一电流大至少一个数量级。
15.根据权利要求14所述的非易失性存储器单元，其中所述编程电压在大约3与大约15伏之间。
16.根据权利要求15所述的非易失性存储器单元，其中所述编程电压在大约6与大约10伏之间。
17.根据权利要求14所述的非易失性存储器单元，其中所述读取电压在大约0.5与大约3伏之间。
18.根据权利要求17所述的非易失性存储器单元，其中所述读取电压在大约1与大约2.5伏之间。
19.根据权利要求9所述的非易失性存储器单元，其中所述存储器单元驻存在存储器阵列中。
20.根据权利要求19所述的非易失性存储器单元，其中所述存储器阵列是单片三维存储器阵列。
21.一种用于形成和编程非易失性存储器单元的方法，所述方法包括：
形成第一导体；
形成第二导体；
沉积和掺杂半导体材料以形成半导体结型二极管，所述半导体结型二极管设置在所述第一与第二导体之间；
使所述半导体材料结晶，以使得所述半导体结型二极管为多晶的，
其中在所述结晶步骤期间，所述半导体材料不和具有与所述半导体材料小于12个百分比的晶格失配的模板材料接触；以及
通过将编程电压施加于所述第一与第二导体之间来对所述存储器单元进行编程，
其中在所述半导体结型二极管与所述第一导体之间或在所述半导体结型二极管与所述第二导体之间没有设置通过施加两倍以上的所述编程电压来使其电阻改变的电阻切换元件。
22.根据权利要求21所述的方法，其中所述半导体材料是硅、锗或硅锗合金。
23.根据权利要求21所述的方法，其中所述存储器单元不包括介电反熔丝层。
24.根据权利要求21所述的方法，其中所述存储器单元不包括硫属化物材料。
25.根据权利要求21所述的方法，其中在所述结晶步骤期间，所述半导体材料不和具有与所述半导体材料小于4个百分比的晶格失配的模板材料接触。
26.根据权利要求21所述的方法，其中在所述结晶步骤期间，所述半导体材料不与氮化钛、氮化钨、氮化钽、钽、钨或钛钨接触。
27.根据权利要求21所述的方法，其中在所述结晶步骤期间，所述半导体材料不与硅化钛、硅化钴或单硅化镍接触。
28.根据权利要求21所述的方法，其中在所述编程步骤之前，所述二极管具有第一最大势垒高度，且在所述编程步骤之后，所述二极管具有第二最大势垒高度，所述第二最大势垒高度至少是所述第一最大势垒高度的1.5倍。
29.一种单片三维存储器阵列，其包括：
a)在衬底上方的第一存储器层级，所述第一存储器层级包括：
i)第一多个大体上平行的导体；
ii)所述第一导体上方的第二多个大体上平行的导体；
iii)第一多个半导体结型二极管，每个第一二极管设置在所述第一导体之一与所述第二导体之一之间；以及
iv)第一多个一次可编程存储器单元，每个第一存储器单元适合于通过施加编程电压来编程，每个存储器单元包括所述第一导体之一的一部分、所述第二导体之一的一部分以及所述第一二极管之一，其中在编程之前，每个第一二极管具有第一最大势垒高度，且在编程之后，每个第一二极管具有第二最大势垒高度，所述第二最大势垒高度至少是所述第一最大势垒高度的1.5倍；以及
b)单片形成于所述第一存储器层级上方的第二存储器层级。
30.根据权利要求29所述的单片三维存储器阵列，其中所述衬底包括单晶半导体材料。
31.根据权利要求29所述的单片三维存储器阵列，其中所述第一二极管包括硅、锗或硅锗合金。
32.根据权利要求29所述的单片三维存储器阵列，其中所述编程电压在大约3与大约15伏之间。
33.根据权利要求32所述的单片三维存储器阵列，其中所述编程电压在大约6与大约10伏之间。
34.根据权利要求29所述的单片三维存储器阵列，其中所述第一二极管是垂直定向的p-i-n二极管。
35.根据权利要求29所述的单片三维存储器阵列，其中所述第二存储器层级包括第二多个半导体结型二极管。
36.一种单片三维存储器阵列，其包括：
a)第一存储器层级，其包括：
i)多个底部导体；
ii)多个顶部导体；以及
iii)多个第一多晶半导体结型二极管，每个二极管设置在所述底部导体之一与所述顶部导体之一之间；以及
iv)包括所述第一二极管之一的第一存储器单元，其中所述第一存储器单元的数据状态由反熔丝的状态决定，且其中所述第一存储器单元的所述二极管是所述反熔丝；以及
b)单片形成于所述第一存储器层级上方的第二存储器层级。
37.根据权利要求36所述的单片三维存储器阵列，其中所述半导体结型二极管包括硅、锗或硅锗合金。
38.根据权利要求36所述的单片三维存储器阵列，其中所述底部导体是大体上平行且大体上共面的，并在第一方向上延伸。
39.根据权利要求38所述的单片三维存储器阵列，其中所述顶部导体是大体上平行且大体上共面的，并在与所述第一方向不同的第二方向上延伸。
40.根据权利要求39所述的单片三维存储器阵列，其中所述二极管是垂直定向的p-i-n二极管。
41.根据权利要求36所述的单片三维存储器阵列，其中所述第一存储器单元进一步包括所述底部导体之一的一部分和所述顶部导体之一的一部分，且所述第一存储器单元是通过将编程电压施加于所述第一存储器单元的所述顶部导体与所述底部导体之间来编程的。
42.根据权利要求41所述的单片三维存储器阵列，其中，
在编程之前，一旦施加读取电压，第一电流就在所述第一存储器单元的所述顶部导体与所述底部导体之间流动，且，
在编程之后，一旦施加所述读取电压，第二电流就在所述第一存储器单元的所述顶部导体与所述底部导体之间流动，
所述第二电流比所述第一电流大至少一个数量级。
43.根据权利要求42所述的单片三维存储器阵列，其中所述编程电压在大约3与大约15伏之间。
44.根据权利要求43所述的单片三维存储器阵列，其中所述编程电压在大约6与大约10伏之间。
45.根据权利要求42所述的单片三维存储器阵列，其中所述读取电压在大约0.5与大约3伏之间。
46.根据权利要求45所述的单片三维存储器阵列，其中所述读取电压在大约1与大约2.5伏之间。
47.一种非易失性存储器单元，其包括：
第一导体；
二极管，其包括非晶或多晶半导体材料；以及
第二导体，所述半导体二极管设置在所述第一导体与所述第二导体之间，其中
在施加编程电压之前，所述二极管在大约0.5与大约2.5伏之间的读取电压下具有第一整流比，且
在施加所述编程电压之后，所述二极管在所述读取电压下具有第二整流比，所述第二整流比至少是所述第一整流比的10倍。
48.根据权利要求47所述的非易失性存储器单元，其中所述第二整流比至少是所述第一整流比的100倍。
49.根据权利要求48所述的非易失性存储器单元，其中半导体材料为硅、锗、硅锗合金，或包括硅或锗的半导体合金。
50.根据权利要求47所述的非易失性存储器单元，其中所述半导体材料为硅，且所述读取电压在大约1.5伏与大约2.5伏之间。
51.根据权利要求50所述的非易失性存储器单元，其中所述读取电压为大约2伏。
52.根据权利要求47所述的非易失性存储器单元，其中所述半导体材料为锗，且所述读取电压在大约0.5伏与大约2.0伏之间。
53.根据权利要求52所述的非易失性存储器单元，其中所述读取电压为大约1.2伏。
54.根据权利要求47所述的非易失性存储器单元，其中所述半导体材料为包括硅和锗的合金。
55.根据权利要求54所述的非易失性存储器单元，其中所述读取电压在大约1.2伏与大约2.0伏之间。
56.根据权利要求47所述的非易失性存储器单元，其中所述二极管是垂直定向的p-i-n二极管。
57.根据权利要求56所述的非易失性存储器单元，其中所述第二导体在所述第一导体上方，所述第一导体在第一方向上延伸，所述第二导体在与所述第一方向不同的第二方向上延伸，所述二极管垂直设置在所述第一与第二导体之间。
58.根据权利要求47所述的非易失性存储器单元，其中所述编程电压在大约3与大约15伏之间。
59.根据权利要求58所述的非易失性存储器单元，其中所述编程电压在大约6与大约9伏之间。
60.根据权利要求47所述的非易失性存储器单元，其中所述存储器单元驻存在存储器阵列中。
61.根据权利要求60所述的非易失性存储器单元，其中所述存储器阵列是单片三维存储器阵列。
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