CN101394178A

CN101394178A - 时钟控制方法和电路

Info

Publication number: CN101394178A
Application number: CNA2008101698068A
Authority: CN
Inventors: 佐伯贵范
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp; NEC Corp
Priority date: 2000-07-21
Filing date: 2001-07-18
Publication date: 2009-03-25
Also published as: US20020021153A1; CN1335677A; US6888387B2; US20040217786A1; EP1189348B1; CN101166029A; US6900680B2; US20040212412A1; KR100465265B1; US7034592B2; US6847243B2; EP1189348A2; JP3647364B2; US6621317B2; US6791386B2; US20030122596A1; US20030020528A1; KR20020009435A; DE60135286D1; US20030128059A1

Abstract

提供一种时钟控制电路和方法，通过简易的构成，能够进行高精度的非整数的频率变换。该装置包括：多相时钟生成电路，用于从输入时钟生成并输出相位互不相同的第一至第N个时钟；选择器，输入上述第一至第N个时钟，从中选择一个输出；和控制电路，其输入上述输入时钟，生成在上述选择器中按照上述输入时钟的周期依次选择上述第一至第N个时钟的选择信号，提供给上述选择器。

Description

时钟控制方法和电路

本申请是申请日为2001年7月18日、分案提交日为2004年7月5日、申请号为200410062195.9、发明名称为“时钟控制方法和电路”的发明专利申请的分案申请。

技术领域

本发明涉及时钟控制电路及其方法。

背景技术

调整时钟周期的电路的构成中配备有PLL(Phase Locked Loop：锁相环)电路。图27是表示以往的PLL电路构成图。参考图27，外部时钟324以及将压控振荡器322的输出经分频电路323分频后的信号输入到相位频率检测电路(Phase Frequency Detector：PFD)319中。电荷泵320输出与相位差相应的电压，经环路滤波器321平滑化后的电压作为控制电压提供给电压控制振动荡器(Voltage ControlledOscillator：VCO)322，将与该控制电压相应的频率的输出时钟从电压控制振动荡器322提供给分频电路323。

例如，在特开平11-284497号公报中，公开了一种方案，提出了一种可编程延迟发生器，其可以在同一构成的电路中生成用于决定延迟时间的斜坡电压以及阈值电压、而且可以分别独立地设定斜坡电压和阈值电压，从而产生能够设定分子分母两者的分数的延迟时间；频率合成器，其通过使用该可编程延迟发生器对累加器的输出脉冲的相位进行插补，可无调整地产生低的虚假(spurious)输出信号；使用该可编程延迟发生器的倍增电路；占空比变换电路，其将该可编程延迟发生器用于决定输出脉冲幅度的延迟发生器；以及PLL频率合成器，其将该可编程延迟发生器插入在分频器和相位比较器之间。

但是，图27所示的以往电路具备有PLL电路、并使用了反馈型电路，因此除了需要时间进行相位调整，还存在反馈型特有的抖动等问题。

此外，上述的以往可编程延迟发生器中，阈值电压发生电路等电源电压发生电路是必要的。因此，存在电路规模增大的问题。

发明内容

因此，本发明鉴于上述问题，其目的在于，提供一种时钟控制电路及其方法，通过简易的构成，能够进行高精度的非整数的频率变换。

为了达到上述目的，本发明，输入时钟，在每个一定周期中，将与上述时钟对应的相位差以预先确定的规定的单位相位差分别相加或相减，输出具有相加或相减得到的相位差的输出时钟。

本发明具有：控制装置，将输入时钟或者由上述输入时钟生成的时钟作为基准时钟，在上述基准时钟的每个周期中，输出用于将与上述基准的时钟对应的相位以规定的单位相位差进行相加或相减运算的控制信号；相位调整装置，输入上述输入时钟，根据上述控制信号，对上述基准时钟以预先确定的规定单位相位差相加或相减，生成和输出具有相加相减后所得相位的输出时钟。可以输出对于上述基准时钟频率具有非整数关系的频率的输出时钟。

在本发明中，其构成包括：将输入时钟分频输出分频后的时钟的分频电路；控制电路，该控制电路根据上述分频电路输出的分频时钟，生成用于对上述分频时钟的相位差以每个单位相位差进行相加或相减运算的控制信号；相位调整电路，输入上述输入时钟，生成以来自上述控制电路的控制信号设定的相位的信号并输出。

在本发明中，其构成包括：多相时钟生成电路，用于从输入时钟生成并输出相位互不相同的第一至第N时钟(称为“多相时钟”)；选择器，输入上述第一至第N时钟，从中选择一个输出；控制电路，其输入上述输入时钟，生成在上述选择器中依次选择上述第一至第N时钟的选择信号，提供给上述选择器。以下通过对实施方案及实施例的说明，本领域技术人员都能理解，通过本申请权利要求书的各项发明，同样可达到上述目的。

附图说明

图1是本发明第一实施例的构成示意图。

图2是用于说明本发明第一实施例动作的时序图。

图3是本发明第二实施例构成的示意图。

图4是本发明第三实施例构成的示意图。

图5是本发明第三实施例的多相时钟生成电路构成一例的示意图。

图6是图5的四相时钟倍增电路构成一例的示意图。

图7是用于说明图6的四相时钟倍增电路动作的时序图。

图8是图6的时序差分割电路(内插器)电路构成一例的示意图。

图9是用于说明图8的时序差分割电路(内插器)的动作的时序图。

图10是时序差分割电路(内插器)电路构成另一例的示意图。

图11是用于说明时序差分割电路(内插器)动作的原理示意图。

图12是本发明实施例中使用的内分比可变型内插器电路构成的第一例的示意图。

图13是本发明实施例中使用的内分比可变型内插器电路构成的第二例的示意图。

图14是本发明实施例中使用的内分比可变型内插器电路构成的第三例的示意图。

图15是本发明实施例中使用的内分比可变型内插器电路构成的第四例的示意图。

图16是本发明第四实施例的构成示意图。

图17是用于说明本发明第四实施例动作的时序图。

图18是本发明第五实施例的构成示意图。

图19是用于说明本发明第四实施例动作的时序图。

图20是本发明第六实施例的构成示意图。

图21是用于说明本发明第六实施例动作的时序图。

图22是本发明第七实施例的构成示意图。

图23是本发明第八实施例的构成示意图。

图24是本发明第九实施例的构成示意图。

图25是本发明使用的16等分内插器的布局示意图。

图26是使用本发明中的16等分内插器的相位调整电路输出的模拟结果的波形图。

图27是现有技术时钟控制电路一例的示意图。

具体实施方式

以下说明本发明的实施方案。本发明的一实施方案包括：控制电路(图1中的102)，以输入的时钟或者由上述输入时钟生成的时钟作为基准时钟，在上述基准时钟的每个周期，输出用于以预先规定的单位相位差将与上述基准的时钟对应的相位进行相加或相减运算的选择信号；相位调整电路(图1中的101)，输入上述输入时钟，根据上述选择信号，输出具有对上述基准时钟相加得到的相位的时钟。

在本发明其它的实施方案中，包括：将输入时钟分频的分频电路(图3中的103)；生成控制信号的控制电路(图3中的102)，该控制信号用于根据上述分频电路所分频的时钟、对上述分频时钟的相位差在每个单位相位差中进行相加或相减运算；相位调整电路(图3中的101)，将输入时钟输入，对上述输入时钟信号，生成以来自上述控制电路的控制信号所设定的相位的信号。

在本发明其它的实施方案中，包括：多相时钟生成电路(图4中的201)，用于从输入时钟生成(并输出)相位互不相同的第一至第N时钟(称为“多相时钟”)；选择器(图4中的203)，输入上述第一至第N时钟，从中选择一个输出；控制电路(图4中的202)，其输入上述输入时钟，选择在上述选择器中依次选择上述第一至第N时钟的选择信号。

在本发明中，将相位调整电路用内插器来构成，该内插器将所输入的两个信号的时序差进行分割后将信号输出，具有一控制电路，将用分频电路对时钟信号分频后的信号和以规定的时钟周期将该分频信号延迟的信号一起输入至内插器中，根据上述时钟信号，可改变上述内插器中的时序差的分割值。

具有多个将两个输入信号的时序差分割的信号输出的内插器，其最好这样构成：在上述多个内插器中设定时序差分割值互不相同的值，对互不相同的多个(N个)时钟，将多组的两个时钟分别输入到上述多个内插器中，将两端的第一和第N的时钟输入到一个内插器中。

在本发明另外的实施方案中，包括：多相倍增时钟生成电路(图20的10)，其根据输入时钟将上述输入时钟的频率倍增，生成相位相互不同的第一至第N个时钟(称为“多相倍增时钟”)；开关(图20的20)，其从上述第一至第N的时钟中选择两个时钟信号；内插器(图20的30)，其输入从上述开关选择输出的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；控制电路(图20中的40)，其输出用于设定上述开关的切换及设定内插器的时序分割值的控制信号。

在本发明另外的实施方案中，包括：多相倍增时钟生成电路(图22的10)，其根据输入时钟将上述输入时钟一次分频，生成多相时钟，将该多相时钟的频率倍增，生成相位相互不同的第一至第N个时钟(称为“多相倍增时钟”)；开关(图22的20)，其从上述第一至第N的时钟中相邻的两个时钟信号选择二组；第一内插器(图22的30₁)，其输入上述开关输出的第一组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；第二内插器(图22的30₂)，其输入上述开关输出的第二组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；第三内插器(图22的30₃)，其输入上述第一、第二内插器的输出，并输出对上述两个输出的时序差进行分割的信号；控制电路(图22中的40)，其输出用于上述开关的切换及设定内插器的时序差分割值的控制信号。

多相倍增时钟生成电路包括：分频电路(图5的2)，其将输入时钟分频，生成并输出相位互不相同的多个时钟(称为多相时钟)，周期检测电路(图5的6)，其检测输入时钟的周期；多相时钟倍增电路(图5的5)，其输入上述分频电路输出的多相时钟，将上述时钟进行倍增以生成多相时钟。上述多相时钟倍增电路(5)包括：多个时序差分割电路(图6的4a1～4a8)，其输出将两个输入的时序差进行分割的得到信号，多个复用电路(图6的4b1～4b4)，其将两个上述时序差分割电路的输出分别进行复用后输出。上述多个时序差分割电路包括：以同一相位的时钟作为输入的时序差分割电路(图6的4a1、4a3、4a5、4a7)，以相邻相位的两个时钟作为输入的时序差分割电路(图6的4a2、4a4、4a6、4a8)。

多相时钟倍增电路(5)具有2n个时序差分割电路(图6的4a1～4a8)，这些时序差分割电路输入n相的时钟(第一至第n时钟)，分别输出将两个输入的时序差进行分割的信号，第2I-1个(其中1≤I≤n)时序差分割电路(图6的4a1、4a3、4a5、4a7)输入第I个同一时钟作为上述两个输入，第2I个(其中1≤I≤n)的时序差分割电路(图6的4a2、4a4、4a6、4a8)输入第I个时钟和第(I+1 mod n)个(其中mod表示求余运算，I+1 mod n表示以n来除I+1得到的余数)时钟，并且多相时钟倍增电路(5)还具有：2n个脉宽校正电路(图6的4c1～4c8)，其输入第J个(其中1≤J≤2n)时序差分割电路的输出和第(J+2mod n)个(其中J+2 mod n表示以n来除J+2得到的余数)时序差分割电路的输出，以及n个复用电路(图6的4b1～4b4)，其输入第K(其中1≤K≤n)个脉宽校正电路的输出和第(K+n)个脉冲校正电路的输出。

在本发明另外的实施方案中，包括：分频电路(图23中的60)，其以输入时钟为输入，将输入时钟分频生成相位互不相同的时钟；第一内插器(图23的30₁)，其输入由上述分频电路输出的第一组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；第二内插器(图23的30₂)，其输入由上述开关输出的第二组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；第三内插器(图23的30₃)，其输入上述上述第一、第二内插器的输出，并输出对上述输出的时序差进行分割的信号；控制电路(图23中的40)，其输出用于控制上述开关的切换及设定内插器的时序差分割值的控制信号。

在本发明另外的实施方案中，其构成包括：多相倍增时钟生成电路(图24中的10)，其根据输入的时钟，将该输入时钟倍增生成相位互不相同的多个时钟；多个内插器(图24中的30₁至30_n)，其从多相倍增时钟生成电路输出的多个时钟中，输入相位相互邻接的二个时钟，分别输出将该二个时钟的时序差分别以互不相同的规定内分比分割后的信号；以及合成器(图24中的50)，其输入多个内插器的输出，对它们进行复用，作为一个输出信号输出。

在该实施方案中，其构成可以是：多相倍增时钟生成电路生成N相(其中N是规定的正整数)的时钟，并具有M个(其中M是≤N的正整数)内插器30，在第i个上述内插器中，输入第i个和第i+1个时钟(其中i是1～m的整数，而且第n+1个的时钟成为第一个的时钟)，将各个内插器中的两个输入信号的时序差进行分割的内分比设定为使第i+1个内插器比第i个(其中i是1～m的整数)内插器大或小一规定单位步长的值，从M个内插器输出M相的时钟，从上述合成器输出M倍增的时钟。在这种情况下，分割各内插器中两个输入信号的时序差的内分比为固定值。

在上述本发明的实施方案中，内插器例如参照图12至图15，包括：输入第一和第二输入信号，并将上述第一及第二输入信号的规定逻辑运算结果输出的逻辑电路(NAND01)；连接在第一电源和内部节点(N31)之间的第一开关元件(MP1)，其将上述逻辑电路的输出信号输入到控制端子中，当上述第一和第二输入信号为第一值时变为导通(ON)状态；将上述内部节点连接到输入端的缓冲器电路(INV3)，当上述内部节点的电容端子电压与阈值的大小关系反相时改变输出逻辑值；以及多个在上述内部节点和第二电源之间并联的串联电路，该串联电路由当上述第一输入信号(IN1)为第二值时变为共同导通状态的第二开关元件(MN11)、根据来自控制电路(图20的40等)的控制信号(PH)分别被控制导通·截止的第三开关元件(MN21)、恒流源(I₀)构成；还包括多个在上述内部节点和第二电源之间并联的串联电路，该串联电路由当上述第二信号为第二值时变为共同导通状态的第四开关元件(MN12)、根据来自控制电路的控制信号分别被控制导通·截止的第五开关元件(MN22)、和恒流源(I₀)构成。再有，当然可以按照在内部节点(N31)侧连接第三开关元件(MN21)、在恒流源(I₀)侧连接第二开关元件(MN11)替换上述的配置。也可以替换第四开关元件(MN12)和第五开关元件(MN22)的配置。

在内部节点(N31)和上述第二电源间相互并联连接有多个串联连接的第六开关元件和电容(MN31～MN34，CAP11～CAP14)，对于向上述第六开关元件群(MN31～MN34)的控制端子中提供的周期控制信号(7)，由上述内部节点中附加的上述电容的值选择决定。

[实施例]

为了对上述本发明的实施方案进行详细说明，以下参考附图对本发明的实施例进行说明。

图1是表示本发明的第一实施例的构成图。参照图1，本发明的第一实施例包括：相位调整电路101，其输入输入时钟，将该输入时钟或者由该输入时钟生成的信号作为基准时钟，对该基准时钟调整相位，从而输出输出时钟；加法运算电路102，其输入输入时钟和编码信息，并向相位调整电路101输出选择信号。该相位调整电路101如后面说明的那样，最好由将分割时序差的内分比设定为可变的内插器构成。

控制电路102作为加法运算电路，例如从初始值0开始，每输入一次输入时钟就将规定的单位m(m＝1、2、3、…)递增(0、m、2m、3m、…)，对加法运算结果进行解码、并将与该相加结果对应的选择信号(控制信号)输出到相位调整电路101。规定单位m的值根据从外部输入到控制电路102的编码信号来设定。

此外，控制电路102也可以构成为减法运算电路，例如从初始值N开始，每输入一次输入时钟就将规定的单位m(m＝1、2、3、…)递减(N、N-m、N-2m、N-3m、…)，对减法运算结果进行解码、并将与该相减结果对应的选择信号(控制信号)输出到相位调整电路101。

相位调整电路101根据从控制电路102来的选择信号，对于时钟周期tCK的输入时钟的边缘(例如上升沿)，当由来自控制电路102的选择信号决定的单位相位差为△φ时，对于该边沿，输出0、△φ、2△φ、3△φ、…、(n-1)△φ、n△φ、…的相位差的信号。其中，n△φ与相位差为0等价。

当从控制电路102来的选择信号m为“1”时的单位相位差为△φ的场合，当选择信号为“m”时，相位调整电路101中的单位相位差成为m△φ，对应于时钟周期tCK的输入时钟的边沿，在每个输入时钟输出0、m△φ、2m△φ、3m△φ、…、(n-1)m△φ、nm△φ、…的相位信号。其中，当单位相位差△φ为tCK/n时，nm△φ与相位差0等价。

图2是用于说明本发明第一实施例动作原理的时序图。参考图2，对应于时钟周期1的输入时钟的上升沿，输出时钟的相位差为0；

对应于时钟周期2的输入时钟的上升沿，输出时钟的相位差为△φ；

对应于时钟周期3的输入时钟的上升沿，输出时钟的相位差为2△φ；

…等等。

设输出时钟的周期为tCK+△φ，将周期tCK的输入时钟的频率f＝1/tCK频率变换为频率f’＝1/(tCK+△φ)，将时钟周期按照输入时钟频率的整数比以外(非整数)的值(＝1+△φ/tCK)来进行频率变换。

在图2中，将替换入输出时钟和输入时钟作调换，就变成由减法运算电路和解码器来构成控制电路102时的时序动作。在以减法运算电路构成控制电路102的场合，在每个时钟周期，对应于输入时钟的上升沿，输出时钟的相位差成为-△φ、-2△φ、…。

下面对本发明的第二实施例加以说明。图3是表示本发明第二实施例构成图。参照图3，本发明的第二实施例包括：将输入时钟分频的分频电路103、控制电路102以及相位调整电路101。分频电路103将输入时钟输入并进行分频。

控制电路102包括加法运算电路和解码器。加法运算电路例如从初始值0开始，每输入一次输入时钟就将规定的单位m(m＝1、2、3、…)递增(0、m、2m、3m、…)。解码器对该值解码，向相位调整电路101输出与该值对应的选择信号。

相位调整电路101在单位相位差为△φ时，在每个输入时钟，对于输入时钟的边沿，根据来自于控制电路102的选择信号，输出0、m△φ、2m△φ、3m△φ、…、(n-1)m△φ、nm△φ、…的相位信号。其中，当单位相位差△φ为tCK/n时，nm△φ与相位差0等价。

将周期tCK的输入时钟的频率f＝1/tCK频率变换为频率f’＝1/(tCK+△φ)，输出时钟的周期变为tCK+△φ，时钟周期可以变更为整数比以外的值。

不言而喻，在本发明的第二实施例中，也可以用减法运算电路和解码器来构成控制电路102。

下面对本发明的第三实施例加以说明。图4是表示本发明第三实施例构成图。参照图4，本发明的第三实施例包括：多相时钟生成电路201、选择器203、向选择器203提供选择信号的控制电路202。

对于从多相时钟生成电路201输出的例如n相的第1～第n时钟(相位相邻的时钟的时序(相位)差△φ＝tCK/n)，基于控制电路202的控制，在选择器203中循环地选择第1到第n时钟，例如：

在时钟周期1中选择第1时钟，对于输入时钟上升沿的输出时钟的相位差为0；

在时钟周期2中选择第2时钟，对于时钟周期2的输入时钟的上升沿，输出时钟的相位差为△φ；

在时钟周期3中选择第3时钟，对于时钟周期3的输入时钟的上升沿，输出时钟的相位差为2△φ；…等等。

输出时钟的周期设为tCK+△φ，将周期tCK的输入时钟周期f＝1/tCK频率变换为频率f’＝1/(tCK+△φ)，可以将时钟周期用输入时钟频率的整数比以外的值(＝1+△φ/tCK)进行频率变换。

将对上述关于本发明的实施例作更详细地说明。以下，考虑有关作为本发明特征之一的时序差分割电路(内插器)的说明顺序关系，从图4的电路构成进行详细地说明。

图5是图4的多相时钟生成电路201构成的一例的示意图。图6是作为本发明一实施例的用于生成4相时钟的多相时钟生成电路201的倍增用内插器构成的具体例的示意图。

如图5所示，4相时钟发生电路201包括：将输入时钟1进行4分频以输出4相时钟Q1～Q4的1/4分频电路2，n段串联连接的4相时钟倍增电路51～5n、以及周期检测电路6。从最末段的4相时钟倍增电路5n起，输出2n倍增的4相时钟Qn1～Qn4。此外，4相时钟倍增电路的段数n是任意的。

1/4分频电路2将输入时钟1进行1/4分频，生成4相时钟Q1、Q2、Q3、Q4，将该时钟Q1、Q2、Q3、Q4在4相时钟倍增电路51中进行倍增，生成4相时钟Q11、Q12、Q13、Q14。同样，从4相时钟倍增电路5n得到2n倍增的4相时钟Qn1、Qn2、Qn3、Qn4。

周期检测电路6由固定段数的环型振荡器、计数器构成，在时钟1的周期中，由计数器对环型振荡器的振荡次数进行计数，响应于该计数而输出控制信号，来调整4相时钟倍增电路5中的负荷。通过该周期检测电路6，可消除时钟周期的动作范围与装置特性的变异。

图6(a)是图5所示的4相时钟倍增电路5构成的一例的示意图。此外，图5所示的4相时钟倍增电路51～5n中，任意一个的构成都是相同的。参考图6(a)，该4相时钟倍增电路5由8组时序差分割电路4a1～4a8、8个脉宽校正电路4c1～4c8、以及4组复用电路4b1～4b4构成。图6(b)是表示脉宽校正电路4c的构成图，其第二输入端是经反相器17反相后的信号，第一输入端为直接输入的信号的NAND电路16。图6(c)是复用电路4b的构成示意图，其为双输入端的NAND电路18。

图7是表示图6所示的4相时钟倍增电路5的时序动作的信号波形图。时钟T21的上升沿是从时钟Q(n-1)1的上升沿起由时序差分割电路4a1内部延迟量的延迟决定的，时钟T22的上升沿是由用于时钟Q(n-1)1的上升沿和时钟Q(n-1)2的上升沿的时序的时序差分割电路4a2内的时序分割和内部延迟量的延迟决定的。以下同样，时钟T26的上升沿是由用于时钟Q(n-1)3的上升沿和Q(n-1)4的上升沿的时序的时序差分割电路4a6内的时序分割和内部延迟量的延迟决定的，时钟T27的上升沿是由用于时钟Q(n-1)4的上升沿的时序的时序差分割电路4a7内部延迟部分的延迟决定的，时钟T28的上升沿是由时钟Q(n-1)4的上升沿和Q(n-1)1的上升沿的时序的时序差分割电路4a8内的时序分割和内部延迟量的延迟决定的。

时钟T21和T23输入到脉宽校正电路4c1中。在脉宽校正电路4c1中，输出具有由时钟T21决定的下降沿、由时钟T23决定的上升沿的脉冲P21。以同样的顺序，生成脉冲P22～P28，脉冲P21～P28变为相位各相差45度、占空比为25％的8相脉冲群。脉冲P21和相位相差180度的时钟P25经复用电路4b1的复用和反相，作为占空比为25％的时钟Qn1输出。

同样生成时钟Qn2～Qn4。时钟Qn1～Qn4成为相位分别相差90度的占空比为50％的4相脉冲群，时钟Qn1～Qn4的周期是从时钟Q(n-1)1～Q(n-1)4生成时钟Qn1～Qn4的过程中将频率两倍倍增得到的。

图8(a)以及图8(b)分别是图6所示的时序差分割电路4a1、4a2构成一例的示意图。该电路彼此相同地构成，但两个输入是输入同一信号，还是输入彼此相邻的二个信号是不同的。即，除了在时序差分割电路4a1中同一输入Q(n-1)1输入至双输入NOR 51、而在时序差分割电路4a2中输入Q(n-1)1和Q(n-1)2输入至双输入NOR 61以外，时序差分割电路的构成是相同的。双输入NOR 51、61如众所周知的那样，由串联连接在电源VDD和输出端之间的分别将输入信号IN1、IN2输入其栅极的两个P沟道MOS晶体管、与在输出端与接地之间并联连接的分别将输入信号IN1、IN2输入至其栅极的两个N沟道MOS晶体管形成。

双输入NOR 51(NOR 61)的输出节点即内部节点N51(N61)连接在反相器INV 51(INV 61)的输入端，内部节点和地之间并联连接有N沟道MOS晶体管MN51与电容CAP51的串联电路、N沟道MOS晶体管MN52与电容CAP52的串联电路、以及N沟道MOS晶体管MN53与电容CAP53的串联电路。各N沟道MOS晶体管MN51、MN52、和MN53的栅极分别连接来自周期检测电路6的控制信号7，而进行导通·截止控制。N沟道MOS晶体管MN51、MN52、和MN53的栅极宽度与电容CAP51、CAP52和CAP53的尺寸比例如为1：2：4，根据周期检测电路6(参考图5)输出的控制信号7，将连接于共同节点的负荷分8段调整，设时序钟周期。

图9是用于说明图8所示的时序差分割电路4a1、4a2动作的时序图。

对于时序差分割电路4a1，从时钟Q(n-1)1的上升沿起，节点N51的电荷通过NOR 51的N沟道MOS晶体管抽出，节点N51的电位在达到反相器INV 51的阈值时，反相器INV 51输出即时钟T21上升。设达到反相器INV 51的阈值时之前有必要抽出的节点N51的电荷为CV(其中C是电容值，V是电压)、设通过NOR51的N沟道MOS晶体管放电电流为I。从时钟Q(n-1)1的上升沿起，以电流值2I对CV的电荷量放电。结果，时间CV/2I表示了从时钟Q(n-1)1的上升沿起到时钟T21的上升沿止的时序差(传送延迟时间)。在时钟Q(n-1)1为低电平时，双输入NOR 51的输出端的节点N51充电至高，反相器INV 51输出时钟T21变为低电平。

对于时序差分割电路4a2，从时钟Q(n-1)1的上升沿起的时间tCKn(tCKn＝时钟周期)后的期间，节点N61的电荷被NOR 61抽出。在时间tCKn后，从时钟Q(n-1)2的上升沿起，节点N61的电位在达到反相器INV61的阈值时，时钟T22的边沿上升。设节点N61的电荷为CV、设双输入NOR 61的NMOS晶体管的放电电流为I时，从时钟Q(n-1)1的上升沿起，在tCKn期间以电流值I对CV的电荷量放电、在其余期间以电流2I抽出电荷的结果，时间

tCKn+(CV-tCKn·I)/2I＝CV/2I+tCKn/2 …(1)

表示了从时钟Q(n-1)1的上升沿起到时钟T22的上升沿的时序差。

即，时钟T22和时钟T21的上升沿的时序差变为tCKn/2。

在时钟Q(n-1)1和Q(n-1)2都为低电平时，在双输入NOR61的输出端的节点N61通过NOR61的PMOS晶体管被电源充电至高电平的情况下，时钟T22上升。

对于图7的时钟T22～T28是同样的，时钟T21～T28的上升的时序差分别变为tCKn/2。

脉宽校正电路4c1～4c8(参照图6)生成相位各相差45度、占空比为25％的8相脉冲群P21～P28(参考图7)。

复用电路4b1～4b4(参考图6)生成相位各相差90度、占空比为50％的4相脉冲群Qn1～Qn1(参考图7)。

图7中的时钟Qn1～Qn4如果从图4的4相时钟发生电路201输出，输入Qn1～Qn4的选择器203由来自控制电路202选择信号进行的控制，顺序地选择时钟Qn1、Qn2、Qn3、Qn4。如果时钟Qn1～Qn4的周期为T，则从选择器203输出周期为T(1+1/4)的时钟。

图10是图6所示的4相时钟倍增电路中使用的时序差分割电路另一例子的示意图。参考图10，其具有以第一、第二输入信号IN1、IN2为输入的逻辑和电路OR1；连接在电源VCC和内部节点N26之间的以逻辑和电路OR1的输出信号为栅极输入的P沟道MOS晶体管MP1；将内部节点N26的电位反相输出的反相器INV3；其漏极与内部节点N26连接、并且第一输入信号IN1和第二输入信号IN2分别输入至栅极，其源极与恒流源I₀相连接的N沟道MOS晶体管MN1、MN2。由N沟道MOS晶体管构成的开关元件MN11～MN15和电容CAP11～CAP15连接在内部节点N26与接地之间。由N沟道MOS晶体管构成的开关元件MN11～MN15的控制端子(栅极端子)与参考图8所说明的的时序差分割电路一样，连接由图5所示的周期检测电路6输出的控制信号7，根据控制信号7的值，控制N沟道MOS晶体管MN11～MN15的导通与截止，并决定内部节点N26中附加的电容值。电容CAP11～CAP15的电容值之比为16:8:4:2:1，N沟道MOS晶体管MN11～MN15的W(栅极宽度)/L(栅极长度)之比为16:8:4:2:1。

第一、第二输入信号IN1、IN2为低电平时，逻辑和电路OR1的输出为低电平，P沟道MOS晶体管MP1导通，从而内部节点26充电至电源电位，反相器INV3输出变为低电平。

第一、第二输入信号IN1、IN2的一方或者双方都为高电平时，逻辑和电路OR1的输出为高电平，P沟道MOS晶体管MP1截止，内部节点N26和电源Vcc的电源通路断开，另一方面，在N沟道MOS晶体管MN1和MN2的一方或者双方导通，内部节点N26放电，内部节点N26的电位从电源电位开始降到反相器INV3的阈值以下的情况下，反相器INV3的输出从低电平上升变为高电平。

图11是用于说明图8和图10所示的时序差分割电路(TMD)动作的图。参照图11(a)，在三个时序差分割电路(TMD)中，第一时序差分割电路(TMD)两个输入端输入的同一输入信号IN1，并输出输出信号OUT1，第二时序差分割电路(TMD)输入两个输入信号IN1和IN2，并输出输出信号OUT2，第三时序差分割电路(TMD)两个输入端输入的同一输入信号IN2，并输出输出信号OUT3。其中，输入两个输入信号IN1和IN2并输出输出信号OUT2的第二时序差分割电路(TMD)对应于图8(b)的时序差分割电路的构成。而输入共同的输入信号IN1的第一时序差分割电路(TMD)和输入共同的输入信号IN2的第三时序差分割电路(TMD)则在图8(a)中构成为输入同一信号，与图6的时序差分割电路4a2等的构成对应。

图11(b)显示了输入时序差T的输入信号IN1和IN2的第一至第三时序差分割电路的输出信号OUT1～OUT3的输出、以及第一至第三时序差分割电路内部节点变化A1～A3。为了便于说明，设内部节点从电位为0开始充电，在超过阈值Vt时，输出信号由低电平向高电平变化(上升)。

参考图11(b)，在输入信号IN1和输入信号IN2之间有时序差(T)。第一时序差分割电路(TMD)输出延迟时间t1的输出信号OUT1，第三时序差分割电路(TMD)输出延迟时间t3的输出信号OUT3，第二时序差分割电路(TMD)输出延迟时间t2的输出信号OUT2。延迟时间t2是将延迟时间t1和t3进行分割(内分)得到的值。

T1＝CV/2I

T2＝T+(CV-IT)/(2I)

＝T/2+CV/2I …(2)

此外，t3＝T+CV/2I(参照图11(c))。其中内部节点在超过与输入端连接的缓冲器电路(反相器)的阈值之前放电的电荷为CV。

下面说明在本发明实施例的相位调整电路101等使用的，能够将分割两个输入信号的时序差的内分比可变化地设定的内插器的构成。

图12是构成图1的相位调整电路101等的、能够可变地设定时序差内分比的内插器电路构成一例的示意图。参照图12，该内插器包括：P沟道MOS晶体管MP1，其源极连接到电源Vcc，漏极连接到内部节点N31，栅极输入以第一、第二输入信号IN1、IN2为输入的与非门电路NAND01的输出信号；反相器电路INV3，当内部节点电位与阈值电压的大小关系变化时，切换输出信号的逻辑值；反相器电路INV1、INV2，其输入端分别连接到输入信号IN1、IN21；6个N沟道MOS晶体管MN11₁～MN11₁₆，其漏极共同与内部节点N31连接、其栅极与反相器电路INV1的输出连接；16个N沟道MOS晶体管MN12₁～MN12₁₆，其漏极共同与内部节点N31连接、其栅极与反相器电路INV2的输出连接；进行导通·截止控制的16个N沟道MOS晶体管(开关元件)MN21₁～MN21₁₆，其漏极与N沟道MOS晶体管MN11₁～MN11₁₆的源极连接、其源极分别与恒流源I₀连接、其栅极与将来自控制电路(图1的控制电路102等)的选择信号(PH)输入并进行反相的反相器电路INV4的输出连接；进行导通·截止控制的16个N沟道MOS晶体管(开关元件)MN22₁～MN22₁₆，其漏极与N沟道MOS晶体管MN12₁～MN12₁₆的源极连接、其源极分别与恒流源I₀连接、其栅极与来自控制电路(图1的控制电路102等)的选择信号(PH)连接。

此外，在内部节点N31和接地(GND)之间连接有电容C。

通过输入信号IN1，将16个并列的N沟道MOS晶体管中的N个(其中N是0～16，N＝0表示没有导通的晶体管，N由控制信号PH决定)导通，在时间T后，根据输入信号IN2，(16-N)个并列的N沟道MOS晶体管导通，对在全部N+(16-N)＝16个N沟道MOS晶体管导通的情况下的时序差的内分动作加以说明。

在并列的N沟道MOS晶体管的1个中流过的电流为I(恒流源I₀的电流值)，设反相器INV3的输出反相的阈值电压作为V，达到阈值电压V之前的电荷的变动量为CV。

其中，输入信号IN1、IN2同时为高电平，NAND01的输出为低电平，通过P沟道MOS晶体管MP1，内部节点N31进入从电源侧充电的状态。对于从该状态起，输入信号IN1、IN2下降到低电平的情况加以说明。

首先，在N＝16的情况下，通过输入信号IN1，将16个并列的N沟道MOS晶体管MN11₁～MN11₁₆中的16个导通，在时间T后，根据输入信号IN2，将16个并列配置的N沟道MOS晶体管MN12₁～MN12₁₆任一个都截止((16-N)＝0)。从而，在N＝16的情况下，设恒流源I₀的电流为I，从输入信号IN1变为低电平起到反相器INV3的输出反相为止的时间T(16)为：

T(16)＝CV/(16·I) …(3)

在N＝n(n<16)的情况下(N通过控制信号PH设定)，在从输入信号IN1变为低电平起的时间T(其中，T是输入信号IN1和IN2的下降沿的时序差)之间，输入信号IN1的反相信号输入到栅极的n个N沟道MOS晶体管导通，将n·I·T的电荷放电。接着，由于输入信号IN2变为低电平，将输入信号IN2的反相信号输入到栅极的16-n个N沟道MOS晶体管导通，全部16个的N沟道MOS晶体管导通，在内部节点N31残存的电荷(CV-n·I·T)被以(16·I)放电的时间点(时间T’)，反相器INV3的输出反相(从高电平变为低电平)。时间T’由(CV-n·I·T)/(16·I)给出。

从而，从输入信号IN1变为低电平开始、到反相器INV3的输出反相为止的时间T(n)为：

T(n)＝(CV-n·I·T)/(16·I)+T

＝CV/(16I)-(n/16)T+T

＝T(16)+((16-n)/16)·T …(4)

根据n的值，得到输入信号IN1和IN2的时序差被16等分的相位的输出信号。即，由根据控制信号的设定可改变n，而得到将输入信号IN1和IN2之间的时序差以1/16的分解度进行分割的任意相位的输出信号。这样的内插器为[16刻度的内插器]。一般情况下，内插器为M刻度(M为任意的正整数)的情况下，并列配置各M个N沟道MOS晶体管MN11、MN12、MN21、MN22。

在该内插器的输入IN1和IN2中，输入例如时序差为1个时钟周期tCK的两个信号，在每个输入时钟中，从输入IN1开始，输出时序差0、tCK/16、2tCK/16、…，可以生成tCK(1+1/16)的时钟周期的信号。

图13是构成图1的相位调整电路101等的内插器电路构成的示意图，在图12所示的构成中，在内部节点N31与接地间，并联连接多个由N沟道MOS晶体管构成的开关元件与电容构成的串联电路(开关元件MN21～MN35、电容CAP11～15)，由连接到开关元件MN11～MN15的控制端子的控制信号(电容选择频率调整信号)7决定内部节点上附加的电容。电容CAP11～15的电容值为C、2C、4C、8C、16C，根据开关元件MN11～MN15的周期控制信号7的值，可改变内部节点施加的电容值。从外部设定周期控制信号7，例如使用如图5所示的周期检测电路6提供的控制信号7。

图12所示的内插器优选构成为，在输入信号IN1和IN2为高电平时其内部节点N31充电至电源电位，对应于输入信号IN1和IN2从高电平向低电平的下降沿过渡，内部节点N31放电，输出信号从低电平向高电平上升。此外，输入信号对应于输入信号从高电平向低电平的下降沿过渡，输出信号从低电平向高电平上升。在对应于输入信号IN1和IN2从高电平向低电平的下降沿过渡，输出信号从高电平向低电平下降的逻辑中，反相型缓冲器即反相器INV3可以是同相型缓冲器电路。

图14是表示构成图1的相位调整电路101等的内插器电路另外构成图。参照图14，其中具有：P沟道MOS晶体管MP1，其源极连接到电源，漏极连接到内部节点N31，栅极输入或门电路OR1的输出信号，而或门电路OR1则以第一、第二输入信号IN1、IN2为输入；反相器电路INV3，当内部节点电位与阈值电压的大小关系变化时，切换输出信号的逻辑值；16个N沟道MOS晶体管MN11₁～MN11₁₆，其漏极共同与内部节点N31连接、其栅极共同与输入信号IN1连接；16个N沟道MOS晶体管MN12₁～MN12₁₆，其漏极共同与内部节点N31连接、其栅极共同与输入信号IN2连接；进行导通·截止控制的16个N沟道MOS晶体管(开关元件)MN21₁～MN21₁₆，其漏极与N沟道MOS晶体管MN11₁～MN11₁₆的源极连接、其源极分别与恒流源I₀连接、其栅极与将来自控制电路(图1的控制电路102等)的选择信号(PH)输入并进行反相的反相器电路INV4的输出连接；进行导通·截止控制的16个N沟道MOS晶体管(开关元件)MN22₁～MN22₁₆，其漏极与N沟道MOS晶体管MN12₁～MN12₁₆的源极连接、其源极分别与恒流源I₀连接、其栅极与来自控制电路(图1的控制电路102等)的选择信号(PH)连接。

图15是在图14所示的构成中，在内部节点N31与接地间并列连接多个由N沟道MOS晶体管形成的开关元件与电容构成的串联电路(开关元件MN21～MN35、电容CAP11～15)，由连接至开关元件MN11～MN15的控制端子的控制信号(电容选择频率调整信号)7决定向内部节点N31附加的电容。电容CAP11～15的电容值为C、2C、4C、8C、16C。根据开关元件MN11～MN15的周期控制信号7的值，向内部节点附加的电容值是可变的。例如使用如图5所示的周期检测电路6提供的控制信号从外部设定周期控制信号7。

下面说明本发明另外的实施例。图16是表示本发明的第四实施例构成图，在具有图3中所示的分频电路103、相位调整电路101、控制电路102的时钟控制电路中，相位调整电路101由图12至15所示的内插器构成。

分频电路103所分频的信号被输入至第一D型触发器113的数据端子，时钟信号被输入第一D型触发器113的时钟端子，将经第一D型触发器113锁存的时钟信号和将该时钟信号经第二D型触发器114锁存后的时钟信号作为第一和第二输入IN1、IN2输入到内插器110，内插器110根据加法电路112和对加法电路112的输出解码的解码器111形成的控制电路102输出的控制信号(选择信号)来设定第一和第二输入IN1、IN2的时序差(时钟CLK的周期tCK)，输出以内分比分割的输出信号OUT。

图17是用于说明图16所示的电路动作一例的时序波形图。分频电路103将时钟进行1/4分频，内插器110由图14中所示的电路构成，输入信号IN1、IN2同时为低电平时，内部节点充电，对应于输入信号IN1、IN2从低电平向高电平过渡的上升，内部节点N31放电，通过反相器电路INV3，输出在按照由控制信号PH设定的内分比对输入信号IN1、IN2的时序差(时钟周期tCK)进行分割的时序中上升的输出信号OUT。

参照图17，来自内插器110的信号OUT，从时钟周期T2的时钟上升沿起延迟Δφ的时间，从低电平上升到高电平，在时钟周期T4，输入至内插器的输入信号IN1、IN2都变为低电平，内部节点N31充电至电源电位，输出OUT变为低电平，切换提供给内插器的N沟道MOS晶体管MN21、MN22栅极的控制信号PH的值，来自内插器110的信号OUT从时钟周期T6的时钟的上升沿起延迟时间2Δφ，从低电平上升到高电平。该场合下，从内插器110输出的输出时钟的周期成为4tCK+Δφ。

这样，按照分频时钟的一时钟周期内的规定时序，提供给内插器110(参照图12至图15)的N沟道MOS晶体管MN21、MN22的控制信号(图1的选择信号)的设定值是可变的，因此，以分频时钟周期为基础，可改变对应于输出时钟的输入时钟边沿的时序(相位差)，进行频率的变换。

下面说明本发明的其它实施例。图18是表示本发明的第五实施例构成图。显示了在图1所示的相位调整电路101中，使用图12至图15的内插器构成的一例的示意图。参照图18，其包括：两级串联连接的D型触发器211、212，其后级输出经反相器INV反相的信号返回输入到前级数据端子D中；第一至第四D型触发器213～216，其以D型触发器212的输出为输入，由串联连接的移位寄存器构成；第一内插器217，其以第一、第二触发器213、214的输出Q1、Q2为输入并将分割其时序差T的延迟时间的信号输出；第二内插器218，其以第二、第三触发器214、215的输出Q2、Q3为输入并将分割其时序差T的延迟时间的信号输出；第三内插器219，其以第三、第四触发器215、216的输出Q3、Q4为输入并将分割其时序差T的延迟时间的信号输出；第四内插器220，其以第四、第一触发器216、213的输出Q4、Q1为输入并将分割其时序差T的延迟时间的信号输出。从未图示的控制电路向第一至第四内插器217～220提供用于设定时序差内分比的控制信号222。

提供给第一至第四内插器217～220的控制信号222的值也可不在每个时钟切换，而可以是固定值。

图19是用于说明图18所示的电路动作一例的图。参照图19，第一内插器217输出将信号Q1、Q2的时序差tCK分割的输出信号(从时钟周期T2的时钟上升沿起的时序差Δφ)的信号；第二内插器218输出将信号Q2、Q3的时序差tCK分割的输出信号(从时钟周期T3的时钟上升沿起的时序差2Δφ)的信号；第三内插器219输出将信号Q3、Q4的时序差tCK分割的输出信号(从时钟周期T4的时钟上升沿起的时序差3Δφ)的信号；第四内插器220输出将信号Q4、Q1的时序差tCK分割的输出信号(从时钟周期T5的时钟上升沿起的时序差4Δφ＝时钟周期T6的开始)的信号。在这种情况下，从内插器对应于输入时钟(时钟周期tCK)输出时钟周期tCK(1+1/4)的时钟。

第一至第四内插器217～220与应用相应，可输出由逻辑电路运算的结果，或者是构成为由选择器选择输出。本发明适合于在例如mBnB(m位n位)编码系统的速度变换电路中使用。

下面说明本发明的其它实施例。图20是本发明的第六实施例构成的示意图。参照图20，其中配备有倍增用内插器10，开关(旋转式开关)20，内插器30(称为“微调用内插器”)以及控制电路40。

倍增用内插器10从输入时钟1生成多相倍增时钟P0～Pn。倍增用内插器10如图5所示构成。

开关20选择多相倍增时钟P0～Pn中的两个时钟，作为微调内插器30的两个输入信号提供。

控制电路40向开关20及微调用内插器30提供控制信号S、PH(向内插器30的N沟道MOS晶体管21、22的栅极提供的控制信号)。控制电路40由以时钟1为输入的加法电路(未图示)和对加法电路输出进行解码输出控制信号S、PH的解码器(未图示)构成。

开关20根据来自控制电路40的控制信号S，从多相时钟P0～Pn中选择互相邻的奇相位信号和偶相位信号。将所选择的一对时钟提供给内插器30，内插器30根据自控制电路40输出的控制信号，输出将两个输入的相位差(时序差)内分的相位信号。在本实施例中，内插器30如图12至15等所示构成。

图21中内插器30由图15所示的电路构成，其为倍增用内插器10(参照图5)生成并输出4相倍增时钟P0～P3场合动作一例的示意图。

旋转式开关20在多相时钟P0～P3中例如循环选择(P0、P1)、(P1、P2)、(P2、P3)、(P3、P0)、(P0、P1)。如果多相时钟周期为T，开关20在时钟周期T1选择P0、P1，内插器30接受P0、P1的上升，输出输出信号OUT；在周期T2中，开关20选择P1、P2，内插器30接受P1、P2的上升，从前一输出信号OUT的上升沿起在时间T(1+1/4)的时序输出输出信号OUT；以下，开关选择P3、P4再选择P4、P1，输出时期为T(1+1/4)的时钟。

在图21所示的例子中，内插器对于倍增时钟的周期T输出周期为(1+1/4)T＝5T/4的时钟(频率为4/5倍)，倍增用的内插器10在将输入时钟2m倍增时，其输出时钟的频率变换为8m/5倍。

下面说明本发明另外的实施例。图22是表示本发明的第七实施例构成图。参照图22，本发明的第7实施例是图20所示的构成的变形例，旋转式开关20输出两组时钟对，分别提供给第一、第二内插器30₁、30₂，两个内插器30₁、30₂的输出输入至第三内插器30₃，从第三内插器30₃的输出得到输出时钟。

在本实施例中，第一至第三内插器30₁～30₃各内插器的时序差的内分比可被来自控制电路40的控制信号改变。或者，根据应用所要求的时序精度，可以构成为使内插器30₁的时序差的内分比固定，而内插器30₂和内插器30₃的内分比被来自控制电路40的控制信号改变。此外，将内插器30₁和内插器30₂的的时序差的内分比固定、而通过来自控制电路40的控制信号仅改变最后级的内插器30₃的内分比的构成也可以。

本发明的第七实施例与图20所示的构成进行比较，通过将微调用内插器分成多级来构成，可以更精细地设定时序差的内分比。在第二、第三内插器30₂和30₃由图12至图15所示的16等分内插器构成的情况下，可以用1/256的分辨率将时序差内分。

下面说明本发明的第八实施例。图23是图3所示构成的变形例的示意图。时钟经分频电路60分频，输出两个时钟对，提供给第一、第二内插器30₁、30₂。两个内插器30₁、30₂的输出输入至第三内插器30₃，从第三内插器30₃的输出得到输出时钟。

下面说明本发明的第九实施例。图24是本发明的第九实施例构成的示意图。参照图24，本发明的第九实施例对应于图18所示的构成的变形例，包括：倍增用内插器10，根据输入的时钟，生成将该输入时钟倍增而成的相位互不相同的第一至第n时钟P1～Pn(n相倍增时钟)；第一至第n内插器30₁～30_n，对于倍增用内插器10输出的第一至第n时钟P1～Pn，输入相位相邻的两个时钟，分别输出将该两个时钟的时序差以相互不同的规定内分比分割后的信号；合成器50，输入第一至第n内插器(微调用内插器)30₁～30_n的输出，对它们进行复用，作为一个输出信号OUT输出。

第一至第n内插器30₁～30_n如图12至15所示构成。两个输入信号的时序差T以m刻度(n≤m)分割。通过生成N相的多相倍增时钟的倍增用内插器10和微调用内插器30，可以生成将时钟周期(360度)以n×m刻度分割后的时序，作为输出信号OUT。

图24中所示的例子中，与图18所示的构成相同，在n相时钟中，将以邻接的第i个和第i+1个时钟Pi、Pi+1(其中i是1～n的整数，第n+1个时钟成为第一个时钟P1)为输入的内插器30_i，和以第i-1和第i个的时钟Pi-1、Pi为输入的内插器30_i-1，将时序差的内分比设定得相互不同，内插器30_i变得比内插器30_i-1的延迟时间大。

合成器50将第一至第n内插器30₁～30_n的输出输入并进行复用，输出输出信号OUT。该合成器50例如如图6所示，由脉宽校正电路4c、复用电路4b构成。

在图24所示的构成中，说明从倍增用内插器10输出的n相的多相倍增时钟生成M相时钟(M倍增时钟)的构成。在这种情况下，内插器30并列设置M个(其中M≤N)。在这种情况下，第i个内插器30i输入相邻接的第i个和第i+1个时钟Pi、Pi+1(其中i是1～M的整数，第n+1个时钟成为第一个时钟P1)。规定各内插器30中两个输入信号的时序差T的分割位置的内分比为：

第一内插器30₁的内分比m：M-m，

第二内插器30₂的内分比2m：M-2m，

第三内插器30₃的内分比3m：M-3m，…

在此情况下，与内插器的编号共同地按升序依次对时序差T的分割位置在时序区间的前端侧起向后端侧错开单位步长m来设定。此外，也可以与内插器的编号共同地依次对时序差T的分割位置，从时序区间的后端侧起向前端侧错开单位步长m来设定。该设定如参照图12至图15等说明的那样，由提供给内插器的控制信号PH控制内插器的N沟道MOS晶体管MN21、MN22的导通·截止来设定，此外，本实施例中各内插器的内分比是固定值。

合成器50将M个的内插器30的输出被复用后作为一个输出信号OUT输出，可以得到M倍增的时钟。例如n＝8、M＝7的情况下，在m＝1的场合，从倍增用内插器10输出的8相时钟(8相倍增时钟)可以生成7相的时钟。从而从输入7相时钟的合成器50输出7倍增的时钟。

图25是16等分内插器的集成电路布局一例的示意图。

图26是表示使用微调内插器的相位调整电路的模拟波形的示意图。通过16等分内插器将625MHz的相位差进行16等分，表示相位切换部分的5个相位。微调相位差为12.5ps。

按照上述本发明的实施例，内插器由多级构成，可以把输出信号的时序差边沿控制在10皮秒的数量级。即，本发明在LSI中的时钟频率变换电路不仅适用于时钟同步电路，而且也适用在测定装置、试验装置中的发生器、时序发生器等。例如以10皮秒数量级的分辨率，可以用于高速可变地进行时序设定的LSI测试仪的时序发生器。

此外在上述实施例中，例如，参照图3和图23等说明的用分频电路和相位调整电路(相位微调用内插器)的构成，可适用于由根据相位比较器的相位差而生成电压的电荷泵、环路滤波器、将环路滤波器的输出作为控制电路输入的VCO(压控振荡器)、把对VCO的输出分频的信号提供给该相位比较器的分频电路构成的PLL(锁相环)电路中的分频电路。

综上所述，根据本发明，通过简易的构成，可以达到高精度、能够进行非整数的频率变换等效果。

其原因在于，在本发明中，其构成为对以时钟为输入的相位调整电路输出的信号的相位，在每个时钟进行单位相位差相加和相减。

此外根据本发明，没有反馈系统，没有反馈系统特有的抖动，可以实现高速的时钟同步。

Claims

1.一种时钟控制电路，包括：

多相倍增时钟生成电路，其根据输入时钟，生成将该输入时钟倍增所得的相位互不相同的第一至第N个时钟；

开关，其从上述多相倍增时钟生成电路输出的上述第一至第N的时钟中选择二组邻接的两个时钟信号；

第一内插器，其输入上述开关输出的第一组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；

第二内插器，其输入上述开关输出的第二组的两个时钟信号，输出对上述两个时钟信号的时序差进行分割的信号；

第三内插器，其输入上述第一、第二内插器的输出，并输出将上述两个输出的时序差进行分割后的信号，

上述第一至第三内插器中的至少一个能够可变地设定用于分割上述内插器时序差的内分比，

其特征在于包括

控制电路，其输出上述开关的切换信号以及用于可变地设定内插器的时序差内分比的控制信号。