CN101401273A - 在混合取向晶体管中防止电荷损伤的保护 - Google Patents

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Abstract

一种包括CMOS结构的芯片，该CMOS结构具有设置在半导体衬底(50)的第一区域(24)中的体器件(20)，该第一区域与在其下的衬底的体区域(18)相导通，第一区域(24)和体区域(20)具有第一晶向。SOI器件(10)设置在通过掩埋介电层(16)与衬底的体区域分离的绝缘体上半导体(“SOI”)层(14)中，该SOI层具有不同于第一晶向的晶向。在一个示例中，该体器件包括p型场效应晶体管(“PFET”)，SOI器件包括n型场效应晶体管(“NFET”)。可替换地，该体器件能够包括NFET，SOI器件能够包括PFET。当SOI器件具有与体器件的栅导体(21)相导通的栅导体(11)时，电荷损伤能发生到SOI器件，除非存在与体区域反向偏置导通的二极管。当栅导体上的电压或SOI器件的源或漏区域上的电压超过二极管的击穿电压时，二极管能将放电电流传导到体区域。

Description

在混合取向晶体管中防止电荷损伤的保护
技术领域
本发明涉及半导体集成电路，更具体地，涉及一种防止电荷损伤的结构和方法，特别在制造集成电路期间。
背景技术
改善集成电路的性能是集成电路设计不断的目标。互补金属氧化物半导体(“CMOS”)电路使用n型场效应晶体管(“NFET”)和p型场效应晶体管(“PFET”)。由于NFET和PFET以不同的方式工作，在NFET和PFET的工作条件能具体适应每种类型晶体管的独特需要时，CMOS电路中性能得到最大改善。
混合取向技术(“HOT”)涉及一种制造CMOS电路的方法，其中NFET具有与半导体衬底的一个晶向对齐的纵向方向，PFET具有与衬底的不同的晶向对齐的纵向方向。当纵向方向(沟道区域的长度方向)的取向与<001>晶向一致时，由于在此晶向电子的迁移率更大，在NFET中能够实现更大的开启电流和更快的切换。此外，当纵向方向的取向与<110>晶向一致时，由于在此晶向空穴的迁移率更大，在PFET中能够实现更大的开启电流和更快的切换。不幸的是，NFET和PFET的纵向方向不能简单地通过将NFET和PFET布置在平行于顶表面，即半导体衬底的主表面，的不同水平方向上而与这些不同的晶向对齐。<001>晶向的取向相对于<110>晶向所在的平面呈一角度。因此，具有这些不同晶向的晶体管只能通过形成半导体衬底的具有不同晶向的区域和在这些不同区域中制造NFET和PFET来实现。
通过使用键合的绝缘体上半导体(semiconductor-on-insulator，“SOI”)和外延生长技术，有可能在衬底的主表面提供具有不同晶向的半导体区域。但是，在通过外延区域将SOI晶体管区域连接到体半导体衬底区域时产生了新的问题。这些问题包括在制造期间更易受静电放电损伤。
在制造半导体集成电路中使用的某些工艺例如等离子体蚀刻和沉积能够引起静电电荷在这些电路的金属或其他导电结构中积累。当未被保护时，某些半导体器件，特别是那些包括薄的介电结构的器件，能被介电结构上过高的电压损伤。具体地，施加到场效应晶体管的栅导体或半导体区域的高电压能够导致NFET和PFET的栅介电层击穿，使它们不能工作。
混合取向技术(“HOT”)在同一电路中同时使用体器件如晶体管，以及SOI器件。HOT工艺与传统工艺对比在于单独的电路通过只使用体器件或只使用SOI器件来实现。传统地，体器件需要二极管保护来防止电荷损伤引起的作用，而SOI器件内在坚固、不需要任何保护。在一些电路设计中，体器件和SOI器件共享端子引起发生电荷损伤的新情况。由于这些原因，需要新的保护方案以保护HOT电路中的器件不受电荷损伤。
发明内容
在本发明的实施例中，提供了一种包括混合取向的互补金属氧化物半导体(“CMOS”)结构的芯片。在该CMOS结构中，体器件设置在半导体衬底第一区域中，该第一区域与在其下方的衬底的体区域相导通，第一区域和体区域具有第一晶向，体器件还包括在第一区域上的第一栅导体。SOI器件设置在通过掩埋介电层(buried dielectric layer)与衬底的体区域分离的绝缘体上半导体(“SOI”)层中。SOI层具有不同于第一晶向的第二晶向，SOI器件包括在衬底的SOI层上的第二栅导体。在本发明的一个优选实施例中，第二栅导体与第一栅导体相导通。
CMOS结构还包括设置在衬底的与体区域相导通的第二区域中的第一二极管。第一二极管具有至少与第一栅导体相导通的阴极和与衬底的体区域相导通的阳极。第一二极管具有击穿电压，超过该击穿电压时第一二极管高度导通，从而当第一栅导体上电压超过击穿电压时第一二极管能够将放电电流传导到体区域。第二二极管设置在衬底的与体区域相导通的第三区域中。第二二极管具有与SOI器件的源区域或漏区域相导通的阴极。当SOI器件的源区域或漏区域的电压超过其击穿电压时，第二二极管能够将放电电流传导到体区域。
在一个示例中，体器件包括p型场效应晶体管(“PFET”)，SOI器件包括n型场效应晶体管(“NFET”)器件。可替换地，体器件能够包括NFET，SOI器件能够包括PFET。SOI器件能够具有与体器件的栅导体相导通的栅导体。在此例中，如果没有保护它们的二极管，体器件和SOI器件会发生电荷损伤。
附图说明
图1是示出根据本发明实施例的CMOS结构例如在混合取向技术(“HOT”)中实现的CMOS逻辑反相器的透视图；
图2是示出根据本发明另一实施例的CMOS结构的透视图，该CMOS结构另外包括在CMOS结构的NFET和PFET的一体的栅导体和衬底的体区域之间导电连接的保护二极管；
图3是示出根据本发明另一实施例的CMOS结构的透视图，该CMOS结构另外包括在NFET的源区域或漏区域之一与衬底的体区域之间导电连接的保护二极管。
具体实施方式
因此，这里提供了本发明的实施例，通过实施例，混合取向技术(“HOT”)芯片的晶体管在它们的制造期间免受电荷损伤。当CMOS逻辑电路以HOT芯片实现时，NFET以衬底中半导体材料的一种晶向排列，例如<001>取向；PFET以半导体材料的不同的晶向排列，例如<110>晶向。说明性地，此衬底包括：在衬底的主表面处的绝缘体上半导体(“SOI”)层，其具有<001>取向且其中提供了NFET；在衬底的主表面处具有<110>晶向的外延区域，其中提供了PFET，<110>取向区域与衬底的具有<110>晶向的体区域相接触。可替换地，在另一布置中，具有<110>晶向的PFET提供在衬底的主表面处的SOI层中，具有<001>晶向的NFET提供在衬底的主表面处的外延区域内，该外延区域与<001>晶向的体区域相接触。其他的布置也是可能的，其中PFET和NFET具有与那些上述不同的晶向。在任何情况下，HOT电路包括至少一个“体器件”和至少一个“SOI器件”。“体器件”用来指示器件的主体设置为与体半导体区域相导通的器件，例如PFET或NFET。“SOI器件”用来指示器件，例如PFET或NFET，其具有设置在衬底的SOI层中的主体，该SOI层至少基本上与体半导体区域绝缘。
为了说明的目的，现将论述以上示例，其中体器件为PFET而SOI器件为NFET。在此示例中，PFET具有设置在外延层中的导通电流(on-current)传导通路(conduction path)，该外延层与衬底的体半导体区域相导通。相对比地，NFET具有设置在SOI层中的导通电流传导通路，该SOI层至少基本上与体半导体区域绝缘。为形成在衬底表面处具有不同晶向的不同区域的衬底，从具有在主表面处暴露的具有<110>晶向的体半导体区域的半导体衬底开始。此衬底与具有<001>晶向的另一衬底键合在一起，然后被处理，例如研磨或劈开，以形成SOI衬底。所得的SOI衬底具有暴露在主表面处的具有<001>晶向的SOI层，该SOI层覆盖在具有<110>晶向的体半导体区域上，SOI层通过掩埋介电层，例如掩埋氧化物(“BOX”)层，与体区域分离。此后，形成延伸通过SOI层和BOX层以暴露其下的体半导体区域的一部分的开口。然后，具有<110>晶向的外延半导体层生长在体半导体区域的暴露部分上。优选地，进行进一步的工艺以平坦化衬底从而外延生长的半导体层和SOI层的暴露表面在衬底的主表面处相对于彼此被平坦化。
从具有与体区域相连的暴露的外延生长区域的改进的SOI衬底，然后进行工艺以在衬底的表面处具有不同晶向的区域中形成NFET和PFET。
由此，根据本发明实施例制造的芯片中，混合取向互补金属氧化物半导体(“CMOS”)结构包括设置在半导体衬底的第一区域中的PFET，该第一区域与位于其下面的衬底的体区域相导通，第一区域和体区域具有第一晶向，PFET包括覆盖在衬底的第一区域上的第一栅导体。n型场效应管(“NFET”)设置在通过掩埋介电层与衬底的体区域分离的绝缘体上半导体(“SOI”)层中，该SOI层具有不同于第一晶向的第二晶向。NFET包括覆盖在衬底的SOI层上的第二栅导体，第二栅导体与第一栅导体相导通。混合CMOS结构还包括设置在与体区域相导通的衬底的第二区域中的第一二极管，第一二极管具有与第一栅导体和第二栅导体相导通的阴极。第一二极管也包括与第二区域相导通的阳极，第一二极管具有击穿电压，当超过该击穿电压时第一二极管高度导通。这样，当第一栅导体和第二栅导体上的电压超过第一二极管的击穿电压时，第一二极管能够将放电电流传导到体区域。
图1示出在混合取向技术中实现的CMOS反相器。如其中所示出的，反相器包括设置在半导体衬底50的具有不同晶向的区域内的NFET 10和PFET20。NFET 10具有源漏传导通路12，该传导通路在衬底的SOI层14中平行于衬底的主表面52的平面延伸。优选地，NFET 20的源漏传导通路12与半导体材料的<001>晶向对齐，优选地，半导体材料为单晶硅。在衬底50中，SOI层14被掩埋介电层16在垂直的方向与体半导体区域18分离，掩埋介电层优选地为掩埋氧化物(“BOX”)层。SOI层通过一个或多个隔离区域与衬底的其他部分横向地分离，这些隔离区域优选地为浅沟槽隔离(“STI”)区域15、17。优选地，半导体衬底的体区域18基本上由单晶组成，也就是“单晶”硅，掩埋介电层16基本上由一种或多种硅的氧化物组成，优选地介质层包括大部分的二氧化硅。
PFET 20设置在硅的外延单晶区域24，外延区域覆盖在衬底的体区域18上并具有与体区域相同的晶向，优选地该晶向为<110>晶向。优选地，外延区域被STI区域17和一个或多个另外的STI区域26与衬底的其他部分横向地分离。PFET 20具有设置在衬底的外延层24中的源漏传导通路22。类似于NFET的源漏传导通路，PFET 20的源漏传导通路22以平行于衬底的主表面52的平面的方向延伸。第一栅导体11覆盖在SOI层14上作为NFET的栅导体并通过栅介电层与SOI层14分离，典型的栅介电层为具有从约7埃到约50埃厚度的介电材料层。第二栅导体21覆盖在外延层24上作为PFET的栅导体并通过栅介质与外延层分离。
栅导体能具有均匀的组分或者优选地包括堆叠层的布置，该堆叠层包括：一种或多种半导体，例如多晶硅；一种或多种金属；和/或一种或多种导电的金属化合物；和/或一种或多种薄阻挡层，其包括金属化合物甚至和具有隧穿厚度的介电层，以及其他可能的材料。在图1中示出的示例中，SOI NFET器件和体PFET器件的栅导体11、21能够以一体的栅导体的形式分别地在栅导体层上彼此相连，该栅导体延伸经过SOI层14、外延层24以及浅沟槽隔离区域15、17和26，如图1所示。可替换地，SOI和体器件的栅导体能够在更高的金属层上相连在一起，依赖于特定的电路设计和版图。在许多类型电路中，晶体管的源区域和漏区域在结构上不能区分，而在用途和它们与电路的其他元件的连接上区分。为此原因，它们被称为源/漏区域而不是分开的源区域和漏区域。但是，相对于电路内工作期间电流的正常流动，每个器件的源/漏区域的一个作为源区域工作，另一个作为漏区域工作。同样，NFET和PFET器件的源/漏区域能够依赖于电路设计和版图在第一金属层或更高的金属层上相连。
现使用如图1所示的CMOS反相器的示例说明在HOT CMOS技术中工艺产生的电荷损伤问题。接触焊盘33从NFET和PFET之间的STI区域17上方的线性延伸部分横向伸出。与一体的栅导体的电接触通过导电通孔(未示出)建立，该导电通孔从接触焊盘33垂直向上延伸到衬底的主表面52上的芯片的金属布线层。在图1示出的CMOS反相器电路中，PFET的漏区域28通过导电通孔42和44以及在衬底50的主表面52上的金属层的导电金属线46与NFET的漏区域19相导通。
用于制造金属布线的等离子体工艺能够引起对分别设置在一体的栅导体31、SOI层14和外延层24之间的薄栅介质的损伤。在制造金属互连期间，栅导体31通过连接到它的暴露到等离子体的更高的金属层收集电荷。能引起损伤的工艺包括通孔蚀刻、衬垫沉积、金属沉积、化学-机械抛光。在互连工艺期间栅导体上的电势被升高。同时，NFET和PFET器件的源/漏区域和漏端子能够在相同的工艺期间收集电荷。对于体器件(在此示例中的PFET)，该电荷通过衬底消耗从而源/漏电势上的电势保持接近为零。在电势上的更大的电势差能够在PFET的栅介质上积累，导致栅介质击穿。对于SOI器件(在此示例中的NFET)，源/漏电势在工艺期间增大到接近栅导体的电势的水平，从而不会对栅介质产生损伤。这是由于存在绝缘的BOX层16，其至少基本上将源/漏区域和晶体管的主体隔离于衬底的其他部分，允许它们的电势浮置(float)。
在图1示出的CMOS反相器电路中，将NFET 10和PFET 20的漏区域连接在一起的导线46设置在芯片的相对高的金属层上，例如芯片的第三金属布线层，通常称其为“M3”。当导线46工作以在完全完成的CMOS结构中将两个晶体管的漏区域保持在同一电势时，存在问题，即在M3导线46被制造之前，SOI层14的电势浮置并可以在形成导线之前的介质沉积和图案化工艺期间获得大量的电荷和电压。以另一方式陈述，以图1示出的布置，在制造期间由于静电电荷积累CMOS结构可能已经遭受损伤之后，M3层导线46才制造。
传统地，对体器件，电荷损伤保护通过如图2所示的栅极的二极管保护提供。例如，PFET 20的栅导体21能够导电连接到作为“保护二极管”的二极管60。相对于衬底的体半导体区域18反相偏置的保护二极管60具有设置在衬底的体区域中的阴极62和设置在外延区域的阳极64，包括在主表面处的n+掺杂区域72和在区域72下面的n掺杂的阱部分64。保护二极管限制在包括栅导体的栅端子上能够积累的电势。但是，在HOT工艺情况下，由于在工艺期间源/漏端子仍能上升到高的电势，所以对栅导体的此二极管连接能导致NFET栅介质的电荷损伤。
在栅导体和保护二极管之间的接触通过金属布线层例如第一布线层或“M1”布线层的导线66提供，该导线通过在一端的导电通孔68连接到栅导体的接触焊盘33。导线也具有通过另一导电通孔70连接到覆盖在保护二极管60上的p+掺杂半导体区域72的另一端部。以此布置，当积累在一体的栅导体31上的电压超过保护二极管60的击穿电压时，保护二极管60将过量的电压释放到衬底的体区域18。由于体区域18提供了接地参考，保护二极管的工作释放了在栅导体31上过量的电压以接地。
能够进一步看到，在M1金属层而不是更高的金属层，例如M2或M3等，提供导线66是有利的，因为在栅导体31和保护二极管60之间的连接在制造工艺的一个相对早的时刻出现。一旦导线66和导电通孔68、70已经被形成以将导线连接到焊盘33和保护二极管60，在接下来的制造工艺期间保护二极管60保护PFET免受电荷损伤。
但是，能够提供进一步的保护以防止由于SOI层14中的静电电荷的积累对NFET 10的损伤。在形成导线46以将NFET和PFET的漏区域19和28分别连接在一起之前，非常需要此种保护。
对于HOT技术，二极管80(图3)与SOI器件(NFET)的源区域或漏区域至少之一相导通以保护NFET免受等离子体工艺引起的栅介质损伤(图3)。需要注意的是，SOI NFET器件源和漏区域的二极管保护只在这些区域不与PFET的源区域或PFET的漏区域相导通的情况下才需要。在图3示出的本发明的实施例中，提供了类似于第一保护二极管60的另外的保护二极管80。另外的保护二极管具有包括n型阱区域84和在主表面处的n+掺杂区域86的阴极，n+掺杂区域86和n型阱区域84都在外延半导体层中提供。阴极覆盖在作为二极管阳极的衬底的p型掺杂体区域18上。通过导线90和导电接触通孔在NFET10的漏区域19和n+掺杂区域86之间提供了导电接触，该导电接触通孔将导线连接到NFET的n+掺杂区域86和漏区域19中的每个。
与导线66的情况相同，导线90提供在M1金属层而不是更高的金属层，例如M2或M3等，NFET的漏区域19和另外的保护二极管80之间的连接也从制造工艺中相对较早的时刻出现。一旦已经形成导线90和延伸到其的导电通孔，在接下来的制造工艺期间保护二极管80保护NFET 10免受电荷损伤。
如图3所示的CMOS结构，保护二极管60和80导电连接到一体的栅导体31并连接到源漏传导通路，具体地也就是连接到NFET 10的漏区域19，PFET 20和NFET 10能被保护免受在制造期间静电电荷积累引起的过量的电压。特别地，保护二极管60和80保护如图3所示的CMOS反相器结构25免受制造期间过量电压的损伤，过量电压来自制造期间与一体的栅导体31和有源半导体区域相连的天线，也就是NFET的SOI层14。
根据本发明的进一步的实施例，制造具有PFET和NFET并且它们的栅导体电连接的CMOS结构的方法包括确定何时需要保护二极管以处理工艺引起的电荷损伤以及何时保护二极管能够从CMOS结构安全的省略。此确定对实践本发明有价值，因为保护二极管占据了半导体衬底的主表面处的区域，此区域通常不能用于其他的用途。
因此，在本发明的具体实施例中，保护二极管仅在涉及栅导体的长宽比例和NFET的有源栅介质面积的特定条件存在时被加入。当条件不满足时，保护二极管不被加入。通常来说，保护二极管在天线比率(antenna ratio)为高时更可能需要。以另一种方式描述，在天线比例也就是每个工艺的电荷收集面积与器件栅介质面积的比例相对较高时，在此结构中需要保护二极管。
本发明能够用于确定比这里用于说明问题的简单的反相器更加复杂的电路的电荷损伤的检查规则(checking rule)。表1示出保护二极管被认为是需要的多种情况，以及保护二极管被认为是不需要的其他的情况。在下面的表中，术语“栅”指器件的栅导体，术语S/D指示有源SOI区域，该SOI区域主要由场效应晶体管器件的源和漏(“S/D”)区域组成。由标题“扩散连接”表示的列表示NFET和PFET的扩散区域是否导电连在一起，例如参照图1通过如上所述的M3金属层导线。CMOS逻辑电路例如CMOS逻辑反相器能够被提供，其中PFET和NFET的扩散区域导电相连。表1中在右侧的两列表示结果。具体地，表1的从右侧的第二列表示何时保护二极管应该连接到栅，表中右侧的最后一例表示何时保护二极管应该导电连接到NFET器件的源区域或漏区域。在表1中，单独的字母“S”、“L”、“Y”和“N”每个分别单独地独立表示“小”、“大”、“是”和“否”。
表1
 
栅天线比例   NFETS/D天线比例 扩散连接 是否需要保护二极管到栅   是否需要S/D保护二极管 
S S Y/N N N
L S Y/N Y N
L L N Y Y
S L N N Y
S L N Y Y
S L N Y Y
L L Y Y N
尽管根据本发明的特定的优选实施例对其进行了描述，本领域技术人员应该理解，做出的许多修改和增强不背离只由权利要求书所限定的本发明的真实的范围和精神。
本发明可用于在半导体集成电路制造中防止电荷损伤。
权利要求书(按照条约第19条的修改)
1.一种包括混合互补金属氧化物半导体(“CMOS”)结构的芯片，包括：
体器件(20)，设置在半导体衬底(50)的第一区域(24)中，所述第一区域(24)与在其下的所述衬底的体区域(18)相导通，所述第一区域和所述体区域具有第一晶向，所述体器件还包括覆盖在所述第一区域上的第一栅导体(21)上；
SOI器件(10)，设置在通过掩埋介电层(16)与所述衬底的所述体区域隔离的绝缘体上半导体(“SOI”)层(14)中，所述SOI层具有不同于所述第一晶向的第二晶向，所述SOI器件包括覆盖在所述衬底的所述SOI层上的第二栅导体(11)；
其中所述体器件包括p型场效应晶体管(“PFET”)，所述SOI器件包括n型场效应晶体管(“NFET”)；
其中所述NFET的所述晶向是<001>，所述PFET的所述晶向是<110>；
第一二极管(60)，设置在所述衬底的与所述体区域导通的第二区域(72)中，所述第一二极管具有至少与所述第一栅导体相导通的阴极(62)和与所述体区域相导通的阳极(64)，所述第一二极管具有击穿电压，超过该击穿电压所述第一二极管高度导通，从而当所述第一栅导体上的电压超过所述击穿电压时所述第一二极管能够将放电电流传导到所述体区域；和
第二二极管(80)，设置在所述衬底的与所述体区域导通的第三区域中，所述第二二极管具有至少与所述SOI器件的源区域或漏区域(19)中至少一个相导通的阴极(86)以及与所述体区域导通的阳极(84)，所述第二二极管具有击穿电压，超过该击穿电压所述第二二极管高度导通，从而当所述源区域或所述漏区域中至少一个上的电压超过所述击穿电压时所述第二二极管能够将放电电流传导到所述体区域；
其中在所述第一栅导体和所述第一二极管的所述阴极之间的传导通路包括第二导线(60)；和
其中在所述源区域或所述漏区域中至少一个与所述第二二极管的所述阴极之间的传导通路包括第三导线(90)。
2.如权利要求1所述的芯片，所述芯片还包括设置在所述第二栅导体层上的更高的金属布线图案(M2、M3)，所述第二栅导体层通过所述更高的金属布线图案与所述第一栅导体相导通。
3.如权利要求1所述的芯片，其中所述第一栅导体和所述第二栅导体是延伸经过所述衬底的主表面(52)的一体的完整的栅导体(31)的一部分。
4.如权利要求1所述的芯片，其中所述第一二极管的所述阴极垂直覆盖在所述第一二极管的所述阳极上，所述第二二极管的所述阴极垂直覆盖在所述第二二极管的所述阳极上。
5.如权利要求1所述的芯片，还包括第一导线(46)，该第一导线将所述体器件的源区域(12)或所述体器件的漏区域中的一个导电连接到所述SOI器件的源区域或所述SOI器件的漏区域中的一个。
6.如权利要求5所述的芯片，所述第二导线设置在比所述第一栅导体距离所述半导体衬底的主表面(52)更高的高度。
7.如权利要求6所述的芯片，其中所述第三导线设置在比所述第二导线和第三导线距离所述半导体衬底的所述主表面更高的高度。
8.一种制造互补金属氧化物半导体(“CMOS”)结构的方法，包括：
形成体器件(20)，所述体器件具有在衬底(50)的第一区域(24)中的源漏传导通路(22)和覆盖在所述第一区域上的第一栅导体(21)，所述第一区域(24)与在其下的所述衬底(50)的体区域(18)相导通，所述第一区域和所述体区域具有第一晶向；
形成SOI器件(10)，所述SOI器件具有位于绝缘体上半导体(“SOI”)层(14)中的源漏传导通路(12)，所述绝缘体上半导体(“SOI”)层(14)通过掩埋的介电区域(16)与所述衬底的所述体区域隔离，所述SOI器件包括覆盖在所述SOI层上的第二栅导体(11)，所述SOI层具有不同于所述第一晶向的第二晶向；
其中所述体器件包括p型场效应晶体管(“PFET”)，所述SOI器件包括n型场效应晶体管(“NFET”)；
其中所述SOI器件的在所述源漏传导通路中的所述晶向是<001>，所述体器件的在所述源漏传导通路中的所述晶向是<110>；
在所述衬底的与所述体区域相导通的第二区域(72)内形成第一二极管(60)，所述第一二极管具有击穿电压，超过该击穿电压时所述第一二极管高度导通；和
通过金属布线层的导线(66)，以反相偏置取向将所述第一二极管至少导电连接到所述第一栅导体，从而超过所述击穿电压的所述栅导体上的电压通过所述第一二极管释放到所述衬底的所述体区域；
在所述衬底的与所述体区域导通的第三区域内形成第二二极管(80)，所述第二二极管具有击穿电压，超过该击穿电压时所述第二二极管高度导通；和
通过金属布线层的导线(90)，以反相偏置取向将所述第二二极管至少导电连接到所述SOI器件的源区域或漏区域中的一个，从而超过所述第二二极管的所述击穿电压的第三阳极(84)的电压通过所述第二二极管释放到所述衬底的所述体区域。
9.如权利要求8所述的方法，还包括在进行将所述第一二极管导电连接到所述第一栅导体以及将所述第二二极管导电连接到所述源区域或所述漏区域中的至少一个的所述步骤之后将所述PFET的所述漏区域导电连接到所述NFET的所述漏区域。
10.如权利要求9所述的方法，其中将所述第一二极管导电连接到所述第一栅导体的所述步骤通过图案化距离所述半导体衬底的所述第一、第二和第三区域的主表面(52)第一高度的第一金属层进行，将所述体器件的所述漏区域导电连接到所述SOI器件的所述漏区域的所述步骤通过图案化距离所述主表面大于所述第一高度的高度的第二金属层进行。
11.如权利要求10所述的方法，其中所述导电连接的第一二极管和第二二极管保护所述体器件和所述SOI器件免受在形成所述第二金属层的所述步骤时由于工艺引起的损伤。
12.如权利要求11所述的方法，其中图案化所述第二金属层的所述步骤包括沉积介电层和在所述介电层中形成开口以及然后在所述开口中沉积所述金属层，其中沉积所述介电层、图案化所述介电层以及沉积所述金属层的所述步骤中的至少一个对一个或多个所述体器件和所述SOI器件的至少一部分静电充电。
13.如权利要求1所述的芯片，其中所述第一保护二极管(60)包括n+掺杂区域(72)和在所述区域(72)下面的n掺杂的阱部分(64)；且所述第二保护二极管(80)包括n+掺杂区域(86)和在所述区域(86)下面的n掺杂的阱区域(84)。

Claims (15)

1.一种包括混合互补金属氧化物半导体(“CMOS”)结构的芯片，包括：
体器件(20)，设置在半导体衬底(50)的第一区域(24)中，所述第一区域(24)与在其下的所述衬底的体区域(18)相导通，所述第一区域和所述体区域具有第一晶向，所述体器件还包括覆盖在所述第一区域上的第一栅导体(21)上；
SOI器件(10)，设置在通过掩埋介电层(16)与所述衬底的所述体区域隔离的绝缘体上半导体(“SOI”)层(14)中，所述SOI层具有不同于所述第一晶向的第二晶向，所述SOI器件包括覆盖在所述衬底的所述SOI层上的第二栅导体(11)；
第一二极管(60)，设置在所述衬底的与所述体区域导通的第二区域(72)中，所述第一二极管具有至少与所述第一栅导体相导通的阴极(62)和与所述体区域相导通的阳极(64)，所述第一二极管具有击穿电压，超过该击穿电压所述第一二极管高度导通，从而当所述第一栅导体上的电压超过所述击穿电压时所述第一二极管能够将放电电流传导到所述体区域；和
第二二极管(80)，设置在所述衬底的与所述体区域导通的第三区域中，所述第二二极管具有至少与所述SOI器件的源区域或漏区域(19)中至少一个相导通的阴极(86)以及与所述体区域导通的阳极(84)，所述第二二极管具有击穿电压，超过该击穿电压所述第二二极管高度导通，从而当所述源区域或所述漏区域中至少一个上的电压超过所述击穿电压时所述第二二极管能够将放电电流传导到所述体区域。
2.如权利要求1所述的芯片，其中所述体器件包括p型场效应晶体管(“PFET”)，所述SOI器件包括n型场效应晶体管(“NFET”)，所述芯片还包括设置在所述第二栅导体层上的更高的金属布线图案(M2、M3)，所述第二栅导体层通过所述更高的金属布线图案与所述第一栅导体相导通。
3.如权利要求1所述的芯片，其中所述第一栅导体和所述第二栅导体是延伸经过所述衬底的主表面(52)的一体的完整的栅导体(31)的一部分。
4.如权利要求2所述的芯片，其中所述NFET的所述晶向是<001>，所述PFET的所述晶向是<110>。
5.如权利要求1所述的芯片，其中所述第一二极管的所述阴极垂直覆盖在所述第一二极管的所述阳极上，所述第二二极管的所述阴极垂直覆盖在所述第二二极管的所述阳极上。
6.如权利要求5所述的芯片，还包括第一导线(46)，该第一导线将所述体器件的源区域(12)或所述体器件的漏区域中的一个导电连接到所述SOI器件的源区域或所述SOI器件的漏区域中的一个。
7.如权利要求6所述的芯片，其中在所述第一栅导体和所述第一二极管的所述阴极之间的传导通路包括第二导线(66)，所述第二导线设置在比所述第一栅导体距离所述半导体衬底的主表面(52)更高的高度。
8.如权利要求7所述的芯片，其中在所述源区域或所述漏区域中至少一个与所述第二二极管的所述阴极之间的传导通路包括第三导线(90)，其中所述第三导线设置在比所述第二导线和第三导线距离所述半导体衬底的所述主表面更高的高度。
9.一种制造互补金属氧化物半导体(“CMOS”)结构的方法，包括：
形成体器件(20)，所述体器件具有在衬底(50)的第一区域(24)中的源漏传导通路(22)和覆盖在所述第一区域上的第一栅导体(21)，所述第一区域(24)与在其下的所述衬底(50)的体区域(18)相导通，所述第一区域和所述体区域具有第一晶向；
形成SOI器件(10)，所述SOI器件具有位于绝缘体上半导体(“SOI”)层(14)中的源漏传导通路(12)，所述绝缘体上半导体(“SOI”)层(14)通过掩埋的介电区域(16)与所述衬底的所述体区域隔离，所述SOI器件包括覆盖在所述SOI层上的第二栅导体(11)，所述SOI层具有不同于所述第一晶向的第二晶向；
在所述衬底的与所述体区域相导通的第二区域(72)内形成第一二极管(60)，所述第一二极管具有击穿电压，超过该击穿电压时所述第一二极管高度导通；和
以反相偏置取向将所述第一二极管至少导电连接到所述第一栅导体，从而超过所述击穿电压的所述栅导体上的电压通过所述第一二极管释放到所述衬底的所述体区域；
在所述衬底的与所述体区域导通的第三区域内形成第二二极管(80)，所述第二二极管具有击穿电压，超过该击穿电压时所述第二二极管高度导通；和
以反相偏置取向将所述第二二极管至少导电连接到所述SOI器件的源区域或漏区域中的一个，从而超过所述第二二极管的所述击穿电压的第三阳极(84)的电压通过所述第二二极管释放到所述衬底的所述体区域。
10.如权利要求9所述的方法，其中所述体器件包括p型场效应晶体管(“PFET”)，所述SOI器件包括n型场效应晶体管(“NFET”)。
11.如权利要求9所述的方法，其中所述SOI器件的在所述源漏传导通路中的所述晶向是<001>，所述体器件的在所述源漏传导通路中的所述晶向是<110>。
12.如权利要求9所述的方法，还包括在进行将所述第一二极管导电连接到所述第一栅导体以及将所述第二二极管导电连接到所述源区域或所述漏区域中的至少一个的所述步骤之后将所述PFET的所述漏区域导电连接到所述NFET的所述漏区域。
13.如权利要求12所述的方法，其中将所述第一二极管导电连接到所述第一节点的所述步骤通过图案化距离所述半导体衬底的所述第一、第二和第三区域的主表面(52)第一高度的第一金属层进行，将所述体器件的所述漏区域导电连接到所述SOI器件的所述漏区域的所述步骤通过图案化距离所述主表面大于所述第一高度的高度的第i层金属层进行。
14.如权利要求13所述的方法，其中所述导电连接的第一二极管和第二二极管保护所述体器件和所述SOI器件免受在形成所述第i层金属层的所述步骤时由于工艺引起的损伤。
15.如权利要求14所述的方法，其中图案化所述第i层金属层的所述步骤包括沉积介电层和在所述介电层中形成开口以及然后在所述开口中沉积所述金属层，其中沉积所述介电层、图案化所述介电层以及沉积所述金属层的所述步骤中的至少一个对一个或多个所述体器件和所述SOI器件的至少一部分静电充电。
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