CN101405867A - 一种模块化双极-cmos-dmos模拟集成电路和功率晶体管技术 - Google Patents

一种模块化双极-cmos-dmos模拟集成电路和功率晶体管技术 Download PDF

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Abstract

一族半导体器件，形成于不含有外延层的半导体衬底中。一实施例中该族器件包括5V CMOS对、12V CMOS、5V NPN、5V PNP、横向沟槽MOSFET的多种形式和30V横向N沟道DMOS。每个器件在横向和垂直方向都非常紧凑，并且可以在衬底中和所有其它器件完全隔离。

Description

一种模块化双极-CMOS-DMOS模拟集成电路和功率晶体管技术
技术领域
本发明涉及半导体器件的制造方法，特别是涉及在单个半导体芯片上制造场效应和双极晶体管或具有完全彼此隔离的能力且具有不同工作额定电压的其它半导体器件的制造方法。另外，本发明涉及半导体器件，该半导体器件具有避免器件之间寄生电导、抑制器件和电路之间的噪声和相互干扰的特性，并且还表现其它特性，诸如特别为模拟和混合信号应用提供近似理想的电流源，和为大电流或高电压电源应用中使用的电源开关的芯片上集成提供耐用的低电阻功率MOSFET。
背景技术
虽然现在很多集成电路(IC)是数字的，包括存储器、逻辑电路、数字信号处理、微处理器、逻辑阵列等等，但大量产品和电子功能仍然依靠模拟电路，或者单独地或者和数字电路相结合成为混合信号应用。模拟集成电路形成半导体技术的一个分支，该技术与通常被称为“模拟”或“线性”电路运行领域中运行的集成电路相关。模拟集成电路中，一些集成器件用于电源应用以开关电流，但对于模拟器件也有其它用途，尤其是在基准电压、镜像电流、振荡器和放大器中作为恒定或可控的电流源。在器件的电学特性、器件必须承受的电压和电流以及制造器件的工艺和技术方面，这一半导体工业分支通常明显区别于数字分支。
典型地，数字器件经受低电流和电压，且它们用于转换这些低电流开和关，执行逻辑和算术功能。数字芯片的信号输入通常本身就是数字信号，且电源输入通常构成最大变化只有百分之几的良好调节的输入。所有输入和输出引脚一般功能良好，处于指定的电源电压范围内，这些电压大多数源自于其它数字IC的输出。大多数输出驱动负载实际上是电容或电阻并且通常仅仅是其它数字集成电路的输入。
相反，模拟集成电路必须经受很宽范围的运行环境。首先，许多模拟和功率IC直接连接于产品的电池或电源输入，且因此经受全范围的潜在的过电压和噪声的条件。实际上，用于为数字IC提供动力的调节的电源通常是模拟电压调节器IC，该模拟电压调节器IC保护数字IC免于原始电源变化的影响，该变化超过百分之几十。此外，模拟IC的输入本身通常是模拟信号，该模拟信号包括混入被监视或探测的信号的噪声。最后，模拟IC的输出常常必须驱动高压或大电流负载。这些负载可以包括电感或马达，导致IC的输出引脚超过电源电压或低于地电势，并可以造成PN结的正向偏压，导致不期望的寄生双极晶体管电导。
用于制造模拟和功率IC的技术，特别是结合CMOS和双极晶体管的工艺，可以在性能和芯片尺寸方面对数字和模拟IC均有益。但是大多数场合，数字IC使用优化以生产占用尽量最小面积的晶体管的制造方法，甚至为了减小面积不惜牺牲半导体器件的理想状态或性能。模拟和功率IC中，运行特性和尺寸都是重要参数，其中不能以另一个的代价完全牺牲一个。一些特别有益于模拟、混合信号和功率IC的特性，包括：
●在单个芯片上制造不同额定电压的器件，(包括用于不同的栅极至源极和漏极至源极的额定电压的MOSFET器件以及不同的集电极至发射极额定电压的双极晶体管)；
●使器件彼此隔离和使器件与它们公共的共享衬底隔离，特别如果它们在不同电压下运行或在IC内执行完全不同功能；
●使一组器件与公共衬底隔离成为孤立的包(pocket)或桶(tub)，以使加在所述器件上的偏置电势可维持低电压，而整个包在高于衬底电势的高电压上“漂浮”；
●使一组器件和公共衬底隔离以防止小信号噪声干扰它们正常电路运行；
●抑制来自正向偏置的PN结的少数载流子分散入公共衬底(寄生双极电导)；
●最小化在其它器件和电路上的电压降和沿衬底电势的空间变化(所谓“接地跳动(ground bounce)”)的可能影响；
●集成晶体管，该晶体管的输出特性被优化以用作恒流源具有最小电压依赖性，即，具有平稳的输出I-V特性(通常为具有很高的初期电压VA的双极晶体管，和具有高的小信号饱和输出阻抗ro的MOSFET)；
●集成高电压晶体管，该晶体管能将控制信号“电平漂移”于上述低电压电路的“漂浮”包；
●集成用于高电流开关的低电阻MOSFET，特别具有遍及大器件阵列的快速信号传播；
●集成高电流和/或高电压器件，该器件能在雪崩击穿中延续有限的运行期间而不会导致永久损害、退化或立即失效(也称为耐振器件)；
●集成大面积无源器件，诸如高值电阻和具有硅片不动产(real estate)的最小使用的大面积电压无关电容器；
●集成精密模拟电路，特别是精确电流源和温度无关的基准电压，该基准电压从晶片区到晶片区变化很小。
因为这些以及其它原因，用于制造非数字IC的工艺技术独特，且时常将双极和CMOS器件混入单一工艺中。合并的双极-CMOS工艺包括名为BiCMOS(双极-CMOS)和CBiC(互补双极-CMOS)工艺。如果也集成了功率MOSFET，则功率MOSFET可以使用标准CMOS组件，或可以采用DMOS器件(DMOS中的“D”来源于双扩散的首字母)。将双极、CMOS和DMOS晶体管混入一个工艺体系常被称为BCD工艺。这些工艺中的大多数需要复杂的工艺流程来实现器件之间的隔离，特别当包括NPN或PNP双极时。
在制造模拟、双极-CMOS、BCD和功率应用集成器件中，工业已经采用一套相当标准的工序。典型地，在半导体衬底的顶部上生长外延(epi)层。在生长外延层之前经常将掺杂剂注入衬底。当形成外延层时，这些掺杂剂向下扩散入衬底并且向上扩散入外延层，在外延层的完成时在衬底和外延层之间的界面形成“埋层”。通过在外延生长之前必须扩散埋层注入剂远离表面以避免有害的埋层过度向上扩散入外延层，工艺被复杂化。特别需要该长时间的外延前扩散以避免刻蚀清除期间不必要的填层注入剂的去除，该蚀刻清除发生于外延沉积的开始(该工艺通过刻蚀去除衬底的最上层以促进无缺陷晶状生长)。
晶体管和其它器件通常形成于外延层表面或靠近外延层表面。典型地通过将掺杂剂注入外延层形成这些器件，且然后将衬底和外延层升温度以导致掺杂剂向下扩散入外延层。取决于注入剂的剂量、掺杂剂的扩散率和热处理的温度和时间，在外延层中可以形成具有不同大小和掺杂浓度的区域。一般选择这些注入剂的能量以渗透位于注入区域顶部的任何介电层，但不渗透深入硅，即，注入剂位于接近外延表面的浅层中。如果需要更深的结深度，则然后接着在1000℃到1150℃之间的高温下扩散注入剂几分钟到数小时。如果需要，这些区域可以被向下扩散直至它们与最初形成于衬底和外延层的界面的埋层结合。
存在限制可以在外延层中形成的器件的特性和种类的该标准制造工艺的很多方面。首先，热处理(有时也称为“退火”)期间，掺杂剂即纵向扩散也横向扩散。因此，为了导致掺杂剂深入扩散入外延层，必须接受显著的横向扩散量。根据经验，横向扩散或分散等于纵向扩散的约0.8倍。显然，这限制了器件彼此间的水平接近，因为考虑到退火期间的横向分散必须在注入剂之间提供一定的水平空间。这限制了晶片上的器件封装密度。
第二，由于给定晶片中的所有器件暴露于同一热处理，难于制造具有不同预选电学特性的器件。例如，为了实现满意的电学特性，器件A可能需要在900℃下退火1小时，而在900℃下退火1小时可能与器件B需要的电学特性不一致，使掺杂剂以不期望的方式迁移或重新分布。一旦注入掺杂剂后，其后掺杂剂将经受任何施加于晶片上的“热预算”，使掺杂剂重新分布不可避免。
第三，掺杂剂的扩散分布一般是高斯分布，即，在掺杂剂最初注入的区域，通常靠近外延层表面，掺杂浓度最高，且当向下和横向离开注入区时掺杂浓度以高斯函数降低。有时可能希望提供其它掺杂剂分布，例如“相反”分布，其中外延层表面很下面的位置掺杂浓度最大，且当向上朝表面移动时掺杂浓度下降。利用全扩散工艺不可能得到这样的相反分布。另一期望的分布包括平的或固定的掺杂浓度，掺杂浓度不随深度显著变化。利用全扩散工艺不可能得到这样的分布。为了提供这样的平分布，已经作出了利用多个埋层和多个外延沉积交替的尝试，但是这些工艺非常地昂贵，因为与其它制造操作相比，外延本来就是更缓慢、更昂贵的工艺步骤。
第四，通过长时间扩散生产的较深结需要最小的掩膜特征，该掩模特征在尺寸上对于结和被隔离的外延层的深度成比例地增加。这样10微米外延层需要其最小掩膜尺寸大致是5微米层的两倍的隔离区。因为需要较厚的层以支持较高电压隔离器件，所以在器件的额定电压和隔离它所需的浪费面积之间有严重的代价。因此高电压器件中有更多面积用于隔离，每单位面积封装更少有源器件，与低电压工艺相比，针对同一功能需要更大的管芯(die)面积。更大的管芯面积导致每晶片上更少的管芯，导致更昂贵的管芯成本。
第五，外延过程中，必须选择外延层厚度以在给定芯片上集成所需的最高电压器件。如前面所说明的，较高电压器件需要较深的、较小面积的有效率的隔离扩散。即使在芯片的低电压部分也需要厚的、宽的隔离扩散。这样，在传统工艺中，最高电压器件设定所有隔离区域的面积有效率。
第六，许多IC工艺不能集成电压无关电容，如多晶硅对多晶硅、多晶硅对金属或金属对多晶硅，也不含有用于高值电阻器的高片状电阻材料。
图1-6示出了与各种现有技术器件有关的一些问题。
图1A示出含有P沟道MOSFET(PMOS)101和N沟道MOSFET(NMOS)102的传统CMOS器件。PMOS 101形成于N阱132中；NMOS 102形成于P阱134中。N阱132和P阱134都形成于P衬底130上。器件也含有多晶硅栅极140，多晶硅栅极140被诸如硅化物的金属层142覆盖来提高栅极导电性。侧壁隔离物146形成于栅极140的壁上，且在PMOS 101中这些侧壁隔离物允许毗邻P+源极/漏极区域136、138形成P轻掺杂区域144来提高器件击穿特性。通过从器件水平表面定向刻蚀氧化物层形成侧壁隔离物146。P轻掺杂区域144对准栅极140，且P+源极/漏极区域136、138对准侧壁隔离物146。形成侧壁隔离物146之前注入P轻掺杂区域144，且形成侧壁隔离物146之后注入P+源极/漏极区域136、138。这些步骤的每个都需要掩膜。P+源极/漏极区域136、138通过金属层148与阻挡金属层150接触，通常地在与P+源极/漏极区域136、138界面处形成的TiN(氮化钛)。
NMOS 102含有极性相反的相似组分。PMOS 101和NMOS 102被场氧化物层152隔开。通常在场氧化物层下面有场掺杂剂(未示出)。在一些情况下P阱134或N阱132的表面浓度可十分高，以提高相邻NMOS或PMOS器件之间的场阈值到一比电源电压大的值，且无论掺杂、氧化物厚度或运行温度的正常变化，维持最小阈值标准。
该器件的问题是NMOS 102没有从P衬底130隔离，因为P衬底130和P阱134之间没有PN结。P阱134不能浮动。而是P衬底130和P阱134之间仅有一电阻连接。噪声可耦合入NMOS 102。与NMOS 102电路连接无关的电流可从衬底130流入到P阱134中。因为每个MOSFET含有四个电学端子：栅极、源极、漏极和背栅极(也称为器件的沟道或本体)，按这种命名法，含有P阱134的NMOS 102的本体直接接于衬底(这里作为地电势)，且不能偏置到一高于接地的衬底130的电势。因为P阱134接地，所以NMOS102源极引脚上的任何偏压将提高其阈值且降低MOSFET的性能。
相反，N阱132可以相对于P衬底130可以被反向偏置，从衬底电势隔离PMOS 101。因为器件被隔离，PMOS的源极148/136可以被短路于N阱132，即PMOS的本体，并允许在高于地电势下运行而不会降低PMOS的电学性能。
因为N阱132在这样的阱区中存在有限的掺杂量，PMOS不可能总以理想方式运行，特别由于寄生双极电导。具体地，N阱132在P+源极/漏极区域136、138和P衬底130之间形成寄生PNP双极晶体管(PNP)。如果或P衬底130和N阱132之间的PN结，或(更可能)P+源极/漏极136/138之一和P衬底130之间的PN结成为正向偏置，寄生PNP可打开并传导不想要的电流进入P衬底130。而且，IC芯片中其它地方通常也有寄生NPN晶体管(例如，含有N阱132、P衬底130和位于P衬底130中的任何其它N+区)，且这些NPN与N阱132中的PNP结合产生闭止(latch-up)状态(寄生半导体闸流管作用)。
数字应用中这些问题并不显著。通常PN结不会成为正向偏置。阱被重掺杂，且当晶体管打开时不特别关心高击穿电压或平输出电流特性。
在图1B所示的这种电路中PMOS 101和NMOS 102工作得适度好，其中PMOS 101的源极和本体都接于Vcc，且NMOS 102的源极和本体都接地。因此只要PMOS 101和NMOS 102的漏极电势保持与地电势和Vcc电源干线相等或在它们中间，两个器件的本体-漏极结就会反向偏置。
但是，当器件形成于图1C所示的电路中或作为这种电路运行时，情况就不同了。NMOS 102的本体由电阻连接于地电势，而源极通常短路于地电势，且因此器件不能被隔离。源极和漏极之间也有NPN双极晶体管(虚线)。PMOS 101中，代表P衬底130和N阱132之间PN结的双极晶体管形成P衬底130和P+区域138之间的寄生PNP晶体管(也在图1A中示出)的一部分。结果，不冒着PNP导通或出现骤回(snapback)击穿的风险的话，器件就不能在不能适当地接近地电势的电路中浮动，特别是在高温中。
图2A示出一种改良结构，该结构用于功率MOSFET来扩大器件电压范围。通过在N阱132中毗邻P+漏极区域154形成扩展P型“漂移”区域156来扩大PMOS 103的电压范围。电流从P+源极区域162经N阱132流入P漂移区域156和P+漏极区域154。但是，PMOS 103仍有和前述PMOS101一样的寄生PNP晶体管(虚线)。
NMOS 104中，限制P阱134仅包含有N+源极区域160和P+本体接触区域162，且毗邻并包含N+漏极区域164形成N阱158。栅极166与场氧化物区域152重叠并在薄栅极氧化物(有源区)上交迭通过作为源极的N+160的N侧壁隔离物、作为本体的P阱134和作为高压N沟道MOSFET 104的漏极的N阱158形成的表面沟道。NMOS 104中，电流从N+源极区域160经过P阱134(沟道区)和N阱158流至N+漏极区域164。N阱158作为N-漂移区域，如果它掺杂足够轻，将会耗尽并扩大NMOS 104的电压范围。
但是，NMOS 104有如图2B所示的其它问题。如果NMOS 104饱和，正如它开关期间经常那样，在恒流模式下，N阱158可能被基本耗尽。当电子自沟道168出现时，它们进入位于场氧化区域152和P阱134之间的N阱158区域，其中电场强度高(如等势线II所示)，特别在毗邻场氧化区域152和栅极166下面的薄栅极氧化物部分。结果，可能发生冲击电离，产生热载流子，特别毗邻场氧化物区域152，其中存在和LOCOS工艺有关的缺陷。如果N阱158基本耗尽，电流不被约束在N阱158中。因此，如果NMOS 104被驱动到饱和状态，热载流子可能破裂栅极氧化物并破坏栅极166下面的薄氧化物。
图2C是经过NMOS 104的漏电流ID作为漏极至源极电压VDS的函数的曲线图。曲线A示出当器件关闭时的情形。理想运行情况是电流保持为零直到发生击穿，接着电流上升而VDS保持基本恒定状态(曲线A1)，器件起电压钳制的作用。在有寄生双极晶体管或冲击电离发生的地方，产生有如此多的载流子，击穿后电压崩溃或“骤回”(曲线A2)，且如果电流上升太大，器件将会被破坏。如曲线B所示，当NMOS 104打开时也会发生相似结果。经过器件的沟道电流产生热载流子，且这些热载流子可在有时称为安全运行区域(SOA)失效中导致器件骤回。因为掺杂剂被热扩散而不可能非常精确地控制掺杂浓度和分布地事实使这些问题更糟，特别考虑到高斯掺杂分布在硅表面具有最高的浓度，其中电场也最高。
图2D示出因不能控制N阱132的掺杂分布而导致PMOS 103中发生的问题。即使PMOS 103与P衬底130隔离开，如果源极-本体电压VDD远远高于地电势(例如在5V器件中为12V，在12V器件中为18V等等)，耗尽区域在N阱132中向上朝衬底表面扩散。因为N阱132的掺杂分布不可控，必须增加扩散时间来驱动PN结远远深入衬底来防止耗尽区域到达衬底表面。通常，这里有个折中办法，N阱132不像想要的那么深，且耗尽不进入回N阱。这缩窄PMOS 103中的寄生双极晶体管宽度，因为基极的实际净余电子宽度是N阱132和P衬底130之间的PN结的深度，低于N阱132中耗尽区域的宽度。
此外，如果N阱132和P衬底130之间的结曾即使稍微正向偏置，则器件将趋向于骤回，因为P衬底130和P+漏极154之间的寄生双极晶体管的基极(虚线)有很大电阻接触，且因此寄生双极将经受实质上“开放基极”击穿(BVCEO)。该击穿电压比N阱132和P衬底130之间的正常反向偏置结击穿低很多。如果发生这种情况则器件会很可能被损坏。如果PMOS 103饱和，则将产生热载流子，其也可能导致这种现象发生。
也许PMOS 101、103最大的单一问题是，它们不能浮动，意味着不能给它们施加一个高的N阱到P衬底的偏置电势而不骤回。相似的，NMOS102、104的最大问题之一是它们不能浮动，意味着它们的本体连接根本不能偏置到高于衬底电势。这大大限制了可利用它们的电路类型。
图3示出在示例性功率转换电路105中这些问题如何发生。电路105包括低侧电路170，其被偏置接近地电势(例如，高于地电势5V或更小)，高侧电路172，其可在高于地电势(衬底)20V或30V浮动。MOSFET M1通常是高压N沟道器件，该器件发送信号经电阻R1到高侧电路172且具有20V到30V的击穿电压，即使在M1栅极的输入信号仅为5V。MOSFET M2为高压P沟道器件，该器件通过电阻R2电平漂移信号。MOSFET M3和M4组成5V或12V CMOS对，驱动N沟道输出高侧MOSFET M7的栅极。MOSFET M3的源极需要在高于衬底20V或30V浮动，但是MOSFET M3和M4本身是低电压器件。这最小化它们在芯片上占用的面积。
MOSFET M5和M6是与MOSFET M4和M4相似的CMOS对，但是MOSFET M5的源极接地，MOSFET M5和M6驱动N沟道输出低侧MOSFETM8的栅极。
自举电容C1给浮动高侧电路供电并高于地电势浮动。横跨电容C1的电压VBootstrap是5V。当输出MOSFET M7打开时，提高电容C1的低端子到20V，用于充电电容C1的双极晶体管D10必须阻塞约25V的电压(即，VDD+VBootstrap)。
因此，在诸如电路105的电路中，必须有在单个芯片上包含高压器件和密集、浮动低压器件的弹性。如图1A和2A所示的器件不满足图3所示电路105的需要。
图4A示出现有工艺对这一问题的解决办法，虽然它提出后退的技术。N型外延(N-epi)层176生长在P衬底174上。PMOS 107形成于N-epi层176中，且NMOS 106形成于N-外延层176中的P阱178中。因此NMOS 106和PMOS 107组成浮动于P衬底174上的CMOS对。
芯片也含有N沟道横向DMOS 108，其通过N-外延层176和P衬底174之间的结从P衬底174隔离，以及通过P型隔离扩散180从CMOS对隔离。N埋层184为CMOS对提供隔离。
这种结构的问题是它需要长时间扩散。例如，P隔离扩散180必须经过整个N-外延层176扩散达到P衬底174，且横向DMOS 108的P本体182类似的也需要在高温下的长时间扩散(例如在1100℃或更高温度下12小时)。
此外，为了将横向DMOS 108的P本体182和栅极186对齐，需要在注入P本体182之前形成栅极186。CMOS对通常有阈值调节注入，在沉积多晶硅栅极188之前实施。需要长时间退火来扩散P本体182，但是它会使预先在CMOS对中实施的任何阈值调节注入无用。避免这一问题的唯一办法是在CMOS栅极188之前沉积横向DMOS的栅极186，但是这会使工艺增加相当大的复杂度。
器件通常具有0.8-2.0μm而不是0.35μm的沟道长度。可利用0.35μm工艺来制造这种结构但是掩膜步骤次数过多。形成隔离结构的步骤次数加在0.35μm工艺和阈值调节步骤上。通常为了得到该隔离能力，现有工艺满足于低密度低复杂性。此外，考虑到大的隔离扩散180的浪费面积，大体失去了减小CMOS器件尺寸和减小管芯尺寸的努力。
图4B示出N沟道准垂直DMOS 109，其形成于N-外延层176中并和P衬底174隔离。每个器件中，电流从N+源极区域192横向通过栅极190下面的P本体194中的沟道，在N-外延层176中向下到达N埋层196，在N埋层196横向，向上经过N+下沉区(sinker)198。该器件的优点是当器件反向偏置时，通过在P本体之间扩展耗尽区域来剪裁电流，而这保护了了栅极氧化物层。另一方面，通过电流必须流经N埋层196的距离增加了器件的开电阻。为了在可接受的限制内保持该电阻，必须在DMOS之间周期性频繁设置N+下沉区，这减小了芯片封装密度。这种DMOS器件的断开状态闭塞电压BVDSS越高，则驱动N+下沉扩散198和P隔离扩散180越深，为这样深和宽扩散区域浪费更多管芯面积。
图4C示出可通过相同工艺形成的NPN晶体管110。NPN晶体管110的基极141一般通过与N沟道LDMOS 108的P本体182(图4A)相同的P扩散形成，且因此可能不是最佳。NPN晶体管110的电流特性通常非常好，但是为了容纳N+下沉区143和深P隔离扩散147，它必须大。
高电压PMOS 111中，P衬底174和N+源极区域151之间的寄生双极被N埋层149抑制。但是，为了得到高电压特征，N-外延层176必须为6到10μm厚，这进一步增加了N+下沉区143和P隔离区147的扩散长度。更大的垂直扩散意味着更大的水平扩散，因此这进一步增加了器件尺寸。
图5A示出形成隔离区域可供选择的技术，该技术稍微限制了扩散长度且有助于减小这种深扩散的横向扩散。在N-外延层176的界面附近注入P隔离区域153(外延生长后)，且在N-外延层176和P衬底174界面形成P埋层155(外延生长前)。注入剂退火期间，P隔离区域153向下扩散且P埋层155向上扩散直至它们在N-外延层175的中间结合。
如图5A所示，该工艺也提高了制造包括N埋层157顶部上的P埋层159的隔离结构的可能性。相对扩散慢的掺杂剂，诸如锑或砷，可用于形成N埋层157，相对扩散快的掺杂剂，诸如硼，可用于形成P埋层159。埋层157和159是重掺杂的，且必须驱使掺杂剂深入P衬底174来防止它们在生长N-外延层176期间跑出来。这是一相当易变的工艺，很难控制。此外，外延层176的整个厚度上P隔离层153必须对准PBL区域157。用这种方法很难保证良好的对准，在设计标准中需要包含额外的空间，浪费了硅面积。
但是，如图5B所示，该工艺确实允许制造完全隔离的PNP。PNP 112中，在P衬底174和N-外延层176之间的界面处形成N埋层161和P埋层165。N埋层161通过N+下沉区163被接触，P埋层165和P隔离层167成为PNP 112的集电极。PNP 112和毗邻器件被P隔离区域171隔离，P隔离区域171向下扩散，和向上扩散的P埋层169结合。P埋层169和PBL 165通常是相同的P埋层。
P埋层的使用也有助于克服和图2B相关描述的“热载流子”问题。如图5C所示，形成于NMOS 104的P本体134下的P埋层173“挤压”耗尽区域退入直接位于场氧化物层152下的区域，那里击穿场较高且可承受较大的电压，且因此减小了栅极166下的N-外延层176表面的电场强度。
如果选择N-外延层176中电荷Q在1.0-1.3×1012原子cm-2范围内，则在击穿前N-外延层176完全耗尽，且可在器件上施加一高得多的电压(例如，几百伏)。现有工艺中这称为“降低表面电场(RESURF)”器件。电量Q等于掺杂浓度乘以N-外延层176的深度(严格的讲，电量等于浓度对外延层厚度的积分)。
图6A示出对该问题的不同解决步骤。这里，在P衬底174上生长P-外延层179。通过在P-外延层179中向下扩散N隔离区域185、向上扩散N埋层183和形成N埋层181来形成隔离P包187。N区域185和N埋层183用相对扩散快的掺杂剂诸如磷来掺杂，反之N埋层181由相对扩散慢的掺杂剂诸如锑或砷形成。结果，围绕着P包187形成“N桶”。在隔离P包187中形成N阱190和可选的P阱(虚线)。N阱191中形成PMOS 113，在P包187中(或在P阱中)形成NMOS 114。除了是否包含侧壁隔离物，PMOS113和NMOS 114与图1A所示的PMOS 101和NMOS 102相似。在“N桶”外部制造一高压横向DMOS(HV LDMOS)115，除了使用P本体扩散193取代P阱134(虚线)并且场氧化物层152下的N场掺杂195作为HV LDMOS115的“漂移”区域，它与图2A中示出的NMOS 104相似。HV LDMOS 115不含有与图5C所示的P埋层173相似的P埋层，这样来减小栅极下面的电场强度。
制造PMOS 113的过程中，P-外延层179必须足够厚来保证考虑P-外延层179的厚度变化时N埋层181也不会和N阱191交迭。否则，重掺杂的N埋层181可能影响PMOS 113的电子特性。图6B示出另一解决步骤，其中取代两个分开的磷埋层183，单一N型磷埋层197向上扩散并和N隔离区域185结合。砷或锑得N埋层181在N阱191下保持良好，但是向上扩散的磷结合到N阱191中。因为交迭着N阱191的N埋层197部分的掺杂浓度较低，PMOS 113的电子特性没有受N埋层197显著影响。
图6B也示出可用相同工艺制造的NPN 116。因为基极包括一些P-外延层179而不是仅有P本体扩散141，NPN 116的基极比图4C示出的NPN 110的基极宽。因为P-外延层179的宽度是变量，NPN 116不如NPN 110的重复性。
图6C概括了图6A和6B所示实施例中扩散快(磷)和扩散慢(砷或锑)N埋层的选择。如图6C左边所示，扩散快和慢的N埋层可分开，或也许使用同一掩膜，它们可彼此重叠，如图6C右侧所示。这两种情况中，快速扩散(标签UI是向上隔离的首字母)在慢扩散NBL垂直宽度的上和下延伸。
图1A-1C，2A-2D，3，4A-4C，5A-5C，6A-6C所示的器件有相同的问题。它们通常需要长时间加热循环来在衬底或外延层中扩散掺杂剂至期望深度。这些扩散导致硅中的所有掺杂剂在扩散时重新分布，包括优选为防止或限制掺杂剂扩散的器件。例如，场氧化发生后实施的任何阱扩散循环导致直接位于场氧化物下面的硅表面的掺杂剂浓度下降，降低在毗邻类似类型器件之间形成的寄生表面MOSFET的“场阈值”。这种不想要的重新分布允许在共享公共N阱的毗邻PMOS之间形成寄生PMOS，或在共享公共P阱的毗邻NMOS之间形成寄生NMOS。为了升高场阈值并抵消扩散的不利影响，需要更高场阈值注入。但是，更高注入提高了表面浓度，导致更低的表面击穿和更高的表面场。
此外，由于更大的浓度梯度，更高表面浓度也经受甚至更大的扩散。为了避免这些影响，可能的工艺体系限于工序，其中必须不扩散的掺杂必须在栅极氧化，场氧化，阱扩散等等完成后，在工艺后期引入。这种局限性在器件类型和器件优化的可能性上施加许多限制。
高温扩散通常也在产生的阱或其它区域中产生高斯掺杂分布。不能制造具有预定和任意非高斯掺杂分布的区域。例如，使用单纯的扩散技术不能实现下面浓度比表面浓度更高的相反分布。这种扩散(一般上的扩散)很难精确控制，而实际结果与期望结果变化较大，特别当考虑晶片到晶片(同一批晶片)的不确定性和一批晶片到另一批晶片的不确定性(所谓“一轮到一轮”的变化)。这种不确定性来自氧化期间发生的较差温度控制和掺杂剂分离。
此外，最初主要为了将掺杂剂更深地引入衬底中的扩散也会使掺杂剂横向扩展，这增加了器件尺寸，一些情况下会显著增加。
就用外延层制造器件来说，这些影响被生长外延层的影响进一步放大。直到现在，外延生长的需求实际上被完全隔离的“模拟属性”双极晶体管(即，除了数字和射频优化双极晶体管)的集成决定。而外延生长一直是晶片制造中一个最昂贵的步骤，使不希望使用它。外延厚度中和浓度中的不确定性复杂了器件优化，且外延工艺需要在高温下发生，通常高于1220℃。这样的高温处理导致在IC的一些区域中不想要的衬底的向上扩散和其它区域中埋层的向上扩散。向上扩散导致外延层比实际生长厚度薄，意味着为了抵消向上扩散必须增加沉积时间和厚度，使沉积时的外延层比需要的厚。隔离较厚的外延层需要对于隔离扩散结构甚至更长的扩散时间，导致过度宽的特征。
对于在同一芯片内出现多个运行电压的情况，需要针对最大电压器件选择外延生长。于是在不使用较高电压组件的IC部分隔离宽度比需要的大。因此，本质上，一个组件恶化了所有其它组件。完全因为一个高压组件，这种恶化导致较差的低压芯片上器件的封装密度。如果不使用较高电压器件，则在不重新设计整个工艺且影响IC中的每个组件的情况下就不能收回对高电压隔离(和相关的设计标准间隔)失去的浪费面积。因为增加或减少一组件对所有其它集成器件造成不利影响，这样的工艺不是模块化的。
因此，明显需要一种技术，该技术允许以模块的、非相互作用的方式制造在一半导体晶片中完全隔离地紧密封装的优化的晶体管或其它器件的任意组合。
发明内容
依照本发明，通过形成场氧化物层形成第一导电类型衬底的隔离包，场氧化物层包括第一部分和第二部分，第一和第二部分通过开口从彼此分开。通过场氧化物层的第一第二部分和通过开口执行第二导电类型的掺杂剂的第一次注入，以形成第二导电类型的深层，该深层包含开口下的较深部分和场氧化物层第一第二部分下的较浅部分。在开口上形成掩膜层，且执行至少一次第二导电类型掺杂剂的附加注入，该掩膜层阻挡来自至少一次附加注入的掺杂剂进入开口下的衬底区域。来自至少一次附加注入的掺杂剂穿透场氧化物层的第一和第二部分，但是为了在衬底中形成侧壁，每个侧壁分别从场氧化物层的第一和第二部分的底部延伸进入深层，深层和侧壁形成围绕衬底的隔离包的隔离区域。
附图说明
图1A-1C说明现有技术传统无epi双阱CMOS工艺的特征及其变体。
图1A是现有技术具有侧壁隔离物的双阱CMOS的横截面图。
图1B是现有技术传统(非隔离的)CMOS工艺中可得到的CMOS晶体管对的理想示意图。
图1C是现有技术传统(非隔离的)CMOS工艺中可得到的CMOS晶体管对的详细示意图，说明了寄生元件。
图2A-2C说明高压元件在传统无外延双阱CMOS中的集成和这种实现方式所产生的问题。
图2A是改良过的现有技术传统(非隔离)CMOS工艺的横截面图，该工艺集成N阱包围的扩展漏极PMOS和扩展N沟道横向DMOS晶体管(具有P阱作为非自对准本体)。
图2B说明现有技术N沟道横向DMOS晶体管的饱和的运行状态，示出了电流流动的线(标签I(floW))和冲击电离的等高线(标签II)。
图2C示出传统的现有技术MOSFET漏极至源极电流电压(I-V)特性，示出了理想击穿(曲线A1)、骤回击穿(曲线A2)和冲击电离诱导骤回击穿(曲线B)。
图2D是传统的现有技术扩展漏极N阱包围的PMOS的横截面图，示出了器件本征的耗尽区域(交叉阴影)，偏置情况和潜在寄生双极。
图3示出驱动全N沟道推挽式(图腾柱)功率MOSFET输出平台的现有技术电路，具有自举功率的浮动高侧驱动器，包括用于上行和下行电平漂移信号的高压元素。
图4A-4D是利用“仅向下”深隔离扩散的CMOS的外延结隔离(epi-JI)、双极和DMOS元件的横截面图。
图4A是具有集成的横向N沟道DMOS和大仅向下隔离扩散的现有技术传统的结隔离的外延(epi-JI)CMOS的横截面图。
图4B是现有技术传统的结隔离外延(epi-JI)CMOS工艺中的N沟道准垂直(向上漏极)DMOS的横截面图。
图4C是集成现有技术传统的结隔离外延(epi-JI)CMOS工艺(BCD型)的准垂直完全隔离NPN和横向高压PMOS的横截面图。
图5A-5C是CMOS、双极和DMOS组件的外延结隔离(epi-JI)的横截面图，其利用结合深扩散隔离扩散的不同的埋层产生“向上向下”的隔离扩散，该隔离扩散具有比仅向下隔离更少的横向扩散。
图5A是传统外延结隔离(epi-JI)工艺的现有技术向上向下隔离方案中可得到的隔离层和埋层结构的横截面图。
图5B是传统外延结隔离(epi-JI)双极、CMOS或BCD工艺的的现有技术的向上向下隔离变体中可得到完全隔离的准垂直PNP的横截面图。
图5C是以传统外延结隔离(epi-JI)工艺向上向下隔离方案制造的具有扩展的(降低表面电场)漏极区域的现有技术的完全隔离横向N沟道DMOS的横截面图。
图6A-6C是利用不同埋层并结合隔离扩散的有具有和衬底相同导电类型的外延层的CMOS、双极和DMOS组件的环绕结隔离外延(epi-WAJI)的横截面图。
图6A是集成CMOS和横向DMOS的现有技术环绕结隔离外延工艺(epi-WAJI)横截面图。
图6B示出利用含有慢和快扩散剂的混合埋层，集成CMOS和完全隔离准垂直NPN于BiCMOS工艺(现有技术)的环绕结隔离外延工艺(epi-WAJI)的改良方案。
图6C是改良的环绕隔离的结隔离工艺(epi-WAJI)中可得到的N型埋层不同组合的横截面图。
图7A示出传统扩散N阱的掺杂分布。
图7B示出在N阱中注入N层的传统扩散N阱的掺杂分布。
图7C示出图7B所示的结构的掺杂分布，具有氧化物层覆盖衬底表面。
图8A是横截面图而图8B是示意图，示出在MOSET之间没有场氧化物层时在两毗邻横向MOSFET之间形成寄生MOSFET的横截面图，。
图9A是示出P-外延层中形成的N阱中的两有源区域之间的场氧化物层的横截面图。
图9B是示出可替换结构的横截面图，其中场氧化物层形成于P衬底中。
图9C示出图9A的在9A-9A’横截面的掺杂分布。
图9D示出图9B的在9B-9B’横截面的掺杂分布。
图9E示出图9A的在9C-9C’横截面的掺杂分布。
图9F示出图9B的在9D-9D’横截面的掺杂分布。
图10A是传统隔离12V N阱的横截面图，其形成于P衬底上生长的P-外延层。
图10B是依照本发明形成的隔离12V N阱的横截面图。
图10C示出图10A的在10A-10A’横截面的掺杂分布。
图10D示出图10B的在10B-10B’横截面的掺杂分布。
图10E示出图10A的在10C-10C’横截面的掺杂分布。
图10G-10I示出通过改变N层的注入能量可在图10B的在10D-10D’截面得到可选择的掺杂分布。
图10J示出横截面图而图10K示出可以得到的掺杂分布，如果在图10B的结构中通过场氧化物层中仅执行12V注入。
图10L是示出对于场氧化物层下的掺杂浓度的不同水平、N阱的场阈值电压作为场氧化物层厚度的函数的曲线图。
图11A是传统P阱的横截面图，其形成于P衬底上生长的P-外延层。
图11B是依照本发明形成的5V P阱的横截面图。
图11C示出图11A的在11A-11A’横截面处的掺杂分布。
图11D示出图11B的在11B-11B’横截面处的掺杂分布。
图11E示出图11A的在11C-11C’横截面处的掺杂分布。
图11F示出图11B的在11D-11D’横截面处的掺杂分布。
图11G是示出场氧化物层下具有护环的图11A所示结构修改方案的横截面图。
图11H示出依照本发明形成的12V P阱的横截面图。
图11I示出图11G的在11E-11E’横截面的掺杂分布。
图11J示出图11H的在11G-11G’横截面的掺杂分布。
图11K示出图11G的在11F-11F’横截面的掺杂分布。
图11L示出图11H的在11H-11H’横截面的掺杂分布。
图12A是示出传统结构中如何确定N埋层和浅P+区域之间击穿电压的横截面图。
图12B示出本发明结构中如何确定注入的深N层和浅P+区域之间击穿电压的横截面图。
图12C是图12A和12B的结构中击穿电压作为N层和浅P+区域之间距离的函数的曲线图。
图13A和13B示出用于在外延层中形成隔离包的两种传统技术。
图13C示出图13A的在13A-13A’横截面的掺杂分布。
图13D示出图13B的在13B-13B’横截面的掺杂分布。
图13E和13F依据本发明示出用于在衬底中形成隔离包的两种传统技术。
图13G示出图13E和13F的在13C-13C’横截面的掺杂分布。
图13H示出图13E的在13D-13D’横截面的掺杂分布。
图13I示出图13F的在13E-13E’横截面的掺杂分布。
图14A是如何使用单个深N层来隔离互补阱的横截面图。
图14B是相似于图14A所示的结构的结构的横截面图，除了深N层被限制于5V P阱下面的区域以外。
图14C是图14A所示结构的平面图。
图14D是P阱护环接触隔离结构的可选结构的平面图。
图14E是图14B的结构的平面图。
图14F是示出通过场氧化物层中的开口用来接触部分N阱和深N层的N+接触区的横截面图。
图14G是图14F所示N+接触区的平面图。
图14H是示出用来接触隔离P衬底的包的深N层的N+接触区的横截面图。
图14I是在场氧化物层下面围绕5V N阱且朝向P衬底表面延伸的深N层的横截面图。
图14J是相似于图14I所示的结构的结构的横截面图，除了深N层被限制于5VN阱直接下方的区域以外。
图14K是说明当允许深N层横向延伸时形成垂直寄生双极晶体管的横截面图。
图14L是说明当深N层被横向限制时形成倾斜寄生双极晶体管的横截面图。
图14M是示出如何在单个5V P阱中使用深N层的横截面图，具有来自5V N层的侧壁。
图14N是示出如果使图14M中的5V N层足够宽，如何使寄生双极晶体管垂直的横截面图。
图14O是示出如果图14M中的5V N层足够窄，如何使寄生双极晶体管水平的横截面图。
图14P是示出如果图14M中的5V N层被省略，如何在P阱和P衬底间形成电阻连接的横截面图。
图15A是示出通过深N层将两个12V P阱和一个12V N阱从P衬底隔离的横截面图。
图15B是示出通过深N层和由5V N层形成的两侧壁将单一的12VP阱从P衬底隔离的横截面图，从围绕的P护环分开。
图15C是相似于图15B所示结构的结构的横截面图，除了隔离侧壁包括12VN层之外。
图15D是通过延伸至12V N阱侧面的深N层从P衬底隔离的12V N阱的横截面图。
图15E是示出毗邻的12V N阱和12V P阱可在表面接触并依然满足击穿条件的横截面图。
图15F是相似于图15E的结构的结构的横截面图，除了在12V N阱和12V P阱之间引入5V N层和5V P层之外。
图16A是两个隔离的5V N阱的横截面图，每个与一互补P阱相联，被不同电压偏置，且彼此独立运行。
图16B是图16A所示结构的平面图。
图16C是图16A所示结构的示意电路图。
图16D是相似于图16A结构的结构的横截面图，除了一组互补阱是5V对且另一组互补阱是12V对之外。
图16E是图16D所示结构的示意电路图。
图16F是图16D所示结构的平面图。
图17A是概括在半导体材料中形成掺杂区域的传统工艺的流程图。
图17B是概括依照本发明的在半导体材料中形成掺杂区域的工艺的流程图。
图17C示出通过传统注入和扩散工艺产生的典型高斯掺杂分布。
图17D示出通过“链式”注入产生的掺杂分布。
图17E示出两链式注入的掺杂分布的详细视图。
图17F示出如图17E所示的两链式注入掺杂分布的详细视图，透过衬底表面上的氧化物层执行。
图17G示出两链式注入形成的掺杂分布的详细视图，其中深注入的峰值掺杂浓度大于浅注入的峰值掺杂浓度。
图17H示出如图17G所示的两链式注入掺杂分布的详细视图，透过衬底表面上的氧化物层执行。
图17I示出由结合图17E和17G所示的四次注入产生的掺杂分布。
图17J示出由结合图17F和17H所示的四次注入产生的掺杂分布。
图17K和17L说明一种物理现象为：给定剂量的注入剂在衬底中注入得越深则其向外扩展得越多且因此具有较低的峰值掺杂浓度。
图17M示出如果图17K和17L的注入在同一衬底中实施的情况下可以产生的掺杂分布；
图17N示出一系列五次注入的掺杂分布，每个具有相同的剂量但以不同的能量注入；
图17P示出两次注入的掺杂分布，其中较深注入具有较大剂量以使注入剂的峰值浓度大致相同；
图17P示出四次注入的掺杂分布，其中较深注入具有逐渐增大的剂量以使四次注入剂的峰值浓度大致相同；
图17R是通过光致抗蚀剂层中的窗口的一系列注入的横截面图，示出了衬底中注入剂的横向扩展；
图17S是相似于图17R所示的横截面图，除了掺杂剂注入到两沟槽之间的区域之外，两沟槽用非导电材料填充以限制掺杂剂的横向扩展；
图17T是相似于图17S的横截面图，除了最深的掺杂剂被注入到两沟槽以下的平面，允许掺杂剂向横向扩展之外；
图17U是由图17T所示的一系列注入产生的注入区域的横截面图；
图17V是通过N型外延层至P型衬底的一系列链式P型注入的视图；
图17W是由图17V所示的注入得到的掺杂分布视图；
图17X是相似于图17V所示的一系列链式注入的视图，除了注入被一对介电材料填充的沟槽所约束之外；
图17Y是由图17X所示注入得到的掺杂分布视图；
图17Z示出包含一系列P衬底中的注入的CIJI侧壁隔离区域，该区域以环形(annular)或圈形(ring)图案重叠于深注入的N型基底隔离区域上以形成从公共衬底隔开的隔离包；
图17AA是由图17Z所示注入得到的掺杂分布视图；
图17BB示出使用介电材料填充的沟槽来限制图17Z所示注入的横向蔓延；
图17CC是由图17CC所示注入得到的掺杂分布视图；
图18A-18H是利用本发明工艺在衬底中可以同时制造的“器件库”的横截面图；
图18A示出5V PMOS、5V NMOS、12V PMOS、12V NMOS、5V NPN、5V PNP、30V沟道阻绝(stop)和30V横向沟槽DMOS。
图18B示出12V对称的CMOS、多晶硅对多晶硅电容、具有P基极的NPN、12V沟道阻绝和12V横向沟槽DMOS。
图18C示出5V CMOS对。
图18D示出横向沟槽MOSFET，其包括包含P本体区域的交互平台，在所有平台下面具有单一的深N层；
图18E示出相似于图18D所示的横向沟槽MOSFET，除了分开的深N层仅位于不含P本体区域的平台下面之外。
图18F示出相似于图18D所示的横向沟槽MOSFET，除了只有一个平台不含有P本体区域，其它所有平台都包含P本体区域之外。
图18G示出30V横向N沟道DMOS。
图18H示出横向P沟道DMOS。
图19A到19H是图18A-19G所示的部分器件的等效电路图。
图19A示出图18A所示的5V CMOS。
图19B示出图18A所示的12V CMOS。
图19C示出图18A所示的5V NPN。
图19D示出图18A所示的5V PNP。
图19E示出图18A所示的30V横向沟槽DMOS。
图19F示出图18B所示的多晶硅对多晶硅电容。
图19G示出多晶硅电阻(图18A-18G未示出)。
图19H示出图18G所示的30V横向DMOS。
图20A-20B示出本发明工艺流程图。
图21-67示出制造图18A-18G所示几个器件的工艺步骤，包括5VCMOS、5V NPN和5V PNP(高FT设计)、5V NPN和5V PNP(传统设计)、30V横向沟槽CMOS和对称12V CMOS。每个附图编号中的字母后缀指出它对应的器件，如下所示：
后缀        器件
“A”       5V CMOS(图18A)
“B”       5V NPN和5V PNP(高FT设计)(图18A)
“C”        5V NPN和5V PNP(传统设计)(未示出)
“D”        30V横向沟槽DMOS(图18A)
“E”        对称12V CMOS(图18B)
一般，这里不包括不影响器件最终结构的步骤的附图。例如，对于形成一层且随后将其去除而不影响下面衬底的结构的情况，不含有这一步骤的附图。结果，附图字母后缀不连续。
图21示出在衬底上生长第一衬垫氧化物层。
图22A到22E示出沉积并构图氮化物掩膜。
图23A到23E示出场氧化物层的生长。
图24A到24E示出在衬底上第二衬垫氧化物层生长。
图25D示出沟槽硬掩膜的形成和构图。
图26D示出牺牲氧化物层的生长。
图27D示出沟槽栅极氧化物的生长。
图28D示出第一多晶硅层沉积。
图29D示出第一多晶硅层的第一内蚀(etchback)。
图30D示出沟槽硬掩膜的去除和第二多晶硅层的沉积。
图31D示出第一多晶硅层的第二内蚀。
图32D示出第二多晶硅层的沉积。
图33D示出第一层间介电体的形成。
图34D示出第一层间介电体和第二多晶硅层的内蚀。
图35A-35E示出深N掩膜的形成和深N层的注入。
图36D示出N漂移区域的第一阶段注入。
图37D示出N漂移区域的第二阶段注入。
图38E示出12V N阱的第一阶段注入。
图39E示出12V N阱的第二阶段注入。
图40A-40E示出5V N阱的第一阶段注入。
图41A-41E示出5V N阱的第二阶段注入。
图42A-42E示出5VN阱的第三阶段注入。
图43B、43C和43E示出12V P阱的第一阶段注入。
图44B、44C和44E示出12V P阱的第二阶段注入。
图45A-45C和45E示出5V P阱的第一阶段注入。
图46A-46C和46E示出5V P阱的第二阶段注入。
图47D示出刻蚀阻挡掩膜的形成和平面器件有源区域的刻蚀。
图48A和48E示出平面器件的第一栅极氧化物层的形成。
图49A和49E示出阈值调节注入的第一阶段。
图50A和50E示出阈值调节注入的第二阶段和第一平面栅极氧化物层的去除。
图51A和51E示出平面器件的第二栅极氧化物层的形成。
图52A、52D和52E示出第三多晶硅层的形成。
图53A、53D和53E示出平面器件的栅极的形成。
图54A-54E示出N基掩膜的形成和N基极区域的注入。
图55D示出P本体掩膜的形成和P本体区域注入的第一阶段。
图56D示出P本体区域注入的第二阶段。
图57E示出12V器件的P轻掺杂漏极(P-LDD)区域的掩膜化和注入。
图58E示出12V器件的N轻掺杂漏极(N-LDD)区域的掩膜化和注入。
图59A-59D示出5V器件的P轻掺杂漏极(P-LDD)区域的掩膜化和注入。
图60A-60D示出5V器件的N轻掺杂漏极(N-LDD)区域的掩膜化和注入。
图61A、61D和61E示出在平面器件的栅极上氧化物侧壁隔离物的形成。
图62A-62E示出P+区域的掩膜化和注入。
图63A-63E示出N+区域的掩膜化和注入。
图64A-64E示出第二层间介电体的沉积和刻蚀。
图65A-65E示出N栓(plug)的掩膜化和注入。
图66A-66E示出P栓的掩膜化和注入。
图67A-67E示出金属层的形成和构图。
具体实施方式
以模块化的工艺克服了现有技术的问题，该工艺含有最小化的热处理，且其中各个步骤几乎可以以任何顺序执行。结果，器件可紧密封装，并且较浅。另外，该工艺允许设置掺杂区域的掺杂分布满足实际上的几乎任何规格，对导通特性、电场、寄生、热载流子、骤回击穿、噪声、阈值(开启特性)和开关速度提供更好的控制。
在许多实施例中没有外延层，且因此由外延生长引入的不确定性(和更高制造成本)不存在。此外，可以选择并实现任一给定器件的电压性能，以和在同一的IC上的其它集成的器件完全不同，并且绝不会影响那些器件。例如，在同一的IC中30V器件的集成不会影响5V电路中器件的封装密度。可从设计增加或减少特定额定电压的器件而不影响其它组件和它们的电学模型或需要电路设计和其预期操作的修改或“重调制”。
本发明的工艺允许金属-氧化物-硅(MOS)器件和双极器件的制造，它们从衬底以及它们彼此之间完全隔离，且因此可以相对地电势“浮动”于任何电势上。元件可浮动于地电势上的最大电压不必等于器件本身的额定电压。例如，密集的5V组件的包可浮动于高于地电势30V的电压上而不会影响设计图的5V部分的设计标准。
本发明的工艺还包括使用不同能量多离子注入的低热预算工艺的狭窄结隔离区域的形成，一般通过单层掩膜开口，以避免需要大量扩散时间，且同样避免隔离和下沉区域(浪费空间)的横向扩散的不良影响。低热预算工艺同样避免了和不想要的埋层或深层(或衬底)向上扩散有关的问题，使用传统制造方法，该埋层和深层通常需要更厚外延层的生长。
通过一序列多能量连续注入的工序(通常通过单层掩膜)形成掺杂区域的工艺这里被称为“链式注入”。在本发明的一方面中，使用单层掩膜链式注入来形成隔离结构作为隔离包的侧壁隔离。这样隔离结构这里被称为“链式注入结隔离”(或缩写为CIJI)。CIJI侧壁隔离结构可通过两次或多次注入(对更深隔离层优选用五到六次)来形成，可与外延层结合使用或应用于全注入无外延隔离结构。在一些情况下，CIJI结构与氧化物填充的沟槽结合来进一步缩窄隔离掺杂的横向扩展。
本发明的另一特征是不需要外延即可形成完全隔离的器件(包括不同电压的CMOS和双极)。这一“无外延”隔离结合圈形、环形或四方环状结构的CIJI侧壁隔离结构，所述结构与深注入基底隔离层或填埋掺杂区域重叠，所述区域与CIJI侧壁隔离具有相同导电类型。不同于外延工艺制造的器件，深层不形成于衬底和外延层之间的界面上，而是通过高能注入深基底隔离掺杂。与原始衬底具有相同浓度和导电类型的隔离包是这样工艺的结果。这一隔离包的内容可包含任一数量的或P极性或N极性的掺杂区域，包括CMOSN阱和P阱区域、双极基极区域、DMOS本体区域或重掺杂源极漏极区域。
本发明的另一特征是在公共衬底内形成不同浓度并因此具有不同电压性能的阱区的能力。在每种情况下，选择掺杂分布具有足够低的浓度来满足需要的结击穿电压，但也允许高性能有源器件的集成。以CMOS的情况为例，选择具有表面下浓度更高的相反分布的阱来防止体穿透击穿，但也允许在多晶硅栅极形成紧接着之前(或紧接着之后)执行随后的阈值调节注入。
在本发明一实施例中，这些阱，和深注入基底隔离层一起，在场氧化区域的形成之后注入。选择注入能量和氧化物厚度以使一些阱的多次注入穿透覆盖的场氧化区域而在其它部分能够被阻挡(或部分阻挡)而不能到达硅层。因此注入沿着场氧化物的形貌，在氧化物较厚的地方较浅而在有源区域较深。选择氧化物厚度足够厚以使当与离子注入层结合时，它表现出足够高的场阈值来防止表面沟道和寄生MOSFET导通的形成。通过阱注入的填埋或相反部分的挑选和剂量控制来优选地实现该目标，可选择该方法来在场氧化物下面产生足够高的表面浓度来提高寄生MOSFET的场阈值。
这种多注入方法依赖于维持低热预算，以使掺杂剂基本保持于它们最初注入的地方。这种“注入态”结构允许使用多次注入来“程序化”任意给定阱区域来产生具有指定额定功率的器件，例如，5VNPN或12V PMOS或3VNMOS。此外，低电压阱区域的最小特征尺寸实际上可以比高压阱的特征尺寸更小，因为可优化低压阱区域的掺杂来防止低压器件中的穿孔和短路沟道而不影响其它器件。
开头，我们描述了N阱和P阱从衬底隔离以及从它们之间隔离的一系列工艺步骤。为了说明，我们假设制造5V N阱、5V P阱、12V N阱和12V P阱。“5V”和“12V”是指掺杂到一浓度和掺杂分布的阱允许在阱中制造可以承受该特定电压的反向偏压的结，且进一步阱中的器件只要在该特定电压下运行就不会漏电或和其它器件导通。通常，12V阱比5V阱掺杂更轻和更深。事实上，5V阱可支持运行电压高达7V的器件，而12V阱可支持运行电压高达15V的器件。因此“5V”和“12V”是稍微人为定义的标示，且通常用来描述该器件将要运行的标定电压源。
此外，应理解的是“5V”和“12V”分别代表相对低击穿电压的阱和相对高击穿电压的阱。电压不必是5V和12V。例如，另一实施例中，“低电压”阱可以是1V阱，“高电压”阱可以是3V阱。特殊益处的另一实施例是在同一IC上结合3V器件和5V器件。这些器件是CMOS的情况下，3V器件可使用0.25μm的最小栅极尺寸构造和优化，而5V器件可使用0.35μm最小尺寸，只要晶片制造设备能够用光刻法解析、界定并刻蚀两特征尺寸中较小者。此外，虽然我们只描述了具有两种额定电压的阱，很明显本发明可应用于包含三种或更多额定电压的阱的装置。
作为背景，图7A说明了依照现有工艺在P型衬底中形成的扩散N型阱的掺杂分布。顶部是掺杂浓度(垂直轴)作为衬底表面下深度(水平轴)的函数的曲线图。底部是N阱在P衬底中的物理图像，和图像的水平轴一致。显然，N阱掺杂浓度在衬底表面或非常接近的位置最大，随着在衬底中深度增加浓度以高斯函数下降，直到深度为“xj”时变成零，该处表示N阱和P衬底之间的PN结。如果通过离子注入和热扩散形成，阱中的该高斯掺杂分布本质上不可变。实际上，它是非常有局限性的，因为不可能不改变表面浓度而掺杂到深水平，而且因为在N阱和P衬底之间的结的周围形成的耗尽区域会很快扩展入N阱，由于直接于结上方的掺杂浓度相对低，这将导致N阱中该结和其它结之间的相互作用。而且由于最高浓度位于表面，最低结击穿可发生在硅表面(恶化表面电场，因为二氧化硅和导致场电效应的各种导体的存在，表面电场本来就很高)而且在那里可产生热载流子对介电体的损害。因此，许多情形下期望有具有非高斯掺杂分布的阱。
图7B示出当在衬底有源区内的N阱中注入N层时的相似信息，注入N层时的注入能量比注入N阱时使用的能量更高。“NW5”表示扩散N阱，“NM5B”表示注入的N层。正如所示，N阱中的掺杂浓度下降直至它到达N层，如图7A所示，在那里它实际上增加(且然后可能变为水平)直到它到达P衬底。埋区的浓度可以比顶部阱的峰值浓度高20％，或者在一些情况下可以是它的两倍。图7C示出在衬底无源区中图7B的结构，其中P衬底被场氧化物层(Fox)覆盖。这里，原始N阱被场氧化物层基本地阻挡，器件硅部分中全部可见的是N层“NW5B”。依照本发明一方面，应用本构思在单个衬底上利用最少的工艺步骤来制造各种具有不同额定电压的完全隔离器件。也就是说，设计场氧化物层和注入能量以使在衬底有源区域中形成增强导电性的表面下的层，且在衬底无源区域中的场氧化物层的下面的衬底表面上或附近形成该相同的层。该层有助于抑制形成于衬底中的晶体管之间的寄生相互作用而不需要在场氧化物下附加的场阈值注入。因为场阈值注入在场氧化之前注入，场氧化期间发生场阈值注入的显著扩散，所以这样的场注入是不期望的。传统方法中场阈值注入的横向扩散会干涉器件运行，特别是狭窄或短器件，并阻碍最大化器件封装密度的效益的实现。因此与陈旧的传统现有技术方法相比，利用埋阱掺杂帮助实现较高场阈值显得有利。
在此说明的实施例中，用五次注入来形成各种器件结构：5V N阱注入NW5、5V P阱注入PW5、5V N层NW5B、5V P层PW5B和深N层DN。这些注入每一个可以是以特定的剂量和能量的单次注入或一系列或“链”注入来为实现一特定掺杂分布。
图8A是横截面而图8B是示意图显示在P衬底中毗邻形成的MOSFETM10和M20。MOSFET M10具有源极S10、漏极D10和栅极G10。MOSFETM20具有源极S20、漏极D20和栅极G20。P衬底背景掺杂浓度为NA。厚度为XOX的场氧化物层位于源极S10和漏极D20之间。如图8B所示，场氧化物层表面的电荷在MOSFET M10和M20之间产生寄生MOSFET M30，如果源极S10的电压和漏极D20的电压不同，该寄生MOSFET M30可导通电流。保证寄生MOSFET M30不导通电流的唯一办法是保证场氧化物层厚度XOX和场氧化物层下面的掺杂浓度的结合以使寄生MOSFET M30具有以装置的额定电压加一安全余地的足够高的阈值电压来防止它开启。这被称为器件的“场阈值”，即在分开衬底有源区域的场氧化区域中的寄生MOSFET的阈值电压。
图9A示出形成于P衬底500上的P外延(P-epi)层502的传统结构。，通过传统方法，在形成P-外延层502之前通过将注入磷的N型掺杂剂注入P衬底500，在P-外延层502和P衬底500之间的截面处形成N埋层(NBL)504。N阱506和N埋层504重叠。在有源区域512和514之间形成场氧化物层508，在场氧化物层508下面形成场掺杂区域510来提高场阈值电压并由此阻止分别形成于有源区域512和514中形成的MOSFET(未示出)之间的导通。尽管自对准于场氧化区域508，场注入510自然扩散入有源区域512和514并对那些区域中产生的器件的电学特性有不良影响。图9C示出有源区域512截面9A-9A’处的掺杂分布，而图9E示出场氧化物层508在截面9C-9C’处的掺杂分布。这两种情况中，N埋层504相对较厚，例如1到3μm厚，在一些情况下可厚达5μm，且向P衬底500中扩展较深，例如表面下6到10μm，且也以成比例的量横向扩散。
图9B示出与在此揭示的本发明方法一致的性能大大提高的可选结构，其中场氧化物层508直接形成于P衬底500上。在有源区域512和514中注入并扩散5V N阱NW5，接着注入N层NW5B，或优选地使用链式注入形成NW5和NW5B，其中选定NW5的注入能量以使它不能穿透场氧化物层508，但是NW5B的注入能量足够穿透场氧化物层508且到达硅表面。取决于场氧化物层厚度，埋入注入的剂量可以比顶部阱注入高20％到200％且注入能量可以是顶部阱注入能量的1.5到3倍。
连同图7A-7C如上说明，层NW5B为形成于有源区域512和514中的器件提供隔离，其中层NW5B位于表面下方，而且还提供场氧化物层508下面的场掺杂，其中NW5B接近或其中心于表面。图9B中，因此5V N阱的相反部分(即NW5B)在有源区域512和514的表面下方但在场氧化物层508下到达表面。因为NW5B区域通过场氧化物508注入，并在场氧化物层508下面到达表面(而且仅在场氧化物层区域下面)，注入的重掺杂部分“自对准”场氧化物，而实际上没有横向扩散，沿着LOCOS斜面形状(鸟喙)构成轮廓。图9D示出截面9B-9B’处的掺杂分布，其中NW5B的较低边相对浅，例如仅低于表面1.5到4μm。图9F示出场氧化物下9D-9D’截面处的掺杂分布，其中在硅中仅存在N层NW5B。
因此图9A-9F示出利用单个注入层在有源区域提供隔离并在无源区域提供场掺杂，与利用外延形成的有源区域中的埋层和无源区域中的分开的场掺杂相比，产生浅得多紧密得多的结构。此外，所示的改良结构遵循场氧化物层的形貌，这是扩散阱工艺不具备的特征。这里本发明方法的独特挑战是在具有5V和12V器件的结构中或不同电压的集成器件的任何组合的结构中使用本构思。如此，横向地通过自对准，垂直地通过使用离子注入的表面下的层而不是外延的埋层来最小化器件的可变性也很重要，。
图10A示出在P衬底500上生长的P-外延层516中形成的传统12V结构。P-外延层516通常比图9A所示的P-外延层506厚。两个N埋层518和520形成于P-外延层516和P衬底500的界面上。N埋层518以诸如锑或砷的相对慢扩散掺杂剂形成，而N埋层520以诸如磷的相对快扩散掺杂剂形成。N阱530重叠N埋层520，且场氧化物层508分开有源区域526和528。为了提高场阈值，场掺杂12V护环524位于场氧化物层508下面。
12V N型护环通常没有自对准场氧化物层508。由于未对准，护环可能重叠入有源区域526和528，且对那些区域中产生的器件的电学特性产生负面影响。未对准的极端情况下，护环可降低N阱中形成的器件的击穿电压低于需要的15V(12V运行)额定电压。即使护环524以某种方式自对准场氧化区域508，注入524自然横向扩散入有源区域526和528，且可能对那些区域中形成的器件的电学特性产生不良影响。为了防止该问题，场氧化物层508的最小尺寸必须增加，降低器件封装密度。
图10C示出在10A-10A’截面处的有源区域掺杂分布，图10E示出在截面10C-10C’处的无源区域掺杂分布。由于N+埋层位于外延层-衬底界面且N阱从外延层顶部扩散，埋层和N阱之间的重叠程度高度地可变。如果没有快扩散低浓度NBL2层(520)，则更高浓度的NBL1(518)必须重叠到N阱530上，且与外延厚度的变化一起，会降低N阱530中形成的器件的击穿。
此外，图10A和10C所示的12V N阱的掺杂分布和图9A和9C所示的5V N阱的掺杂分布显著不同，因为在12V器件中重掺杂的埋层必须远离表面。如果用图10A所示的12V N阱来制造5V器件(通常在如图9A所示的N阱中制造)，则在提高5V器件性能方面，埋层会具有较小的效果，因为它太深而不能影响低电压的器件。使用12V N阱，5V PMOS中的骤回击穿将更糟，如5V NPN中的集电极电阻一样。因此优化5V器件需要的N阱和NBL结构与12V器件不同。由于两个工艺的外延厚度不同，图9A所示的传统5V N阱/埋层和图10A所示的12V N阱/埋层在单一外延沉积工艺中是不兼容的并且相互排斥。
图10B示出依照本发明的12V结构。生长场氧化物层508来分离有源区域526和528后，在P衬底500中注入并扩散12V N阱NW12。在N层NW5B的增强浓度条件，场氧化物层508必须因此足够厚来即满足5V标准也满足12V标准。12V N阱NW12上的掺杂浓度比5V N阱NW5的掺杂浓度低。在有源区域526和528中注入N层NW12B，且N层NW12B形成12VN阱的隔离层并在场氧化物层508下面接近表面。因为12V N阱NW12相对较深，N层NW12B的注入能量必须比N层NW5B更高。但是，由于N层NW12B的注入能量和场氧化物层508的厚度，N层NW12B在场氧化物层508下面没有到达P衬底表面，而是有一间隙，该间隙将允许通过场氧化物层508指示的寄生MOSFET被打开并允许在有源区域526和528之间的漏电流。为了填充该间隙，掩膜该结构，且允许N层NW5B穿过场氧化物层508，形成附加护环并产生图10B所示结构。因此必须设置N层NW5B的剂量来防止在12V器件之间的场氧化物层522下面的倒置。
NW5B的注入没有自对准场氧化物层508。尽管如此，它比图10A所示的护环524对未对准更不敏感，因为它在形成场氧化物层508后注入且因此遵循场氧化物层的形貌(意味着它在有源区域中更深且不会负面影响NW12中形成的器件运行)。此外，NW5B的横向扩散是最小的，因为它不像护环524(扩散周期中它需要经历整个场氧化驱动)，没有经过高温处理。图10D示出在截面10B-10B’处的有源区域掺杂分布，图10F示出在截面10D-10D’处的无源区域掺杂分布。
有源和场掺杂分布均说明“注入态”低热预算工艺的紧凑的、良好控制的和最小扩散的阱结构。本方法中，可使用几微米浅的阱来制造12V器件。图10F示出N层NW5B和NW12B如何在12V区域中的场氧化物层508下重叠。N层NW12B可在P衬底500的表面下延伸仅仅1.5μm。因为没有大量热预算来是掺杂剂重新分布，所以得到如此浅的深度。相反，图10C和10E的非常厚的N埋层520可在表面下延伸10到14μm。
因为已经在5V区域(图9B)中使用了N层NW5B，在12V区域N层NW5B的引入不需要附加的注入或掩膜化步骤。这使本发明工艺区别于图10A中的现有技术，现有技术中必须在分开的掩膜化和注入步骤中注入专用场掺杂524。此外，本发明工艺允许5V N阱区域NW5和12V N阱区域NW12的集成而不会有复杂化或相互作用，因为它保持一种全集成的工艺。如上所述，使用传统外延形成的埋层结构来集成5V和12V器件是有问题的，因为每种类型器件需要不同外延厚度。
图10G-10I示出如何通过改变N层NW5B和NW12B的注入能量来改变在截面10D-10D’处的掺杂分布。图10G中，或者增大N层NW5B的注入能量或减小N层NW12B的注入能量，且因此这些层之间的重叠部分增加了。图10H中，或者减小N层NW5B的注入能量或增大N层NW12B的注入能量，且因此这些层的重叠部分消失了。图10I中，减小N层NW12B的注入剂量来实现更相似于高斯分布的掺杂分布。本发明的注入态低热预算方法与传统外延IC工艺相比具有很多优点，因为这些掺杂分布不需要外延工艺中的变化，该变化会影响在同一IC中的其它器件。
图10J示出横截面图而图10K示出在截面10D-10D’处的掺杂分布，显示如果在12V区域不通过场氧化物层508注入N层NW5B时的结果。如上所述，在N层NW12B的上边缘和场氧化物层508的下表面之间会有间隙，它会允许漏电流在有源区域526和528之间流动，除非氧化物层508非常厚。但是，厚场氧化物层由于长鸟喙(氧化物层斜面部分)区域受损害，且因此对于同一IC上所需的密集封装低压器件来说是不期望的并且不相容的。
图10L示出N阱的场阈值电压(Vtf)作为场氧化物层厚度的函数的对于场氧化物层下面各种掺杂浓度(ND1、ND2等等)的曲线图。如图所示，对给定掺杂浓度，场阈值大体上随着场氧化物层厚度线性增加。通过形貌和工艺条件和根据低电压器件中良好封装密度的需求来设置最大氧化物层厚度(XFOX(max))。最小场阈值设置于5V或12V加上一定安全余量(δ)。最大掺杂浓度根据最小击穿电压(BVmin)设置且随BVmin增加而减小。因此给定的一组条件界定一三角形。对于5V+δ的最小场阈值和击穿电压，即，通过XFOX＝XFOX(max)、Vtf＝5V+δ和掺杂浓度等于ND12所限定的区域，该三角形相对较大。但是对于12V+δ的最小场阈值和击穿电压，即，XFOX＝XFOX(max)、Vtf＝12V+δ和掺杂浓度等于ND9所限定的区域，该三角形非常小。但是，在场氧化物层下面注入N层NW5B来在12V区域辅助提高场阈值但不允许层NW5B进入有源区域，这样增加了场掺杂浓度而不会减小击穿电压。实际上，这增加了三角形尺寸，即，三角形斜边从ND9到ND12。这提供了更大的工艺机动性，因为可使用更高掺杂浓度。
图11A示出通常用于5V器件的含有P阱的传统结构。在P衬底500上生长P-外延层532，且P阱534被注入且扩散入P-外延层532。有源区域540和542通过场氧化物层536分开，且场掺杂剂538位于场氧化物层536下面。尽管自对准场氧化区域536，场注入538自然扩散入有源区域540和542，且可能对上述区域中产生的器件的电学特性有不良影响。
图11B示出在P衬底500(无外延层)中注入并扩散5V P阱PW5以及通过场氧化物层536注入的5V P层PW5B。5V P层PW5B埋入有源区域540和542并在无源区域中到达场氧化物层536底部。图11B中，5V P层PW5B的相反部分在有源区域540和542中在表面下但在场氧化物层536下面到达表面。因为P层PW5B通过场氧化物层536注入，且在场氧化物层536下面到达表面(并且仅仅在场氧化物层下)，注入的重掺杂部分是自对准于场氧化物而实际上没有横向扩散。
图11C和11D分别对比有源区域540中在有源区横截面11A-11A’和11B-11B’的掺杂分布。该比较说明传统LOCOS场氧化物和高能离子注入方案中场氧化物的掺杂分布的显著不同。在图11D的注入态方案中，P层PW5B可以具有P阱PW5本身浓度的20％到200％的浓度，并且它的注入能量可以上至浅P阱PW5注入能量的三倍，而P阱PW5和表面下P层PW5B的重叠程度几乎不变。图11C所示的传统方案中，在P阱附近没有埋层。因此，在这样的结构中器件骤回击穿可以有问题。相似的，图11E和11F分别对比场氧化物层536下使用传统方法的横截面11C-11C’和使用本发明方法的横截面11D-11D’处的掺杂分布。
图11G是使用和图11A所示的5V方案相近的传统工艺形成P阱的12V方案。为了实现足够大的场阈值来防止寄生表面沟道，场氧化之前在场氧化物层536下面形成护环550。因此护环550横向扩散，且必须远离有源区域546和548来避免对在有源P阱区域中制造的器件产生负面影响。此外，P阱544的掺杂必须被掺杂轻于图11A中5V的对应部分。为了减小掩膜次数，对5V和12V器件有时使用相同的P阱。欠掺杂5V P阱的这一折衷可以导致很多问题，特别是在5V NMOS中导致骤回击穿和穿孔击穿效应。一些情况下必须延长N沟道器件的最小允许沟道长度来避免这些问题，但是只能通过牺牲封装密度。
图11H示出依照本发明制造的12V器件。在P衬底500中注入12V P阱PW12，接着注入P层PW12B，这都在场氧化物层536的形成后。因此P阱PW12和P层PW12B区域以精确的自对准方式遵循场氧化物层形貌的轮廓。P层PW12B的注入能量必须足够高来允许P阱PW12中形成器件的12V击穿。因此，P层PW12B穿透场氧化物层536进入到比P衬底500表面更深的深度，并因此接近(但没有到达)场氧化物层536下面P衬底500的表面。为了填充P层PW12B和场氧化物层536下侧之间的垂直间隙，掩膜衬底并通过场氧化物层536注入5V P层PW5B。因为在形成5V P阱区域时已经采用了该层，在12V器件部分使用它并未构成附加工艺步骤。但是，5V P层PW5B的浓度通过12V器件(而不是5V器件)的要求决定。虽然该原理看起来有些有违直觉，但是重掺杂的5V护环的掺杂(和设置12V场阈值的用途)在工艺于中确实是独立的变量，因为表面下深注入的P层PW5B的“精确剂量”对防止NMOS骤回击穿来说要求并不重要(它的深度更重要)。图11I和11J分别对比了在传统器件型的横截面11E-11E’和本发明工艺横截面11G-11G’处的有源区域540的掺杂分布。图11K和11L分别对比在横截面11F-11F’和11H-11H’处场氧化物层536下面的掺杂分布，再一次强调传统的和本发明低热预算工艺注入态掺杂分布之间的显著不同。
总之，在传统CMOS工艺中使用公共阱扩散集成12V CMOS和5VCMOS是有问题的，因为在每个器件中防止骤回击穿和穿孔击穿的理想阱掺杂分布明显不同，且理想地需要不同的厚度的外延沉积来将埋层放置于需要它们的位置。最后，根据LOCOS场氧化之前形成的注入重新分布并横向扩散的事实，为在N阱和P阱区域中实现15V场阈值在LOCOS工序期间场掺杂的引入被复杂化，潜在影响了附近有源器件的击穿电压或性能特性。
利用用高能离子注入对于四个阱区域，5V N阱、12V N阱、5V P阱和12VP阱的每个形成优化的注入态阱分布，通过消除变量间的相互影响，可以避免上述不利的相互作用问题。每种情况下使用填入部分或相反部分来独立且优化地调节器件的骤回。为方便起见，合理并直接的办法是使用5V填入注入来设置12V结构场阈值而不会折衷器件的性能，由此使用填入的5V P层PW5B在12V P阱和相关器件中作为护环，并且其中使用填埋的5V N层NW5B在12V N阱和相关器件中作为护环。
目前所描述的结构中，5V和12V N阱区域可用来集成隔离器件但是P阱形成体和衬底不隔离。现在我们说明如何以P阱可以从衬底完全隔离地方式来制造优化的P阱区域而不需要外延。然后对比本发明的方法(即无外延隔离技术)和目前使用的传统结隔离方法。
图12A显示传统器件中N埋层和靠近表面地浅P+区域之间的击穿通过二极管D1表示，其击穿电势由N埋层上边缘和P+区域下边缘之间的距离ΔXN决定。该P+区域可代表N阱中的任何P+区域。距离ΔXN依次由外延层的厚度和N埋层的向上扩散决定，两者都是高度易变的现象。因此，需要较大安全余量来确保不会发生击穿。与图12B所示的本发明器件相对比。这里二极管D2的击穿由距离ΔXN决定，其是用来形成N层NWB的注入的范围和扩散的函数。这些数量和外延层厚度或向上扩散距离相比更可控和预知。
图12C示出二极管D1和D2的击穿电压作为距离ΔXN的函数的曲线图。如图所示，不仅二极管D2的击穿电压大于二极管D1的击穿电压，而且二极管D2的击穿电压的可变性更低。二极管D1的击穿电压更低是因为在外延生长和穿透扩散期间自然发生了扩散和掺杂剂的重新分布。由于掺杂剂的重新分布，净厚度ΔXN自然地从标定量减小，导致击穿电压下降几个伏特。厚度变化是导致由标签±4σ所示的击穿中二极管D1的宽带的主要原因。通常对外延沉积的厚度的4σ的值在±20％左右，而对注入变化仅为百分之几。同样，二极管D2的击穿电压在更薄的层中达到其完全击穿电势(ΔXN值较低时变成浓度限制的)主要是因为没有向上扩散。依照本发明没有向上扩散允许器件中ΔXN的目标值被设置为低得多的值，来限制器件垂直尺寸。例如，使用本发明的注入态方法，用于集成5V PMOS的N阱需要大约0.5μm，但是使用外延和传统扩散结工艺则需要大约6μm。这种现象对P阱和N阱都适用。
图13A和13B示出在外延层中形成隔离包的方法。图13A示出传统结隔离工艺，其中N-外延层生长在P衬底上。N埋层形成于N-外延层和P衬底的结处。使用N埋层作为双极晶体管中的下集电极或在MOS电路中帮助抑制寄生双极。为了接触P衬底，P隔离区域从N-外延层表面呈圆环形状向下扩散，形成N-外延层的隔离包546。为了使P隔离区域扩散穿过N-外延层，需要长时间热处理，但是，这也导致N埋层向上扩散，产生上面所述的可控性问题。这种工艺就是传统结隔离(epi-JI)。该epi-JI工艺依靠在P型衬底上生长N-外延层。
图13B中，P-外延层生长在P衬底上且N隔离区域向下扩散和N埋层结合，形成隔离包548。这种结隔离有时被称为环绕结隔离(或epi-WAJI)。注意，它仍然依靠外延生长，这种情况下在P型衬底上的P-外延层。产生相似的问题。Epi-JI和epi-WAJI结构(和用来形成它们的方法)都严重依赖于外延沉积浓度的控制，最重要的是epi厚度和厚度均匀性。外延生长期间、隔离扩散期间和后面的工艺期间，两者都表现出衬底和埋层的向上扩散。图13C是图13A中横截面13A-13A’处的掺杂分布，图13D是图13B中横截面13B-13B’处的掺杂分布。
图13E和13F示出根据本发明产生隔离包的技术。高能注入深N层DN，通常是1.7到2.5兆电子伏的磷，剂量范围从1×1012cm-2到5×1015cm-2，但优选为9×1013cm-2的附近。深N层DN在有源区域556中比在场氧化物层552下面更深，但是即使在场氧化物层552下面它也没有接触表面。为了产生一完全隔离包，需要侧壁隔离注入。侧壁注入可以是专用链式注入结隔离(CIJI)或IC中在其它器件中使用的注入态阱区域的堆层。为了得到最高浓度，侧壁最好包含5V N层NW5B，如图13E所示，或5V N层NW5B和12VN层NW12B的组合，如图13F所示。深N层DN结合侧壁隔离使P型包554和P型衬底500隔离。结合的N型隔离壳状结构必须以等于或更正于衬底电势的电势偏置，来避免导致衬底注入问题。为了实现这样的接触，侧壁隔离需要一些部分重叠在有源区域(非场氧化区域)上，以使允许和隔离结构的电学接触(未示出)。
为了最小化成本和最大化灵活性，优选为设计5V N层NW5B以使它重叠着深N层DN，由此消除12V N层NW12B的需要来形成隔离包554。如果那种情况下，不包含12V器件的工艺中就不需要沉积12V N层NW12B。简而言之，在它可用时可以使用12V N层NW12B，但是并不一定需要它来形成包554。这是模块化的重要特征，即，当12V器件不是结构的部分时，消除所有12V工艺步骤的能力。
图13G示出图13E和13F(其相同)中横截面13C-13C’处隔离包的掺杂分布。图13H示出图13D中侧壁隔离层中横截面13D-13D’处的掺杂分布，图13I示出图13F中横截面13E-13E’处的侧壁隔离层掺杂分布。如图13H所示，虽然NW5B和DN层结合并重叠，重叠区域的最小浓度比如图13I所示的NW12B注入施加于侧壁结构时要低很多。而且注意，该浓度分布中NW12的较浅部分在硅中，但是因为与重叠的NW5B掺杂剂相比，它的浓度要低，所以它对隔离堆的电学性能没有影响。
图14A示出如何使用单一深N层来隔离互补阱。例如，5V N阱NW5相似于例如图9B中5V N阱NW5，且被5V N层NW5B包围。5V P阱PW5和5V P层PW5B相似但是极性相反，且在它们在表面交汇处对5V器件额定电压来说击穿电压是足够的(通常从8V到12V)。以一定能量注入5V N层NW5B和5V P层PW5B，使它们能接触场氧化物层566的下侧。以一定能量注入和图13E和13F中的深N层DN一样的深N层DN，使它与5V N层NW5B和5V P层PW5B重叠。因为任何N阱或DN区域和周围的P型衬底形成反向偏置的结，5V N阱NW5和P衬底550之间是明显隔离的。允许部分5V N层NW5B以环形通过5V P阱PW5右侧的场氧化物层，使5V P阱PW5同样从P衬底550隔离，因为它侧面和底部完全被N区域包围。5VN阱NW5和5V P阱PW5可从P衬底550的电势向上浮动，其极限通过5VP阱PW5右侧的5V P阱PW5B护环和5V N阱NW5B之间的距离设置。例如，互补阱可支持5V器件并浮动在高于P衬底500电势30V的电势上。如果想要的话，采用合适的场形状，衬底上的浮动区域的最大电压可扩展到60V、200V甚至600V。在没有任何隔离扩散或甚至单一的外延层的情况下，就可以实现所有这些功能。
图14B所示的结构与图14A所示的结构相似，但是这里深N层DN被限制在5V P阱PW5下面的区域，且5V P阱PW5和5V N阱NW5接触，如所示。5V N阱NW5已经从P衬底隔离。虽然图14A和14B的结构具有相同的等效电路图，NW5下面有DN时的隔离质量比没有DN时更好，这使图14A结构比图14B结构更佳。
图14C是图14A的结构的平面图，示出距离LD，在隔离结构和围绕的5V P阱PW5护环之间形成漂移区域。虚线代表P阱和N阱区域下面的深N层DN。P阱和N阱区域如所示相互接触，但是在它们之间也可以有间隙，而不会导致不良影响。如图所示，N阱NW5(包括其深注入部分NW5B)包围并限定P阱区域PW5(包括它的下表面部分PW5B)。整个隔离岛的形状可以是示出的矩形，但可以含有圆角来达到更高击穿电压。
图14D示出可选实施例的平面图，其中接地的5V P阱PW5护环接触隔离结构(和图14C一致，但是Ld＝0)，图14E示出图14B中结构的平面图，深N层DN(虚线)仅仅位于5V P阱PW5下面(比PW5稍大)。
图14F示出N+接触区域568，它是用来电偏置隔离结构(或壳层)的一种方法，通过在场氧化物层566中通过开口接触部分的5V N阱NW5和深N层DN，图14G示出用来接触壳状N型隔离结构的N+接触区域568的一种可能平面图。图14H示出用来接触深N层DN和侧壁隔离层的N+接触区域570，该侧壁隔离层将隔离包572和P衬底500隔离。根据本发明的深N层可用来隔离5V P阱、5V N阱、12V P阱、12V N阱和P衬底500的隔离包。更轻掺杂的P衬底隔离包572可用来集成比在P阱区域PW5或PW12内制造的那些器件具有更高电压或更低电容器件。
图14I示出在场氧化物层下围绕5V N阱NW5且向P衬底500表面延伸的深N层DN。图14J中，深N层DN被限制于5V N阱NW5直接下面的区域。虽然N阱重叠在场氧化物层上，但是整个N阱包通过它的导电类型与包围它的P衬底相反的事实所隔离。整个岛可漂浮至高于衬底的高电压，特别是因为漂移区域Ld2不含有阱掺杂或场掺杂，不论N型或者P型。该结构和工艺工序与传统结隔离相比具有独特优点，该优点是不需要附加掩膜来从该区域除去阱或覆盖场掺杂注入。
图14J所示结构和图14I相似，除了DN层在N阱本身的横向范围内被向后拉回之外。因为表面掺杂浓度更低，图14J的实施例趋向于具有更高击穿电压。图14K和14L中示出这些实施例中的另一区别。如果允许深N层DN横向延伸，如图14K所示，5V N阱内的任何P+区域和P衬底之间的寄生双极晶体管垂直穿过重掺杂DN区域，其中增益较低，然而如果如图14L所示深N层DN被横向限制，则寄生双极晶体管将沿着如所示的斜角部分，穿过较的重掺杂材料导通，因此将具有较高的增益。
图14M示出可以用来隔离单个5V P阱PW5的深N层DN，具有5V N层NW5B形成的侧壁。如图14N所示，如果DN层完全重叠并延伸超过P阱区域，并且如果使含有(至少)5V N层NW5B的环形侧壁隔离层足够宽，则5V P阱PW5和P衬底500之间的寄生双极晶体管将被限制于通过重掺杂DN层的垂直电导，且寄生的增益将会低，然而，如果5VN层NW5B很窄，则寄生双极电导可含有更显著的水平成分(比掺杂更重的垂直通道具有更高增益)，如图140所示。如图14P所示，如果完全省略5V N层NW5B侧壁，5V P阱PW5没有被隔离，且5V P阱PW5和P衬底500之间有一电阻连接或完全短路。
上述本发明中，通过深DN层来隔离N阱区域是可选的，且为了抑制寄生双极晶体管，但是对于P阱区域的隔离(12V或5V)，整个P阱必须包入在N型隔离壳层中，该N型隔离壳包括P阱下面的DN层和限定P阱的侧壁隔离环(包括或者CIJI结构，或者一个或更多象NW5区域一样的N阱区域或NW5和NW12区域堆叠)，否则P阱将不会和周围衬底隔离。下面将通过，使用本发明无外延隔离方法形成的不需要扩散的大量独特隔离结构来进一步阐明这些要求。
图15A示出两个12V P阱PW12和一个12V N阱NW12，它们都被单个深N层DN隔离。两个12V P阱PW12被5V P层PW5B分开，12V N阱NW12和相邻的12V N阱(未示出)被5V N层NW5B分开。12V P阱PW12和12VN阱NW12相邻，如所示。阱不一定全都是12V阱，也可以包括一些5V阱。
图15B示出被深N层DN隔离的单个12V P阱PW12，具有5V N层NW5B形成的隔离侧壁，从环绕的护环P层PW5B由距离LD1分开。图15C示出相似结构，除了隔离侧壁含有12V N层NW12B之外。这两种结构都和图14M的5V隔离P阱相似，除了P阱PW12的埋入部分，即PW12B，在场氧化物层区域下面没有到达硅表面之外。
图15D示出延伸到12V N阱NW12的侧面的深N层DN。可选择的，深N层DN可被拉回到场氧化物层中开口直接下面的区域。隔离结构和5V P层PW5B护环之间的距离LD决定击穿电压。所示结构和图14I和14J中的5V隔离N阱相似，除了图15D中N阱NW12的埋入部分，即NW12B，在场氧化区域下面没有达到硅表面之外，而图14I和14J中5V埋入N阱NW5B到达了硅表面。
图15E示出毗邻的12V N阱NW12和12V P阱PW12在表面处可接触并仍然满足击穿条件。虽然在这样的结构中每个阱中的更重掺杂埋入部分，即NW12B和PW12B也接触，但是体硅中结的临界电场比沿着表面或界面的临界电场高，且因此可获得所需要的电压。可选择的，如图15F所示，可在12V N阱NW12和12V P阱PW12之间引入5V N层NW5B和5V P层PW5B，但那种情况下，5V N层NW5B和5V P层PW5B必须彼此不接触，否则的话就不能满足击穿条件(高于8V)。当然，可以允许在P阱PW12和N阱NW12之间设置间隔，只要DN层在两个阱下面和在插入的间隙下面都连续。
图16A示出两个隔离5V N阱NW5，每个都和一互补5V P阱相联系，即使它们形成于同一衬底上时，它们可以偏置在不同的电压+V1和+V2下，并可彼此独立运行。该隔离区域通过它们和N阱NW5的连接被偏置到所标签的电源干线和既定电势上。包含在偏压为+V1的隔离结构中的P阱PW5可偏置到任何等于或更负的隔离电势+V1的电势上。P阱PW5可偏置的最负电势是它相对于+V1的最大额定电压。如果隔离区域和+V1被偏置在5V，则P阱PW5可被偏置并运行在从+5V到0V(地电势)连续的任何电势，即电源电压的全范围内。但是如果隔离区域和+V1是偏置在12V，那么P阱PW5可被偏置并运行在从+12V仅到7V连续的任何电势(即12V减5V最大运行电压)，因为采用5V阱。但是如果采用12V P阱，那么P阱PW12可运行在从+12V下至0V(地电势)的任何电势。
相同的一套标准适用于偏压为+V2的隔离岛和阱。因为器件被完全隔离，它们可完全彼此独立运行。此外，如果需要的话，隔离P阱区域在一些情况下可运行在低于地电势的电压下，即低于衬底电势。图16B是图16A结构的平面图，图16C是该结构和布局的示意图。
图16D和图16A相似，除了一组互补阱是5V对而另外一套互补阱是12V对之外。5V N阱NW5偏压为+V1(例如5V)，12V N阱NW12的偏压为+V2(例如12V)。5V阱彼此接触，而12V阱被5V N层NW5B和5V P层PW5B分开。图16E是图16D结构的示意图，图16F是图16D中结构的一种可能布局的平面图。
除了限制热扩散周期和掩膜步骤总数之外，为了提高器件特性并得到高电压，控制单个区域的掺杂分布也是非常需要的，特别是在那些含有有源器件的元件的区域。形成这种结构必须在和本发明其它元件一致的低或零热预算工艺中实施，否则的话注入态低热预算无外延隔离结构和工艺的好处将会无效。
图17A概括了在半导体材料中形成掺杂区域的传统工艺，它通常包括掩膜步骤，通过掩膜开口掺杂剂的相对浅注入和高温扩散来扩散或“驱进”注入掺杂剂。当然，引入掺杂前后通常也有步骤，但它们不是我们这里所主要关心的(除非增加的扩散影响，即，在扩散时重新分布在硅中已经存在的掺杂剂)。传统CMOS和双极工艺中，通常通过一次中能离子注入的方式引入浅掺杂层，通常能量范围从60keV到130keV。该注入通常通过厚度近似1μm的光致抗蚀剂掩膜执行。注入刚刚完成后，掺杂层在深度上最多是十分之几微米。然后使用高温处理来实施驱进扩散，温度范围从900℃到1150℃，时间从30分钟到15或20小时之多，但是通常为2到3小时。经常在氮气氛中实施扩散，但有时部分扩散周期中也实施氧化，导致附加的掺杂隔离效应，且对工艺增加浓度和扩散深度的不确定性。最终结深度范围从1μm到10μm，通常是1.5到3μm，除了前面讨论的隔离和下沉扩散以外。
图17B概括依照本发明允许精确控制注入区域掺杂分布的工艺。接着在前步骤，在衬底或外延层上沉积并构图相对厚掩膜。掩膜应相对较厚(例如3到5μm)，用来阻挡以相对高能量执行的注入，通常从200keV到3MeV。接着是一系列“链式”注入，可采取各种形式，浅的，深的，高剂量或低剂量。这允许产生几乎具有任何想要掺杂分布的掺杂区域。剩下的步骤可以包括短退火来激活掺杂剂并修补晶格损坏，但没有导致掺杂剂重新分布的显著的热周期。例如，短退火是在900℃或更低温度下处理15分钟或更短时间。可选择的，可实施在温度1150℃下持续仅仅20或30秒的“快速热退火”(RTA)，持续时间足够短而不会有显著的扩散发生。链式注入(就像前面所说的用来产生上述CIJI隔离结构和各种注入态阱结构的注入)可用来形成有源器件的关键区域，诸如双极晶体管的基极、DMOS的本体、漏极扩展的漂移区、RESURF层或高电压JFET。通过优选通过公共掩膜依次注入大量不同能量的注入剂，整个数小时的扩散可以被几秒的注入所取代，且具有好得多的掺杂分布控制。
作为背景，图17C示出传统注入和扩散工艺产生的典型高斯分布的形状。垂直轴代表掺杂浓度(N)；水平轴代表半导体材料表面下的深度(X)。掺杂剂被注入到浅水平并向下扩散。根据高斯方程，随着深度增加，分布下降，符合著名的数学关系EXP[-x2/(2(Dt)1/2)]，其中扩散剂的扩散率D和温度T有指数关系。扩散的速率由浓度梯度驱动。扩散进展得越长，扩散越慢。
图17D示出链式注入的相似图，这种情况中是一系列五次注入。设置每次注入的能量使它的预定深度有一预计范围，且五次注入重叠来形成总体上如顶部曲线所描述的掺杂分布。虽然可使用具有相反导电类型掺杂剂种类，例如硼和磷，来产生甚至更复杂的结构和掺杂分布，但是大多数器件只需要使用单一类型注入种类产生的浓度分布。
图17E示出包括两次注入的链式注入的详细视图。较浅注入(N1)的峰值掺杂浓度在表面处，较深注入(N2)的峰值掺杂浓度在表面下。如图所示，N2远大于如果单独采用浅掺杂将会得到的高斯分布(虚线)(因此虚线部分示出了阱的非高斯部分)。图17F示出相同的链式注入，但是该场合中是通过氧化物层注入掺杂剂。这里较浅掺杂整个位于氧化物层中；半导体材料中仅有较深的掺杂剂，它的峰值浓度N2比图17E中更接近半导体表面。因此，穿过未覆盖的半导体材料和穿过氧化物层(或其它)覆盖表面的半导体材料注入相同的注入“链”，可得到根本不同的结构。注意，图17F中注入是通过氧化物层实施的，氧化物层不是形成于注入后。
图17G和17H示出不同链式注入的相似视图。这里较浅注入峰值浓度(N3)在半导体材料表面稍微下面，较深注入峰值浓度(N4)比N3大。图17G示出通过半导体表面实施的链式注入；图17H示出通过氧化物层实施的注入。
图17I和17J示出结合图17E-17H四次注入的结果。在未覆盖的半导体(图17I)中总掺杂分布由峰值浓度N1、N2和N4支配。峰值浓度N3比N1和N2小得多并且消失不见。N2和N4提供非常重掺杂的埋入层。当通过氧化物层注入时(图17J)，因为峰N1和N3在氧化物层中终止，它们均被“丢失”。
图17K和17L示出掺杂过程中固有的物理现象。示出有相同总剂量Q1(原子/cm-2)的两次掺杂。图17K所示的注入的预计范围RP1比图17L所示注入的预计范围RP2大。如图所示，即使总剂量Q1完全一样，图17K中注入的峰值浓度N5比图17L中所示注入的峰值浓度N6大。这说明了一基本原理：当注入越深入半导体时，给定剂量的注入向外扩散得越多，且因此具有较低的峰值浓度。
图17M通过显示如果图17K和17L的注入剂被注入相同衬底时发生的情况来进一步说明这一点，而图17N用一系列五个注入说明同样的原理，其中每次注入具有相同的剂量。如图所示，随着掺杂剂注入衬底越深，峰值浓度N7、N8、N9、N10和N11逐渐降低且注入宽度(弥散)逐渐变宽。
如图17P所示，通过设定较深注入的剂量Q4大于较浅注入的剂量Q3，可以抵消这种影响。结果，较深注入的弥散ΔX4比较浅注入的弥散ΔX3大。图17Q用剂量Q5、Q6、Q7和Q8逐渐增大的四次注入说明同一原理，四次注入产生掺杂浓度为N13的几乎“平坦”的分布。如果想要得到随着深度增加掺杂浓度向上倾斜的掺杂分布，Q6、Q7和Q8必须要逐渐更大一些。
如上所示，光致抗蚀剂掩膜通常用来界定这些链式注入的位置，该掩模一般都相对比较厚，例如3μm到5μm厚。这使得在使用小掩膜开口时很难实现非常小的特征尺寸。此外，由于注入离子弹开晶体中原子并横向扩展，更高能量的注入表现出更多横向弥散。因此实际上，更深注入比更浅的低能量注入横向扩展更多。那意味着与顶部比底部宽很多的高斯扩散不同，链式注入堆叠形状上更垂直，事实上底部最宽，而不是顶部。图17R示出通过厚光致抗蚀剂层702中窗口700和氧化物层704的一系列四次注入。窗口700横向限制注入，但是因为光致抗蚀剂层702的厚度增加，窗口700不能任意小。另外，注入的掺杂剂进入衬底后稍微横向分散，特别以高能量和在更深的深度处。
如图17S所示，限制注入尽可能小横向延伸的技术是在半导体中形成沟槽。可用氧化物或其它不导电材料或掺杂的多晶硅来填充沟槽706。注入和沟槽706重叠，但是对沟槽706没有影响，因为填充沟槽706的材料是不导电的(或在多晶硅的情况，已经重掺杂的)。沟槽706之间的间隔W1通常可以小于厚光致抗蚀剂层702中的开口700的宽度W2。
此外，如图17T所示，可在一定能量注入掺杂剂，使掺杂剂推进到沟槽706底部下面，产生具有倒“蘑菇”形状的掺杂区域708，如图17U所示，并且其顶边缘在半导体表面以下。
上述链式注入可包含链式注入结隔离(CIJI)区域，它可注入并穿透外延层或用来重叠在深注入的相同导电类型的填埋注入剂上。例如，图17V中，穿过光刻定义的光致抗蚀剂层712注入的和衬底导电类型相同的一连串注入713a到713f(例如，硼链式注入被注入到P衬底中)将导电类型和衬底相反的外延层711隔离。图17W示出产生的结构，即隔离外延层711的CIJI结构715。
图17X中，相似的CIJI隔离结构在注入期间不仅被光致抗蚀剂712所限制，还被充满介电材料诸如氧化物、氧氮化物或多晶硅的沟槽720a、720b所约束。图17Y示出产生的结构。沟槽720a和720b的深度范围从0.7μm到外延层本身的深度，但更好应该延伸外延层711表面到底部距离的大约一半到四分之三，作为限制注入剂和方便沟槽再填充工艺之间的折衷。
图17Z中，CIJI侧壁隔离，包括注入衬底730a的注入剂733a到733dP，和深注入基底隔离区域DN732以环形或圈形图案重叠，来形成和衬底730a分开的隔离包730b。图17AA示出产生的隔离结构，包括CIJI结构740。
在和图17Z相似的结构中，图17BB中的CIJI侧壁隔离结构示出了使用介电体填充沟槽750a和750b来约束连续注入733a到733e的横向弥散。最深的注入(例如深注入733e)重叠深隔离区域DN732来使包730b和P衬底730a之间隔离。图17CC示出含有CIJI侧壁隔离层751的结果结构。沟槽750a和750b的深度范围从0.7μm到DN层本身的深度，但优选应该延伸从表面到深DN层732距离的大约一半到四分之三，作为限制注入剂和方便沟槽再填充工艺之间的折衷。
在此详述了形成不需要外延的隔离结构(或最小化外延不确定性带来的影响)的多种工艺和方法。使用这里包括的这些方法的结合将器件集成到集成电路中，作为零热预算隔离和器件形成技术的说明性实施例，但是不应该理解为这些方法的使用被限制在这里详述和解释的特定器件中。
图18A-18H示出可根据本发明工艺制造的一族半导体器件。该工艺在衬底350代表的单个半导体芯片上实施，该衬底一般掺杂有P型杂质例如硼。该器件和器件中的某些区域被场氧化物层352横向分开，场氧化物层352通过传统的硅的局部氧化(LOCOS)工艺生长在衬底350的表面。
从图18A开始，该族器件包括5V互补MOSFET对(CMOS)，它包括P沟道MOSFET(PMOS)301和N沟道MOSFET(NMOS)302。
PMOS 301形成于N阱354A中，N阱354A作为PMOS 301的本体。N阱354A包括注入浅区域356，如下所述，浅区域356通过穿过场氧化物层352注入掺杂剂形成。栅极358A形成于衬底350上，通常由多晶硅制成，它上面可盖一金属层。栅极358A与侧壁间隔物360相接，栅极358A和N阱354A之间被栅极氧化物层(未示出)分开。栅极氧化物层的厚度范围从
Figure A0382534900621
到
Figure A0382534900622
但通常在
Figure A0382534900623
到
Figure A0382534900624
之间。轻掺杂的P漂移区域362A和362B形成于栅极358A两边的N阱354A中。PMOS 301也包括P+源极区域364A和P+漏极区域364B。(整个图18A-18H中由相同的参考数字但是不同字母指定的掺杂区域在同一注入步骤中形成。)
硼磷硅玻璃(BSPG)层366或其它介电体覆盖在衬底350上面，在BSPG层366中形成接触开口。金属层370通过接触开口接触PMOS的源极和漏极。
NMOS 302形成于P阱372A中，P阱372A作为NMOS 302的本体。P阱372A包括浅区域374，如下所述，浅区域374通过穿过场氧化物层352注入掺杂剂形成。栅极358B，和栅极358A相似，形成于衬底350上。栅极358B和侧壁间隔物360相接，栅极358B和P阱372A之间被栅极氧化物层(未示出)分开。轻掺杂的N区域376A和376B形成于栅极358B两边的P阱372A中。NMOS 302也包括N+源极区域378A和N+漏极区域378B。金属层370通过BPSG层366中的接触开口接触NMOS 302的源极和漏极。
衬底350也包括12V PMOS 303和12V NMOS 304。12V PMOS 303形成于N阱380A中，与PMOS 301中N阱354A相比，N阱380A是以更高的能量注入掺杂剂而成的。栅极358C是由和栅极358A、358B相同的多晶硅形成，但是分开栅极358C和衬底的栅极氧化物层通常比栅极358A、358B下面的栅极氧化物层厚。维持在12V下持续运行的最小栅极氧化物层厚度最好达到或超过
Figure A0382534900631
P+区域364C形成源极，P+区域364D形成漏极。漏极和栅极358C的边缘之间偏移一距离，该距离不是由栅极358C上的侧壁隔离物确定。反而，如下所述，P+漏极364D在分开的掩膜步骤中形成。轻掺杂P区域363B在漏极区域364D和栅极358C之间延伸，同样也在漏极和场氧化物层352之间延伸。另一方面，12V PMOS 303的P+源极364C对准栅极358C上的侧壁间隔物360。因此12V PMOS 303不是对称器件。漏极364D距栅极358C的边缘偏移一相当大的量(例如0.3-1.0μm)，然而源极364C仅偏移一小量(例如0.15μm)。
N阱380A包括浅区域384，其中注入形成N阱380A的掺杂剂穿过场氧化物层352。但是，浅区域384的掺杂浓度通常不足以防止表面反转和12VPMOS 303与毗邻器件之间的寄生MOSFET。因此，在浅区域384中引入用来在5V PMOS 301中形成N阱354A的注入，形成N区域354B并增加浅区域384中的总掺杂浓度。
12V NMOS 304形成于P阱386A中，与NMOS 302中P阱372A相比，P阱386A是以更高的能量注入掺杂剂而成的。栅极358D和栅极358C相似，是由和栅极358A、358B、358C相同的多晶硅形成。N+源极区域378D距栅极358D的边缘偏移一距离，该距离由栅极358D上的侧壁间隔物360确定，然而N+漏极区域378C距栅极358D边缘偏移的距离与侧壁间隔物360无关。轻掺杂N区域377A在漏极和栅极之间以及漏极和场氧化区域352之间延伸。
P阱386A包括浅区域388，其中注入形成P阱386A的掺杂剂穿过场氧化物层352。在浅区域388中引入用来在5V NMOS 302中形成P阱372A的注入，形成P区域372B并增大浅区域388中的总掺杂浓度。这防止了表面反转以及12V NMOS 304和毗邻器件之间的寄生MOSFET。
5V NPN双极晶体管(NPN)305包括作为基极的双P阱372C。在和NMOS302中注入P阱372A相同的注入期间形成双P阱372C。双P阱的使用允许通过P+区域364E在边远区域接触基极。双P阱372C相对较浅(例如0.5-1.0μm深)，是现有技术工艺中双极晶体管使用的典型结深度。N+区域378E作为发射极，它可以非常小，减小发射极和基极之间的侧壁电容。5V NPN 305的集电极包括N阱354C，它和深N(DN)层390A结合。
N阱354C和DN层390A一起在隔离包392A周围形成包围N区域，隔离包392A和衬底350剩余部分之间被隔离。N阱包围着整个器件来完成隔离。但是，NPN 305的电学特性主要由双P阱372C中的掺杂浓度决定，而不是隔离包392A的掺杂浓度，因为P阱掺杂更高。需要双P阱，即包括基极和基极接触区域的两个并排的P阱区域，来容纳在发射极378E和基极接触区域364E之间插入的场氧化物层352而不会将P+基极接触364E和器件的有源基极部分，即位于N+发射极378E下面的P阱372C，断开。因此可实现高速运行和良好的发射极-基极击穿和漏电特性。
5V PNP双极晶体管(PNP)306具有包围式“基底隔离”和侧壁隔离区域，它包括5V N阱354E和深N层390B。N阱354E通过N+区域378H被接触，且可以偏置在集电极电压或芯片的最大电压，当该情况中，集电极-“基底”结将会被零偏置或反向偏置。PNP 306的发射极是P+区域364G。集电极包括12V P阱386B和5V P阱372D，12V P阱386B实际上由三个阱结合在一起组成，5V P阱372D用作附加集电极下沉区来降低电阻。基极包括专用N基极区域394，它通过5V N阱354D和N+接触区域378G被接触，。可选择的，可以除去发射极和基极之间的场氧化物层352部分，这种情况下N注入394将在基极接触区下延伸，发射极电容将会增加。
30V沟道阻绝307包括非接触P+区域364H，该区设置于12V P阱386C和5V P阱372E上面。这不仅防止表面反转，而且可以收集任何试图横向流动的部分少数载流子。
30V横向沟槽双注入MOSFET(DMOS)308包括填充有多晶硅栅极396A并和栅极氧化物层398A成一线的沟槽。横向沟槽DMOS 308也包括5V N阱354F、N+接触区域378I和专用轻掺杂的N漂移区域组成的漏极，该N漂移区域包括场氧化物层352下的较浅漂移部分391A和较深漂移部分393A，并可使用前述链式注入技术产生。专用硼注入的或链式注入的P本体区域395A通过P+本体接触区域364I被接触。N+区域378J代表源极，它毗邻沟槽。电流从N+源极区域378J向下经过P本体区域395A中的沟道然后转向，横向流到5V N阱354F和N+接触区域378I。栅极396A作为横向电流传导器来传导高压N漂移区域中的电流，因此减小该区域中的电流密度和电阻。
如下所述，多晶硅栅极396A的形成过程有两个阶段，第一层沉积在沟槽中，第二层重叠沟槽的上表面。这些层和横向MOSFET 301中用来形成栅极的层通过304被分开。
概括的说，图18A示出一组器件，包括完全优化的5V和12V CMOS对(301、302和303、304)、互补双极晶体管(305、306)和30V横向沟槽DMOS(308)，它们都形成于单个芯片中，没有外延层且用不含有长时间扩散的单一工艺。双极晶体管(305、306)和衬底350完全隔离，但是应该明白的是，相似的，通过在CMOS对(301、302和303、304)下面增加深N层309，它们也可以被隔离。
图18B示出可在相同工艺中形成的第二组器件，包括：12V对称隔离CMOS对309、310；多晶硅对多晶硅电容311；NPN 312；12V沟道阻绝313和12V横向沟槽DMOS 314。
12V对称隔离CMOS对309、310和衬底350之间被深N层390C隔离，深N层390C和12V N阱380C结合。N阱380C中是5V N阱354N，它通过N+区域和金属(未示出)被接触。只要N阱380C的电势比衬底350的电势高，PMOS 309和衬底350之间被隔离。NMOS 310和衬底350之间被隔离，因为它被N型材料包围。
PMOS 309和NMOS 310通常和PMOS 303和NMOS 304相似，除了它们是对称的。PMOS 309中的源极区域364J和漏极区域364K从栅极358E偏移一相等距离；NMOS 310中的源极区域378K和漏极区域378L从栅极358F也偏移一相等距离。相似地，延伸的漂移区域363C和363D关于PMOS
309中的栅极358F对称。对称的漂移区设计允许源极或者漏极相对于封装阱达到12V(最大15V)反向偏压。
N阱380B包括浅区域397，其中注入形成N阱380B的掺杂剂穿过场氧化物层352。但是，浅区域397的掺杂浓度通常不足以防止表面反转和12V
PMOS 309与毗邻器件之间的寄生MOSFET。因此，在浅区域397中引入用来在5V PMOS 301中形成N阱354A的注入，形成N区域354G并增加浅区域397中的总掺杂浓度。
12V P阱386D包括浅区域399，其中注入形成P阱386D的掺杂剂穿过场氧化物层352。在浅区域399中引入用来在5V NMOS 302中形成P阱372A的注入，形成P区域372F并增大浅区域399中的总掺杂浓度。这防止了表面反转和12V NMOS 310与毗邻器件之间的寄生MOSFET。
多晶硅对多晶硅电容311包括两个多晶硅层389和358G，它们被绝缘层387分开。形成上述横向器件的多晶硅栅极(即栅极358A、358B等等)的同时，形成多晶硅层358G。形成充满下述沟槽器件的沟槽的多晶硅层的同时，形成多晶硅层389。
NPN 312的基极含有P基极区域395B(通过特别掩膜形成)、衬底350隔离区域392B和P+基极接触区域364L。NPN 312的发射极是N区域378L。集电极是N隔离区域354K，它和深N层390D结合。与图18A中的NPN 305不同，NPN305具有基极与发射极之间的部分场氧化物层352和场氧化物层352下面的N阱372C，NPN 312中整个区域是有源地，不需要N阱。结果，NPN 312的基极-发射极电容比NPN 305的基极-发射极电容大。
NPN 312的基极宽度等于从衬底350表面向下到深N层390D顶表面的整个距离，但是增益特性主要由P基极395B的厚度决定，因为正常运行时隔离区域392B立即成为耗尽区域。基极宽度增加一定的传输时间，其限制NPN 312的最大频率，但是最大频率仍在几GHz的范围内。隔离区域392B的深度可以在0.7到1.5μm的量级。
12V沟槽阻绝313包括5V P阱372G和12V P阱386E，它们通过P+区域364M被接触。P+区域364M在沟槽栅极396B相对的两边延伸，其是可选的。12V沟道阻绝313的功能是防止衬底350表面被覆盖在其上的高压偏置的金属线反转。
12V横向沟槽DMOS 314实际上是图18A中30V横向沟槽DMOS 308的较小的方案。12V DMOS 314包括多晶硅栅极396C填充的沟槽，并和栅极氧化物层398C成一线。横向沟槽DMOS 314也包括由5V N阱354L、N+接触区域378N和专门轻掺杂的N漂移区域组成的漏极，轻掺杂N漂移区域包括场氧化物层352下的浅部分391B和深漂移区域393B。P本体区域395C，它是一专门注入，通过P+本体接触区域364N被接触。N+区域378P代表的源极毗邻沟槽。电流从N+源极区域378P向下经过P本体区域395C中的沟道然后转向，横向流向5V N阱354L和N+接触区域378N。栅极396C作为横向电流分散极来在高压N漂移区域中分散电流，并由此减小该区域中的电流密度和电阻。
和沟槽栅极396A和396B一样，多晶硅栅极396C优选地以两个阶段形成，第一层沉积在沟槽中，且第二层重叠沟槽的顶表面。这些层和横向MOSFET 301中用来形成栅极的层之间通过304分开。
参考图18C，该器件家族包括由5V NMOS 315和5V PMOS 316组成的完全隔离的5V CMOS对。NMOS 315包括形成于5V P阱372H中的N+源极区域378R和N+漏极区域378S，5V P阱372H还包括P+本体接触区域364P(作为N+区域378R的相邻接触)。栅极358H覆盖在P阱372H中沟道的上面。NMOS 315和衬底350之间也被下面的深N层390E隔离，深N层390E与N型侧壁隔离区域354N和N+接触区域378Q结合。这样的器件中，包围式隔离层可被偏置在与NMOS源极和本体不同的电压上，NMOS的源极和本体还可以通过毗邻接触而局部短路。如上所述，NMOS可含有具有下部LDD的侧壁隔离物(和图18A中NMOS 302的隔离方案相似)，或者在该工艺更简单的方案中，侧壁隔离物和浅LDD注入都可以省略。
PMOS 316包括形成于5V N阱354P中的P+漏极区域364Q和P+源极区域364R，5V N阱354P还包括N+本体接触区域378T。栅极358I覆盖在N阱354P中的沟道上面。作为N阱354P中结构的典型，PMOS 316和衬底350之间被隔离，但是它和衬底之间可以通过N阱下延伸的深N层DN390E进一步隔离，来减小和衬底之间的寄生双极增益。通过P+接触区域和5V P阱372I衬底350被电接触。如上所述，PMOS可含有具有下部LDD的侧壁隔离物(和图18A中PMOS 301的隔离方案相似)，或者在该工艺更简单的方案中，侧壁隔离物和浅LDD注入都可以省略。P+源极364R和N+本体接触378T之间的相邻接触示出完全隔离的PMOS仍可采用局部的源极到本体短路。
如图18D中所示，器件317中，沟槽栅极396D之间的平台相互交替，其中一个平台含有N+源极区域378V、P本体395D和高压N漂移区域393C，另一个交替的平台含有N+漏极区域378U和5V N阱354Q(叠加在高压N漂移区域393C上面)。沟槽栅极下面是12V N阱380D和可选的深N层390F。P本体395D含有通过栅极396D控制的沟道。衬底350通过P+区域364T被电接触。当在沟槽栅极396D上施加适当电压，器件317打开时，横跨栅极氧化物层398D的电场反转PB区域395D，以使电流从N+源极区域378V经过P本体395D中的反转沟道，向下经过一平台中的高压N漂移区域393C，然后通过12V N阱380D围绕沟槽栅极396D的底部，并向上经过相邻平台中的5V N阱354Q和N+漏极区域378U。到P型本体区域PB395D的接触优选地作成沿着条纹指针的长度方向(在未示出的第三方向)，并通常通过金属370短接到源极区域378V上。
如图18E所示，器件318和器件317是一样的，除了12V N阱380D在含有N+源极区域378V和P本体395D的平台下面被断开之外，而是12V N阱380E在含有漏极区域378U的平台和毗邻平台的沟槽栅极396D下面。在器件的短路沟道特性方面，这在N+源极378V和P本体395D之间提供稍微更高的击穿电压或影响更小的负偏压。
如图18F所示，器件319又是器件317的另一方案。器件319中，代替交替的平台图形，除了一个平台之外，所有平台都含有N+源极区域378V、P本体395D和高压N漂移区域393C。仅一个平台含有N+漏极区域378U和5V N阱354Q。当然，图18F仅示出了器件319的一部分。通常含有源极-本体的平台数目和含有漏极的平台数目之间会有一比率。将会有数个“源极-本体”平台，然后周期性地有一“漏极”平台。12V N阱380D掺杂越重，“源极-本体”平台对“漏极”平台的比率越高。
器件319中，电流沿含有N+源极区域378V的平台向下，横向通过12VN阱380D，沿着含有N+漏极区域378U的平台向上。从这方面考虑，器件319是真实的“准垂直”器件，虽然形成它完全没有用到扩散或外延。
图18G示出横向N沟道DMOS 320，包括在场氧化区域352上逐步身高的栅极358J。DMOS 320含有N+源极区域378W、N+漏极区域378X和P本体395E，P本体395E通过P+本体接触区域364U被接触。电流从N+源极区域378W经过P本体395E中的沟道(位于多晶硅栅极358J有源部分下面的栅极氧化物层下面)，并经过高压漂移区域391C流入5V N阱354R(其包括高压漂移区域393D和N+漏极区域378X)。
图18H示出横向P沟道DMOS 400，它包括栅极358K、P+源极区域364W、P+漏极区域364V和N阱(作为DMOS本体)354R，N阱354R通过N+本体接触区域378X被接触。电流从P+源极区域364W经过N阱354R中的沟道(位于多晶硅栅极358K下面的栅极氧化物层下面)并经过高压漂移区域401(其仅仅是P衬底350的隔离部分)然后(可选进入5V P阱)到P+漏极区域364V。
概括起来，可使用一系列11个基本注入，在单个衬底350上制造上述整个器件家族。这11个基本注入在图18A-18H和表1中如以下确认。
表1
  注入   说明
  354   5V N阱
  372   5V P阱
  380   12V N阱
  386   12V P阱
  364   P+(浅)
  362   P-LDD
  378   N+(浅)
  376   N-LDD
  390   深N层
  391   高压N漂移(浅)
  393   高压N漂移(深)
  394   N基极
  404   P本体
  446、450   阈值调节
由于衬底实际上没有暴露任何热周期，注入剂被引入到衬底中后实际上没有扩散或重新分布。因此表1列出的注入可以以任何次序实施。此外，应明白的是，5V和12V器件仅仅是示例性的。额定功率低于5V和/或高于12V的器件也可以使用本发明原理制造。
图19A-19H是图18A-18H中示出的一些器件的等效电路图。图19A-19H中，“S”代表源极，“D”代表漏极，“G”代表栅极，“B”代表本体或基极，“C”代表集电极，“E”代表发射极，“DN”代表深N层，FI代表基极隔离连接(当适用的时候)。
图19A示出包括PMOS 301和NMOS 302的5V CMOS。作为5V器件，PMOS 301和NMOS 302具有相对薄的栅极氧化物层。PMOS 301和衬底之间被标为D1的双极晶体管隔离；NMOS 302通常没有和衬底隔离，但是所示NMOS 302具有形成于其下面的深N层，而且双极晶体管D2和D3将NMOS 302和衬底隔离。可通过基底隔离端子FI将深N层单独地偏置。端子FI可被反向偏置或零偏置到本体端子B上。
图19B示出包括PMOS 303和NMOS 304的12V CMOS。PMOS 303和NMOS 304含有比PMOS 301和NMOS 302较厚的栅极氧化物层。NMOS 304下面的深N层形成双极晶体管D4和D5，双极晶体管D4和D5将NMOS 304和衬底隔离。
图19C示出集电极和衬底被双极晶体管D7隔离的5V NPN 305。图19D示出5V准垂直PNP 306，其基极和衬底被反向偏置的双极晶体管D8隔离。
图19E示出30V横向沟槽DMOS 308，它可含有厚的或者薄的栅极氧化物层。在漏极和衬底之间形成反向偏置的双极晶体管D6。源极/本体端子S/B和衬底之间也被隔离。
图19F示出多晶硅对多晶硅电容311，图19G示出多晶硅电阻器(图18A-18H中未示出)。这两个器件和衬底之间都被氧化物层隔离。
图19H示出传统30V横向DMOS 320，其源极和本体端子一起短路并连接到衬底上，且其漏极端子和衬底之间被双极晶体管D9隔离。图18G示出的N沟道横向(表面)DMOS 320和图18A示出的N沟道沟槽横向DMOS 308看起来有相同的示意图，但是它们的构造完全不同。我们将它们都包含在示意图中来突出它们的不同(一个是表面导通器件，另一个是在垂直向下沿着沟槽侧壁的沟道中导通)。
图20A和20B提供依照本发明的示例性工艺概览，它可用来制造图18A到18G示出的器件。该工艺被描述为一连串简要概括工艺步骤的“卡片”。剪去角的卡片代表可选的工艺步骤。下面图21-67的说明中更详细的说明了该工艺。
该工艺从衬底和实施LOCOS(硅的局部氧化法)工序开始，在衬底表面形成场氧化区域。全部工艺中热预算的主要部分发生在LOCOS工序期间。接着，有三个选择：形成沟槽DMOS、形成多晶硅对多晶硅电容或形成N和P型阱来为形成5V和12V CMOS器件做准备。实际中，沟槽DMOS和多晶硅对多晶硅电容并不相互排斥，在这里和工艺后面部分沉积的多晶硅层，既可以用来形成沟槽DMOS，也可以用来形成多晶硅对多晶硅电容。
形成阱后，形成横向CMOS器件的栅极。然后工艺接下来形成源极和漏极区域，沉积BPSG(硼磷硅玻璃或其它介电体)层并在BPSG层中形成接触开口，形成双层金属(DLM)，和最后形成第三金属层和衬垫掩膜。
图21-67示出制造图18A-18H所示的几个器件的工艺：具体是5V PMOS301、5V NMOS 302、5V NPN 305、5V PNP 306、30V横向沟槽DMOS 308、12V PMOS 309和12V NMOS 310。5V NPN 305和5V PNP 306以传统的和提供高速运行(高fT)的这两种形式示出。该工艺使用单个衬底350。
标明“A”的图显示5V PMOS 301和5V NMOS 302；标明“B”的图显示传统形式的5V NPN 305和5V PNP 306；标明“C”的图显示“高fT”形式的5V NPN 305和5V PNP 306；标明“D”的图显示30V横向沟槽DMOS308；标明“E”的图显示12V PMOS 309和12V NM0S 310。为了便于参考，该配置概括在表2中。
表2
  附图   对象
  “A”   5V CMOS(5V PMOS310、5V NMOS 302)
  “B”   5V NPN 305、5V PNP 306(高FT设计)
  “C”   5V NPN、5V PNP(传统设计)
  “D”   30V横向沟槽DMOS 308
  “E”   对称12V CMOS(12V PMOS 309、12V NMOS 310)
对器件或相关的诸器件没有显著影响的工艺的具体阶段不提供附图。例如，通过覆盖的氮化物或氧化物层阻止注入的掺杂剂达到衬底的阶段，或沉积一层，后来除去该层并对下面的器件没有重要影响的阶段，省略附图。为了保持每个字母鉴别一种特定器件，这意味着附图并不是连续的。例如，附图的具体参考数字可能含有“B”但没有“A”。
图21示出所有器件的初始材料，即衬底350。在衬底350上形成衬垫氧化物层402来在氮化物和硅表面之间提供应力释放。例如，可通过加热衬底350到大约850℃到1100℃，持续30分钟到3小时来形成衬垫氧化物层402。
如图22A-22E所示，氮化物层404沉积在衬底350的表面上，通常厚度范围为从
Figure A0382534900721
到
Figure A0382534900722
标准为
Figure A0382534900723
光致抗蚀剂掩膜层406沉积在氮化物层404上。使用传统光刻工艺图案化光致抗蚀剂层406，并通过光致抗蚀剂层406中的开口刻蚀氮化物层404来形成图22A-22E所示的结构。通常氮化物保留在不接受场氧化的区域，即，氮化物覆盖的区域对应有源区域，其中将制造器件。
如图23A-23E所示，光致抗蚀剂层406被除去，且随着标准LOCOS有源掩膜工序，衬底350在氧化气氛中被加热，例如，850℃到1000℃，通常为900℃，持续时间为1到4小时，标准为2小时。结果是，在氮化物层404部分之间的空间，没有覆盖氮化物的区域形成场氧化物层。场氧化物层352厚度范围为0.2到2μm，标准值为0.5μm。然后如图24A-24E所示，除去氮化物层404。这样在在衬底350中将要形成的器件的内部和器件之间的预定区域中保留场氧化物层352。
如图25D所示，在将包含30V横向沟槽DMOS 308的区域中，连续在衬垫氧化物层408顶上沉积氮化物层410、TEOS氧化物层412和光致抗蚀剂掩膜层414。氮化物层410厚度范围为0.1到0.6μm，通常为0.2μm。TEOS氧化物层412通过众所周知的工艺沉积，且可以为从
Figure A0382534900724
到2μm，通常厚度为
Figure A0382534900725
用光刻工艺构图光致抗蚀剂掩膜层414，通过形成相对狭窄的开口415，然后用该开口刻蚀穿透TEOS氧化物层412和氮化物410层并进入到衬底350，在衬底350中形成沟槽416。优选地，使用诸如反应离子刻蚀(RIE)的定向的工艺来刻蚀入衬底350。沟槽416通常0.5μm宽(范围从0.25μm到1μm)，和0.8μm到2μm深(通常1.5μm)。(注意，图25D中示出四个沟槽416，然而图18A显示只有单一沟槽用于30V横向沟槽DMOS 308。本领域技术人员应明白的是，横向沟槽DMOS 308可含有任何数量的沟槽，而横向沟槽DMOS 308的基本结构保持一样。)
如图26D所示，剥去光致抗蚀剂层414，在沟槽416的壁上生长牺牲氧化物层418来修补由RIE过程导致的晶体损坏。然后，如图27D所示，除去牺牲氧化物层418，在沟槽416的壁上形成栅极氧化物层398A。栅极氧化物层398A厚度为
Figure A0382534900731
到
Figure A0382534900732
通常大约
Figure A0382534900733
它可通过加热衬底350到850℃至1000℃，通常为900℃，持续时间30分钟到3小时，通常为1小时，来形成。
如图28D所示，沉积第一多晶硅层396A，充满沟槽416并溢出到TEOS氧化物层414的表面。通过沉积原位掺杂的高浓度磷的层使多晶硅层396A导电。这制造具有表面电阻约为20欧姆每平方的第一多晶硅层396A。然后，如图29D所示，对多晶硅层396A内蚀，直到多晶硅层396A表面和氮化物层410表面在大致同一水平，然后如图30D所示，除去TEOS氧化物层412。然后再对多晶硅层396A内蚀，如图31D所示，到稍微低于氮化物表面。
如图32D所示，在氮化物层410和第一多晶硅层396A表面沉积第二多晶硅层389，可以以沉积第一多晶硅层396A同样的方式掺杂第二多晶硅层389，或可以在60keV下以1到3×1015cm-2的剂量用磷注入，且可以例如为厚。如图33D所示，使用众所周知的工艺在多晶硅层389上面沉积氧化-氮化-氧化(ONO)介电层间387，其厚度为例如
Figure A0382534900735
到
Figure A0382534900736
(通常为
Figure A0382534900737
)。该ONO层用来在IC中形成多晶硅对多晶硅电容。
在介电层间387上面形成光致抗蚀剂掩膜(未示出)，除了保留光致抗蚀剂掩膜的区域之外，除去介电层间387和多晶硅层389。保留光致抗蚀剂掩膜的区域之一是多晶硅对多晶硅电容311将要形成的部分衬底350。如图18B所示，多晶硅层389形成底极板，介电层间387形成多晶硅对多晶硅电容311的介电层。多晶硅对多晶硅电容311形成后，除去光致抗蚀剂掩膜(未示出)。
图34D示出除去介电层间387和多晶硅层389后30V横向沟槽DMOS308区域中的结构。注意，多晶硅层396A的表面和衬底350表面大致在同一水平面，多晶硅层396A成为横向沟槽DMOS 308的多晶硅栅极396A，它和衬底350之间被栅极氧化物层398A分开。
这就完成了横向沟槽DMOS 308的沟槽和栅极的形成。如上所述，只有标为“D”的附图用来说明本过程。在衬底350的其它区域，沉积并除去上述各种层而不会影响衬底350下面的部分。
如图35A-35E所示，沉积并用光刻工艺构图光致抗蚀剂掩膜层430，来在横向沟槽DMOS将要形成的区域以外的所有区域形成开口(图35D)。其它使用深N(DN)层作为其结构的一部分的沟槽DMOS变体实际上也被掩膜并构图来接受注入。通过掩膜层430中的开口注入N型掺杂来形成深N(DN)层。在5V PNP和5V NPN(包括高fT设计和传统设计)区域中形成深N层390A和390B(图35B和35C)。在对称12V CMOS区域中，形成深N层390C(图35E)。在5V NMOS 302区域中，形成深N层390G。(注意这是图18A所示实施例的变体，图18A所示的实施例中5V NMOS没有下面的深N层因此和衬底350之间没有被隔离。)例如，可通过注入磷来形成深N层390，注入剂量为1×1013到5×1014cm-2，通常为5×1013cm-2，注入能量为1.5MeV到3MeV，通常为2.0MeV。这将会产生掺杂浓度约为1×1018cm-2，在衬底350表面下2到3μm的范围，且弥散宽度为0.3μm的深N层。在2MeV时，不增加P阱时DN层上隔离的P衬底厚度约为1μm。
深N注入完成后，除去掩膜层430。
如图36D和37D所示，沉积并用光刻工艺构图光致抗蚀剂层432来在30V横向沟槽DMOS 308区域形成开口。通过掩膜层432中的开口分两个阶段注入N型掺杂剂。图36D示出第一次注入后的结构，图37D示出第二次注入后的结构，两次注入一起构成链式注入漂移区域。第一次注入可以是磷注入，注入剂量为3×1012cm-2，注入能量为190keV，第二次注入可以是磷注入，注入剂量为1.7×1012cm-2，注入能量为225keV。这会形成N漂移区域的浅漂移区域391A和深漂移区域393A，浅漂移区域391A的掺杂浓度约为1×1016cm-3，其中掺杂剂穿过了场氧化物层352，深漂移区域393A的掺杂浓度约为4×1016cm-3，其中掺杂剂没有穿过场氧化物层。本实施例中，浅漂移区域391A与场氧化物层352的下表面相邻，深漂移区域393A延伸到沟槽416底部。当然，可使用任何次数的注入来优化漂移区域，只要通过与执行的注入的次数相应地减少注入剂量，保持总电荷(总注入的掺杂剂Q)相对不变。
剥离掩膜层432，沉积并用光刻工艺构图光致抗蚀剂掩膜层434来在12V对称CMOS区域中形成开口。通过掩膜层434中的开口分两个阶段注入N型掺杂剂，分别如图38E和39E所示，形成12V PMOS 309的N阱380B。第一阶段可以以1×1012cm-2的剂量和250keV的能量注入磷，第二阶段可以以3×1013cm-2的剂量和1MeV的能量注入磷。这将产生掺杂浓度近似为5×1013cm-3的N阱380B。也可以包括附加的注入，例如7×1012cm-2额外剂量，和诸如600keV的中间能量。
除去掩膜层434，取代它的是光致抗蚀剂掩膜层436，用光刻工艺构图光致抗蚀剂掩膜层436来在5V PMOS 301、5V NPN 305、5V PNP 306、30V横向沟槽DMOS 308和12V PMOS 309区域形成开口。通过这些开口分三个阶段注入N型掺杂剂，产生分别如图40A-40E、41A-41E、42A-42E所示的结构。这形成了在5V PMOS 301中的N阱354A(本体)；N阱354C，形成5V NPN 305中的集电极的部分；N阱354D，形成5V PNP 306中(仅“高fT”方案)的基极的部分；N阱354E，形成5V PNP 306的包围式基底隔离区域部分；N阱354F，形成30V横向沟槽DMOS 308的漏极部分；和12VPMOS 309中的隔离区域354G。第一阶段可以以5×1012cm-2的剂量和500keV的能量注入磷，第二阶段可以以6×1011cm-2的剂量和250keV的能量注入磷，第三阶段是以3×1011cm-2的剂量和60keV的能量磷注入的阈值调节。这将产生掺杂浓度近似范围为6×1016到1×1017cm-3的N型区域。
除去掩膜层436，取代它的是光致抗蚀剂掩膜层438，用光刻工艺构图光致抗蚀剂掩膜层438来在5V PNP 306和12V NMOS 310区域中形成开口。通过这些开口分两个阶段注入P型掺杂剂，产生如图43B、43C、43E、44B、44C和44E所示的结构。这形成了P阱386B，形成5V PNP 306的集电极部分；和P阱386D，形成12V NMOS 310的P阱(本体)。第一阶段可以以4×1013cm-2的剂量和500keV的能量注入硼，第二阶段可以以2×1013cm-2的剂量和100keV的能量注入硼。这将产生具有掺杂浓度的是1016cm-3的中至高的范围的掺杂浓度的P型区域。
除去掩膜层438，取代它的是光致抗蚀剂掩膜层440，用光刻工艺构图光致抗蚀剂掩膜层440来在5V NMOS 302、5V NPN 305、5V PNP和12V
NMOS 310区域中形成开口。通过这些开口分两个阶段注入P型掺杂剂，产生如图45A、45B、45C、45E、46A、46B、46C和46E所示的结构。这形成P阱372A，它形成5V NMOS 302的P阱(本体)；双P阱372C，5V NPN305的基极；和372F区域，有助于隔离12V NMOS 310。第一阶段可以以1×1013cm-2到2×1013cm-2的剂量和250keV的能量注入硼，第二阶段可以以2×1013cm-2的剂量和40keV的能量注入硼。这将产生掺杂浓度范围为低1017cm-3的P型区域。
除去掩膜层440，沉积光致抗蚀剂掩膜层442。掩膜层442仅覆盖30V横向沟槽DMOS 308的沟槽416和30V横向沟槽DMOS308的相邻区域。图47D中示出掩膜层442。刻蚀剩下的区域，即衬底350的平坦有源区域。(注意图中没有示出刻蚀效果。)然后除去掩膜层442。
如图48A和48E所示，加热衬底350来在MOS器件中，即5V PMOS 301、5V NMOS 302、12V PMOS 309和12V NMOS 310中，形成第一栅极氧化物层444。衬底350可被加热到800至1100℃，但优选为900℃，持续时间30分钟到4小时，但优选为约2小时，来形成厚度为
Figure A0382534900761
的第一栅极氧化物层444。
如图49A、49E、50A和50E所示，分两个阶段注入P型掺杂剂来调节MOS器件，即5V PMOS 301、5V NMOS 302、12V PMOS 309和12V NMOS310的阈值电压。如图49A和49E所示，第一阶段是地毯式(未掩膜覆盖的)注入，在全部四个MOS器件中形成形成阈值调节区域446。第一阶段可使用剂量为2×1011cm-2，能量为60keV的硼注入。该注入如此轻以至它对衬底350上其它器件的运行没有可感知的影响。第二阶段，如图50A和50E所示，光致抗蚀剂掩膜层448覆盖除了5V PMOS 301和5V NMOS 302以外的所有区域，且在那些器件中形成阈值调节区域450。第二阶段可使用剂量为8×1011em-2到2×1012cm-2，能量为60keV的硼注入。
阈值调节第二阶段之后，且在仍保留掩膜层448的情况下，从5V PMOS301和5V NMOS 302刻蚀第一栅极氧化物层444。在仍保留掩膜层448的情况下，12V PMOS 309和12V NMOS 310中的第一栅极氧化物层444不受影响。然后，除去掩膜层448。
如图51A和51E所示，在衬底350的所有区域生长第二栅极氧化物层452。为了形成第二栅极氧化物层452，衬底350可加热到800℃至1100℃，但优选为900℃，持续时间20分钟到2小时，但一般为50分钟，这样在5VPMOS 301和5V NMOS 302中产生
Figure A0382534900762
厚的第二栅极氧化物层452，其中第一栅极氧化物层444已经被除去。在12V PMOS 309和12VNMOS 310中，因为第一栅极氧化物层444依然存在，第一和第二栅极氧化物层444、452的厚度不可加。结果，第一和第二栅极氧化物层444、452的结合厚度约为
Figure A0382534900763
概括来说，5V MOS器件中的栅极氧化物层厚度约
Figure A0382534900764
12V MOS器件中的栅极氧化物层厚度约
Figure A0382534900765
第二栅极氧化物层452的生长对非MOS器件的结构和运行没有显著影响。
如图52A、52D和52E所示，第三多晶硅层454沉积在衬底350的全部区域上。例如厚度为
Figure A0382534900771
的第三多晶硅层454优选为金属硅化(silicided)层，有时也称为“多晶硅硅化物”(po1ycide)。接下来，如图53A、53D和53E所示，沉积并用光刻工艺构图光致抗蚀剂掩膜层456，在5V PMOS 301、5V NMOS 302、30V横向沟槽DMOS 308、12V PMOS 309和12V NMOS 310中留下掩膜层456的相对小的部分。然后刻蚀多晶硅层454。这在5V PMOS301中产生栅极358A，在5V NMOS 302中产生栅极358B，在30V横向沟槽DMOS 308中产生多晶硅层454部分，在12V PMOS 309中产生栅极358E，并在12V NMOS 310中产生栅极358F。然后除去掩膜层456。
如图54A-54E所示，沉积并用光刻工艺构图光致抗蚀剂掩膜层458，在各种器件中形成开口，该开口界定要接受“N基极”磷注入的区域，该注入的主要功能是作为PNP晶体管的N型基极，包括5V PNP 306的基极。在其它器件中可以以并不严格的方式使用掺杂剂，例如为了改良接触，降低电阻，消除寄生效应等等。例如，如图54A-54E所示，在PNP 306的隔离接触窗口中也使用N基极注入，但是它在接触窗口中的功能并不象它作为PNP基极时那么重要。类似方式，也可以在5V PMOS 301和5V NMOS 302之间引入N阱和隔离区域的接触窗口；在5V NPN 305中引入集电极接触窗口，在30V横向沟槽DMOS 308中引入漏极接触窗口，在12V PMOS 309中引入N阱接触窗口。维持模块性原理和器件独立性，工艺中N基极注入不用来严格确定除了各种形式的PNP器件以外的任何其它器件的性能。除去掩膜层458。
如图55D和55E所示，沉积并用光刻工艺构图光致抗蚀剂掩膜层460来仅仅在30V横向沟槽DMOS 308中形成开口。通过掩膜层460中的开口，以链式注入的方式(所示情况中具体为两个阶段)注入P型掺杂剂，通常是硼，在30V横向沟槽DMOS 308中形成P本体区域395A。该注入第一阶段可以以3×1012cm-2的剂量，190keV的能量注入硼，第二阶段可以以1.7×1012cm-2的剂量，225keV的能量注入硼。这将产生掺杂浓度近似为2.5×1017cm-3的P本体区域395A。除去掩膜层460。维持模块性原理和器件独立性，P本体注入不用来确定除了各种横向沟槽DMOS器件以外的任何器件的性能。
如图57E所示，沉积并用光刻工艺构图光致抗蚀剂层462，来在12VPMOS 309和12V NMOS 310中形成开口。通过这些开口注入P型掺杂剂，通常是硼(这里称为12V P-LDD注入)，来在12V PMOS 309中栅极358E的两边形成轻掺杂漏极(LDD)区域363C和363D。该注入可采用剂量为2×1012cm-2，能量为60keV的硼来实施，产生掺杂浓度近似为1017cm-3的LDD区域363C和363D。维持模块性原理和器件独立性，12V P-LDD注入不用来确定除了各种12V PMOS器件以外的任何器件的性能。
如图58E所示，沉积并用光刻工艺构图光致抗蚀剂层464，来在12VNMOS 310中形成开口。通过这些开口注入N型掺杂剂，通常是磷(这里称为12V N-LDD注入)，来在12V NMOS 310中栅极358F两边形成轻掺杂漏极(LDD)区域377C和377D。也可在非严格的区域引入该注入，例如12VNMOS 310中的本体接触。该注入可采用剂量为2×1012cm-2，能量为80keV的磷来实施，产生掺杂浓度近似为8×1016cm-3的LDD区域377C和377D。维持模块性原理和器件独立性，12V N-LDD注入不用来确定除了各种12VNMOS器件以外的任何器件的性能。除去掩膜层464。
如图59A-59D所示，沉积并用光刻工艺构图光致抗蚀剂层466，来在各种器件中形成开口，该开口定义接受“5V P-LDD”硼注入的区域，该注入的主要功能是在各种5V PMOS晶体管中作为漂移区域或LDD，包括5V PMOS301的LDD。在其它器件中可以以并不严格的方式使用该掺杂剂，例如为了改良接触，降低电阻，消除寄生效应等等。例如，如图59A-59D所示，5VP-LDD注入也应用在5V NMOS 302的P阱接触窗口中，5V NPN 305的基极接触窗口中，5V PNP 306的发射极和集电极接触窗口中，和30V横向沟槽DMOS 308的P本体接触窗口中。该注入可采用剂量5×1012cm-2，能量60keV的硼来实施，产生掺杂浓度约7×1016cm-3的P型区域。维持模块性原理和器件独立性，5V P-LDD注入不用于确定除了各种5V PMOS器件以外的任何器件的性能。除去掩膜层466。
如图60A-60D所示，沉积并用光刻工艺构图光致抗蚀剂层468，来在各种器件中形成开口，该开口定义接受“5V N-LDD”磷或砷注入的区域，该注入的主要功能是在各种5V NMOS晶体管中作为漂移区域或LDD，包括5V NMOS 302的LDD。在其它器件中可以以并不严格的方式使用该掺杂剂，例如为了改良接触，降低电阻，消除寄生效应等等。例如，如图60A-60D所示，5V N-LDD注入也应用在5V PMOS 301的N阱接触窗口中，5V NPN 305的发射极和集电极接触窗口中，5V PNP 306的基极接触窗口中，和30V横向沟槽DMOS 308的源极/漏极接触窗口中。该注入可采用剂量8×1012cm-2的磷或砷来实施，磷的能量为60keV，砷的能量为140keV。这将产生掺杂浓度约3×1017cm-3的N型区域。除去掩膜层468。
在衬底表面沉积氧化物层，然后使用众所周知的方法在反应离子刻蚀机中对该氧化物层进行各向异性刻蚀。这从水平表面除去氧化物，但是分别在5V PMOS 301、5V NMOS 302的栅极358A、358B的垂直侧壁上留下了氧化隔离物470；在30V横向沟槽DMOS 308中场衬底454的垂直侧壁上留下氧化隔离物472；在12V PMOS 309、12VNMOS 310的栅极358E、358F的垂直侧壁上本别留下氧化隔离物474。图61A、61D和61E示出产生的结构。
如图62A-62E所示，沉积并用光刻工艺构图光致抗蚀剂层476，来在所有器件中形成开口。通过这些开口注入P型掺杂剂，在5V PMOS 301中形成P+源极/漏极区域364A、364B，在5V NMOS 302中形成阱接触区域，在5V NPN 305中形成P+基极接触区域364E，在5V PNP 306中形成P+发射极和集电极接触区域364F和364G，在30V横向沟槽DMOS 308中形成P+本体接触区域364I，在12V PMOS 309中形成P+源极/漏极区域364J和364K，和在12V NMOS 310中形成P+本体接触区域。该注入可以是硼或BF2注入，注入剂量从2×1015cm-2到9×1015cm-2，但通常在5×1015cm-2，注入能量为60keV，产生掺杂浓度为8×1019cm-3的P+区域。虽然P+使用在很多器件结构中，但它在设定器件特性方面影响非常小。除去掩膜层476。
如图63A-63E所示，沉积并用光刻工艺构图光致抗蚀剂层478，来在所有器件中形成开口。通过这些开口注入N型掺杂剂，在5V PMOS 301中形成阱接触区域，在5V NMOS 302中形成N+源极/漏极区域378A、378B，在5V NPN 305中形成N+发射极和集电极区域378E和378F，在5V PNP 306中形成N+基极接触区域，在30V横向沟槽DMOS 308中形成N+源极和漏极接触区域378I、378J，在12V PMOS 309中形成N阱接触区域，和在12VNMOS 310中形成N+源极/漏极区域378K和378L。该注入可以是砷或磷注入，注入剂量从4×1015cm-2到9×1015cm-2，注入能量为40keV到80keV，产生掺杂浓度为8×1019cm-3的N+区域。虽然N+使用在很多器件结构中，但它在设定器件特性方面影响非常小。除去掩膜层478。
如图64A-64E所示，在衬底350表面上沉积层间介电体480。层间介电体可以是硼磷硅玻璃(BPSG)或任何其它玻璃，通过CVD或旋转涂布沉积，厚度为
Figure A0382534900801
到光致抗蚀剂掩膜层482沉积在层间介电体480上并用光刻工艺构图来在在衬底350上将要形成电学接触的地方形成开口。通过掩膜层482中的开口刻蚀层间介电体，然后除去掩膜层482。
如图65A-65E所示，沉积并用光刻工艺构图光致抗蚀剂层484，来在层间介电体480的某些开口上形成开口。通过掩膜层484中的开口注入N型掺杂剂来形成“N-栓”(N-plug)区域。N-栓区域是重掺杂的且改善后面要沉积的金属层和衬底350的N型区域之间的欧姆接触。注意，因为N型掺杂剂进入在前形成的N+区域，所以在图18A、18B或65A-65E中见不到N-栓区域。N-栓注入可以是磷或砷注入，注入剂量为6×1019cm-2，注入能量为30keV，产生几乎退化掺杂的浅N-栓区域。除去掩膜层484。
如图66A-66E所示，通过层间介电体480中的开口注入P型掺杂剂来形成“P-栓”区域。该P-栓区域是重掺杂的且改善后面要沉积的金属层和衬底350的P型区域之间的欧姆接触。P-栓注入可以是硼注入，注入剂量为6×1015cm-2，注入能量为40keV，产生几乎退化掺杂的非常浅的P-栓区域。硼P-栓掺杂不足以反掺杂N-栓注入，因此不需要掩膜来把它限制在P+区域。
最后，如图67A-67E所示，在层间介电体480顶部表面沉积金属层486，填充层间介电体480中的开口并和下面的衬底350区域电接触。金属层486可以是通过溅射或共蒸镀至
Figure A0382534900803
厚的Al/Si/Cu。然后在金属层486上沉积光致抗蚀剂掩膜层(未示出)并使其构图来形成开口。通过掩膜层中的开口刻蚀金属层486来分开和衬底350中器件的各种端子电接触的金属层486部分。然后除去掩膜层。
随后的工艺步骤包括和多层金属IC工艺相关的共有步骤，包括：沉积诸如旋涂玻璃的另一层间介电体；选择性内蚀或玻璃的CMP(化学机械抛光)平坦化；接着是光掩膜(通过掩膜)步骤和刻蚀；钨沉积；钨内蚀或CMP平坦化。接着沉积第二金属层(未示出)，通常通过溅射Al-Cu至厚于金属层486厚度的厚度，诸如
Figure A0382534900804
接着是第二金属层的光掩膜和干刻。
相似地，可选的第三金属层过程包括和多层金属IC工艺相关的共有步骤，包括：诸如旋涂玻璃的第二层间介电体的沉积；玻璃的CMP平坦化；接着是光掩膜步骤(通过第二掩膜)和刻蚀；钨沉积；钨内蚀或CMP平坦化。然后沉积第三金属层，通常通过溅射Al-Cu至大于1μm的厚度(但是如4μm厚)，接着是第三金属层的光掩膜和干刻。
最后步骤包括化学气相沉积(CVD)诸如氮化硅的钝化材料至
Figure A0382534900811
到
Figure A0382534900812
的厚度，接着是钝化层(衬垫)掩膜操作来敞开结合衬垫区域。
这就完成了5V PMOS 301、5V NMOS 302、5V NPN 305、5V PNP 306、30V横向沟槽DMOS 308、12V PMOS 309和12V NMOS 310的制造。应明白的是，简要说明的附加层间介电体和金属层可以沉积在结构上来促进与这些器件的端子的接触，并可以减小这种连接的连接电阻。
上述实施例仅仅是示例性质的，而不是用于限制。对本领域技术人员来说，根据本发明的主要原理，许多可替换的实施例是很明显的。
本申请涉及于2002年8月14日申请的U.S.Application Patent No.10/218,668和于2002年8月14日申请的U.S.Application Patent No.10/218,678的申请有关，在此参考每个的全部内容引入。

Claims (64)

1.一族半导体器件，形成于第一导电类型半导体衬底中，所述衬底不含有外延层，所述族器件含有沟槽栅极MOSFET，所述沟槽栅极MOSFET包括：
至少四个沟槽，形成于所述衬底表面；导电栅极材料，设置于每个所述沟槽中；每个沟槽中的所述栅极材料从所述半导体衬底被介电层分开，第一沟槽从第二沟槽被第一平台分开，所述第二沟槽从第三沟槽被第二平台分开，所述第三沟槽从第四沟槽被第三平台分开；
所述第二平台包括：
所述第一导电类型相反的第二导电类型的源极区域，毗邻所述衬底表面且完全横跨所述第二平台延伸，所述源极区域具有所述第二导电类型的第一掺杂浓度；
所述第一导电类型的本体区域，毗邻所述源极区域且完全横跨所述第二平台延伸；和
高压漂移区域，毗邻所述本体区域且完全横跨所述第二平台延伸，所述高压漂移区域具有所述第二导电类型的第二掺杂浓度；
所述第一和第三平台每个含有：
所述第二导电类型的漏极区域，毗邻所述衬底表面且分别完全横跨所述第一和第三平台延伸，所述漏极区域具有所述第二导电类型的第三掺杂浓度；和
所述第二导电类型的阱，毗邻所述漏极区域且分别完全横跨所述第一和第三平台延伸，所述阱含有所述第二导电类型的第四掺杂浓度；和
所述第二导电类型的层，所述层毗邻所述第一、第二、第三和第四沟槽的底部；
其中所述第一掺杂浓度大于所述第二掺杂浓度，所述第三掺杂浓度大于所述第四掺杂浓度。
2.如权力要求1的所述半导体器件族，还包括CMOS对，所述CMOS对包括PMOS和NMOS，
所述PMOS包括：
N阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第一开口下面，所述N阱有击穿电压；
第一栅极，从所述衬底通过第一栅极氧化物层分开；
P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
P型漏极区域，位于所述衬底表面上在从所述P型源极区域所述第一栅极的相对的一侧；
所述NMOS包括：
P阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第二开口下面，所述P阱具有所述击穿电压；
第二栅极，从所述衬底通过第二栅极氧化物层分开；
N型源极区域，位于所述衬底表面所述第二栅极的一侧；以及
N型漏极区域，位于所述衬底表面上在从所述N型源极区域所述第二栅极的相对的一侧。
3.如权力要求2的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下。
4.如权力要求1的所述半导体器件族，还包括：
相对重掺杂N型区域，于所述N阱每个相对浅部分中；和
相对重掺杂P型区域，于所述P阱每个相对浅部分中；
其中所述P型漏极区域从所述第一栅极通过比所述P型源极区域更大的距离分开；和
所述N型漏极区域从所述第二栅极通过比所述N型源极区域更大的距离分开。
5.如权力要求4的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下面。
6.如权力要求1的所述半导体器件族，还包括第一CMOS对和第二CMOS对，所述第一CMOS对包括第一PMOS和第一NMOS，而所述第二CMOS对包括第二PMOS和第二NMOS：
所述第一PMOS包括：
第一N阱，具有相对深中心部分和相对浅边部分；所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第一开口下，所述第一N阱具有第一击穿电压；
第一栅极，从所述衬底之间通过第一栅极氧化物层分开；
第一P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
第一P型漏极区域，位于所述衬底表面上在从所述第一P型源极区域所述第一栅极相对的一侧；
所述第一NMOS包括：
具有相对深中心部分和相对浅边部分的第一P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第二开口下，所述第一P阱具有所述第一击穿电压；
第二栅极，从所述衬底之间通过第二栅极氧化物层分开；
第一N型源极区域，位于所述衬底表面上在所述第二栅极的一侧；和
第一N型漏极区域，位于所述衬底表面上在从所述第一N型源极区域所述第二栅极相对的一侧；
所述第二PMOS包括：
具有相对深中心部分和相对浅边部分的第二N阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第三开口下，所述第二N阱具有第二击穿电压，所述第二N阱的每个所述相对浅部分包括相对重掺杂的N型区域，所述第二击穿电压大于所述第一击穿电压；
第三栅极，从所述衬底之间通过第三栅极氧化物层分开；
第二P型源极区域，位于所述衬底表面上在所述第三栅极的一侧；和
第二P型漏极区域，位于所述衬底表面上在从所述第二P型源极区域所述第三栅极相对的一侧，所述第二P型漏极区域从所述第三栅极之间通过比所述第二P型源极区域更大的距离分开；和
所述第二NMOS包括：
具有相对深中心部分和相对浅边部分的第二P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第四开口下，所述第二P阱的每个所述相对浅部分包括相对重掺杂的P型区域，所述第二P阱具有所述第二击穿电压；
第四栅极，从所述衬底之间通过第四栅极氧化物层分开；
第二N型源极区域，位于所述衬底表面上所述第四栅极的一侧；和
第二N型漏极区域，位于所述衬底表面上在从所述第二N型源极区域所述第四栅极相对的一侧，所述第二N型漏极区域从所述第四栅极之间通过比所述第二N型源极区域更大的距离分开。
7.如权力要求6的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述第一和第二N阱以及所述第一和第二P阱下面。
8.如权力要求1的所述半导体器件族，包括NPN晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；以及
N型发射极区域，在所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
9.如权力要求1的所述半导体器件族，还包括PNP晶体管，所述PNP晶体管形成于衬底隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
10.如权力要求1的所述半导体器件族，还包括NPN晶体管和PNP晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电的层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；和
N型发射极区域，于所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
所述PNP晶体管形成于衬底的隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
11.一族半导体器件，形成于第一导电类型的半导体衬底中，所述衬底不含有外延层，所述器件族包括沟槽栅极MOSFET，所述沟槽栅极MOSFET包括：
至少四个沟槽，形成于所述衬底表面；导电栅极材料，设置于每个所述沟槽中；每个沟槽中的所述栅极材料从所述半导体衬底被介电层分开，第一沟槽从第二沟槽被第一平台分开，所述第二沟槽从第三沟槽被第二平台分开，所述第三沟槽从第四沟槽被第三平台分开；
所述第二平台包括：
所述第一导电类型相反的第二导电类型的源极区域，毗邻所述衬底表面且完全横跨所述第二平台延伸，所述源极区域具有所述第二导电类型的第一掺杂浓度；
所述第一导电类型的本体区域，毗邻所述源极区域且完全横跨所述第二平台延伸；和
高压漂移区域，毗邻所述本体区域且完全横跨所述第二平台延伸，所述高压漂移区域具有所述第二导电类型的第二掺杂浓度；
所述第一和第三平台每个含有：
所述第二导电类型的漏极区域，毗邻所述衬底表面且分别完全横跨所述第一和第三平台延伸，所述漏极区域具有所述第二导电类型的第三掺杂浓度；和
所述第二导电类型的阱，毗邻所述漏极区域且分别完全横跨所述第一和第三平台延伸，所述阱含有所述第二导电类型的第四掺杂浓度；和
所述第二导电类型的第一层，所述第一层毗邻所述第一和第二沟槽以及所述高压漂移区域每个的底部；
所述第二导电类型的第二层，所述第二层毗邻所述第三和第四沟槽以及所述高压漂移区域每个的底部，所述第一层和所述第二层分开；
其中所述第一掺杂浓度大于所述第二掺杂浓度，所述第三掺杂浓度大于所述第四掺杂浓度。
12.如权力要求11的所述半导体器件族，还包括CMOS对，所述CMOS对包括PMOS和NMOS，
所述PMOS包括：
N阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第一开口下面，所述N阱有击穿电压；
第一栅极，从所述衬底通过第一栅极氧化物层分开；
P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
P型漏极区域，位于所述衬底表面上在从所述P型源极区域所述第一栅极的相对的一侧；
所述NMOS包括：
P阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第二开口下面，所述P阱具有所述击穿电压；
第二栅极，从所述衬底通过第二栅极氧化物层分开；
N型源极区域，位于所述衬底表面所述第二栅极的一侧；以及
N型漏极区域，位于所述衬底表面上在从所述N型源极区域所述第二栅极的相对的一侧。
13.如权力要求12的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下面。
14.如权力要求11的所述半导体器件族，还包括：
相对重掺杂N型区域，于所述N阱每个相对浅部分中；和
相对重掺杂P型区域，于所述P阱每个相对浅部分中；
其中所述P型漏极区域从所述第一栅极通过比所述P型源极区域更大的距离分开；和
所述N型漏极区域从所述第二栅极通过比所述N型源极区域更大的距离分开。
15.如权力要求14的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下面。
16.如权力要求11的所述半导体器件族，还包括第一CMOS对和第二CMOS对，所述第一CMOS对包括第一PMOS和第一NMOS，所述第二CMOS对包括第二PMOS和第二NMOS：
所述第一PMOS包括：
第一N阱，具有相对深中心部分和相对浅边部分；所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第一开口下，所述第一N阱具有第一击穿电压；
第一栅极，从所述衬底之间通过第一栅极氧化物层分开；
第一P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
第一P型漏极区域，位于所述衬底表面上在从所述第一P型源极区域所述第一栅极相对的一侧；
所述第一NMOS包括：
具有相对深中心部分和相对浅边部分的第一P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第二开口下，所述第一P阱具有所述第一击穿电压；
第二栅极，从所述衬底之间通过第二栅极氧化物层分开；
第一N型源极区域，位于所述衬底表面上在所述第二栅极的一侧；和
第一N型漏极区域，位于所述衬底表面上在从所述第一N型源极区域所述第二栅极相对的一侧；
所述第二PMOS包括：
具有相对深中心部分和相对浅边部分的第二N阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第三开口下，所述第二N阱具有第二击穿电压，所述第二N阱的每个所述相对浅部分包括相对重掺杂的N型区域，所述第二击穿电压大于所述第一击穿电压；
第三栅极，从所述衬底之间通过第三栅极氧化物层分开；
第二P型源极区域，位于所述衬底表面上在所述第三栅极的一侧；和
第二P型漏极区域，位于所述衬底表面上在从所述第二P型源极区域所述第三栅极相对的一侧，所述第二P型漏极区域从所述第三栅极之间通过比所述第二P型源极区域更大的距离分开；和
所述第二NMOS包括：
具有相对深中心部分和相对浅边部分的第二P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第四开口下，所述第二P阱的每个所述相对浅部分包括相对重掺杂的P型区域，所述第二P阱具有所述第二击穿电压；
第四栅极，从所述衬底之间通过第四栅极氧化物层分开；
第二N型源极区域，位于所述衬底表面上所述第四栅极的一侧；和
第二N型漏极区域，位于所述衬底表面上在从所述第二N型源极区域所述第四栅极相对的一侧，所述第二N型漏极区域从所述第四栅极之间通过比所述第二N型源极区域更大的距离分开。
17.如权力要求16的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述第一第二N阱和所述第一第二P阱下面。
18.如权力要求11的所述半导体器件族，还包括NPN晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；以及
N型发射极区域，在所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
19.如权力要求11的所述半导体器件族，还包括PNP晶体管，所述PNP晶体管形成于衬底隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
20.如权力要求11的所述半导体器件族，包括NPN晶体管和PNP晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电的层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；和
N型发射极区域，于所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
所述PNP晶体管形成于衬底的隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
21.一族半导体器件，形成于第一导电类型的半导体衬底中，所述衬底不包含外延层，所述族器件包括沟槽栅极MOSFET，所述沟槽栅极MOSFET包括：
至少四个沟槽，形成于所述衬底表面；导电栅极材料，设置于每个所述沟槽中；每个沟槽中的所述栅极材料从所述半导体衬底被介电层分开，第一沟槽从第二沟槽被第一平台分开，所述第二沟槽从第三沟槽被第二平台分开，所述第三沟槽从第四沟槽被第三平台分开；
所述第一平台包括：
所述第一导电类型相反的第二导电类型的源极区域，毗邻所述衬底表面且完全横跨所述第二平台延伸，所述源极区域具有所述第二导电类型的第一掺杂浓度；
所述第一导电类型的本体区域，毗邻所述源极区域且完全横跨所述第二平台延伸；和
高压漂移区域，毗邻所述本体区域且完全横跨所述第二平台延伸，所述高压漂移区域具有所述第二导电类型的第二掺杂浓度；
所述第二和第三平台每个含有：
所述第二导电类型的漏极区域，毗邻所述衬底表面且分别完全横跨所述第一和第三平台延伸，所述漏极区域具有所述第二导电类型的第三掺杂浓度；和
所述第二导电类型的阱，毗邻所述漏极区域且分别完全横跨所述第一和第三平台延伸，所述阱含有所述第二导电类型的第四掺杂浓度；和
所述第二导电类型的层，所述层毗邻所述第一、第二、第三和第四沟槽的底部；
其中所述第一掺杂浓度大于所述第二掺杂浓度，所述第三掺杂浓度大于所述第四掺杂浓度。
22.如权力要求21的所述半导体器件族，还包括CMOS对，所述CMOS对包括PMOS和NMOS，
所述PMOS包括：
N阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第一开口下面，所述N阱有击穿电压；
第一栅极，从所述衬底通过第一栅极氧化物层分开；
P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
P型漏极区域，位于所述衬底表面上在从所述P型源极区域所述第一栅极的相对的一侧；
所述NMOS包括：
P阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第二开口下面，所述P阱具有所述击穿电压；
第二栅极，从所述衬底通过第二栅极氧化物层分开；
N型源极区域，位于所述衬底表面所述第二栅极的一侧；以及
N型漏极区域，位于所述衬底表面上在从所述N型源极区域所述第二栅极的相对的一侧。
23.如权力要求22的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下面。
24.如权力要求21的所述半导体器件族，还包括：
相对重掺杂N型区域，于所述N阱每个相对浅部分中；和
相对重掺杂P型区域，于所述P阱每个相对浅部分中；
其中所述P型漏极区域从所述第一栅极通过比所述P型源极区域更大的距离分开；和
所述N型漏极区域从所述第二栅极通过比所述N型源极区域更大的距离分开。
25.如权力要求24的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下面。
26.如权力要求21的所述半导体器件族，还包括第一CMOS对和第二CMOS对，所述第一CMOS对包括第一PMOS和第一NMOS，而所述第二CMOS对包括第二PMOS和第二NMOS：
所述第一PMOS包括：
第一N阱，具有相对深中心部分和相对浅边部分；所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第一开口下，所述第一N阱具有第一击穿电压；
第一栅极，从所述衬底之间通过第一栅极氧化物层分开；
第一P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
第一P型漏极区域，位于所述衬底表面上在从所述第一P型源极区域所述第一栅极相对的一侧；
所述第一NMOS包括：
具有相对深中心部分和相对浅边部分的第一P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第二开口下，所述第一P阱具有所述第一击穿电压；
第二栅极，从所述衬底之间通过第二栅极氧化物层分开；
第一N型源极区域，位于所述衬底表面上在所述第二栅极的一侧；和
第一N型漏极区域，位于所述衬底表面上在从所述第一N型源极区域所述第二栅极相对的一侧；
所述第二PMOS包括：
具有相对深中心部分和相对浅边部分的第二N阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第三开口下，所述第二N阱具有第二击穿电压，所述第二N阱的每个所述相对浅部分包括相对重掺杂的N型区域，所述第二击穿电压大于所述第一击穿电压；
第三栅极，从所述衬底之间通过第三栅极氧化物层分开；
第二P型源极区域，位于所述衬底表面上在所述第三栅极的一侧；和
第二P型漏极区域，位于所述衬底表面上在从所述第二P型源极区域所述第三栅极相对的一侧，所述第二P型漏极区域从所述第三栅极之间通过比所述第二P型源极区域更大的距离分开；和
所述第二NMOS包括：
具有相对深中心部分和相对浅边部分的第二P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第四开口下，所述第二P阱的每个所述相对浅部分包括相对重掺杂的P型区域，所述第二P阱具有所述第二击穿电压；
第四栅极，从所述衬底之间通过第四栅极氧化物层分开；
第二N型源极区域，位于所述衬底表面上所述第四栅极的一侧；和
第二N型漏极区域，位于所述衬底表面上在从所述第二N型源极区域所述第四栅极相对的一侧，所述第二N型漏极区域从所述第四栅极之间通过比所述第二N型源极区域更大的距离分开。
27.如权力要求26的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述第一和第二N阱以及所述第一和第二P阱下面。
28.如权力要求21的所述半导体器件族，包括NPN晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；以及
N型发射极区域，在所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
29.如权力要求21的所述半导体器件族，还包括PNP晶体管，所述PNP晶体管形成于衬底隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
30.如权力要求21的所述半导体器件族，还包括NPN晶体管和PNP晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电的层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；和
N型发射极区域，于所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
所述PNP晶体管形成于衬底的隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
31.一族半导体器件，形成于第一导电类型的半导体衬底中，所述衬底不含有外延层，所述族器件包括横向DMOS，所述横向DMOS包括：
和第一导电类型相反的第二导电类型的源极区域，所述源极区域位于所述衬底表面；
第一导电类型的本体，所述本体包括毗邻衬底表面的沟道区域，所述源极区域形成于所述本体中；
第二导电类型的漏极区域，位于衬底表面；
场氧化物层，形成于所述衬底表面并设置于所述源极和漏极区域之间；
第二导电类型的漂移区域，所述漂移区域毗邻所述漏极区域和所述沟道区域并在所述场氧化物层下面延伸，所述漂移区域比所述漏极区域掺杂更轻；和
栅极，所述栅极的第一部分位于所述沟道区域上面，从所述沟道区域通过栅极氧化物层分开，所述栅极的第二部分位于所述场氧化物层上面。
32.如权力要求31的所述半导体器件族，还包括CMOS对，所述CMOS对包括PMOS和NMOS，
所述PMOS包括：
N阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第一开口下面，所述N阱有击穿电压；
第一栅极，从所述衬底通过第一栅极氧化物层分开；
P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
P型漏极区域，位于所述衬底表面上在从所述P型源极区域所述第一栅极的相对的一侧；
所述NMOS包括：
P阱，具有相对深中心部分和相对浅边部分，所述相对浅的边部分位于场氧化物层下面，所述相对深中心部分位于所述场氧化物层中的第二开口下面，所述P阱具有所述击穿电压；
第二栅极，从所述衬底通过第二栅极氧化物层分开；
N型源极区域，位于所述衬底表面所述第二栅极的一侧；以及
N型漏极区域，位于所述衬底表面上在从所述N型源极区域所述第二栅极的相对的一侧。
33.如权力要求32的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下。
34.如权力要求31的所述半导体器件族，还包括：
相对重掺杂N型区域，于所述N阱每个相对浅部分中；和
相对重掺杂P型区域，于所述P阱每个相对浅部分中；
其中所述P型漏极区域从所述第一栅极通过比所述P型源极区域更大的距离分开；和
所述N型漏极区域从所述第二栅极通过比所述N型源极区域更大的距离分开。
35.如权力要求34的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述N和P阱下面。
36.如权力要求31的所述半导体器件族，还包括第一CMOS对和第二CMOS对，所述第一CMOS对包括第一PMOS和第一NMOS，而所述第二CMOS对包括第二PMOS和第二NMOS：
所述第一PMOS包括：
第一N阱，具有相对深中心部分和相对浅边部分；所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第一开口下，所述第一N阱具有第一击穿电压；
第一栅极，从所述衬底之间通过第一栅极氧化物层分开；
第一P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
第一P型漏极区域，位于所述衬底表面上在从所述第一P型源极区域所述第一栅极相对的一侧；
所述第一NMOS包括：
具有相对深中心部分和相对浅边部分的第一P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第二开口下，所述第一P阱具有所述第一击穿电压；
第二栅极，从所述衬底之间通过第二栅极氧化物层分开；
第一N型源极区域，位于所述衬底表面上在所述第二栅极的一侧；和
第一N型漏极区域，位于所述衬底表面上在从所述第一N型源极区域所述第二栅极相对的一侧；
所述第二PMOS包括：
具有相对深中心部分和相对浅边部分的第二N阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第三开口下，所述第二N阱具有第二击穿电压，所述第二N阱的每个所述相对浅部分包括相对重掺杂的N型区域，所述第二击穿电压大于所述第一击穿电压；
第三栅极，从所述衬底之间通过第三栅极氧化物层分开；
第二P型源极区域，位于所述衬底表面上在所述第三栅极的一侧；和
第二P型漏极区域，位于所述衬底表面上在从所述第二P型源极区域所述第三栅极相对的一侧，所述第二P型漏极区域从所述第三栅极之间通过比所述第二P型源极区域更大的距离分开；和
所述第二NMOS包括：
具有相对深中心部分和相对浅边部分的第二P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第四开口下，所述第二P阱的每个所述相对浅部分包括相对重掺杂的P型区域，所述第二P阱具有所述第二击穿电压；
第四栅极，从所述衬底之间通过第四栅极氧化物层分开；
第二N型源极区域，位于所述衬底表面上所述第四栅极的一侧；和
第二N型漏极区域，位于所述衬底表面上在从所述第二N型源极区域所述第四栅极相对的一侧，所述第二N型漏极区域从所述第四栅极之间通过比所述第二N型源极区域更大的距离分开。
37.如权力要求36的所述半导体器件族，包括所述第二导电类型的隔离层，位于所述第一和第二N阱以及所述第一和第二P阱下面。
38.如权力要求31的所述半导体器件族，包括NPN晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；以及
N型发射极区域，在所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
39.如权力要求31的所述半导体器件族，还包括PNP晶体管，所述PNP晶体管形成于衬底隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
40.如权力要求31的所述半导体器件族，还包括NPN晶体管和PNP晶体管，所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电的层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；和
N型发射极区域，于所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
所述PNP晶体管形成于衬底的隔离包中，所述隔离包由N阱和N层形成，所述N阱从衬底表面向下延伸。
41.一族半导体器件，形成于第一导电类型的半导体衬底中，所述衬底不含有外延层，所述器件族包括第一CMOS对、第二CMOS对，NPN晶体管和PNP晶体管，所述第一CMOS对包括第一PMOS和第一NMOS，所述第二CMOS对包括第二PMOS和第二NMOS：
所述第一PMOS包括：
第一N阱，具有相对深中心部分和相对浅边部分；所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第一开口下，所述第一N阱具有第一击穿电压；
第一栅极，从所述衬底之间通过第一栅极氧化物层分开；
第一P型源极区域，位于所述衬底表面上在所述第一栅极的一侧；和
第一P型漏极区域，位于所述衬底表面上在从所述第一P型源极区域所述第一栅极相对的一侧；
所述第一NMOS包括：
具有相对深中心部分和相对浅边部分的第一P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第二开口下，所述第一P阱具有所述第一击穿电压；
第二栅极，从所述衬底之间通过第二栅极氧化物层分开；
第一N型源极区域，位于所述衬底表面上在所述第二栅极的一侧；和
第一N型漏极区域，位于所述衬底表面上在从所述第一N型源极区域所述第二栅极相对的一侧；
所述第二PMOS包括：
具有相对深中心部分和相对浅边部分的第二N阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第三开口下，所述第二N阱具有第二击穿电压，所述第二N阱的每个所述相对浅部分包括相对重掺杂的N型区域，所述第二击穿电压大于所述第一击穿电压；
第三栅极，从所述衬底之间通过第三栅极氧化物层分开；
第二P型源极区域，位于所述衬底表面上在所述第三栅极的一侧；和
第二P型漏极区域，位于所述衬底表面上在从所述第二P型源极区域所述第三栅极相对的一侧，所述第二P型漏极区域从所述第三栅极之间通过比所述第二P型源极区域更大的距离分开；和
所述第二NMOS包括：
具有相对深中心部分和相对浅边部分的第二P阱，所述相对浅边部分位于场氧化物层下，所述相对深中心部分位于所述场氧化物层中的第四开口下，所述第二P阱的每个所述相对浅部分包括相对重掺杂的P型区域，所述第二P阱具有所述第二击穿电压；
第四栅极，从所述衬底之间通过第四栅极氧化物层分开；
第二N型源极区域，位于所述衬底表面上所述第四栅极的一侧；和
第二N型漏极区域，位于所述衬底表面上在从所述第二N型源极区域所述第四栅极相对的一侧，所述第二N型漏极区域从所述第四栅极之间通过比所述第二N型源极区域更大的距离分开。
所述NPN晶体管包括：
N型集电极区域，所述集电极区域包括N型导电的环形阱，所述阱从衬底表面向下延伸和N型导电层结合，来封入所述衬底的隔离包；
P型基极区域，于所述隔离包中；以及
N型发射极区域，在所述隔离包中，每个所述基极和发射极区域到达衬底表面，所述P型基极区域和所述N型发射极区域形成PN结。
42.一种在半导体衬底中形成隔离包的方法，包括：
提供第一导电类型的半导体衬底；
在半导体衬底表面形成场氧化物层，该场氧化物层界定开口；
通过开口并透过所述场氧化物层实施和第一导电类型相反的第二导电类型的掺杂剂的第一次注入来形成第二导电类型的第一层，所述第一层包括开口下的较深部分和场氧化物层下的较浅部分，所述较浅部分从所述场氧化物层通过垂直间隙分开；
形成掩膜层，所述掩膜层在所述场氧化物层上具有开口；和
透过所述掩膜层中的开口和所述场氧化物层实施至少一次附加的第二导电类型掺杂剂的注入来在衬底中形成侧壁区域，所述侧壁区域至少从衬底表面穿过垂直间隙延伸入所述第一层，所述第一层和所述侧壁区域形成第一隔离区域，与衬底第一隔离包相接。
43.如权力要求42的所述方法，其中所述衬底不含有外延层。
44.如权力要求42的所述方法，其中所述方法不包括在形成场氧化物层之前形成外延层。
45.如权力要求42的所述方法，其中所述掩膜层防止来自至少一次附加注入的掺杂剂进入所述场氧化物层中开口下方的所述衬底的区域。
46.如权力要求42的所述方法，包括包括形成所述场氧化物层的第二部分，所述第二部分界定第二开口，且其中实施所述至少一次附加的注入包括透过所述第二部分和所述第二开口注入第二导电类型的掺杂剂，因此形成所述第二导电类型的第二层，所述第二层包括第二开口下的较深部分和所述场氧化物层所述第二部分下的较浅部分，所述较浅部分毗邻所述衬底表面，因此所述第二层形成第二隔离区域，与所述衬底的第二隔离包相接。
47.如权力要求46的所述方法，其中所述第一隔离包设计用来容纳12V器件，且所述第二隔离包设计用来容纳5V器件。
48.如权力要求42的所述方法，包括透过所述第一开口实施第二导电类型掺杂剂的第三次注入并加热所述衬底来使第三次注入的掺杂剂扩散，以使形成所述第二导电类型的第一阱，所述实施第一次注入或所述实施至少一次附加注入之前实施所述第三次注入和所述加热。
49.如权力要求48的所述方法，其中实施所述方法以使所述加热之后所述第一层和所述第一阱重叠。
50.如权力要求48的所述方法，其中所述第一次注入和所述至少一次附加注入的每个之后，所述衬底没有经历热处理，所述热处理导致所述第二导电类型的所述掺杂剂显著的扩散。
51.如权力要求42的所述方法，其中所述第一次注入和所述至少一次附加注入的每个之后，所述衬底没有经历热处理，所述热处理导致所述第二导电类型的所述掺杂剂显著的扩散。
52.如权力要求42的所述方法，其中所述第一次注入以比实施所述至少一次附加的注入的能量大的能量实施。。
53.如权力要求42的所述方法，其中注入所述第一层以使所述第一层的所述更深部分的下边缘位于所述衬底表面下方1.5到4.0微米。
54.一种在半导体衬底中形成隔离包的方法，包括：
提供第一导电类型的半导体衬底；
在半导体衬底表面形成场氧化物层，该场氧化物层界定开口；
通过开口并透过所述场氧化物层实施和第一导电类型相反的第二导电类型的掺杂剂的第一次注入来形成第二导电类型的层，所述层包括开口下的较深部分和场氧化物层下的较浅部分，所述较浅部分相邻所述衬底的表面，因此所述层形成隔离区，与所述衬底的隔离包相接。
55.如权力要求54的所述方法，其中设计所述隔离包来容纳5V器件。
56.如权力要求54的所述方法，包括通过所述开口实施第二导电类型掺杂剂的第二次注入并对所述衬底加热来使所述第二次注入的掺杂剂扩散，以使形成第二导电类型的阱，所述实施第二次注入和所述加热发生在所述实施第一次注入前。
57.如权力要求56的所述方法，其中实施所述方法以使所述加热后所述层和所述阱重叠。
58.如权力要求54的所述方法，其中所述实施第一次注入后所述衬底没有经受热处理，所述热处理导致所述第二导电类型的掺杂剂扩散。
59.一种半导体器件，包括：
第一导电类型半导体衬底；
场氧化物层，形成于所述衬底表面，所述场氧化物层界定开口，所述场氧化物区域包括平坦区域和围绕所述开口的锥形区域，在所述平坦区域中所述场氧化物层的厚度基本恒定，在所述开口中所述场氧化物区域的厚度逐渐下降并在所述开口外围下降到零。
所述衬底中与所述第一导电类型相反的第二导电类型的掺杂剂层，所述层在所述场氧化物层的所述平坦区域的下面毗邻所述衬底表面，且所述层在至少部分所述场氧化物层的锥形区域下面和在所述开口下面所述层从所述衬底表面隔离开，以在所述衬底中形成隔离包。
60.如权力要求59所述的半导体器件，其中在所述衬底中的所述层的深度在至少部分所述场氧化物层的锥形区域的下面逐渐增加。
61.如权力要求60所述的半导体器件，其中所述层的深度在所述开口方向增加。
62.如权力要求59所述的半导体器件，其中在所述锥形区域中所述场氧化物层厚度等于零的点的所述衬底表面下层的深度和在所述开口下所述衬底表面下层的深度相同。
63.如权力要求59所述的半导体器件，其中所述衬底中的层的深度从所述锥形区域下的一点处的零逐渐增加到所述开口下的一给定值。
64.如权力要求59所述的半导体器件，其中所述场氧化物层界定第二开口，所述器件还包括：
所述第二导电类型掺杂剂的侧壁区域，在所述场氧化物层下围绕所述第二开口；和
所述第二导电类型掺杂剂的第二层，于所述衬底中，所述第二层的部分位于所述开口下面，所述第二层和所述侧壁区域重叠，以使在所述衬底中形成第二隔离包。
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