CN101410963A - 具有环绕栅极的纳米线晶体管 - Google Patents
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Abstract
本发明主题的一个方面涉及一种用于形成晶体管的方法。根据所述方法的实施例，在结晶衬底上形成非晶半导体材料柱，且执行固相外延工艺以使用所述结晶衬底作为晶体生长的晶种来使所述非晶半导体材料结晶。所述柱具有亚光刻厚度。在所述结晶半导体柱中在第一源极/漏极区与第二源极/漏极区之间形成晶体管主体。在所述半导体柱周围形成环绕栅极绝缘体，且在所述半导体柱周围形成环绕栅极并通过所述环绕栅极绝缘体使其与所述半导体柱分离。本文中提供其它方面。
Description
相关申请案的交叉参考
本文主张以下申请案的优先权权益：2006年4月4日申请的题为“生长的纳米鳍晶体管(Grown Nanofin Transistors)”的第11/397,430号美国申请案；2006年4月4日申请的题为“蚀刻的纳米鳍晶体管(Etched Nanofin Transistors)”的第11/397,358号美国申请案；2006年4月4日申请的题为“具有纳米鳍晶体管的DRAM(DRAM WithNanofin Transistors)”的第11/397,413号美国申请案；和2006年4月4日申请的题为“具有亚光刻沟道的穿隧晶体管”的第11/397,406号美国申请案，所述申请案均以引用的方式并入本文中。
技术领域
本发明大体上涉及半导体装置，且更明确地说，涉及具有环绕栅极的纳米线晶体管。
背景技术
半导体行业具有减小装置(例如晶体管)尺寸和增加衬底上的装置密度的市场驱动需求。一些产品目标包括较低的功率消耗、较高的性能和较小的尺寸。图1说明由因数k缩放的各种装置参数的大体趋势和关系。将金属氧化物半导体场效应晶体管(MOSFET)技术连续缩放到深亚微米区(其中沟道长度小于0.1微米(100nm或1000
))在常规晶体管结构中造成显著问题。举例来说，结深度应当比沟道长度小得多。因此，参看图1中所说明的晶体管100，对于沟道长度102为近似1000
长的情况，结深度101应为大约几百埃。此类浅结难以通过常规的植入和扩散技术来形成。需要极高水平的沟道掺杂以抑制短沟道效应，例如漏极引发的势垒降低、阈值电压滑移和亚阈值传导。亚阈值传导在DRAM技术中尤其成问题，因为其缩短电容器单元上的电荷存储保持时间。这些极高的掺杂水平导致泄漏增加且载流子移动性减小。因此，归因于较高掺杂的较低载流子移动性和较高泄漏使归因于较短沟道的预期改进性能无效的否定。
泄漏电流是低电压和低功率电池操作的CMOS电路和系统中且尤其是DRAM电路中的显著问题。阈值电压量值较小以实现显著的过度驱动和合理的切换速度。然而，如图2中所说明，较小阈值导致相对较大的亚阈值泄漏电流。
一些经提议以解决此问题的设计使用具有超薄主体的晶体管或其中表面空间电荷区随着其它晶体管尺寸缩小而缩放的晶体管。还已提议双栅或双栅极晶体管结构以缩小晶体管。如本行业中常用的，“双栅(dual-gate)”是指前部栅极和后部栅极可用单独且独立的电压驱动的晶体管，且“双栅极(double-gated)”是指用相同电势驱动两个栅极的结构。双栅极装置结构的实例是鳍形场效应晶体管(FinFET)。还已提议“三栅极”结构和环绕栅极结构。在“三栅极”结构中，栅极位于沟道的三个侧面上。在环绕栅极结构中，栅极环绕或包围晶体管沟道。环绕栅极结构提供对晶体管沟道的合意控制，但所述结构尚难以在实践中实现。
图3说明双栅MOSFET，其中通过栅极绝缘体将漏极、源极和前部及后部栅极与半导体主体分离，且图3还说明由漏极产生的电场。双栅和/或双栅极MOSFET的一些特点优于常规的块硅MOSFET，因为与单个栅极相比，两个栅极可更好地遮蔽由漏极电极产生的电场以免影响沟道的源极端。环绕栅极进一步遮蔽由漏极电极产生的电场以免影响源极。因此，亚阈值泄漏电流特点得以改进，因为当双栅和/或双栅极MOSFET断开时，随着栅极电压降低，亚阈值电流更快速地降低。图4大体上说明与常规块硅MOSFET的亚阈值特点相比，双栅、双栅极或环绕栅极MOSFET的改进的亚阈值特点。
已在II-V化合物半导体纳米线的生长和III-V化合物半导体纳米线晶体管的制作中取得了进展。通过在金圆点上汽液固(VLS)外延生长垂直纳米线来实现II-V化合物半导体晶体管的生长。先前已通过穿过孔进行汽相外延生长或通过在多晶硅DRAM电容器板上方进行固相外延生长以制作多晶纳米线晶体管来描述硅纳米线晶体管。
发明内容
本发明主题的实施例提供来自再结晶在半导体晶片的表面上的非晶半导体纳米棒的纳米线晶体管。硅纳米棒经形成具有的尺寸小于通过侧壁间隔物技术所形成的光刻尺寸。非晶纳米棒的再结晶使用固相外延生长。所得纳米线可用作晶体管的主体区，其中晶体管主体的厚度和沟道长度两者所具有的尺寸均小于光刻尺寸。纳米线晶体管具有卷绕栅极。各种纳米线晶体管实施例使用硅纳米线。
本发明主题的一个方面涉及一种用于形成晶体管的方法。根据所述方法的实施例，在结晶衬底上形成非晶半导体材料柱，且执行固相外延工艺以使用结晶衬底作为晶体生长的晶种来使非晶半导体材料结晶。所述柱具有亚光刻厚度。在结晶半导体柱中在第一源极/漏极区与第二源极/漏极区之间形成晶体管主体。在半导体柱周围形成环绕栅极绝缘体，且在半导体柱周围形成环绕栅极并通过环绕栅极绝缘体使其与半导体柱分离。
一方面涉及一种晶体管。晶体管实施例包括结晶衬底、形成在结晶衬底中的第一源极/漏极区和形成在衬底上并与第一源极/漏极区接触的结晶半导体柱。所述晶体管包括形成在柱的顶部部分中的第二源极/漏极区、形成在柱周围的栅极绝缘体和形成在柱周围并通过栅极绝缘体与柱分离的环绕栅极。所述柱所具有的横截面尺寸小于最小特征大小。
从以下对本发明主题的描述和所参考图式中将容易明白这些和其它方面、实施例、优点及特征。
附图说明
图1说明由因数k缩放的多种装置参数的大体趋势和关系。
图2说明常规硅MOSFET中的亚阈值泄漏。
图3说明双栅MOSFET，其中通过栅极绝缘体将漏极、源极、前部和后部栅极与半导体主体分离，且还说明由漏极产生的电场。
图4大体上说明与常规块硅MOSFET的亚阈值特点相比，双栅、双栅极或环绕栅极MOSFET的改进的亚阈值特点。
图5A到5H说明用以形成具有环绕栅极的结晶纳米棒的工艺的实施例。
图6A到6C说明用以使用图5A到5H中说明的具有卷绕栅极的纳米棒形成具有源极、漏极和栅极触点的隔离晶体管的工艺的实施例。
图7A到7C说明用以使用图5A到5H中说明的具有卷绕栅极的纳米棒形成晶体管阵列的工艺的实施例。
图8说明根据本发明主题的各种实施例形成具有环绕栅极的纳米线晶体管的流程图。
图9是根据本发明主题的各种实施例存储器装置的各种实施例的高级组织的简化框图。
图10说明根据各种实施例具有纳米线晶体管的电子系统的图。
图11描绘具有控制器和存储器的系统的实施例的图。
具体实施方式
以下具体实施方式参看附图，附图以说明的方式展示其中可实践本发明主题的具体方面和实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明主题。本发明主题的各种实施例未必互相排斥，因为一个实施例的方面可与另一实施例的方面组合。在不脱离本发明主题的范围的情况下，可利用其它实施例，并可作出结构、逻辑和电学改变。在以下描述中，术语“晶片”和“衬底”可互换使用以大体上指代上面形成集成电路的任何结构，且还指代在集成电路制作的各种阶段期间的此类结构。两个术语均包括掺杂和未掺杂半导体、半导体的在支撑半导体或绝缘材料上的外延层、此类层的组合，以及此项技术中已知的其它此类结构。如本申请案中所使用的术语“水平”定义为平行于常规平面或者晶片或衬底的表面的平面，而不管晶片或衬底的定向如何。术语“垂直”指代垂直于如上文定义的水平的方向。例如“在……上”、“在……侧”、“高于”、“低于”、“在……上方”和“在……下方”等介词是相对于常规平面或位于晶片或衬底的顶部表面上的表面来定义的，而不管晶片或衬底的定向如何。因此，以下具体实施方式不应在限制性意义上加以理解，且本发明的范围仅由所附权利要求书以及此权利要求书被赋予的等效物的全部范围界定。
以下论述参看硅纳米线晶体管实施例。在阅读和理解本发明后，所属领域的一般技术人员将了解如何使用本文所包含的教示来使用其它半导体形成纳米线晶体管。
图5A到5H说明用以形成具有环绕栅极的结晶纳米棒的工艺的实施例。图5A说明位于衬底504上的第一层503，其中在所述第一层中形成有孔505。第一层能够经蚀刻以在所述层内界定孔。根据各种实施例，在位于硅衬底504上的氮化硅层503中形成孔505，使得孔延伸穿过氮化硅层到达硅衬底。在所说明的实施例中，所述孔经形成为具有对应于最小特征大小的尺寸。每一孔的中心对应于纳米线晶体管的所需位置。纳米线晶体管阵列可在行与列之间具有中心到中心间距2F。
在已在第一层中蚀刻出孔之后，提供氧化物层以覆盖第一层。各种实施例在氮化硅层上方形成氧化硅。一些实施例通过化学汽相沉积(CVD)工艺来沉积氧化硅。
图5B说明在定向蚀刻氧化物以在孔侧面上留下氧化物侧壁506且平面化所得结构之后的结构，所述氧化物侧壁用以减小所得孔的尺寸。举例来说，在100nm技术中，氧化物侧壁将孔的尺寸减小到约30nm。在此实例中，晶体管的主体区的厚度将为特征大小的大约1/3。一些实施例使用化学机械抛光(CMP)工艺来平面化所述结构。
图5C说明形成在所得结构上方的非晶半导体材料507的厚层。非晶材料填充由侧壁506界定的孔。各种实施例将非晶硅作为非晶材料来沉积。图5D说明在例如通过CMP平面化所述结构以仅在孔中留下非晶半导体材料之后的所得结构。
图5E说明在移除侧壁(例如，氧化硅侧壁)之后的所得结构。对所述结构进行热处理以使用称为固相外延(SPE)的工艺将非晶半导体507(例如，非晶硅)结晶为结晶纳米棒(表示为507-C)。非晶半导体柱507接触半导体晶片(例如，硅晶片)，且通过晶片中的晶体作为非晶半导体柱中的晶体生长的晶种。来自SPE工艺的晶体形成由图5E中的箭头508说明。
图5F说明在移除第一层(例如，氮化硅)从而留下延伸远离衬底表面的结晶纳米棒507-C之后且在所得结构上方形成栅极绝缘体509之后的结构。一实施例通过热氧化工艺形成栅极绝缘体。因此，对于其中晶片为硅晶片且纳米棒为结晶硅纳米棒的实施例，栅极绝缘体为氧化硅。可使用其它栅极绝缘体，例如高K绝缘体。
图5G说明在结晶纳米棒507-C的侧壁上形成栅极材料510之后的结构的侧视图，且图5H说明沿着图5G视图的5H-5H的横截面视图。一实施例沉积栅极材料，且蚀刻所得结构以仅在纳米棒的侧壁上留下栅极材料。根据各种实施例，使用多晶硅作为栅极材料。柱的高度决定晶体管的沟道长度，所述柱的高度可小于最小光刻尺寸。各种实施例提供大约近似100nm的沟道长度。这些具有卷绕栅极的纳米棒可用于形成具有环绕或卷绕栅极的纳米线晶体管。所述工艺针对独立晶体管的一些实施例在图6A到6C中继续，且针对晶体管阵列的一些实施例在图7A到7C中继续。
图6A到6C说明用以使用图5A到5H中说明的具有卷绕栅极的纳米棒形成具有源极、漏极和栅极触点的隔离晶体管的工艺的实施例。所说明的结构包括结晶纳米棒607-C、栅极绝缘体609和环绕栅极610。图案化用于卷绕栅极的栅极触点611。各种实施例沉积多晶硅以用作用于卷绕栅极的栅极触点。卷绕栅极和栅极触点(也称为栅极垫)两者凹进到纳米线顶部下方。可使用定向蚀刻工艺使卷绕栅极和栅极垫凹进。如图6B中所说明，用绝缘体填充物(例如，氧化物)612来填充所得结构，并将其平面化到纳米线的顶部。通过从纳米线顶部移除栅极绝缘体来暴露纳米线的顶部。举例来说，可使用蚀刻来从纳米线顶部移除氧化硅。纳米线顶部可经掺杂并接触所界定的区域。纳米线的经掺杂的顶部部分613可用作漏极区。衬底经恰当掺杂以在结晶纳米棒下方扩散，且向上延伸到纳米棒的底部部分中。此掺杂区可用作源极区。此掺杂区614还延伸到触点区域。可在沉积第一层并在其中形成孔之前形成掺杂区。还可在形成环绕栅极之前植入并扩散掺杂剂。可提供恰当掺杂以提供NMOS或PMOS晶体管。如图6C中所说明，触点615可经蚀刻为内埋源极，触点616可经蚀刻为内埋栅极垫，且触点617也可经形成以用于漏极。在阅读和理解本发明后，所属领域的一般技术人员将了解可使用其它独立晶体管设计。
图7A到7C说明用以使用图5A到5H中说明的具有卷绕栅极的纳米棒形成晶体管阵列的工艺的实施例。图7A说明晶体管阵列的实施例的行中的邻近晶体管的俯视图。根据所说明的实施例，一个字线719经形成为邻近于一行晶体管，使得所述行中的每一晶体管718的环绕栅极710接触邻近字线。图7B说明晶体管阵列的另一实施例的行中的邻近晶体管的俯视图。根据各种实施例，多晶硅或栅极材料可用于栅极布线，内埋掺杂区可形成源极区720和源极布线721，且金属触点722和金属用于漏极布线723。在一些实施例中，接着用氧化物回填仅具有卷绕栅极的纳米线结构，且对其进行图案化和蚀刻以在一个方向上在柱之间留下氧化物724并暴露所述侧面上的卷绕栅极。可沉积多晶硅并对其进行定向蚀刻以仅在氧化物块的侧壁和所暴露的栅极侧面上留下。如相对于图6C描述，卷绕栅极可进一步经定向蚀刻以使其凹进到纳米线晶体管的顶部下方。这将形成栅极触点和布线。可使用常规技术对所述结构进行平面化并用氧化物回填，且对纳米线顶部进行掺杂和接触以获得漏极布线。在阅读和理解本发明后，所属领域的一般技术人员将了解可使用其它晶体管阵列设计。
图8说明根据本发明主题的各种实施例形成具有环绕栅极的纳米线晶体管的流程图。
在825处，在衬底中形成孔。举例来说，衬底可包括位于晶片上的第一层，例如位于硅晶片上的氮化硅层，且在第一层中形成孔以暴露晶片。所述孔通过由第一层形成的壁来界定。在826处，在所述孔内抵靠着由第一层形成的壁形成间隔物侧壁，以有效减小孔的尺寸。间隔物侧壁的实例是氧化硅。在827处，用非晶半导体(例如，非晶硅)填充孔。在828处移除间隔物侧壁，从而留下延伸远离晶片的非晶半导体柱。在829处对所得结构进行热处理或退火，以使用晶片作为晶体生长的晶种来使所述非晶半导体再结晶。所述再结晶工艺被称为固相外延(SPE)。所得结构包括延伸远离晶片的结晶纳米线。在830处，在结晶纳米线周围形成环绕栅极绝缘体和环绕栅极。在831处形成源极/漏极区。对纳米线底部进行掺杂以形成第一源极/漏极区，且对纳米线顶部进行掺杂以形成第二源极/漏极区。可在沉积第一层并图案化和蚀刻孔之前通过掺杂衬底来形成第一源极/漏极区。也可在形成栅极之前通过在纳米棒邻近处植入掺杂剂来形成第一源极/漏极。所植入的这些掺杂剂能够完全扩散到纳米棒下方，因为纳米棒非常薄。可在将第一层从衬底移除之后执行此掺杂。
图9是根据本发明主题的各种实施例存储器装置的各种实施例的高级组织的简化框图。所说明的存储器装置932包括存储器阵列933和读取/写入控制电路934，所述电路用以经由通信线路或信道935对存储器阵列执行操作。所说明的存储器装置932可为存储器卡或存储器模块，例如单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。在阅读和理解本发明后，所属领域的一般技术人员将了解，存储器阵列和/或控制电路中的半导体组件能够使用具有环绕栅极的纳米线晶体管来制作，如上文所述。上文已描述这些装置的结构和制作方法。
存储器阵列933包括许多存储器单元936。所述阵列中的存储器单元经布置为行和列。在各种实施例中，字线937连接行中的存储器单元，且位线938连接列中的存储器单元。读取/写入控制电路934包括用以选择所需行的字线选择电路939、用以选择所需列的位线选择电路940和用以检测存储器阵列933中的选定存储器单元的存储器状态的读取电路941。
图10说明根据各种实施例具有一个或一个以上具有环绕栅极的纳米线晶体管的电子系统1042的图。电子系统包括控制器1043、总线1044和电子装置1045，其中总线提供控制器与电子装置之间的通信信道。在各种实施例中，控制器和/或电子装置包括如本文先前论述的纳米线晶体管。所说明的电子系统可包括(但不限于)信息处置装置、无线系统、电信系统、光纤系统、电子-光学系统和计算机。
图11描绘具有控制器1147和存储器1148的系统1146的实施例的图。控制器和/或存储器可包括纳米线晶体管。所说明的系统还包括电子设备1149和总线1150，所述总线用以在控制器与电子设备之间以及在控制器与存储器之间提供通信信道。总线可包括地址、数据总线和控制总线，其每一者经独立配置；或可使用共同通信信道来提供地址、数据和/或控制，所述共同通信信道的使用可通过控制器来调节。在一实施例中，电子设备1149可为经配置为类似于存储器1148的额外存储器。一实施例可包括耦合到总线的外围装置1151。外围装置可包括显示器、额外的存储存储器或可结合控制器和/或存储器操作的其它控制装置。在一实施例中，控制器是处理器。控制器、存储器、电子设备和外围装置中的任一者可包括纳米线晶体管。所述系统可包括(但不限于)信息处置装置、电信系统和计算机。含有如本发明中所描述的纳米线晶体管的应用包括用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中的电子系统，且可包括多层多芯片模块。此电路可进一步作为多种电子系统的子组件，所述电子系统例如时钟、电话、手机、个人计算机、汽车、工业控制系统、飞机和其它电子系统。
存储器可经实行为含有根据各种实施例的纳米线晶体管的存储器装置。将了解，实施例同等地适用于任何大小和类型的存储器电路且不希望限于特定类型的存储器装置。存储器类型包括DRAM、SRAM(静态随机存取存储器)或快闪存储器。另外，DRAM可为同步DRAM，其常称为SGRAM(同步图形随机存取存储器)、SDRAM(同步动态随机存取存储器)、SDRAM II和DDR SDRAM(双数据速率SDRAM)。各种新兴存储器技术能够使用纳米线晶体管。
本发明包括若干工艺、电路图和结构。本发明主题不限于特定工艺次序或逻辑布置。虽然本文中已经说明和描述了具体实施例，但所属领域的一般技术人员将了解，可用经设计以实现相同目的的任何布置来替代所展示的具体实施例。本申请案希望涵盖本发明主题的变型或变化。应了解，以上描述希望为说明性的而非限制性的。所属领域的技术人员在审阅和理解以上描述后将明白以上实施例的组合和其它实施例。应参看所附权利要求书以及此权利要求书被赋予的等效物的全部范围来确定本发明主题的范围。
Claims (35)
1.一种用于形成晶体管的方法，其包含：
形成晶体管主体，其包括：
在结晶衬底上形成非晶半导体材料柱，所述柱具有亚光刻厚度；以及
执行固相外延(SPE)工艺以使用所述结晶衬底作为晶体生长的晶种来使所述非晶半导体材料结晶，所述晶体管主体经形成在所述结晶半导体柱中在第一源极/漏极区与第二源极/漏极区之间；
在所述半导体柱周围形成环绕栅极绝缘体；以及
在所述半导体柱周围形成环绕栅极，且通过所述环绕栅极绝缘体使其与所述半导体柱分离。
2.根据权利要求1所述的方法，其中在结晶衬底上形成非晶半导体材料柱包括在结晶硅衬底上形成非晶硅柱。
3.根据权利要求1所述的方法，其中形成所述环绕栅极绝缘体包括形成氧化硅。
4.根据权利要求1所述的方法，其中形成环绕栅极包括形成多晶硅栅极。
5.根据权利要求1所述的方法，其中形成环绕栅极包括形成金属栅极。
6.根据权利要求1所述的方法，其进一步包含使所述环绕栅极凹进，使得所述环绕栅极具有小于所述柱的高度的高度。
7.根据权利要求1所述的方法，其进一步包含在所述衬底中形成所述第一源极/漏极区，以及在所述柱的顶部部分中形成所述第二源极/漏极区。
8.一种用于形成晶体管的方法，其包含：
形成晶体管主体，其包括：
在硅晶片上形成氮化硅；
在所述氮化硅中蚀刻出孔，所述孔具有最小特征大小且延伸穿过所述氮化硅到达所述硅晶片；
将所述孔的尺寸减小到小于所述最小特征大小，包括在界定所述孔的所述氮化硅的侧面上形成氧化硅侧壁间隔物；
用非晶硅填充所述孔；
移除所述氧化硅侧壁间隔物，以留下接触所述晶片并从所述晶片延伸的非晶硅柱；以及
使所述硅柱结晶以形成结晶硅柱，所述晶体管主体经形成在所述结晶硅柱中
在第一源极/漏极区与第二源极/漏极区之间；
在所述半导体柱周围形成环绕栅极绝缘体；以及
在所述半导体柱周围形成环绕栅极，且通过所述环绕栅极绝缘体使其与所述半导体柱分离。
9.根据权利要求8所述的方法，其中所述结晶硅柱的高度小于所述最小特征大小。
10.根据权利要求8所述的方法，其中形成环绕栅极绝缘体包括氧化所述结晶硅柱。
11.根据权利要求8所述的方法，其进一步包含针对独立晶体管蚀刻源极、栅极和漏极触点。
12.根据权利要求8所述的方法，其进一步包含针对晶体管阵列形成源极线、至少一个栅极线和漏极触点。
13.一种用于形成晶体管的方法，其包含：
形成晶体管主体，其包括：
在硅晶片上形成氮化硅；
在所述氮化硅中蚀刻出孔，所述孔具有最小特征大小且延伸穿过所述氮化硅到达所述硅晶片；
在界定所述孔的所述氮化硅的侧面上形成氧化硅侧壁间隔物；
用非晶硅填充所述孔，所述非晶硅接触所述硅晶片；
移除所述氧化硅侧壁间隔物，以留下接触所述晶片并从所述晶片延伸的非晶硅柱；以及
使所述硅柱结晶以形成结晶硅柱，所述晶体管主体经形成在所述结晶硅柱中
在第一源极/漏极区与第二源极/漏极区之间；
在所述硅柱周围形成环绕栅极绝缘体；以及
在所述硅柱周围形成环绕栅极，且通过所述环绕栅极绝缘体使其与所述硅柱分离。
14.根据权利要求13所述的方法，其进一步包含在所述晶片上形成接触所述第一源极/漏极区的第一触点，形成接触所述环绕栅极的栅极触点，以及在所述硅柱上形成接触所述第二源极/漏极区的第二触点。
15.根据权利要求13所述的方法，其中形成环绕栅极绝缘体包括氧化所述硅柱。
16.一种方法，其包含：
在硅晶片上形成氮化硅层；
在所述氮化硅层中蚀刻出孔，所述孔具有最小特征大小且延伸穿过所述氮化硅到达所述硅晶片；
在所述孔内形成接触所述氮化硅的氧化硅侧壁间隔物；
用非晶硅填充所述孔，所述非晶硅接触所述硅晶片；
移除所述氧化硅侧壁间隔物，以留下接触所述晶片并从所述晶片延伸的非晶硅柱；
使所述硅柱结晶以形成结晶硅柱；
从所述晶片移除所述氮化硅；
在所述晶片和所述硅柱上形成绝缘体层；
在所述硅柱周围形成环绕栅极，且通过所述环绕栅极绝缘体使其与所述硅柱分离；
在所述晶片中形成第一源极/漏极扩散区；
形成邻近于所述环绕栅极的栅极触点；
将所述环绕栅极的顶部表面和所述栅极触点的顶部表面蚀刻为位于所述柱的顶部表面下方；
用绝缘体填充所述结构；
在所述柱的顶部部分中形成第二源极/漏极扩散区；以及
形成穿过所述绝缘体到达所述第一源极/漏极区、所述第二源极/漏极区和所述栅极触点的触点。
17.根据权利要求16所述的方法，其中在所述晶片和所述硅柱上形成绝缘体包括氧化所述晶片和所述硅柱。
18.根据权利要求16所述的方法，其中形成环绕栅极包括形成多晶硅栅极。
19.一种方法，其包含：
在硅晶片中形成至少一个内埋源极导体；
在所述硅晶片上形成氮化硅层；
在所述氮化硅中蚀刻出多个孔，所述多个孔经布置成行和列的阵列，每一孔具有最小特征大小且延伸穿过所述氮化硅到达所述硅晶片，所述多个孔中的至少两者形成在所述内埋源极导体上方；
在每一孔内形成接触所述氮化硅的氧化硅侧壁间隔物；
用非晶硅填充每一孔，所述非晶硅接触所述硅晶片，位于所述多个孔的至少两者中的所述非晶硅接触所述硅晶片中的所述内埋源极导体；
移除所述氧化硅侧壁间隔物，以留下接触所述晶片并从所述晶片延伸的非晶硅柱，所述非晶硅柱具有小于所述最小特征大小的横截面尺寸；以及
使所述硅柱结晶以形成结晶硅柱；
从所述晶片移除所述氮化硅；
在所述晶片和所述硅柱上形成绝缘体层；
在所述硅柱周围形成环绕栅极，且通过所述环绕栅极绝缘体使其与所述硅柱分离；
形成邻近于每一行的至少一个栅极线，所述至少一个栅极线接触所述行中的每一环绕栅极；
将所述环绕栅极的顶部表面和所述栅极触点的顶部表面蚀刻为位于所述柱的顶部表面下方；
用绝缘体填充所述结构；
在所述柱的顶部部分中形成第二源极/漏极扩散区；以及
形成到达所述第二源极/漏极区的触点。
20.根据权利要求19所述的方法，其中在所述晶片和所述硅柱上形成绝缘体包括氧化所述晶片和所述硅柱。
21.根据权利要求19所述的方法，其中形成环绕栅极包括形成多晶硅栅极。
22.根据权利要求19所述的方法，其中在硅晶片中形成至少一个内埋源极导体包括在所述硅晶片中植入掺杂剂。
23.一种晶体管，其包含：
结晶衬底；
形成在所述结晶衬底中的第一源极/漏极区；
形成在所述衬底上且接触所述第一源极/漏极区的结晶半导体柱，所述半导体柱具有小于最小特征大小的横截面尺寸；
形成在所述柱的顶部部分中的第二源极/漏极区；
形成在所述柱周围的栅极绝缘体；以及
形成在所述柱周围且通过所述栅极绝缘体而与所述柱分离的环绕栅极。
24.根据权利要求23所述的晶体管，其中所述半导体柱具有所述最小特征大小的大约三分之一的横截面尺寸。
25.根据权利要求23所述的晶体管，其中所述半导体柱具有大约30nm的横截面尺寸。
26.根据权利要求23所述的晶体管，其中所述栅极绝缘体包括氧化硅。
27.根据权利要求23所述的晶体管，其中所述栅极包括多晶硅栅极。
28.根据权利要求23所述的晶体管，其中所述栅极包括金属栅极。
29.一种晶体管，其包含：
结晶硅衬底；
形成在所述结晶硅衬底中的第一源极/漏极区；
形成在所述衬底上且接触所述第一源极/漏极区的结晶硅柱，所述硅柱具有小于最小特征大小的横截面尺寸；
形成在所述柱的顶部部分中的第二源极/漏极区；
形成在所述柱周围的栅极绝缘体；
形成在所述柱周围且通过所述栅极绝缘体而与所述柱分离的环绕栅极；以及
定位在邻近于所述环绕栅极处且接触所述环绕栅极的栅极触点，所述环绕栅极和所述栅极触点经蚀刻为使顶部表面位于所述柱的顶部表面下方。
30.根据权利要求29所述的晶体管，其中所述半导体柱具有所述最小特征大小的大约三分之一的横截面尺寸。
31.根据权利要求29所述的晶体管，其中所述半导体柱具有大约30nm的横截面尺寸。
32.一种晶体管，其包含：
结晶硅衬底；
形成在所述结晶硅衬底中的第一源极/漏极区；
形成在所述衬底上且接触所述第一源极/漏极区的结晶硅柱，所述硅柱具有小于最小特征大小的横截面尺寸；
形成在所述柱的顶部部分中的第二源极/漏极区；
形成在所述柱周围的栅极绝缘体；
形成在所述柱周围且通过所述栅极绝缘体而与所述柱分离的环绕栅极；以及
定位在邻近于所述环绕栅极处且接触所述环绕栅极的至少一个栅极线，所述环绕栅极和所述栅极线经蚀刻为使顶部表面位于所述柱的顶部表面下方。
33.根据权利要求32所述的晶体管，其中所述至少一个栅极线包括邻近于所述柱的相对侧面上的所述环绕栅极且接触所述环绕栅极的第一和第二栅极线。
34.一种半导体结构，其包含：
结晶衬底；以及
形成在所述衬底上且接触所述第一源极/漏极区的半导体柱，所述半导体柱具有小于最小特征大小的横截面尺寸，所述半导体柱具有指示部分完成的固相外延(SPE)工艺的结晶底部部分和非结晶顶部部分。
35.根据权利要求34所述的结构，其进一步包含位于所述衬底上的氮化硅层，所述氮化硅层通过孔隙而与所述柱分离。
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