CN101416288A - 纳米鳍隧穿晶体管 - Google Patents

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Abstract

本文揭示具有包围晶体管主体的栅极的垂直隧穿晶体管，其具有小于亚光刻尺寸的宽度尺寸。这些具有包围栅极的薄隧穿晶体管用于获得低亚阈值泄漏。各种实施例通过从形成于衬底上的非晶结构生长晶体纳米鳍、通过蚀刻晶体衬底以从所述晶体衬底界定晶体纳米鳍，或通过从形成于所述衬底上的非晶结构生长晶体纳米线来提供亚光刻主体。本文还提供其它方面和实施例。

Description

纳米鳍隧穿晶体管
相关申请案的交叉参考
特此主张以下申请案的优先权：2006年4月4日申请的标题为“具有包围栅极的纳米线晶体管”(“Nanowire Transistor With Surrounding Gate，”)的第11/397,527号美国申请案；2006年4月4日申请的标题为“生长的纳米鳍晶体管”(“Grown NanofinTransistors，”)的第11/397,430号美国申请案；2006年4月4日申请的标题为“蚀刻的纳米鳍晶体管”(“Etched Nanofin Transistors，”)的第11/397,358号美国申请案；以及2006年4月4日申请的标题为“具有纳米鳍晶体管的DRAM”(“DRAM With NanofinTransistors，”)的第11/397,413号美国申请案，上述申请案以引用的方式并入本文。
本申请案还涉及以下以全文引用方式并入本文的共同转让的美国专利申请案：2004年8月25日申请的标题为“垂直隧穿纳米线晶体管”(“Vertical Tunneling Nano-WireTransistor，”)的第11/210,374号美国申请案；2005年8月29日申请的标题为“超薄主体垂直隧穿晶体管”(“Ultra-Thin Body Vertical Tunneling Transistor，”)的第11/215,468号美国申请案；以及2005年8月29日申请的标题为“DRAM隧穿存取晶体管”(“DRAMTunneling Access Transistor，”)的第11/219,085号美国申请案。
技术领域
本发明大体上涉及半导体装置，且更特定来说涉及具有亚光刻沟道的隧穿晶体管。
背景技术
半导体行业存在市场驱动的减小例如晶体管等装置的尺寸以及增加衬底上装置密度的需要。一些产品目标包含较低功率消耗、较高性能以及较小尺寸。晶体管长度已变得很小，使得当其关闭时电流继续流动，从而消耗电池并影响性能。当金属氧化物半导体(MOS)晶体管的栅极-源极电压小于其电压阈值时，其在亚阈值区内。此特征在于漏极电流随着栅极-源极电压的指数变化。随着技术进步，亚阈值泄漏电流可成指数增长并变为总功率耗散的日益增大的分量。电池寿命较重要的手持或便携式装置的设计者非常关注此问题，因此在实现满意性能的同时使功率耗散最小是日益重要的目标。泄漏电流是DRAM电路中的显著问题，因为其减少了电容器单元上的电荷存储保持时间。
图1说明以因数k缩小的多种装置参数的一般趋势和关系。举例来说，在常规晶体管结构中，结深度应比沟道长度小得多。因此，参看图1说明的晶体管100，针对近似
Figure A200780012084D00101
长的沟道长度102，结深度101应大约为几百埃。此类浅结难以通过常规植入和扩散技术形成。需要极高等级的沟道掺杂来抑制短沟道效应，例如漏极感应势垒降低、阈值电压下降以及亚阈值导电。这些极高的掺杂等级导致泄漏增加且载流子迁移率减小。阈值电压量值较小而实现重要的过驱动和合理的切换速度。然而如图2说明，小阈值电压导致相对大的亚阈值泄漏电流。因此，由于归因于较高掺杂的较低载流子迁移率和较高泄漏而无法获得归因于较短沟道的预期改善的性能。
图3说明常规平面CMOS晶体管的60毫伏/10×10-6体积分数(mV/decade)的理想亚阈值斜率与具有短沟道效应的常规平面晶体管结构的大约120毫伏/10×10-6体积分数到80毫伏/10×10-6体积分数的亚阈值斜率之间的比较。此图反映了在常规纳米级平面CMOS晶体管技术中控制和减小亚阈值泄漏电流的难度。问题由于纳米级CMOS电路中使用的较低电源电压而加剧，所述电压现在大约是2.5V，且计划变为甚至更低而达到1.2V范围内。当晶体管接通时，亚阈值泄漏电流应低于晶体管电流电平至少八个数量级或八十倍，以便提供良好的I开/I关比率；但1.2V电源不能为常规平面装置提供足够的电压摆动以既提供高电流又提供低亚阈值泄漏。接通晶体管需要高于阈值电压VT的某个显著的电压过驱动，且关闭晶体管亚阈值泄漏需要若干倍的阈值电压斜率，图3中说明为大约100毫伏/10×10-6体积分数。
一些建议的解决此问题的设计使用具有超薄主体的晶体管或表面空间电荷区随其它晶体管尺寸缩小而缩小的晶体管。还建议双重栅或双栅晶体管结构来缩小晶体管。如行业中通常使用，“双重栅”指具有可用单独且独立电压驱动的前栅极和后栅极的晶体管，且“双栅”指两个栅极在相同电位时驱动的结构。栅极主体连接晶体管提供动态或变化的阈值电压，从而在晶体管接通时提供低阈值，在晶体管断开时提供高阈值。双栅装置结构的实例是鳍式场效应晶体管(FinFET)。还建议“三栅”结构和包围栅极结构。在“三栅”结构中，栅极在沟道的三个侧面上。在包围栅极结构中，栅极包围或环绕晶体管沟道。包围栅极结构提供对晶体管沟道的合意的控制，但此结构在实践中难以实现。
图4说明具有漏极、源极以及通过栅极绝缘体与半导体主体分离的前栅极和后栅极的双重栅MOSFET，且还说明由漏极产生的电场。双重栅和/或双栅MOSFET的一些特性优于常规块状硅MOSFET，因为与单个栅极相比，两个栅极较好地使沟道的源极端屏蔽于由漏极电极产生的电场。包围栅极进一步使源极屏蔽于由漏极电极产生的电场。图5大体上说明双重栅、双栅或包围栅极MOSFET与常规块状硅MOSFET的亚阈值特性相比的改善的亚阈值特性。当双重栅和/或双栅MOSFET断开时，亚阈值电流较快地减小。
具有亚光刻沟道尺寸的MOSFET(例如鳍式场效应晶体管)可具有60毫伏/10×10-6体积分数的亚阈值斜率，其小于与较大的常规平面MOSFET相关联的亚阈值斜率。然而仍需要一种具有大幅减小的亚阈值泄漏的新装置结构。
发明内容
隧穿晶体管可具有接近零的亚阈值斜率。本文揭示具有包围晶体管主体的栅极的垂直隧穿晶体管，其具有小于亚光刻尺寸的宽度尺寸。这些具有包围栅极的薄隧穿晶体管用于在CMOS电路中获得低亚阈值泄漏。各种实施例通过从形成于衬底上的非晶结构生长晶体纳米鳍、通过蚀刻晶体衬底以从所述晶体衬底界定晶体纳米鳍，或通过从形成于所述衬底上的非晶结构生长晶体纳米线来提供亚光刻主体。各种实施例使用侧壁间隔物技术来实现亚光刻尺寸。
各种方面涉及一种晶体管。各种晶体管实施例包含：纳米鳍，其具有在第一方向上的亚光刻横截面宽度以及在正交于所述第一方向上的第二方向上的对应于最小特征尺寸的横截面宽度；包围栅极绝缘体，其围绕所述纳米鳍；以及包围栅极，其围绕所述纳米鳍并通过所述包围栅极绝缘体与所述纳米鳍分离。在所述纳米鳍底端的第一导电类型的第一源极/漏极区和在所述纳米鳍顶端的第二导电类型的第二源极/漏极区在所述第一源极/漏极区与所述第二源极/漏极区之间界定垂直定向的沟道区。各种晶体管实施例包含晶体柱，其具有至少一个亚光刻横截面尺寸且形成于衬底表面上；包围栅极绝缘体，其围绕所述晶体柱；以及包围栅极，其围绕所述晶体柱并通过所述包围栅极绝缘体与所述晶体柱分离。所述晶体柱适于在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间提供垂直定向的沟道区。
各种方面涉及一种形成晶体管的方法。根据本发明的各种实施例，形成纳米鳍，其具有在第一方向上的亚光刻横截面宽度以及在正交于所述第一方向上的第二方向上的对应于最小特征尺寸的横截面宽度。形成包围栅极绝缘体，其围绕所述纳米鳍，且形成包围栅极，其围绕所述纳米鳍并通过所述包围栅极绝缘体与所述纳米鳍分离。所述纳米鳍适于在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间提供垂直定向的沟道。各种实施例在衬底上形成非晶半导体柱，且重结晶所述半导体柱以形成所述纳米鳍。各种实施例在结晶衬底中蚀刻沟槽以从所述衬底形成所述纳米鳍。
根据所述方法的各种实施例，形成晶体柱，其具有至少一个亚光刻横截面尺寸，包含在衬底上形成非晶半导体柱且重结晶所述半导体柱以形成所述晶体柱。形成包围栅极绝缘体，其围绕所述晶体柱，且形成包围栅极，其围绕所述晶体柱并通过所述包围栅极绝缘体与所述晶体柱分离。所述晶体柱适于在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间提供垂直定向的沟道区。
从以下对本发明标的物的描述和参考图式将明了这些和其它方面、实施例、优点和特征。
附图说明
图1说明以因数k缩小的多种装置参数的一般趋势和关系。
图2说明常规硅MOSFET中的亚阈值泄漏。
图3说明常规平面CMOS晶体管的60毫伏/10×10-6体积分数的理想亚阈值斜率与具有短沟道效应的常规平面晶体管结构的大约120毫伏/10×10-6体积分数到80毫伏/10×10-6体积分数的亚阈值斜率之间的比较。
图4说明具有漏极、源极、通过栅极绝缘体与半导体主体分离的前栅极和后栅极的双重栅MOSFET，以及由漏极产生的电场。
图5大体上说明双重栅、双栅和包围栅极MOSFET与常规块状硅MOSFET的亚阈值特性相比的改善的亚阈值特性。
图6说明晶体管结构，其具有垂直亚光刻沟道、包围栅极、以及相同导电类型的源极/漏极区。
图7说明根据本发明标的物的各种实施例的隧穿晶体管，其具有垂直亚光刻沟道、包围栅极以及不同导电类型的源极/漏极区。
图8说明根据本发明各种实施例，当晶体管栅极未偏压时图7的隧穿晶体管的电操作的能带图。
图9说明根据本发明各种实施例，当晶体管栅极偏压时图7的隧穿晶体管的电操作的能带图。
图10说明根据本发明标的物的各种实施例的图7隧穿晶体管的隧穿晶体管漏极电流对栅极-源极电压关系的图，且说明根据本发明标的物的各种实施例的亚阈值泄漏电流。
图11A到11H说明根据本发明标的物的各种实施例的用于生长纳米线主体以提供用于隧穿晶体管的垂直沟道的过程。
图12A到12L说明根据本发明标的物的各种实施例的用于生长纳米鳍主体以提供用于隧穿晶体管的垂直沟道的过程。
图13A到13L说明根据本发明标的物的各种实施例的用于蚀刻衬底以界定纳米鳍主体而提供用于隧穿晶体管的垂直沟道的过程。
图14说明根据本发明标的物的各种实施例的形成隧穿纳米鳍晶体管的方法。
图15说明根据本发明标的物的各种实施例的生长用于隧穿晶体管的亚光刻晶体管主体的方法。
图16说明根据各种实施例的用于隧穿纳米鳍晶体管阵列的纳米鳍布局的俯视图。
图17说明根据本发明标的物的各种实施例的包含隧穿晶体管的或非门逻辑电路。
图18说明根据本发明标的物的各种实施例的包含隧穿晶体管的与非门逻辑电路。
图19是根据本发明标的物的各种实施例的存储器装置的各种实施例的高级组织的简化框图。
图20说明根据各种实施例的具有一个或一个以上隧穿晶体管的电子系统的图。
图21描绘具有控制器和存储器的系统的实施例的图。
具体实施方式
以下具体实施方式涉及附图，附图以说明的方式展示可实践本发明标的物的特定方面和实施例。充分详细描述这些实施例以使所属领域的技术人员能够实践本发明标的物。本发明标的物的各种实施例不一定相互排斥，因为一个实施例的方面可与另一实施例的方面组合。在不脱离本发明标的物的范围的情况下可利用其它实施例且可做出结构、逻辑和电气改变。在以下描述中，术语“晶片”和“衬底”可互换使用以大体上指代上面形成集成电路的任何结构，且还指代在集成电路制造的各个阶段期间的此类结构。两个术语均包含掺杂和未掺杂半导体、支撑半导体或绝缘材料上的半导体的外延层、此类层的组合以及此项技术中已知的其它此类结构。本申请案中使用的术语“水平”界定为平行于晶片或衬底的常规平面或表面的平面，无论晶片或衬底的定向如何。术语“垂直”指代垂直于上文界定的水平的方向。例如“在...上”、“侧面”、“较高”、“较低”、“上方”和“下方”的前置词是相对于在晶片或衬底的顶面上的常规平面或表面而界定的，无论晶片或衬底的定向如何。因此，以下具体实施方式不应以限制性意义来理解，且本发明的范围仅由所附权利要求书以及此权利要求书具有的等效物的完整范围来界定。
本发明标的物涉及具有包围栅极和亚光刻沟道的隧穿晶体管。隧穿晶体管结构的各种实施例及其形成方法在下文描述。所述结构包含生长的纳米线隧穿晶体管、生长的纳米鳍隧穿晶体管以及蚀刻的纳米鳍晶体管。下文还描述纳米鳍阵列的布局、CMOS逻辑电路的实例以及较高级的装置和系统。
隧穿晶体管
图6说明晶体管结构603，其具有垂直亚光刻沟道604、包围栅极605、以及相同导电类型的源极/漏极区606和607。所述晶体管可以是例如2006年4月4日申请的第11/397,430号和2006年4月4日申请的第11/397,358号美国申请案中描述的纳米鳍晶体管，或可以是例如2006年4月4日申请的第11/397,527号美国申请案中描述的纳米线晶体管。包围栅极605围绕主体或沟道604，且通过包围栅极绝缘体608与主体或沟道604分离。衬底经掺杂以在衬底中形成导电线609，其导电连接到底部源极/漏极区606。
图7说明根据本发明标的物的各种实施例的隧穿晶体管，其具有垂直亚光刻沟道、包围栅极以及不同导电类型的源极/漏极区。说明的实施例形成于硅衬底或N+阱中。替代实施例可对衬底使用其它导电掺杂。
代替如图6说明的晶体管中在衬底中形成的常规N+源极区，本发明标的物的第一源极/漏极区706是P+掺杂。另外，将第一源极/漏极区706耦合到电路中的其它组件的源极布线709也是P+掺杂的。
轻度掺杂的薄p型体704形成于第一源极/漏极区706上。在一个实施例中，这是以0.1微米技术实施的，使得晶体管具有大约100nm的高度和在25到50nm范围内的厚度。替代实施例可使用其它高度和/或厚度范围。
N+掺杂的第二源极/漏极区707形成于硅主体704的顶部。接触件710形成于第二源极/漏极区707上以允许晶体管的第二源极/漏极区连接到电子电路的其它组件。此连接件可以是金属或某种其它材料。
栅极绝缘体层708围绕薄主体709形成。绝缘体可以是氧化物或某种其它类型的介电材料。一些实施例通过使半导体主体氧化而形成绝缘体。举例来说，一实施例对硅柱执行热氧化过程以提供围绕柱的氧化硅栅极绝缘体。
控制栅极705围绕绝缘体层708形成。如此项技术中众所周知，对控制栅极的适当偏压引起在第一与第二源极/漏极区706与707之间的沟道区中形成N沟道。
可植入P+第一源极/漏极区。由于P+掺杂总是低于N+，因此无需遮蔽柱的顶部，因为其将保持N+。所得的柱在侧壁下方具有P+区且在顶部具有N+区。柱是薄的且P+区将在柱下方扩散和合并。在一实施例中，晶体管结构具有生长的或沉积的栅极绝缘体以及由侧壁蚀刻技术形成的包围栅极。
图8和9说明图6的晶体管的操作的能带图。每一图的上部线指示导带的能量且下部线指示价带的能量。图8说明根据本发明标的物的各种实施例的当晶体管栅极未偏压时图7的隧穿晶体管的电操作的能带图。图展示沟道以及N+第二源极/漏极区811和P+第一源极/漏极区812。在非导电条件下，源极/漏极区之间存在大势垒813。图9说明根据本发明标的物的各种实施例的当晶体管栅极偏压时图7的隧穿晶体管的电操作的能带图。晶体管的电操作是基于MOS栅极PIN型二极管(pin-diode)。向栅极施加偏压产生导电条件，其中一旦电子浓度退化就引发形成电子通道。隧道结914形成于沟道的P+侧。施加漏极偏压引起带弯曲，且N型区导电带位于源极区中的价带边缘下方。接着电子可从源极价带隧穿到引发的n型沟道区，导致漏极电流。由于在沟道中的导带边缘拉到源极中的价带下方之前没有隧穿，因此接通特性非常尖锐且亚阈值斜率接近隧穿晶体管的理想值0毫伏/10×10-6体积分数，如图10说明。
图10说明根据本发明标的物的各种实施例的图7隧穿晶体管的隧穿晶体管漏极电流对栅极-源极电压关系的图，且说明根据本发明标的物的各种实施例的亚阈值泄漏电流。此图展示由对隧穿晶体管的实施例的偏压导致的亚阈值电流1015的非常陡的斜率“S”。图10的垂直的漏极电流轴是对数标度，而水平的VGS轴是线性的。
形成垂直亚光刻沟道的方法
以下论述涉及硅晶体管实施例。在阅读和理解本发明之后，所属领域的技术人员将了解如何使用本文包含的教示来使用其它半导体形成具有亚光刻沟道的隧穿晶体管。
生长纳米线主体的方法
图11A到11H说明根据本发明标的物的各种实施例的用于生长纳米线主体以提供用于隧穿晶体管的垂直沟道的过程。说明的过程形成具有包围栅极的晶体纳米棒。说明的过程揭示于2006年4月4日申请的标题为“具有包围栅极的纳米线晶体管”(“NanowireTransistor With Surrounding Gate，”)的第11/397,527号美国申请案中，其以全文引用的方式并入本文。
图11A说明衬底1117上的第一层1116，其中孔1118形成于第一层中。第一层能够经蚀刻以在层内界定孔。根据各种实施例，孔1118形成于硅衬底1117上的氮化硅层1116中，使得孔延伸穿过氮化硅层到达硅衬底。在说明的实施例中，孔以对应于最小特征尺寸的尺寸形成。每一孔的中心对应于纳米线晶体管的所需位置。纳米线晶体管阵列可具有行与列之间的中心到中心间距2F。
提供氧化物层以在第一层中蚀刻孔之后覆盖第一层。各种实施例在氮化硅层上形成氧化硅。一些实施例通过化学气相沉积(CVD)工艺沉积氧化硅。
图11B说明在方向性蚀刻氧化物以在孔的侧面上留下氧化物侧壁1119(用以减小所得孔的尺寸)且将所得结构平面化之后的结构。例如在100nm技术中，氧化物侧壁将孔的尺寸减小到大约30nm。在此实例中，晶体管的主体区的厚度将大约是特征尺寸的1/3。一些实施例使用化学机械抛光(CMP)工艺将结构平面化。
图11C说明形成于所得结构上的厚非晶半导体材料1120的层。非晶材料填充由侧壁1119界定的孔。各种实施例沉积非晶硅作为非晶材料。图11D说明在例如通过CMP平面化以仅在孔中留下非晶半导体材料之后的所得结构。
图11E说明在移除侧壁(例如，氧化硅侧壁)之后的所得结构。将结构热处理以使用例如称为固相外延(SPE)的工艺使非晶半导体1120(例如，a-硅)结晶为晶体纳米棒(1120-C表示)。非晶半导体柱1120与半导体晶片(例如，硅晶片)接触，且晶片中的晶体作为非晶半导体柱中晶体生长的种源。SPE工艺的晶体形成在图11E中由箭头1121说明。
图11F说明在移除第一层(例如，氮化硅)而留下从衬底表面延伸离开的晶体纳米棒1120-C之后且在所得结构上形成栅极绝缘体1122之后的结构。一实施例通过热氧化工艺形成栅极绝缘体。因此，对于晶片是硅晶片且纳米棒是晶体硅纳米棒的实施例，栅极绝缘体是氧化硅。可使用其它栅极绝缘体，例如高K绝缘体。
图11G说明在栅极材料1123形成于晶体纳米棒1120-C的侧壁上之后的结构的侧视图，且图11H说明所述结构的沿着图11G的11H-11H的横截面图。一实施例沉积栅极材料并蚀刻所得结构以仅在纳米棒的侧壁上留下栅极材料。根据各种实施例，使用多晶硅作为栅极材料。决定晶体管沟道长度的柱高度可小于最小光刻尺寸。各种实施例提供大约100nm的沟道长度。这些具有包绕栅极的纳米棒可用于形成具有包围或包绕栅极的纳米线晶体管。可形成独立的晶体管或晶体管阵列，如2006年4月4日申请的标题为“具有包围栅极的纳米线晶体管”(“Nanowire Transistor With Surrounding Gate.”)的第11/397,527号美国申请案中揭示。
生长纳米鳍主体的方法
图12A到12L说明根据本发明标的物的各种实施例的用于生长纳米鳍主体以提供用于隧穿晶体管的垂直沟道的过程。说明的过程揭示于2006年4月4日申请的标题为“生长的纳米鳍晶体管”(“Grown Nanofin Transistors，”)的第11/397,430号美国申请案中，其以全文引用的方式并入本文。
这里揭示纳米鳍晶体管，以及在衬底上将垂直非晶硅纳米鳍重结晶以制成单晶硅纳米鳍晶体管的制造技术。本发明标的物的方面提供具有垂直沟道的纳米鳍晶体管，其中在鳍的底部存在第一源极/漏极区且在鳍的顶部存在第二源极/漏极区。
图12A和12B分别说明半导体结构1224的俯视图和沿着12B-12B的横截面图，所述半导体结构1224具有氮化硅层1225、氮化硅层中的孔1226以及沿着孔的壁的非晶硅的侧壁间隔物1227。在氮化硅层中蚀刻孔，且沉积并方向性蚀刻非晶硅以仅在侧壁上保留。蚀刻孔1226穿过氮化硅层1225到达硅晶片或衬底1228。
图12C和12D分别说明在移除氮化硅层之后的结构1224的俯视图和沿着线12D-12D的横截面图。如说明的，在移除氮化硅层之后，留下侧壁1227作为持续的窄的非晶硅区。所得的持续硅图案可称为“跑道”图案，因为其具有大体伸长的矩形形状。线的宽度由非晶硅的厚度而不是遮蔽和光刻来确定。举例来说，根据各种实施例，非晶硅的厚度可大约为20nm到50nm。使用固相外延(SPE)生长工艺来重结晶持续的窄的非晶硅区。SPE生长工艺包含对结构进行退火或热处理以引起非晶硅结晶，其从与用作用于结晶生长的种源的硅衬底1228的界面处开始，直到持续的窄的硅区的剩余部分。
图12E说明在应用掩模层之后的结构1224的俯视图。蚀刻阴影区域，留下由晶体硅形成的独立鳍。图12F和12G分别说明独立鳍1229的图案的俯视图和沿着线12G-12G的横截面图。埋入的掺杂区1230充当第一源极/漏极区。根据各种实施例，埋入可掺杂区可经图案化以在鳍阵列的行或列方向上形成导电线。
图12H说明结构的俯视图，其中鳍由栅极绝缘体1231和栅极1232包围。可以各种方式沉积或以其它方式形成栅极绝缘体。举例来说，可通过热氧化工艺在硅鳍上形成氧化硅。栅极可以是任何栅极材料，例如多晶硅或金属。沉积并方向性蚀刻栅极材料以仅在具有栅极绝缘体的鳍结构的侧壁上留下栅极材料。布线可定向于“x方向”或“y方向”。
图12I和12J分别说明在用绝缘体1233回填结构且沿着鳍的长边在“x方向”上形成栅极布线1234之后图12H说明的结构的俯视图和沿着线12J-12J的横截面图。各种实施例用氧化硅来回填所述结构。在经回填的绝缘体中形成沟槽以沿着鳍的侧面行进，且在沟槽中形成栅极线。在各种实施例中，一个栅极线沿着鳍的一个侧面行进，与鳍结构的包围栅极接触。一些实施例在鳍的第一侧面上提供第一栅极线且在鳍的第二侧面上提供第二栅极线。可沉积和方向性蚀刻例如多晶硅或金属的栅极布线材料以仅在侧壁上保留。栅极布线材料适当接触用于鳍的包围栅极。在各种实施例中，可蚀刻栅极材料和栅极布线材料以使栅极和栅极布线凹入鳍的顶部下方。整个结构可用例如氧化硅的绝缘体回填并平面化以在表面上仅留下氧化物。可通过蚀刻暴露柱或鳍的顶部。可在鳍的顶部部分中植入第二源极/漏极区，且可通过常规技术制成与漏极区的金属接触件。金属布线可例如在“x方向”上行进，且埋入的源极布线可垂直于图解中的纸张平面而行进。
图12K和12L分别说明在用绝缘体回填结构且沿着鳍的短边在“y方向”上形成栅极布线之后的结构的俯视图和沿着线12L-12L的横截面图。沿着鳍的侧面在“y方向”上开沟槽。可沉积和方向性蚀刻例如多晶硅或金属的栅极布线材料1234以仅在侧壁上保留并接触鳍上的栅极。在各种实施例中，蚀刻栅极材料和栅极布线材料以使栅极和栅极布线凹入鳍的顶部下方。整个结构可用例如氧化硅的绝缘体1233回填并平面化以在表面上仅留下回填绝缘体。接着可蚀刻接触件开口和漏极掺杂区到达柱的顶部，且通过常规技术制成经植入的漏极区1235和与漏极区的金属接触件1236。金属布线可例如垂直于图解中的纸张平面而行进，且埋入的源极布线1230在“x方向”上行进。在沉积非晶硅之前对埋入的源极/漏极进行图案化并植入。图12L给出具有漏极/源极区、凹入栅极以及源极/漏极区布线的完成鳍结构中的一者的说明。这些纳米鳍FET可具有大的W/L比率且能够比纳米线FET传导更多电流。
蚀刻纳米鳍主体的方法
本文揭示纳米鳍晶体管以及将纳米鳍蚀刻到衬底或晶片中并用于制作单晶体纳米鳍晶体管的制造技术。以下论述涉及硅纳米鳍实施例。在阅读和理解本发明之后，所属领域的技术人员将了解如何使用其它半导体来形成纳米鳍。本发明标的物的方面提供具有垂直沟道的纳米鳍晶体管，其中在鳍的底部存在第一源极/漏极区，在鳍的顶部存在第二源极/漏极区。
根据一实施例，将氮化硅沉积在硅晶片上，且用非晶硅(a-硅)层覆盖氮化硅。图13A说明在非晶硅1339中界定孔1338且形成侧壁间隔物1340之后的结构1337的侧视图。孔1338延伸到氮化硅层1341，该层置于例如硅晶片的衬底1342上。各种实施例通过氧化非晶硅来形成侧壁间隔物。图13B说明在用厚非晶硅层1339覆盖结构之后结构1337的侧视图。图13C说明在将结构平面化(如箭头1344说明)至少达到移除非晶硅顶部上的氧化物的程度之后的结构1337。可使用例如化学机械抛光(CMP)工艺来平面化所述结构。这留下暴露于表面上的氧化物1340的伸长矩形图案，也称为“跑道”(racetrack)图案。图案线的宽度由氧化物厚度而不是遮蔽和光刻来确定。举例来说，根据各种实施例，氧化物厚度可在大约20nm到50nm的范围内。
图13D说明跑道图案上的掩模，其选择性覆盖氧化物的部分并暴露氧化物的其它部分。由阴影条说明的暴露的氧化物部分被移除。执行例如氢氧化钾(KOH)蚀刻的蚀刻工艺以移除非晶硅。氧化物或在图13D说明的掩蔽和蚀刻之后保留的氧化物的部分在蚀刻期间保护氮化物。在移除非晶硅之后可蚀刻氮化物1341，随后进行方向性硅蚀刻，其将晶片1342蚀刻到氮化物层下方的预定深度。氮化物图案保护局部硅区域免于蚀刻，导致硅的硅鳍1343从硅晶片的现在较低的表面突出，如图13E说明。图13F和13G说明在鳍的顶部和鳍的底部处的沟槽用掺杂剂植入之后的结构的俯视图和侧视图。如图13F说明，沟槽中的掺杂剂形成导电线1344(例如，源极线)。掺杂剂还在鳍的底部或底部部分处形成源极/漏极区。因为鳍极薄，所以沟槽中的掺杂能够在鳍下方完全扩散。条可在行或列方向上。
图13H说明在围绕鳍1343形成栅极绝缘体1345且围绕栅极绝缘体形成并通过栅极绝缘体与鳍分离栅极材料1346之后的结构1337。举例来说，一实施例使用热氧化工艺来氧化硅鳍。根据各个实施例，栅极材料1346可以是多晶硅或金属。
图13I和13J分别说明第一阵列实施例的俯视图和沿着线13J-13J的横截面图。结构1337用绝缘体1347(例如，氧化物)回填，且在鳍的侧面上产生沟槽。可沉积并方向性蚀刻例如多晶硅或金属的栅极布线材料1348以仪保留在侧壁上并接触用于鳍的包围栅极1346。可蚀刻栅极材料和栅极布线材料以使其凹入鳍的顶部下方。整个结构可再次用氧化物回填并平面化以在表面上仅留下氧化物。接着可蚀刻接触开口和漏极掺杂区到达柱和经植入的漏极区的顶部，且通过常规技术制成与漏极区的金属接触件。在此情况下，金属布线可在“x方向”上行进，且埋入的源极布线1349可垂直于图解中的纸张平面而行进。
图13K和13L分别说明第二阵列实施例的俯视图和沿着线13L-13L的横截面图。结构1337用绝缘体1347(例如，氧化物)回填，且在“y方向”上于鳍1343的侧面上产生沟槽。可沉积并方向性蚀刻例如多晶硅或金属的栅极布线材料1348以仅保留在侧壁上并接触鳍上的栅极。可蚀刻栅极材料和栅极布线材料以使其凹入鳍的顶部下方。整个结构可用绝缘体(例如，氧化物)回填并平面化以在表面上仅留下氧化物。接着可蚀刻接触开口和漏极掺杂区到达柱和经植入的漏极区的顶部，且通过常规技术制成与漏极区的金属接触件。在此情况下，金属布线可垂直于图解中的纸张平面而行进，且埋入的源极布线可在“x方向”上行进。
在第一和第二阵列实施例中，埋入的源极/漏极可在形成包围栅极绝缘体和包围栅极之前植入。图13L说明具有漏极/源极区1350和1351、凹入栅极1346以及源极/漏极区布线1349的完成鳍结构中的一者。这些纳米鳍场效应晶体管可具有大的W/L比率且将比纳米线场效应晶体管传导更多电流。
还可使用例如由图14和15提供的流程图来一般说明图11A到11H、12A到12L和13A到13L中说明的过程。图14说明根据本发明标的物的各种实施例的形成隧穿纳米鳍晶体管的方法。在说明的实施例中，在1452处，纳米鳍形成有亚光刻横截面。将在纳米鳍中界定垂直定向的沟道。纳米鳍可通过生长例如图12A到12L中说明的晶体纳米鳍而形成，且可通过蚀刻晶体衬底以界定例如图13A到13L中说明的纳米鳍而形成。在1453处，在柱的底端形成第一源极/漏极区。第一源极/漏极区是第一导电类型，例如P+区。第一源极/漏极区可在纳米鳍形成之前形成。第一源极/漏极区也可在纳米鳍形成之后形成，因为纳米鳍非常薄，且植入掺杂剂能够在纳米鳍下方完全扩散。在1454处，围绕纳米鳍形成包围栅极绝缘体，且围绕纳米鳍形成包围栅极并通过包围栅极绝缘体而与纳米鳍分离。在1455处，在纳米鳍的顶端形成第二源极/漏极区。第二源极/漏极区具有不同于第一导电类型的第二导电类型(例如，N+)。应注意，第一源极/漏极区可为第二导电类型(N+)且第二源极/漏极区可为第一导电类型(P+)。
图15说明根据本发明标的物的各种实施例的生长用于隧穿晶体管的亚光刻晶体管主体的方法。在1556处，从衬底上的非晶半导体生长具有亚光刻横截面的晶体柱。将在晶体柱中界定垂直定向的沟道。柱可以是例如图11A到11H说明的纳米线，或例如图12A到12L说明的纳米鳍。在1557处，在柱的底端形成第一源极/漏极区。第一源极/漏极区是第一导电类型，例如P+区。第一源极/漏极区可在晶体柱形成之前形成。第一源极/漏极区也可在晶体柱形成之后形成，因为柱非常薄，且植入的掺杂剂能够在柱下方完全扩散。在1558处，围绕柱形成包围栅极绝缘体，且围绕柱形成包围栅极并通过包围栅极绝缘体而与柱分离。在1559处，在柱的顶端形成第二源极/漏极区。第二源极/漏极区具有不同于第一导电类型的第二导电类型(例如，N+)。应注意，第一源极/漏极区可为第二导电类型(N+)且第二源极/漏极区可为第一导电类型(P+)。可形成独立的晶体管或晶体管阵列。
纳米鳍阵列
图16说明根据各种实施例的用于纳米鳍晶体管阵列的纳米鳍布局的俯视图。图说明侧壁间隔物1660的两个“跑道”，且进一步说明通过蚀刻移除的侧壁间隔物的部分。用于形成侧壁间隔物轨道的孔以最小特征尺寸(1F)形成。掩模条带1661具有最小特征尺寸(1F)的宽度，且分隔最小特征尺寸(1F)。在说明的布局中，纳米鳍的列具有大约2F的中心到中心间距，且纳米鳍的行具有大约1F的中心到中心间距。而且，如图16说明，由于纳米鳍由孔的壁上的侧壁间隔物形成，因此第一与第二行之间的中心到中心间距将比1F尺寸略小出对应于纳米鳍厚度的量(1F-△T)，且第二与第三行之间的中心到中心间距将比1F略大出对应于纳米鳍厚度的量(1F+△T)。大体上，第一与第二行之间的中心到中心间距将比特征尺寸间隔(NF)略小出对应于纳米鳍厚度的量(NF-△T)，且第二与第三行之间的中心到中心间距将比特征尺寸间隔(NF)略大出对应于纳米鳍厚度的量(NF+△T)。
逻辑电路
图17说明根据本发明标的物的各种实施例的包含隧穿晶体管的或非门逻辑电路。A、B和C输入引入用于说明的CMOS逻辑电路的逻辑电平。这些输入中任一者上的逻辑低输入信号接通其相应的PMOS晶体管1772-1774并断开其相应的隧穿晶体管1775-1777。逻辑高输入信号具有相反的作用。接通隧穿晶体管1775-1777中任一者的作用是将输出带到接地(即，逻辑0)。接通所有PMOS晶体管1772-1774具有的作用是将输出带到VDD(即，逻辑1)。
图18说明根据本发明标的物的各种实施例的包含隧穿晶体管的与非门逻辑电路。本申请案将隧穿晶体管并入与非门CMOS逻辑电路作为最靠近Vss的NMOS晶体管。三个输入A、B、C中任一者上的逻辑低输入信号引起其相应的PMOS装置1878-1880接通，并将输出拉到逻辑高。所有输入上的逻辑高接通相应的NMOS晶体管1881-1882和将输出拉到逻辑低的隧穿晶体管1883。
本发明标的物的隧穿晶体管提供实质上减小的亚阈值泄漏电流且因此提供CMOS电路的降低功率的操作，例如图17和18的或非门和与非门逻辑电路分别说明。这些实施例仅用于说明目的，因为本发明标的物的隧穿晶体管可在任何晶体管电路中使用。
较高级装置/系统
图19是根据本发明标的物的各种实施例的存储器装置的各种实施例的高级组织的简化框图。说明的存储器装置1984包含存储器阵列1985以及读取/写入控制电路1986以经由通信线或通道1987对存储器阵列执行操作。说明的存储器装置1954可以是存储卡或存储器模块，例如单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。在阅读和理解本发明之后，所属领域的技术人员将了解，存储器阵列和/或控制电路中的半导体组件能够使用隧穿晶体管来制造，如上文所述。上文已描述用于这些装置的结构和制造方法。
存储器阵列1985包含若干存储器单元1988。阵列中的存储器单元排列成行和列。在各种实施例中，字线1989连接行中的存储器单元，且位线1990连接列中的存储器单元。读取/写入控制电路1986包含用以选择所需行的字线选择电路1991，用以选择所需列的位线选择电路1992以及用以针对存储器阵列1985中的选定存储器单元检测存储器状态的读取电路1993。
图20说明根据各种实施例的具有一个或一个以上隧穿晶体管的电子系统的图。电子系统2094包含控制器2095、总线2096以及电子装置2097，其中总线2096提供控制器2095与电子装置2097之间的通信通道。在各种实施例中，控制器和/或电子装置包含如本文先前论述的隧穿晶体管。说明的电子系统2094可包含但不限于信息处理装置、无线系统、电信系统、光纤系统、电光系统以及计算机。
图21描绘具有控制器2102和存储器2103的系统2101的实施例的图。控制器2102和/或存储器2103可包含根据各种实施例的隧穿晶体管。说明的系统2101还包含电子设备2104和总线2105，总线2105用于提供控制器与电子设备之间以及控制器与存储器之间的通信通道。总线可包含每一者独立配置的地址、数据总线和控制总线，或可使用共同的通信通道来提供地址、数据和/或控制，其使用由控制器调节。在一实施例中，电子设备2104可以是类似于存储器2103配置的额外存储器。一实施例可包含耦合到总线2105的一个或多个外围装置2106。外围装置可包含显示器、额外存储器或可结合控制器和/或存储器操作的其它控制装置。在一实施例中，控制器是处理器。控制器2102、存储器2103、电子设备2104以及外围装置2106中的任一者可包含根据各种实施例的隧穿晶体管。系统2101可包含但不限于信息处理装置、电信系统和计算机。含有本发明中描述的隧穿晶体管的应用包含用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块以及专用模块中的电子系统，且可包含多层多芯片模块。此电路可进一步为例如时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等多种电子系统的子组件。
存储器可实现为根据各种实施例的含有隧穿晶体管的存储器装置。应了解，实施例同等适用于任何尺寸和类型的存储器电路，且不希望限于特定类型的存储器装置。存储器类型包含DRAM、SRAM(静态随机存取存储器)或快闪存储器。另外，DRAM可以是同步DRAM，通常称为SGRAM(同步图形随机存取存储器)、SDRAM(同步动态随机存取存储器)、SDRAM II以及DDR SDRAM(双数据速率SDRAM)。各种出现的存储器技术能够使用具有隧穿晶体管的晶体管。
本发明包含若干过程、电路图和单元结构。本发明标的物不限于特定过程顺序或逻辑布置。尽管本文已说明和描述了特定实施例，但所属领域的技术人员将了解，经计划以实现相同目的的任何布置均可代替所示的特定实施例。本申请案希望涵盖对本发明标的物的改动或变化。应了解，希望上文描述是说明性的而不是限制性的。所属领域的技术人员在审阅上文描述之后将了解上述实施例和其它实施例的组合。应参考所附权利要求书以及此权利要求书具有的等效物的完整范围来确定本发明标的物的范围。

Claims (71)

1.一种晶体管，其包括：
纳米鳍，其具有在第一方向上的亚光刻横截面宽度以及在正交于所述第一方向上的第二方向上的对应于最小特征尺寸的横截面宽度；
包围栅极绝缘体，其围绕所述纳米鳍；
包围栅极，其围绕所述纳米鳍并通过所述包围栅极绝缘体与所述纳米鳍分离；以及
在所述纳米鳍底端的第一导电类型的第一源极/漏极区和在所述纳米鳍顶端的第二导电类型的第二源极/漏极区，用以在所述第一源极/漏极区与所述第二源极/漏极区之间界定垂直定向的沟道区。
2.根据权利要求1所述的晶体管，其中所述纳米鳍由晶体衬底形成，且在所述衬底中蚀刻的沟槽界定所述纳米鳍。
3.根据权利要求1所述的晶体管，其中所述纳米鳍形成于衬底表面上。
4.根据权利要求1所述的晶体管，其中所述第一源极/漏极区具有P+导电性且所述第二源极/漏极区具有N+导电性。
5.根据权利要求4所述的晶体管，其进一步包括在所述衬底中且连接到所述第一源极/漏极区的P+导电线。
6.一种形成晶体管的方法，其包括：
形成纳米鳍，其具有在第一方向上的亚光刻横截面宽度以及在正交于所述第一方向的第二方向上的对应于最小特征尺寸的横截面宽度；
形成包围栅极绝缘体，其围绕所述纳米鳍；以及
形成包围栅极，其围绕所述纳米鳍并通过所述包围栅极绝缘体与所述纳米鳍分离，
其中所述纳米鳍适于在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间提供垂直定向的沟道。
7.根据权利要求6所述的方法，其中形成纳米鳍包含在衬底上形成非晶半导体柱，且重结晶所述半导体柱以形成所述纳米鳍。
8.根据权利要求6所述的方法，其中形成纳米鳍包含在结晶衬底中蚀刻沟槽以从所述衬底形成所述纳米鳍。
9.根据权利要求6所述的方法，其中所述第一源极/漏极区具有P+导电性且所述第二源极/漏极区具有N+导电性。
10.根据权利要求9所述的方法，其进一步包括在所述衬底中形成P+导电线以接触所述第一源极/漏极区。
11.一种晶体管，其包括：
晶体柱，其具有至少一个亚光刻横截面尺寸且形成于衬底表面上；
包围栅极绝缘体，其围绕所述晶体柱；以及
包围栅极，其围绕所述晶体柱并通过所述包围栅极绝缘体与所述晶体柱分离，其中所述晶体柱适于在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间提供垂直定向的沟道区。
12.根据权利要求11所述的晶体管，其中所述第一源极/漏极区具有P+导电性且所述第二源极/漏极区具有N+导电性。
13.根据权利要求12所述的晶体管，其进一步包括在所述衬底中且连接到所述第一源极/漏极区的P+导电线。
14.根据权利要求11所述的晶体管，其中所述晶体柱是晶体纳米线，其具有在第一方向上的亚光刻横截面宽度和在正交于所述第一方向的第二方向上的亚光刻横截面宽度。
15.根据权利要求11所述的晶体管，其中所述晶体柱是晶体纳米鳍，其具有在第一方向上的亚光刻横截面宽度和在正交于所述第一方向的第二方向上的对应于最小特征尺寸的横截面宽度。
16.一种形成晶体管的方法，其包括：
形成晶体柱，其具有至少一个亚光刻横截面尺寸，包含在衬底上形成非晶半导体柱且重结晶所述半导体柱以形成所述晶体柱；
形成包围栅极绝缘体，其围绕所述晶体柱；以及
形成包围栅极，其围绕所述晶体柱并通过所述包围栅极绝缘体与所述晶体柱分离，
其中所述晶体柱适于在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间提供垂直定向的沟道。
17.根据权利要求16所述的方法，其中形成具有至少一个亚光刻横截面尺寸的晶体柱包含形成晶体纳米鳍，所述晶体纳米鳍具有在第一方向上的亚光刻横截面宽度以及在正交于所述第一方向的第二方向上的对应于最小特征尺寸的横截面宽度。
18.根据权利要求16所述的方法，其中形成具有至少一个亚光刻横截面尺寸的晶体柱包含形成晶体纳米线，所述晶体纳米线具有在第一方向上的亚光刻横截面宽度和在正交于所述第一方向的第二方向上的亚光刻横截面宽度。
19.根据权利要求16所述的方法，其中所述第一源极/漏极区具有P+导电性且所述第二源极/漏极区具有N+导电性。
20.根据权利要求19所述的方法，其进一步包括在所述衬底中形成且连接到所述第一源极/漏极区的P+导电线。
21.一种形成晶体管的方法，其包括：
形成晶体管主体，包含：
在晶体衬底上形成非晶半导体材料柱，所述柱具有亚光刻厚度；以及
执行固相外延(SPE)工艺以使用所述晶体衬底作为晶体生长的种源来结晶所述非晶半导体材料，所述晶体管主体在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间在所述结晶的半导体柱中形成；
形成包围栅极绝缘体，其围绕所述半导体柱；以及
形成包围栅极，其围绕所述半导体柱且通过所述包围栅极绝缘体与所述半导体柱分离。
22.根据权利要求21所述的方法，其中在晶体衬底上形成非晶半导体材料柱包含在晶体硅衬底上形成非晶硅柱。
23.根据权利要求21所述的方法，其中形成所述包围栅极绝缘体包含形成氧化硅。
24.根据权利要求21所述的方法，其中形成包围栅极包含形成多晶硅栅极。
25.根据权利要求21所述的方法，其中形成包围栅极包含形成金属栅极。
26.根据权利要求21所述的方法，其进一步包括将所述包围栅极凹入以使得所述包围栅极具有小于所述柱的高度的高度。
27.根据权利要求21所述的方法，其进一步包括在所述衬底中形成所述第一源极/漏极区以及在所述柱的顶部部分中形成所述第二源极/漏极区。
28.一种晶体管，其包括：
晶体衬底；
第一源极/漏极区，其具有第一导电类型且形成于所述晶体衬底中；
晶体半导体柱，其形成于所述衬底上且与所述第一源极/漏极区接触，所述半导体柱具有小于最小特征尺寸的横截面尺寸；
第二源极/漏极区，其具有第二导电类型且形成于所述柱的顶部部分中；
栅极绝缘体，其围绕所述柱形成；以及
包围栅极，其围绕所述柱形成且通过所述栅极绝缘体与所述柱分离。
29.根据权利要求28所述的晶体管，其中所述半导体柱具有大约为所述最小特征尺寸的三分之一的横截面尺寸。
30.根据权利要求28所述的晶体管，其中所述半导体柱具有大约30nm的横截面尺寸。
31.根据权利要求28所述的晶体管，其中所述栅极绝缘体包含氧化硅。
32.根据权利要求28所述的晶体管，其中所述栅极包含多晶硅栅极。
33.根据权利要求28所述的晶体管，其中所述栅极包含金属栅极。
34.一种形成晶体管的方法，其包括：
形成晶体管主体，包含：
在晶体衬底上形成非晶半导体材料鳍，所述鳍具有在至少一个方向上的小于最小特征尺寸的横截面厚度；以及
执行固相外延(SPE)工艺以使用所述晶体衬底作为晶体生长的种源来结晶所述非晶半导体材料，所述晶体管主体在第一导电类型的第一源极/漏极区与第二导电类型的第二源极/漏极区之间在所述结晶的半导体柱中形成；
形成包围栅极绝缘体，其围绕所述半导体柱；以及
形成包围栅极，其围绕所述半导体柱且通过所述包围栅极绝缘体与所述半导体柱分离。
35.根据权利要求34所述的方法，其中所述鳍具有在第一方向上的对应于最小特征长度的横截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征长度的横截面厚度。
36.根据权利要求34所述的方法，其中在晶体衬底上形成非晶半导体材料鳍包含在晶体硅衬底上形成非晶硅柱。
37.根据权利要求34所述的方法，其中形成所述包围栅极绝缘体包含形成氧化硅。
38.根据权利要求34所述的方法，其中形成包围栅极包含形成多晶硅栅极。
39.根据权利要求34所述的方法，其进一步包括将所述包围栅极凹入以使得所述包围栅极具有小于所述鳍的高度的高度。
40.根据权利要求34所述的方法，其进一步包括在所述鳍的第一端形成具有P+区的所述第一源极/漏极区以及在所述鳍的第二端形成具有N+区的所述第二源极/漏极区。
41.根据权利要求40所述的方法，其中所述第一源极/漏极区在所述第二源极/漏极区下方，且沟道区垂直定向于所述第一与第二源极/漏极区之间。
42.一种晶体管，其包括：
晶体衬底；
晶体半导体鳍，其在所述衬底上，所述半导体鳍具有小于最小特征尺寸的横截面尺寸，其中所述鳍在第一导电类型的下部源极/漏极区与第二导电类型的上部源极/漏极区之间提供垂直定向的沟道；
栅极绝缘体，其围绕所述鳍形成；以及
包围栅极，其围绕所述鳍形成且通过所述栅极绝缘体与所述鳍分离。
43.根据权利要求42所述的晶体管，其中所述晶体衬底是硅晶片。
44.根据权利要求42所述的晶体管，其中所述栅极绝缘体包含氧化硅。
45.根据权利要求42所述的晶体管，其中所述栅极包含多晶硅。
46.根据权利要求42所述的晶体管，其中所述栅极包含金属。
47.根据权利要求42所述的晶体管，其中所述下部源极/漏极区具有P+导电性且所述上部源极/漏极区具有N+导电性。
48.根据权利要求47所述的晶体管，其进一步包括在所述衬底中形成且连接到所述下部源极/漏极区的P+导电线。
49.一种形成晶体管的方法，其包括：
从晶体衬底形成鳍；
在所述衬底中在所述鳍下方形成第一导电类型的第一源极/漏极区；
形成包围栅极绝缘体，其围绕所述鳍；
形成包围栅极，其围绕所述鳍且通过所述包围栅极绝缘体与所述鳍分离；以及
在所述鳍的顶部部分中形成第二导电类型的第二源极/漏极区。
50.根据权利要求49所述的方法，其中所述第一源极/漏极区具有P+导电性且所述第二源极/漏极区具有N+导电性。
51.根据权利要求50所述的方法，其进一步包括在所述衬底中形成且连接到所述第一源极/漏极区的P+导电线。
52.根据权利要求49所述的方法，其中所述鳍具有在第一方向上的对应于最小特性长度的横截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征长度的横截面厚度。
53.根据权利要求49所述的方法，其中从晶体衬底形成鳍包含从晶体硅衬底形成鳍。
54.根据权利要求49所述的方法，其中从晶体衬底形成鳍包含蚀刻所述晶体衬底以形成所述鳍。
55.根据权利要求49所述的方法，其中在所述衬底中在所述鳍下方形成第一源极/漏极区包含在邻近于所述衬底的沟槽中植入掺杂剂并在所述鳍下方扩散所述掺杂剂。
56.根据权利要求55所述的方法，其中扩散包含将所述掺杂剂扩散到所述鳍的底部部分中。
57.根据权利要求49所述的方法，其中形成包围栅极绝缘体包含形成氧化硅。
58.根据权利要求49所述的方法，其中形成包围栅极包含形成多晶硅栅极。
59.根据权利要求49所述的方法，其进一步包括将所述包围栅极凹入以使得所述包围栅极具有小于所述鳍的高度的高度。
60.根据权利要求49所述的方法，其进一步包括形成邻近于所述包围栅极且与所述包围栅极接触的栅极接触件。
61.根据权利要求49所述的方法，其进一步包括形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线。
62.根据权利要求61所述的方法，其中形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线包含形成邻近于所述包围栅极的第一侧面且与所述包围栅极的第一侧面接触的第一栅极线以及邻近于所述包围栅极的第二侧面且与所述包围栅极的第二侧面接触的第二栅极线，所述第一和第二侧面定位在所述鳍的相对侧面上。
63.根据权利要求61所述的方法，其中所述鳍具有带有短边和长边的矩形占据面积，其中形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线包含形成栅极线以在所述长边上接触所述包围栅极。
64.根据权利要求61所述的方法，其中所述鳍具有带有短边和长边的矩形占据面积，其中形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线包含形成栅极线以在所述短边上接触所述包围栅极。
65.根据权利要求49所述的方法，其中形成包围栅极包含形成多晶硅包围栅极。
66.一种晶体管，其包括：
晶体衬底，其中蚀刻有沟槽以从所述衬底形成晶体半导体鳍，所述鳍具有小于最小特征尺寸的横截面尺寸；
第一源极/漏极区，其具有第一导电类型且在所述晶体衬底中形成于所述鳍的底部，以及第二源极/漏极区，其具有第二导电类型且形成于所述鳍的顶部部分中以在所述第一与第二源极/漏极区之间的所述鳍中界定垂直定向的沟道区；
栅极绝缘体，其围绕所述鳍形成；以及
包围栅极，其围绕所述鳍形成且通过所述栅极绝缘体与所述鳍分离。
67.根据权利要求66所述的晶体管，其中所述晶体衬底包含硅。
68.根据权利要求66所述的晶体管，其中所述晶体衬底是晶体硅晶片。
69.根据权利要求66所述的晶体管，其中所述包围栅极绝缘体包含氧化硅。
70.根据权利要求66所述的晶体管，其中所述包围栅极包含多晶硅。
71.根据权利要求66所述的晶体管，其中所述包围栅极包含金属。
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