CN101425539B - 高迁移率沟槽金属氧化物半导体场效应晶体管 - Google Patents

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Abstract

本发明涉及一种高迁移率沟槽金属氧化物半导体场效应晶体管，尤其公开了一种高迁移率垂直沟槽DMOSFET及其制造方法。该高迁移率垂直沟槽DMOSFET的源极区域，漏极区域或沟道区域可以包括提高沟道区域中的电荷载流子的迁移率的硅锗。在一些实施例中，该沟道区域可以受到应变以提高沟道电荷载流子的迁移率。

Description

高迁移率沟槽金属氧化物半导体场效应晶体管
技术领域
本发明总体涉及一种沟槽金属氧化物硅场效应晶体管(trench-MOSFET)，更具体地涉及高迁移率沟槽金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。
背景技术
DMOS(Double Diffused MOS，双扩散MOS)晶体管是利用扩散形成晶体管区域的MOSFET型晶体管。DMOS晶体管通常被用作功率集成电路的功率晶体管。DMOS晶体管在需要低正向压降处提供高单位面积电流。
一种特别类型的DMOS晶体管是所谓的“沟槽”DMOS晶体管，其中，沟道是垂直形成的，栅极形成在源极和漏极之间延伸的沟槽中。所述沟槽涂覆一层薄氧化层，填充多晶硅并几乎不允许压缩电流流过，从而提供较低数值的导通电阻率。沟槽DMOS晶体管的实例在第5,072,266，5,541,425和5,866,931号美国专利中公开，这些专利通过引用而结合在本文中。
沟槽DMOS晶体管可以包括在半导体衬底上形成的多个互连的沟槽。至少一个互连的沟槽构成屏蔽栅沟槽(SGT)结构，该结构包括设置在SGT结构的上部的沟槽栅和设置在SGT结构的底部并且与沟槽栅绝缘的底部屏蔽电极。
图1为说明现有技术的SGT DMOS 100的横截面示意图。所述SGTDMOS100包括作为漏极的N+衬底101，耗尽层102，在该耗尽层102上生长预定深度的轻掺杂N-外延层104。在该N-外延层104中设置P-体区域106(p，p+)。如图所示的设计中，P-体区域106基本上是平坦的并位于N-外延层104的顶表面的下方。覆盖大部分P-体区域106的另一层108(n+)作为源极。沟槽109设置在N-外延层104中，该沟槽109朝向顶部开口并具有预定深度。沟槽109上通常涂覆氧化层并且填充导电的多晶硅以形成DMOS器件100的沟槽栅110和栅屏蔽112。沟槽SGT DMOS晶体管的实例在在第 5,283,201，5,578,508，5,998,833和6,388,286号美国专利中公开，这些专利通过引用而结合在本文中。
现有技术的沟槽DMOS晶体管存在的问题是，由于硅的迁移率有限，沟道迁移率往往较低(尤其是P沟道器件)。尤其对于低电压应用，由于在这样的应用中沟道电阻支配DMOS晶体管的运行，低沟道迁移率将导致相对高的漏-源电阻(Rdson)。对于标准的MOSFET迁移率方面没有任何改进，因此，在低电压时漏-源电阻Rdson可能相当高。
平面器件通常应用在集成电路中。不幸的是，除了相对低的沟道迁移率外，由于沟道和漏极，源极和栅极的水平结构，平面MOSFET往往具有大的芯片节距。已经有改进平面MOSFET的报告，该改进包括提高沟道迁移率的手段。一定的改进可以涉及使用硅锗(SiGe)沟道或应变沟道。这些器件本质上仍然是平面器件并且往往具有大芯片节距以及相对高的“Rdson*Area”品质因数。
在这样的背景下提出了本发明的各个实施例。
发明内容
本发明克服上述现有技术中存在的各种限制和缺点，提供一种高迁移率沟槽金属氧化物半导体场效应晶体管。
本发明提供的高迁移率垂直沟槽DMOS包括：一沟槽栅极；一设置在沟槽栅极旁边的顶部源极区域；一设置在沟槽栅极底部下方的底部漏极区域；和一接近于源极区域和漏极区域之间的沟槽栅极的侧壁的沟道区域，其中，沟道区域，源极区域和漏极区域中的至少一个区域包括构造成提高沟道区域中电荷载流子的迁移率的硅锗。
本发明提供的另一种高迁移率垂直沟槽DMOS包括：一沟槽栅极；一设置在沟槽栅极旁边的顶部源极区域；一设置在沟槽栅极底部下方的底部漏极区域；和一接近于源极区域和漏极区域之间的沟槽栅极的侧壁的沟道区域，其中，该沟道区域受到应变以提高沟道电荷载流子的迁移率；
其中，所述沟道区域包括硅锗；进一步，所述沟道区域包括P-型硅锗；所述漏极区域包括硅锗；进一步，所述漏极区域包括N-型硅锗；
其中，所述源极区域包括硅锗；进一步，所述源极区域包括N+应变硅 锗源极；所述漏极区域包括硅锗；进一步，所述漏极区域包括N-型硅锗。
本发明还提供一种制造高迁移率垂直沟槽DMOS的方法，包括以下步骤：a)在N+衬底的顶部形成N-型外延层；b)在N-型外延层的顶部形成沟槽掩模；c)通过该沟槽掩模将N-型外延层刻蚀至预定深度以形成沟槽；d)在沟槽中填充导电性材料以形成栅极，和e)形成接近于栅极的硅锗区域，其中，该硅锗区域构造成提高沟道区域中电荷载流子的迁移率；
其中步骤e)在步骤d)之前进行；
该方法还进一步包括在N-型外延层的表面上形成P-体区层的步骤；
该方法的步骤e)包括以下步骤：在沟槽的侧壁和底部沉积预定深度的未掺杂的硅锗层；在沟槽底部的所沉积的未掺杂硅锗部分中注入N-型掺杂物；和对所沉积的硅锗层进行退火处理；
该方法在步骤d)和步骤e)之间进一步包括在栅极上形成栅氧化层的步骤。
所述的制造高迁移率垂直沟槽DMOS的方法，其步骤e)或者包括以下步骤：在沟槽中生长薄氧化层；在该薄氧化层上形成氮化物层；部分刻蚀该氮化物层以形成氮化物隔离；刻蚀沟槽底部的一部分薄氧化层；将一部分N-外延层至少刻蚀到预定深度；在被刻蚀的部分N-外延层上形成厚氧化层；从沟槽侧壁移除氮化物隔离和薄氧化层；在沟槽侧壁上生长P-型硅锗；反刻蚀所述厚氧化层；和在沟槽侧壁上的P-型硅锗上形成栅氧化层。
所述的制造高迁移率垂直沟槽DMOS的方法，其步骤e)或者包括以下步骤：在沟槽侧壁上形成氧化物隔离；各向同性地刻蚀沟槽底部的一部分N-型外延层；在被各向同性地刻蚀的一部分N-型外延层上选择性地生长N-型硅锗区域；刻蚀所述氧化物隔离和沟槽掩模；和在沟槽侧壁上的N-型硅锗上形成栅氧化层。
所述的制造高迁移率垂直沟槽DMOS的方法，其步骤e)或者包括以下步骤：在沟槽中沉积未掺杂硅锗；在该未掺杂硅锗层的顶部形成氧化层；反刻蚀沟槽底部的氧化层以暴露一部分未掺杂硅锗并在沟槽侧壁上形成氧化物隔离；刻蚀沟槽底部的一部分未掺杂硅锗层以暴露下面的N-型外延层部分；各向同性地刻蚀沟槽底部的未掺杂硅锗层和N-型外延层；从侧壁上移除氧化物隔离；和在沟槽中沟槽的底部上和沟槽侧壁上的未掺杂硅锗层上形成栅氧 化。
所述的制造高迁移率垂直沟槽DMOS的方法，其中步骤d)在步骤e)之前进行；
其中，在所述步骤d)之前进一步包括以下步骤：移除沟槽掩模；和在栅极上形成栅氧化；
其中，在所述步骤e)之后进一步包括以下步骤：注入和扩散N-型外延层的顶部区域以形成P-体区层；在栅极顶部形成多晶硅氧化层；和刻蚀P-体区层顶部的氧化层；
其中，所述步骤e)包括以下步骤：在P-体区层的顶部选择性地生长N+硅锗区域；和将该N+硅锗区域反刻蚀至预定宽度以形成源极区域。
或者，在所述步骤d)之前进一步包括形成栅氧化的步骤；
其中，在步骤d)之后进一步包括以下步骤：注入和扩散N-型外延层的顶部区域以形成P-体区层；移除沟槽掩模；和在栅极上形成氧化层；
其中，所述步骤e)包括以下步骤：在P-体区层的顶部选择性地生长N+硅锗区域；和将该N+硅锗区域反刻蚀至预定宽度以形成源极区域。
本发明提供的高迁移率沟槽金属氧化物半导体场效应晶体管及其制造方法中，该高迁移率垂直沟槽DMOSFET的源极区域，漏极区域或沟道区域中包含的硅锗可以提高沟道区域中的电荷载流子的迁移率；同时，该沟道区域可受到应变以提高沟道电荷载流子的迁移率。
上述描述仅为概述、而非广泛揭露，本发明的更重要的特征可由下面的实施方式作进一步的了解，而且也可使本发明对此领域的贡献更加明确；当然，本发明额外的特征也可在下面的实施方式中描述。
附图说明
在参考附图阅读下文的详细描述后，本发明的目的和优点将显而易见，附图中：
图1是现有技术的标准单栅沟槽-DMOSFET的横截面示意图。
图2A-2B是根据本发明的实施例的SiGe侧壁沟道沟槽-DMOSFET的横截面示意图。
图2C是根据本发明的实施例的具有SiGe-源极和应变沟道的沟槽-DMOSFET的横截面示意图。
图2D是根据本发明实施例的具有SiGe-源极和漏极以及应变沟道的沟槽-DMOSFET的横截面示意图。
图3A-3F是说明制造图2A-2B所示类型的SiGe侧壁沟道沟槽-栅DMOSFET的方法的横截面示意图。    
图4A-4J是说明制造图2A-图2B所示类型的P-型SiGe侧壁沟道沟槽-栅DMOSFET的方法的横截面示意图。
图5A-5I是说明制造图2C所示类型的单轴压缩应变沟槽-栅DMOSFET的方法的横截面示意图。
图6A-6H是说明制造图2C所示类型的单轴压缩应变沟槽-栅DMOSFET的替代方法的横截面示意图。
图7A-7D是说明制造图2D所示类型的单向单轴压缩应变沟槽-栅DMOSFET的方法的横截面示意图。
图8A-8H是说明制造P-型SiGe侧壁沟道沟槽-栅DMOSFET的方法的横截面示意图。
具体实施方式
虽然为了说明的目的下文的详尽描述包含了许多特定的细节，但是任何本领域的普通熟练技术人员都将意识到，对于下文细节的许多变化和替代都将属于本发明的范围。因此，下文描述的本发明的示例性实施例将不背离本发明要求保护的基本原理，也不对本发明施加任何限制。
根据本发明的实施例，通过使用应用于NMOS和PMOS垂直沟道沟槽结构的SiGe侧壁沟道和/或由SiGe-源极或SiGe-源-漏区域应变的沟道，可以获得具有单栅极或屏蔽栅极结构的高迁移率沟槽-DMOS场效应晶体管。SiGe近期在多种硅半导体器材中的应用已经较为广泛。在低电压(LV)沟槽-DMOSFET中使用SiGe的优点包括沟道区域的高迁移率和最小化的Rdson，通过使用垂直沟道结构导致的小芯片节距，和与垂直MOSFET技术(底部漏极)结合时的高-功率密度。
图2A-2B是具有双轴应变结构的SiGe侧壁沟道栅沟槽-DMOSFET的横截面示意图。根据本发明的实施例，P-型SiGe层可以选择性地仅生长在沟槽-DMOSFET200可以包括N+衬底214，在该N+衬底214上生长作为漏极区域的预定厚度的高掺杂N-外延层212。在该N-外延层212内，例如通过适当的掺杂设置P-体区域206(p，p+)。作为源极区域的N+型层208例如通过离子注入设置在P-体区域206的表面区域上。DMOSFET200还包括通过栅氧化层215与P-体区层206和源极区域208绝缘，通过氧化层217与金属(例如钨)插入层204绝缘的N+多晶硅沟槽栅极210。覆盖大部分金属插入层204的导电层202作为源极，该导电层202可由铝-铜(AlCu)或铝-硅-铜(AlSiCu)制成。P-型SiGe层216选择性地仅生长在沟槽侧壁和P-体区层206上。
图2B的SiGe侧壁沟道栅沟槽-DMOSFET201与图2A的SiGe侧壁沟道栅沟槽-DMOSFET200相似，不同之处在于，在图2B的DMOSFET201中，P-型SiGe层218沿P-体区层206上的沟槽侧壁生长，N-型SiGe层220在栅氧化215和N-型外延掺杂层212之间的沟槽底部生长。
图2C是根据本发明的替代实施例的栅沟槽DMOSFET203的横截面示意图。该栅沟槽DMOSFET203使用SiGe-源极产生应变沟道。DMOSFET203的结构与图2A中所示的结构相似，然而，SiGe-源极区域219可以构造成在硅沟道内引发单向单轴压缩应变结构。与图2A的DMOSFET200相似，DMOSFET203包括N+衬底214，其上生长用作漏极区域的预定厚度的轻掺杂N-外延层212。在N-外延层212内设置P-体区域206(p，p+)。DMOSFET203也包括通过栅氧化层215与P-体区层206和源极区域208绝缘以及通过氧化层217与金属插入层204绝缘的N+多晶沟槽栅极210。覆盖大部分钨插入层204的由例如AlCu或AlSiCu制成的导电层202作为源极。N+型应变SiGe源极区域219设置在P-体区域206的顶部。两侧的N+SiGe和体区层206的P+硅材料之间的晶格失配引发接近沟槽侧壁的沟道区域222中的应变。沟道区域222中的应变提高沟道区域中电荷载流子的迁移率。
图2D是根据本发明的另一个替代实施例的具有用以产生应变沟道的SiGe-源极和漏极区域的栅沟槽DMOSFET205的横截面示意图。栅沟槽DMOSFET205在由SiGe形成的源极和漏极区域之间的硅沟道区域中引发单向单轴压缩应变。如图2D所示，DMOSFET205具有与图2C的DMOSFET203相似的结构。该DMOSFET205包括N+衬底214，其上生长用作漏极区域的 预定深度的轻掺杂N-外延层212。在N-外延层212内设置P-体区域206(p，p+)。该DMOSFET205还包括通过栅氧化层215与P-体区层206和源极区域208绝缘以及通过氧化层217与W插入层204绝缘的N+多晶沟槽栅极210。覆盖大部分W插入层204的导电层202(例如：Al-Cu，Al-Si-Cu)作为源极。N+型SiGe源极区域219设置在P-体区域206的顶部。另外，DMOSFET205还包括设置在栅沟槽底部N-外延层212中的N-SiGe区域221。两侧的源极区域219中的N+SiGe及沟槽底部的N-SiGe区域221和体区层206的P-体区及P+体区接触硅材料之间的晶格失配引发接近沟槽侧壁的沟道区域224中的单轴压缩应变。沟道区域224中的应变提高沟道区域中电荷载流子的迁移率。
图3A-图3F是说明图2A-图2B中所示类型的垂直沟道沟槽-栅DMOSFET的制造方法的横截面示意图。如图3A所示，可以在衬底302上生长N-型外延半导体层304。通过实例的方式，衬底302可以是单晶硅材料。该N-型外延(N-epi)半导体层304可以通过外延生长方法形成在N+衬底302的主表面上。保护氧化层可以例如使用硅局部氧化(LOCOS)形成在衬底302的暴露表面上。然后，P-型掺杂物在N-外延半导体层304的表面区域中进行毯式注入(或者可选地进行图形注入)和扩散，从而形成P-型半导体层306即形成MOSFET的体区域。然后通过例如低温氧化物(LTO)沉积，光刻胶图案化和氧化物刻蚀技术在P-体区层306的表面上形成刻蚀掩模308。
如图3B所示，然后通过使用掩模308进行反应离子刻蚀(RIE)形成沟槽309。沟槽309穿过P-体区层306以使沟槽309的底部到达N-外延层304内。然后刻蚀掉的聚合物被剥离并同时清洗晶片。
如图3C所示，未掺杂SiGe层310形成在沟槽309中。该未掺杂SiGe层310的沉积可以使用毯式沉积进行，其中例如多晶SiGe沉积在氧化物308上，然后可以在P-体区层306和N-外延层304的硅上生长晶体SiGe。或者可以使用选择性生长技术在P-体区层306和N-外延层304上形成SiGe层，而不在氧化物308的表面进行任何沉积。
如图3D所示，通过N-型掺杂注入形成底部N-SiGe区域312，以及通过体区扩散形成侧壁SiGe掺杂区域314，以使P-型掺杂物从P-体区域306扩散至接近P-体区层306的SiGe层310的区域内，N-型掺杂物从N-外延层304 扩散至接近该N-外延层304的SiGe层310的区域内。
如图3E所示，栅氧化层316沉积在沟槽侧壁上，然后，如图3F所示，进行多晶硅栅极材料和互连区域318的沉积和反刻蚀。然后，可以随着产生与图2B的源极区域208相似的源极区域的离子注入而完成图2A-2B所示类型的器件。
图4A-4J是说明制造图2A-2B所示类型的P-型SiGe侧壁沟道沟槽-栅DMOSFET的方法的横截面示意图。如图4A所示，可以在衬底402上生长N-型外延半导体层404。通过实例的方式，该衬底402可以是N+++高掺杂N-型单晶硅。该N-型外延(N-epi)半导体层404可以通过任何合适的外延生长方法形成在N+衬底402的主表面上。保护氧化层可以使用例如硅局部氧化(LOCOS)形成在衬底402的暴露表面上。然后，在N-外延半导体层404的表面区域中进行P-型掺杂物毯式注入并扩散，从而形成P-型半导体层406。通过例如低温氧化物(LTO)沉积，光刻胶图案化和氧化物干法刻蚀技术在P-体区层406的表面形成刻蚀掩模408。
如图4B所示，通过使用掩模408进行反应离子刻蚀(RIE)形成沟槽409。该沟槽409穿透进入P-体区层406，以使沟槽409的底部到达N-外延层404。然后刻蚀掉的聚合物被剥离并可以同时清洗晶片。如图4C所示，薄衬垫氧化层410可以选择性地仅生长在P-体区层406和N-外延层404的硅上的沟槽409的壁上。然后氮化层412沉积在薄衬垫氧化层410上以及也沉积在掩模408上。随后可以刻蚀氮化层412以形成如图4D中所示的沟槽侧壁上的氮化物隔离413。
如图4E所示，对薄衬垫氧化层410进行短刻蚀，随后对位于下方的N-外延层404进行短刻蚀。如图4F所示，例如通过热氧化在N-外延层404的刻蚀区域中形成厚氧化层411。如图4G所示，氮化物隔离413首先被剥离，随后对薄衬垫氧化层410进行刻蚀。然后，如图4H中所示，P-SiGe层414选择性地生长在P-体区层406的沟槽侧壁的暴露的硅上。
如图4I中所示，厚氧化层411随后被移除。之后，通过例如高温氧化(HTO)沉积技术在沟槽409的侧壁上和掩模408的顶部表面上沉积栅氧化层416。然后，如图4J所示，多晶硅栅极418(例如该多晶硅栅极418可以被原位掺杂N+)沉积到沟槽409中，随后进行反刻蚀。所述器件可以例如 随着形成源极区域的离子注入，接触点形成，金属化等而完成。
图5A-图5I是说明制造图2C所示类型的单轴压缩应变沟槽-栅DMOSFET的方法的横截面示意图。如图5A所示，可以在衬底502的主表面上形成N-型外延半导体层504。通过实例的方式，该衬底502可以是高N-型掺杂的单晶硅。该N-型外延(N-epi)半导体层504可以通过任何合适的外延生长方法形成在N+衬底502的主表面上。保护氧化层可以使用例如硅局部氧化(LOCOS)形成在衬底502的暴露表面上。随后通过低温氧化(LTO)沉积技术在N-外延层504的表面上形成刻蚀掩模508。如图5B所示，例如通过使用掩模508进行反应离子刻蚀(RIE)在N-外延层504中形成沟槽509。该沟槽509部分穿透进入N-外延层504，以使该沟槽509的底部到达N-外延层504约一半深度的位置。
如图5C所示，掩模508被移除，并且在进行牺牲(SAC)氧化和从沟槽509内侧对其进行刻蚀以消除对硅衬底的刻蚀损伤后在沟槽509的内侧生长栅氧化层510。该栅氧化层510的一部分可以覆盖外延层504的暴露部分。多晶硅可以沉积到沟槽509中，被掺杂N+及反刻蚀以形成如图5D所示的栅极512。然后P-型掺杂物可以通过毯式注入和扩散进入N-外延半导体层504的表面区域，从而形成P-型半导体层506。
如图5E所示，厚氧化层514可以形成在N+掺杂的多晶硅栅极512上(因为氧化物以比低掺杂区域快得多的速率在N+掺杂区域上生长)，以及薄氧化层可以形成在P-型半导体层506的暴露的上表面上(因为在P-体区域中几乎不掺杂)。然后P-体区层506顶部的栅氧化层510可以被反刻蚀以暴露P-型半导体层506的上表面。如图5F所示，N+SiGe层516可以随后选择性地生长在该P-体区层506的暴露的上表面上。
如图5G所示，厚氧化层514可以可选地进行钝化以在栅极512上产生钝化氧化层513。这一点可以通过沉积电介质体(例如LTO氧化物)并反刻蚀(毯式RIE或CMP)以暴露N+SiGe源极区域而实现。然后，如图5H所示，可以对N+SiGe层516进行图案化并向下刻蚀至体区，以产生N+SiGe源极区域517和体接触507。P-体区层506的一些部分可以可选地掺杂P+掺杂物以形成体接触507。例如，可以使用通过事后可以被剥离的体接触掩模浅注入BF2实现这样的掺杂。然后源极金属518可以形成在钝化氧化层513 和N+SiGe源极区域517上以完成如图5I所示的器件。
图6A-6H说明制造图2C所示类型的单轴压缩应变沟槽-栅DMOSFET的替代方法。如图6A所示，可以在衬底602的主表面上形成N-型外延(N-epi)半导体层604。通过实例的方式，衬底602可以是高N-型掺杂的单晶硅。N-型外延半导体层604可以通过任何合适的外延生长方法形成在N+衬底602的主表面上。硬掩模层606可以使用例如低温氧化(LTO)形成在N-外延层604的暴露的表面上。
如图6B所示，可以通过硬掩模层606中的开口进行反应离子刻蚀(RIE)在N-外延层604中形成沟槽609。该沟槽609可以部分穿透N-外延层604，以例如使该沟槽609的底部到达N-外延层604的预定深度。如图6C所示，可以在沟槽609的内侧壁和底部进行牺牲氧化和剥离后在沟槽609内侧生长栅氧化层608。在沟槽609中沉积多晶硅，最好是N+掺杂多晶硅，经反刻蚀后形成栅极610。然后P-型掺杂物可以通过掩模606毯式注入并扩散到N-外延半导体层604的表面区域中，从而形成P-型半导体层612。
图6D中，硬掩模氧化物(例如LTO)被刻蚀掉。这样将形成多晶硅栅极在原始硅表面的上方竖起的“多晶硅竖起”结构。如图6D所示，硬掩模606可以例如通过湿法刻蚀步骤被移除。
图6E中，厚氧化层614然后可以形成在高掺杂的多晶硅栅极上(因为在高掺杂的N+硅或多晶硅表面上氧化物生长快于在P-型或低掺杂N-型的表面)。该厚氧化物614可以被轻刻蚀以形成薄层并暴露远离栅极区域的N-外延层表面。如图6F所示，在薄氧化刻蚀后，N+SiGe层616选择性地生长在暴露的P-体区层606上。
如图6G所示，可以对SiGe层616选择性地进行反刻蚀以形成源极区域618。可以设置体区接触掩模以保护N+源极区域616免受刻蚀过程的影响，然后刻蚀N+SiGe层616。P-体区层606可以可选地进行注入P+掺杂物以形成体区接触607。通过实例的方式，该P-体区层606可以可选地进行浅注入BF2。然后体区接触掩模可以被剥除。如图6H所示，形成源极金属618以完成该器件。
图7A-7F说明制造图2D所示类型的单向单轴压缩应变沟槽-栅DMOSFET的方法的实例。如图7A所示，可以在衬底702的主表面上形成 N-型外延(N-epi)半导体层704。通过实例的方式，该衬底702可以是高N-型掺杂的单晶硅。N-型外延(N-epi)半导体层704可以通过任何合适的外延生长方法形成在N+衬底702的主表面上。然后，P-型掺杂物在N-外延半导体层704的表面区域中进行毯式注入并扩散，从而形成P-型半导体层706。硬掩模层708可以使用例如低温氧化(LTO)形成在N-外延层706的暴露表面上。
如图7B所示，可以例如通过掩模708中的一个或多个开口进行反应离子刻蚀(RIE)形成沟槽709。该沟槽709可以穿透P-体区层706以使该沟槽709的底部到达N-外延层704。
如图7C所示，可以在沟槽709的侧壁上形成氧化隔离710。在沟槽709底部处的N-外延层704的硅可以被轻微各向同性地刻蚀以形成隔离710的底切。如图7D所示，然后N-SiGe层712可以通过例如低压化学汽相沉积(LPCVD)选择性地生长在N-外延层704的刻蚀区域中沟槽709的底部。SiGe层712可以生长在暴露的硅表面上，甚至在氧化隔离710的下方。
如图7E所示，掩模708可以被移除，薄栅氧化714沉积在沟槽709的侧壁和N-SiGe层712的顶部。然后N+多晶硅可以沉积在沟槽709的其余的开口部分中以形成多晶硅栅极716。然后该多晶硅可以被反刻蚀并凹下到N-外延硅层704的原始表面的下方。氧化物随后可以进行沉积和/或氧化热生长(氧化物往往在沟槽的N+多晶硅上生长得更快)并被反刻蚀，以在栅沟槽709的每一侧上暴露N-外延区域。这样将形成厚氧化区域720。然后N+SiGe层可以在多晶硅栅极716顶部的氧化物的每一侧选择性地生长在P-体区层706的暴露表面上。该N+SiGe随后被图案化和刻蚀以在P-体区层706上的N+源极区域718的旁边形成体区接触707。如图7F所示，源极金属722可以形成在源极区域718和厚氧化物720上从而完成该器件。
图8A-8H说明制造图2A-2B所示类型的N-沟道SiGe侧壁沟道沟槽-栅DMOSFET的方法的实例。如图8A所示，可以在衬底802的主表面上形成N-型外延(N-epi)半导体层804。通过实例的方式，该衬底802可以是高N+掺杂的单晶硅。N-型外延(N-epi)半导体层804可以通过任何合适的外延生长方法形成在N+衬底802的主表面上。然后，P-型掺杂物可以在N-外延半导体层804的表面区域中毯式注入并扩散，从而形成P-型半导体层806。 硬掩模808可以通过低温氧化物(LTO)沉积，图案化和刻蚀技术形成在P-体区层806的表面上。
如图8B所示，可以通过硬掩模808中的一个或多个开口进行反应离子刻蚀(RIE)形成沟槽809。该沟槽809最好穿透P-体区层806以使该沟槽809的底部到达N-外延层804。如图8C所示，可以在氧化层808上利用多晶SiGe的毯式沉积或选择性生长以及在沟槽809两侧的P-体区层806的暴露的硅和沟槽809底部的N-外延层804上利用单晶SiGe的毯式沉积或选择性生长形成未掺杂SiGe层810。该SiGe的生长可以在可选的牺牲氧化物生长和刻蚀后进行，用以改进沟槽表面的结晶质量。如图8D所示，然后氧化层812可以沉积在未掺杂SiGe层810的顶部。
如图8E所示，然后氧化层812可以进行反刻蚀而在沟槽809的侧壁上留下隔离813。然后如图8F所示，可以刻蚀覆盖硬掩模808的部分未掺杂SiGe层810。该未掺杂层810和N-外延层804可以各向同性地刻蚀，留下如图8G所示的轻微底切。然后掩模808和隔离813可以通过刻蚀被移除。如图8H所示，栅氧化层814可以形成在P-体区层806的暴露表面，沟槽809的底部和保留在沟槽809侧壁上的未掺杂SiGe层810上。通过实例的方式，栅氧化层814可以通过例如高温氧化(HTO)沉积或低温热氧化形成。然后N+多晶硅可以沉积到沟槽809中然后反刻蚀至预定的深度以形成栅极816。保留在沟槽809的侧壁上的未掺杂SiGe层810可以通过例如从附近的P-体区层806的一些部分进行掺杂物的热扩散或通过可选的掺杂步骤(倾斜或旋转的注入，气相掺杂等)进行P+型掺杂。该器件可以随着合适的离子注入以在P-体区层806中形成源极区域以及形成源极金属(图中未显示)而完成。
对于垂直沟道器件，晶片的晶面和“平面”旋转可以用于优化其上可以生长SiGe层的晶面。这样提供了优化性能的另外的方法，而却是平面结构不可能达到的。需要注意的是，不同的平面方位可以用于NMOS器件和PMOS器件。例如，一些参考文献指出<100>平面对于NMOS最好，而<110>平面对于PMOS最好。这样的参考文献的实例是Michael Losinski和AnthonyKusnia的“Higher Mobility MOSFET(高迁移率MOSFET)”，其复制件可以在下面的网站上找到：
http://www，d.umn.edu/～sburns/ECE3611Spring2005/Higher％20Mobility％20M OSFETS.doc，其内容通过引用而结合在本文中。
通过使用晶片-平面-旋转的沟槽，NMOS和PMOS可以形成在同一个晶片上，并且可以通过简单地旋转图形以使沟道分别对准用于NMOS和PMOS的不同的优选平面而得到优化。
已经很好地建立了制造沟槽DMOS的工艺。在SiGe材料的组成方面，通常薄膜中有越多的锗就会有越多的应变。而且，层次越薄，锗可以越多。有效地，SiGe可以定义为Si(1-x)Ge(x)，其中x通常可以取5-40％的范围。SiGe沉积技术的实例可以包括MBE(Molecular Beam Epitaxy，分子束外延)，最好是使用具有或不具有减压(低于大气压)环境，具有负荷锁，灯加热等的单晶片反应器的CVD。合适的沉积系统的实例包括来自ASM InternationalN.V.of Bilthoven，the Netherlands的Epsilon反应器，以及来自Santa Clara的Applied Material的Centura外延反应器。
虽然上文对本发明的优选实施例进行了完整的描述，但是还可以使用各种替代，修改和等效形式。因此，本发明的范围不应参考上文的描述确定，而是应该参考附后的权利要求及其等效内容的全部范围确定。任何技术特征不论是否优选都可以和任何其它不论是否优选的技术特征组合。在附后的权利要求中，原文中的不定冠词″A″或″An″指该冠词之后的项目的数量为一个或多个，除非另有明确的指定。附后的权利要求不应解释为包括方法加功能的限制，除非这样的限制在所给出的权利要求中用词语“其意义为”明确地指出。

Claims (24)

1.一种高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，该器件包括：
一沟槽栅极；
一设置在沟槽栅极旁边的顶部源极区域；
一设置在沟槽栅极底部下方的底部漏极区域；和
一接近于源极区域和漏极区域之间的沟槽栅极的侧壁的沟道区域，
其中，该沟道区域受到应变以提高沟道电荷载流子的迁移率。
2.如权利要求1所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述沟道区域包括硅锗。
3.如权利要求2所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述沟道区域包括P-型硅锗。
4.如权利要求3所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述漏极区域包括硅锗。
5.如权利要求4所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述漏极区域包括N-型硅锗。
6.如权利要求1所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述源极区域包括硅锗。
7.如权利要求6所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述源极区域包括N+应变硅锗源极。
8.如权利要求7所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述漏极区域包括硅锗。
9.如权利要求8所述的高迁移率垂直沟槽双扩散金属氧化物半导体，其特征在于，所述漏极区域包括N-型硅锗。
10.一种制造高迁移率垂直沟槽双扩散金属氧化物半导体的方法，其特征在于，该方法包括：
a)在N+衬底的顶部形成N-型外延层；
b)在N-型外延层的顶部形成沟槽掩模；
c)通过该沟槽掩模将N-型外延层刻蚀至预定深度以形成沟槽；
d)在沟槽中填充导电性材料以形成栅极，和
e)形成接近于栅极的硅锗区域，其中，该硅锗区域构造成提高沟道区域中电荷载流子的迁移率。
11.如权利要求10所述的方法，其特征在于，所述步骤e)在步骤d)之前进行。
12.如权利要求10所述的方法，其特征在于，该方法进一步包括在N-型外延层的表面上形成P-体区层的步骤。
13.如权利要求12所述的方法，其特征在于，所述步骤e)包括：
在沟槽的侧壁和底部沉积预定深度的未掺杂的硅锗层；
在沟槽底部的所沉积的未掺杂硅锗部分中注入N-型掺杂物；和
对所沉积的硅锗层进行退火处理。
14.如权利要求13所述的方法，其特征在于，该方法在步骤d)和步骤e)之间进一步包括在栅极上形成栅氧化层的步骤。
15.如权利要求12所述的方法，其特征在于，所述步骤e)包括：
在沟槽中生长薄氧化层；
在该薄氧化层上形成氮化物层；
部分刻蚀该氮化物层以形成氮化物隔离；
刻蚀沟槽底部的一部分薄氧化层；
将一部分N-外延层至少刻蚀到预定深度；
在被刻蚀的部分N-外延层上形成厚氧化层；
从沟槽侧壁移除氮化物隔离和薄氧化层；
在沟槽侧壁上生长P-型硅锗；
反刻蚀所述厚氧化层；和
在沟槽侧壁上的P-型硅锗上形成栅氧化层。
16.如权利要求12所述的方法，其特征在于，所述步骤e)包括：
在沟槽侧壁上形成氧化物隔离；
各向同性地刻蚀沟槽底部的一部分N-型外延层；
在被各向同性地刻蚀的一部分N-型外延层上选择性地生长N-型硅锗区域；
刻蚀所述氧化物隔离和沟槽掩模；和
在沟槽侧壁上的N-型硅锗上形成栅氧化层。
17.如权利要求12所述的方法，其特征在于，其中所述步骤e)包括：
在沟槽中沉积未掺杂硅锗；
在该未掺杂硅锗层的顶部形成氧化层；
反刻蚀沟槽底部的氧化层以暴露一部分未掺杂硅锗并在沟槽侧壁上形成氧化物隔离；
刻蚀沟槽底部的一部分未掺杂硅锗层以暴露下面的N-型外延层部分；
各向同性地刻蚀沟槽底部的未掺杂硅锗层和N-型外延层；
从侧壁上移除氧化物隔离；和
在沟槽中沟槽的底部上和沟槽侧壁上的未掺杂硅锗层上形成栅氧化。
18.如权利要求10所述的方法，其特征在于，所述步骤d)在步骤e)之前进行。
19.如权利要求18所述的方法，其特征在于，该方法在所述步骤d)之前进一步包括：
移除沟槽掩模；和
在栅极上形成栅氧化。
20.如权利要求19所述的方法，其特征在于，该方法在所述步骤e)之后进一步包括：
注入和扩散N-型外延层的顶部区域以形成P-体区层；和
在栅极顶部形成多晶硅氧化层；和
刻蚀P-体区层顶部的氧化层。
21.如权利要求20所述的方法，其特征在于，所述步骤e)包括：
在P-体区层的顶部选择性地生长N+硅锗区域；和
将该N+硅锗区域反刻蚀至预定宽度以形成源极区域。
22.如权利要求18所述的方法，其特征在于，该方法在步骤d)之前进一步包括形成栅氧化。
23.如权利要求22所述的方法，其特征在于，该方法在步骤d)之后进一步包括：
注入和扩散N-型外延层的顶部区域以形成P-体区层；
移除沟槽掩模；和
在栅极上形成氧化层。
24.如权利要求23所述的方法，其特征在于，所述步骤e)包括：
在P-体区层的顶部选择性地生长N+硅锗区域；和
将该N+硅锗区域反刻蚀至预定宽度以形成源极区域。
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