CN101432817B - 动态随机存取存储器设备和自刷新控制器及方法 - Google Patents

动态随机存取存储器设备和自刷新控制器及方法 Download PDF

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Abstract

一种动态随机存取存储器(DRAM)设备具有以行和列布置的DRAM单元的阵列。所述阵列的每一DRAM单元被耦合到相应行的字线和相应列的位线。模式探测器用于探测进入和退出所述自刷新模式且提供自刷新模式信号。振荡电路响应所述自刷新模式信号产生振荡信号来产生基本时间周期。第一分频器/时间周期倍增器根据和DRAM设备相关的工艺变化因素改变基本时间周期。第二分频器/时间周期倍增器根据和DRAM设备相关的温度改变因素进一步改变已经改变的时间周期。在自刷新模式中，刷新存储在DRAM单元中的数据。根据所述两个因素，DRAM设备执行并且实现可靠的自刷新用于可变的DRAM单元保持时间。

Description

动态随机存取存储器设备和自刷新控制器及方法
技术领域
本发明总的涉及半导体集成电路，更具体地，本发明涉及具有自刷新功能的动态随机存取存储器设备和用于自刷新动态随机存取存储器的数据存储单元的方法以及用在动态随机存取存储器设备中的自刷新控制器。
背景技术
在动态随机存取存储器(DRAM)集成电路设备中，DRAM单元阵列典型地以行和列布置，使得特定的DRAM单元可以通过指定其在阵列中的行和列来寻址。字线将单元的行连接到探测单元中数据的一组位线读出放大器。然后在读取操作中，选择或者“列选择”读出放大器中的数据子集用于数据输出。从典型地以存储电容器中所存储的电荷的形式的存储数据在相对短暂的时间段后将会消失的意义上，DRAM单元是“动态的”。因此，为了保持信息，必须周期性刷新DRAM单元的内容。存储电容器的充电或放电状态必须以重复的方式重新应用到单独的存储器单元。刷新操作之间可允许的最大时间量由组成DRAM单元阵列的电容器的电荷存储能力决定。DRAM制造商通常指定一个刷新时间，用于确保DRAM单元中的数据保持。
刷新操作与读操作相似，但是没有从位线读出放大器输出数据。在读出放大器读出单元中的数据之后，进行恢复操作，使数据重新被写入单元中。因此，数据被“刷新”。通过根据行地址启动字线，并且启动读出放大器，执行刷新操作。此外，通过操作读出放大器而不接收外部刷新地址，也可以执行刷新操作。在此情况中，集成在DRAM芯片中的刷新地址计数器在接收外部起始地址之后产生一个行地址。
通常，刷新操作分为“自动刷新”和“自刷新”。在芯片运行期间，当周期性产生和接收刷新命令时，发生自动刷新操作。在自动刷新期间，中断对到芯片的其它命令的接收，并且执行刷新。然后，芯片被 允许接收和执行其他命令。自刷新操作是在休眠或者待机模式中时，为了保持已经写入存储器单元的数据，在DRAM内执行的刷新操作。本领域内的普通技术人员理解休眠模式典型地为设备的低功耗操作模式，其中不会或者将不会执行操作。
为了执行自刷新操作，当芯片在所谓“休眠”模式中运行时，建立单元数据的定期内部读取和该数据重写以防数据损失。内部定时器控制自刷新的频率。自刷新控制电路包括内部振荡器、分频器和刷新计数请求模块。还可以包括温度监控和可变刷新速率控制电路。在具有自刷新功能的已知DRAM集成电路中，当需要时，设备自动地切换到自刷新模式执行自刷新。
为了获取高速运行和高密度的集成电路，引入诸如90nm、65nm、45nm的深亚微米CMOS工艺制程并且用于实现许多半导体集成电路设备。使用深亚微米工艺制程，MOS晶体管尺寸被按比例减小(即，减小了最小晶体管的尺寸)并且晶体管的门限电压(Vth)降低。但是，降低的门限电压导致显著的亚门限泄漏(即，当晶体管栅极电压低于门限电压时所存在的泄漏电流)，并且因此基于此降低的门限电压的半导体集成电路在正常操作和功耗节省模式的操作中都更耗能。由于DRAM单元包括用于耦合存储电容器到位线的最小尺寸的存取晶体管，所存储的电荷可经过该存取晶体管从存储电容器快速泄漏。因此，需要更频繁的“自刷新”操作。
图1A示出存在于传统DRAM中的自刷新控制器，并且图1B示出图1A中所示DRAM设备的信号的相对时序。参见图1A和1B，“自刷新”模式，也称为休眠模式，可以由命令信号111激活。响应具有自刷新进入命令“SELF-REF ENTRY”的命令信号111，自刷新模式探测器113启用自刷新模式信号115使其激活为“高”(即，“高”逻辑电平电压Vdd)。响应“高”自刷新模式信号115，初始化内部振荡器117来开始产生自刷新振荡信号119，所述自刷新振荡信号具有预定的脉冲周期Tosc和脉冲宽度Twosc。自刷新请求发生器121组合振荡信号119和其它信号，并且随后产生自刷新请求振荡信号123。请求信号123启用内部行地址计数器125来产生具有正确内部行地址的地址信号127。行地址译码器129译码内部行地址用于提供已译码的地址信号131，使得激活所选择的字线。当自刷新模式探测器113接收到命令信号111上的自刷新退出命令 “SELF-REF EXIT”时，自刷新模式信号115变为“低”(即，“低”逻辑电平电压Vss)并且内部振荡器117禁止，使得停止产生振荡信号119。此后，不再提供用于刷新DRAM存储器单元的自刷新请求信号123。
传统DRAM中的自刷新控制器包括接收补偿信号143的补偿控制器141。补偿控制器141提供控制信号145给内部振荡器117来调整振荡脉冲周期Tosc以覆盖随温度变化的较宽范围的DRAM单元保持时间。通常，温度越高，就需要越高频刷新，温度越低，则需要越低频刷新。如果补偿信号143包括改变设备温度的信息，内部振荡器117调整或者改变脉冲周期Tosc。响应于设备温度，自刷新重复率(其直接涉及脉冲周期Tosc)可变化控制(“温度补偿自刷新(TCSR)”)。由于电流泄漏取决于设备温度，当设备温度下降到额定值以下，自刷新重复率因此可以变得较长，当设备温度增到额定值以上，其可以变得较短。
多种类型的存储器单元可以被用作DRAM单元。例如，金属-绝缘体-金属(MIM)单元现在被用在存储器设备中，特别用于基于逻辑的嵌入存储器。例如，在90nm工艺的情况下，基于沟道单元的DRAM设备具有20fF的较大的电容。另一方面，MIM电容器单元具有6fF的电容。与堆叠或者沟道单元不同，由于基于逻辑的工艺所固有的小电容量和大的泄漏，MIM单元不能确保足够长的刷新特性。从而，需要尽力提高MIM单元的刷新特性。在逻辑实现中，刷新特性和电流泄漏的不确定使得增加DRAM芯片中的相关逻辑块变得困难。目前，DRAM设备广泛应用于需要更长电池寿命的移动产品中。在移动产品中，为了延长电池寿命，TCSR功能现在作为补充特征的其中之一。TCSR功能基于诸如移动产品的设备所经历的温度来控制刷新时间周期。单元工艺和环境温度的特性为两个独立因素，其可以动态要求改变刷新时间周期。
限于小电容量的存储器单元，如同MIM单元，可以容易地在短时间周期内失去数据极性。因此，相关电路应该可以灵活改变或者调整刷新时间周期用于覆盖所有可能的刷新时间特性。当采用TCSR功能作为其中一个特征时，用于此问题的方案可以增加逻辑电路的量和其复杂性。公知的，刷新时间随温度而指数地变差。因此，存在两个可以改变刷新时间周期的因素，就是温度和由于不可避免的工艺变化和源于缺陷的问题引起的固有刷新特性。
所述问题在以下文献中提出并讨论：(i)S.Takase等人所著的″A1.6-GByte/s DRAM with flexible mapping redundancy technique andadditional refresh scheme″，IEEE Journal of Solid-State Circuits，卷34，第1600-1606页，1999年十一月，IEEE Journal of Solid-State Circuits；(ii)Y.ldei等人所著的″Dual-period self-refresh scheme for low-power DRAM′s withon-chip PROM mode register″，IEEE Journal of Solid-State Circuits，卷33，第253-259页，1998年二月；和(iii)T.Tsuruda等人所著的″High-speed/high-bandwidth design methodologies for on-chip DRAM core multimediasystem LSI′s″，IEEE Journal of Solid-State Circuits，卷32，第477-482页，1997年三月。这些文献示出根据泄漏电平和温度如何产生自刷新时间和单元刷新时间特性。但他们并没有提及为移动产品中的主要特征的任一TCSR主题和如何组合两个刷新时间改变因素。传统上，TCSR和刷新时间特性已被作为单独的问题加以考虑，每个都具有单独的和独立的解决方案。
因此，期望提供一种相合并的逻辑方案用于这两个单独问题，而不需要由于独立逻辑解决方案带来的较大的面积损耗。期望提供一种具有DRAM单元的存储器设备，所述DRAM单元具有多种的刷新时间特性和TCSR功能。
发明内容
本发明的目的是提供一种改进的动态随机存取存储器(DRAM)设备、用于自刷新具有温度补偿自刷新功能的存储器单元的方法以及用于动态DRAM设备的自刷新控制器。
根据本发明的一个方面，本发明提供一种动态随机存取存储器(DRAM)设备，包括以行和列布置的DRAM单元的阵列和用于在自刷新模式中控制所述DRAM单元的数据刷新率的刷新电路。所述阵列的每一DRAM单元被耦合到相应行的字线和相应列的位线。
所述刷新电路包括模式探测电路，用于探测所述自刷新模式的进入和退出来提供自刷新模式信号。同样，所述刷新电路也包括振荡电路，用于响应所述自刷新模式信号产生振荡信号来提供基本时间周期。此外，所述刷新电路包括刷新时间改变电路，用于响应与所述DRAM设备相关的工艺变化和与DRAM设备相关的温度改变的两个刷新时间改变因素的其中之一来 改变所述基本时间周期，从而提供改变的时间周期。所述刷新时间改变电路还响应另一刷新时间改变因素来改变已改变的时间周期，从而提供用于自刷新的进一步改变的时间周期。
例如，所述刷新时间改变电路包括第一和第二改变电路。所述第一改变电路响应一个刷新时间改变因素改变所述振荡信号的重复周期，并且提供具有所改变的时间周期的第一周期改变信号。所述第二改变电路响应另一刷新时间改变因素改变所述第一周期改变信号的重复周期，并且提供具有进一步改变的时间周期的第二周期改变信号。因此，由所述第一和第二改变电路改变所述基本时间周期以提供用于自刷新所述阵列的DRAM单元的进一步改变的时间周期。
有利地，所述第一改变电路包括第一频率产生电路，用于响应具有振荡频率的所述振荡信号产生第一组m个频率信号。m个频率信号的每一个具有和振荡频率相关的不同的频率，其中，m为大于1的整数。同样，包括第一选择电路用于从所述第一组m个频率信号中选择一个信号，使得所选择的信号被提供作为所述第一周期改变信号。
所述第二改变电路包括第二频率产生电路，用于响应所述第一周期改变信号产生第二组n个频率信号。n个频率信号的每一个具有和振荡信号相关的不同的频率，其中，n为大于1的整数。还包括第二选择电路用于从所述第二组n个频率信号中选择一个信号，使得所述选择的信号被提供作为所述第二周期改变信号。
例如，所述第一频率产生电路包括第一分频电路，其根据第一参数划分所述振荡频率并且产生所述第一组m个频率信号。所述第一选择电路选择所述m个所划分的不同频率信号的一个信号。所述第二频率产生电路包括第二分频电路，其根据第二参数划分所述第一周期改变信号的频率，以产生所述第二组n个频率信号。所述第二选择电路选择所述n个所划分的不同频率信号的一个信号。
有利地，所述DRAM设备具有因素提供电路，其提供与所述DRAM设备相关的工艺变化以及与所述DRAM设备相关的温度改变的因素。例如，所述因素提供电路包括第一和第二因素提供器，用于指定所述第一和第二参数。所述第一频率产生电路根据所述指定的第一参数划分所述振荡信号的频率。所述第二因素提供器根据所述指定的第二参数划分所述第一周期划分信号的频率。 晶体管387、389和NMOS晶体管391串联在电压Vdd和Vss的终端之间。此外，PMOS晶体管393和NMOS晶体管395、397串联在电压Vdd和Vss的终端之间。
有利地，所述第一因素提供器包括工艺变化提供器，其提供工艺变化码，用于指定所述第一参数。所述工艺变化码来自包括DRAM特性的工艺变化。第二因素提供器包括温度改变提供器，其提供温度改变码，用于指定第二参数。所述温度改变码来自从DRAM设备感测的温度改变。所述工艺变化提供器包括第一发生器，其产生表示DRAM特性的多个变化的所述工艺变化码。温度改变提供器包括第二发生器，其产生表示所感测的温度变化的多个温度改变的温度改变码。
例如，所述第一发生器包括第一译码器，其译码所述多个变化和提供所述工艺变化码。所述第二发生器包括第二译码器，其译码多个温度改变和提供温度改变码。所述第一选择电路包括第一信号选择电路，其选择所述第一组频率信号的m个所划分频率的其中之一并且提供所选择的信号作为所述第一周期改变信号。所述第二选择电路包括第二信号选择电路，其选择第二组频率信号的n个所划分频率的其中之一并且提供所选择的信号作为所述第二周期改变信号。
例如，工艺变化提供器包括编码提供器，其提供表示2的变化码，i表示为正或负整数的所指定的第一参数。第一分频电路将振荡频率除以2。温度改变提供器包括另一编码提供器，其提供表示2的温度改变码，j表示正或负整数的所指定的第二参数。第二分频电路将所述第一周期改变信号的频率除以2。
替代地，所述第一分频电路和所述第二分频电路可以被交换。因此，由所述分频器根据温度改变首先划分所述基本时间周期，并且之后根据工艺变化还划分所述分频信号。
所述频率产生电路可以包括倍频器，其提供具有倍增频率和经划分的重复周期的输出信号。通过所述电路，划分所述基本时间周期并且因此提供所划分的刷新周期。
在另一方面，本发明提供一种用于自刷新动态随机存取存储器(DRAM)设备的方法，所述DRAM设备包括以行和列布置的DRAM单元的阵列，所述阵列的每一DRAM单元被耦合到相应行的字线和相应列的位线。所述DRAM设备可在自刷新模式和非自刷新模式中运行。通过所述方法，提供自刷新模式信号。所述信号分别在自刷新模式和非自刷新模式中启用和禁止。
响应所述自刷新模式信号产生振荡信号来提供基本时间周期。响应与所述DRAM设备相关的工艺变化和与DRAM设备相关的温度改变的两个 刷新时间改变因素的其中之一来改变所述基本时间周期。提供改变的时间周期。还响应另一刷新时间改变因素来改变所改变的时间周期，从而提供用于自刷新的进一步改变的时间周期。
有利地，根据一个刷新时间改变因素改变所述振荡信号的重复周期。提供具有所改变的时间周期的第一周期改变信号。根据另一刷新时间改变因素进一步改变所述第一周期改变信号的重复周期。提供具有进一步改变的时间周期的第二周期改变信号。
例如，根据第一参数划分所述振荡频率来产生具有m个所划分频率的第一组m个频率信号。所述具有m个所划分频率的第一组频率信号的一个选择为提供所选择的信号作为所述第一周期改变信号。
有利地，根据第二参数划分所述第一周期改变信号的频率来产生具有n个所划分频率的第二组n个频率信号。所述第二频率信号中的一个选择为提供所选择的信号作为所述第二周期改变信号。
在又一方面中，本发明提供一种自刷新控制器，用于可以选择性地在自刷新模式和非自刷新模式中运行的动态随机存取存储器(DRAM)设备中，所述DRAM设备包括以行和列布置的DRAM单元的阵列，所述阵列的每一DRAM单元被耦合到相应行的字线和相应列的位线。所述自刷新控制器包括模式探测电路，用于探测所述自刷新模式的进入和退出来提供自刷新模式信号；也包括振荡电路，用于响应所述自刷新模式信号产生振荡信号来提供基本时间周期；并且包括刷新时间改变电路，用于响应与所述DRAM设备相关的工艺变化和与DRAM设备相关的温度改变的两个刷新时间改变因素的其中之一来改变所述基本时间周期，从而提供改变的时间周期，并且还响应另一刷新时间改变因素来改变所改变的时间周期，从而提供用于自刷新的进一步改变的时间周期。
存在改变刷新时间周期的两个因素，即温度和由不可避免的工艺变化和源于缺陷的问题产生的固有刷新特性。根据本发明的实施例，本发明提供DRAM设备和用于自刷新存储器单元的方法，所述存储器单元具有宽范围刷新时间控制，用于将温度和固有刷新特性的两个刷新时间改变因素的组合。
对本领域普通技术人员来说，通过结合附图阅读本发明的下面的具体实施例的描述，本发明的其它方面和特征是清晰的。
附图说明
结合附图，仅通过示例来说明本发明的一些实施例，其中：
图1A的框图示出存在于传统动态随机存取存储器(DRAM)设备中的具有温度补偿自刷新(TCSR)功能的自刷新操作； 
图1B示出图1A中所示的自刷新操作中的信号的相对时序； 
图2A的框图示出根据本发明的实施例的具有自刷新功能的DRAM设备； 
图2B的框图示出图2A中所示的自刷新控制器； 
图3A和3B的框图示出根据本发明的一个实施例的DRAM设备； 
图4示出图3A和3B中所示的DRAM设备的信号的时序； 
图5的框图示出图3A和3B中所示的DRAM设备的第一刷新时间改变器和第二刷新时间改变器； 
图6A的框图示出图3A和3B中所示的DRAM设备的基本时间周期发生器； 
图6B-6D的示意图示出图6A中的所示的基本时间周期发生器的详细电路； 
图7A的框图示出图3A和3B中所示的DRAM设备的刷新周期选择器； 
图7B的示意图示出图7A中所示的刷新周期选择器的详细电路； 
图8A的框图示出图5中所示的振荡信号分频器； 
图8B的示意图示出图8A中所示的振荡信号分频器的详细电路； 
图9的示意图示出图8B中所示的受控反相器逻辑电路； 
图10A的框图示出图5中的所示的选择控制器； 
图10B的示意图示出图10A中所示的选择控制器的详细电路； 
图11A的框图示出图5中所示的振荡信号倍增器； 
图11B的示意图示出图11A中所示的振荡信号倍增器的详细电路； 
图12A的框图示出图3A和3B中的DRAM设备的温度补偿自刷新(TCSR)请求器； 
图12B的示意图示出图12A中所示的TCSR请求器的详细电路； 
图13A的框图示出图5中所示的振荡信号分频器； 
图13B的示意图示出图13A中所示的的振荡信号分频器的详细电路； 
图14A的框图示出图5中所示的选择控制器； 
图14B的示意图示出图14A中所示的选择控制器的详细电路； 
图15A的框图示出图5所示的振荡信号倍增器； 
图15B的示意图示出图15A所示的振荡信号倍增器的详细电路；
图16的流程图示出图3A和3B中所示的DRAM设备的刷新时间操作； 
图17A和17B的框图示出根据本发明的另一个实施例的DRAM设备；和 
图18的流程图示出图17A和17B中所示的DRAM设备的刷新时间操作。 
具体实施方式
下面在对本发明具体实施例的详细描述中，将参照作为此处一部分的说明书附图，并且对本发明可以实施的特定具体实施例的图解也在其中示出。这些实施例描述的足够详细，以使本领域普通技术人员能够实现本发明，应当理解，也可使用其他实施例，并且可以在不脱离本发明范围的情况下做出逻辑的、电的和其他改变。因此，下面的详细描述不应理解成限制的意义，并且本发明的保护范围由所附的权利要求确定。
总的来说，本发明提供包括在动态随机存取存储器(DRAM)设备中的阵列中的存储器单元的自刷新。所述DRAM设备可以是分立元件或者嵌入到一个较大系统中。
如前所述，图1A中示出现有技术的DRAM设备在自刷新周期期间执行自刷新操作。在宽的自刷新定时器选项可以选择具有分频器的自刷新脉冲周期的情况中，自刷新脉冲周期可以在工艺变化指定的范围中调整。在传统方法中，调整工艺变化用于实现在可以接受的时间周期变化中的正确的刷新时间来使用，使得可以使用优选的自刷新值。
根据本发明的实施例通过分频器提供自刷新时间选项的宽范围，用于选择自刷新脉冲周期，例如，从122ns到7808ns，该分频器用于根据工艺变化执行调整功能。因此，此实施例有效地扩展刷新时间覆盖的范围，包括单元特性变化。基于刷新时间的单元特性，自刷新时间值可以与温度补偿自刷新(TCSR)功能一起改变。在一个实施例中，可以首先响应工艺变化并进而响应所感测的温度来调整自刷新时间。在另一实施例中，可以首先响应所感测的温度并进而响应工艺变化来调整自刷新时间值。
根据本发明的实施例当前在DRAM设备的上下文中描述，并且更具体地，在用于自刷新阵列中的DRAM单元的刷新控制器的上下文中描述。
图2A示出根据本发明的实施例的DRAM设备。图2B示出图2A中所示的自刷新控制器。参见图2A和图2B，DRAM单元的阵列200 具有多个字线WL0-WL(N-1)和多个位线BL0和BL0*—BLM和BLM*。N行乘(M+1)列的阵列200包括用于存储数据位和将被刷新的多个DRAM单元MS(即，MS(0，0)到MS(N-1，M))。例如，N为4096并且阵列200具有字线WL0-WL4095。每一DRAM单元包括存取晶体管和电荷存储电容器(未示出)。多个位线读出放大器SA0-SAM与阵列200耦合。位线被布置为折叠位线(互补位线对)并且BL0和BL0*—BLM和BLM*的每一个互补位线对被连接到相应的位线读出放大器。位线读出放大器SA0-SAM通过一对各自列地址晶体管(未示出)连接到数据总线(未示出)。当需要存取数据到阵列200时，所述列地址晶体管对通过各自列地址信号激活。在描述中，“*”表示反相或者相反的逻辑。
在DRAM单元的阵列200中，例如，由例如(N+1)位信号代表刷新行地址信号。地址译码器205译码所述地址并且所译码的地址控制行寻址。每一个存储器单元与相关联的字线和互补位线对的一个位线相耦合。通过连接到各自互补位线对的位线读出放大器可以读取数据。在读操作中，激活字线并且与相关位线一起共享位电荷。根据列地址，位线上的总逻辑电平被应用到数据总线。
在自刷新操作模式中刷新阵列200的单元。由自刷新控制器201和模式探测器203执行阵列200的DRAM单元的刷新操作，所述模式探测器203响应命令(COMMAND)信号探测自刷新模式的进入和退出。基于所探测的自刷新的进入和退出，确定自刷新进入和退出之间的时间周期。响应行地址，执行自刷新操作来刷新阵列200中的DRAM单元。
自刷新控制器201提供有工艺变化(以工艺变化因素Fp表示)和温度改变(以温度补偿因素Ft表示)，其改变时间用于控制在自刷新模式中存储在DRAM单元中的数据的自刷新。例如，工艺变化表示可以与制造工艺一起变化的DRAM设备的特性。例如，温度改变可以由DRAM设备本身感测得到并且可以与操作条件一起变化。
响应所探测的自刷新进入和退出，自刷新控制器201的基本时间发生器206产生包括重复周期或者基本时间周期Tosc并且具有振荡频率Fosc(＝1/Tosc)的振荡信号。根据基于工艺变化的倍增因素Kp，基本时间周期Tosc由第一时间改变器207(包括分频器和时间周期倍增器)倍增。第一时间改变器207根据工艺变化因素Fp，提供包括倍增的时间周期Tosc1(Kp×Tosc)并且具有所划分的频率Fosc1(＝Fosc/Kp＝1/Tosc1)的 分频振荡信号。倍增的时间周期Tosc1还根据基于温度补偿的倍增因素Kt由第二时间改变器209(包括分频器和时间周期倍增器)进行倍增。第二时间改变器209提供包括进一步倍增时间周期Tosc2(＝Kt×Tosc1)并且具有进一步分频Fosc2(＝Fosc1/Kt＝1/Tosc2)的进一步分频振荡信号。该进一步分频振荡信号被提供给地址译码器205用于自刷新。因此，在DRAM设备中，最初产生的基本时间周期Tosc首先被第一时间改变器207划分，并且然后被第二时间改变器209划分。从而，根据工艺变化因素Fp执行第一调整功能，并且根据温度补偿因素Ft执行基于调整时间周期的进一步调整功能。因此，通过两步时间改变实现较宽范围的调整。 
图3A和3B示出根据本发明的实施例的DRAM设备。图4示出图3A和3B中所示的DRAM设备的信号的时序。图5示出图3A和3B中所示的第一和第二刷新时间改变器。第一和第二刷新时间改变器的每一个包括分频器和倍增器。由与非门和传输门实现第一和第二刷新时间改变器的倍增器逻辑。
参见图3-5，通过由存储器控制器(未示)提供的命令信号211可以激活“自刷新”模式，也称为“休眠”模式。响应具有自刷新进入命令“SELF-REF ENTRY”的命令信号211，自刷新模式探测器213启用自刷新模式信号215(在时间T1)，使得被激活为“高”(即，“高”逻辑电平电压Vdd)。响应“高”自刷新模式信号215，初始化基本时间周期发生器217，用于开始具有基本振荡信号Fbo(例如，8.2Mhz)和基本时间周期Tbo(例如，122ns)的基本振荡信号219的产生。
基本振荡信号219被提供给第一刷新时间改变器221。第一刷新时间改变器221提供具有所划分的频率Fdo1和倍增的周期Tmp1的第一分频信号223到第二刷新时间改变器225。第二刷新时间改变器225提供具有进一步所划分的频率Fdo2和进一步倍增周期Tmp2的进一步分频和倍增信号作为自刷新请求信号227。响应自刷新请求信号227，内部行地址计数器229产生具有恰当的内部行地址的地址信号231。行地址译码器233译码内部行地址来提供经过译码的地址信号235，使得DRAM单元的阵列237的所选字线被激活。DRAM单元的阵列237具有和图2A所示的阵列200相似的结构。
当自刷新模式探测器213接收命令信号211上的自刷新退出命令“SELF-REF EXIT”时，自刷新模式信号215变为“低”(即，“低”逻辑电平电压Vss)并且停止基本时间周期发生器217，使得停止基本振 荡信号219的产生(在时间T2)。因此，自刷新模式信号215停止。自此，不再提供自刷新请求信号227用于执行自刷新DRAM存储器单元，直到提供下一个自刷新命令。在时间T1之前和时间T2之后的操作模式称为“正常模式”并且在时间T1和时间T2之间的操作模式称为“自刷新模式”。通过电源电压和地电平电压线馈送高和低逻辑电平电压Vdd和Vss。
电压探测器212执行功率探测功能，由此提供包括在所探测的功率信号214中的功率稳定信号Spwo和功率下降信号Spdn。当馈送给DRAM设备的电源电压Vdd稳定在期望操作电压电平时，提供功率稳定信号Spwo来执行正常振荡操作。当电压Vdd深度下降，提供功率下降信号Spdn来停止正常振荡操作。功率稳定信号Spwo和功率下降信号Spdn被提供给偏置电压发生器247。
工艺变化特性提供器210提供工艺变化值信号241、周期值信号251和刷新周期值信号261。刷新周期值信号261包括为刷新时间特性“rfc0”、“rfc1”和“rfc2”(即，三位)的工艺变化相关值。工艺变化值信号241包括工艺变化相关值“rfc3”(即，一位)。周期值信号251包括工艺变化相关值“rfc4”(即，一位)。提供工艺变化相关值是公知的技术。
根据工艺变化因素Fpv，提供刷新周期值信号261。刷新周期选择器263译码因素Fpv为基于工艺变化的参数Pi，作为工艺变化因素信号265。第一刷新时间改变器221的振荡信号分频器285产生m个分频的一组分频信号(分频振荡信号286)，其中m为大于1的整数，例如7。
工艺变化值信号241被馈送到工艺变化监控器243，其进而提供工艺变化监控信号245给偏置电压发生器247。工艺变化监控器243监控包括在工艺变化值信号241中的工艺变化(工艺变化相关值“rfc3”)并且产生工艺变化监控信号245。响应工艺变化监控信号和功率稳定信号Spwo以及功率下降信号Spdn，偏置电压发生器247产生包括被馈送到基本时间发生器217的p沟道栅极电压Vgp和n沟道栅极电压Vgn的偏置电压信号249。
提供周期值信号251(工艺变化相关值“rfc4”)给基本时间周期控制器253，其进而提供周期控制信号255给基本时间周期发生器217。工艺变化相关值“rfc4”涉及DRAM设备的单元的电容值。例如，所述单元为具有相对较大泄漏的MIM单元。因此，周期控制信号255包括电容器基准电压Vcap。响应包括在周期值信号251中的电容量变化，基 本时间周期控制器253产生提供给基本时间周期发生器217的电容器基准电压Vcap。
包括刷新时间特性“rfc0”、“rfc1”和“rfc2”的工艺变化相关值的三位的刷新周期值信号261被送入刷新周期选择器263，其随后提供工艺变化因素信号265到第一刷新时间改变器221。工艺变化因素信号265包括基于工艺变化的参数Pi用于分频和时间周期倍增。工艺变化因素信号265包括工艺变化-分频信号266dv和工艺变化-倍增信号267mx。工艺变化-分频信号266dv被馈送给振荡信号分频器285并且工艺变化-倍增信号267mx被发送给选择控制器287。响应工艺变化因素信号265，第一刷新时间改变器221改变基本时间周期Tbp，并且提供第一分频信号223给第二刷新时间改变器225。相应于部分工艺变化因素信号265的倍增信号283也被从选择控制器287馈送给第二刷新时间改变器225。
DRAM设备中优选地使用公知电路元件集成的温度传感器271提供相应于其所感测到的温度或者温度改变的温度信号273，以实现温度补偿自刷新(TCSR)。响应温度信号273，TCSR请求器275提供TCSR信号277给TCSR译码器279，其随后提供温度补偿因素信号281给第二刷新时间改变器225。温度补偿因素信号281包括基于温度补偿的参数Pj用于分频和时间周期倍增。温度补偿因素信号281包括温度补偿-分频信号282dv和温度补偿-倍增信号284mx。响应温度补偿-分频信号282dv、温度补偿-倍增信号284mx和倍增信号283，第二刷新时间改变器225改变第一分频信号223的频率并且提供具有进一步分频的自刷新请求信号227。自刷新请求信号227包括进一步分频或基本时间周期Tbp的经过倍增的时间周期。
温度补偿因素信号281和工艺变化因素信号265都被提供给缺省控制器276，其随后可以提供缺省信号278给第二刷新时间改变器225。所述缺省信号表示0.5ms的最小的刷新时间。第二刷新时间改变器225根据(最小刷新时间的)缺省操作，提供自刷新请求信号227并且因此内部行地址计数器229设置用于刷新时间Trf的缺省设置。
TCSR请求器275根据温度补偿因素Ftc提供TCSR信号277。TCSR译码器279译码因素Fpv为基于温度补偿的参数Pj作为温度补偿因素信号281，使得第二刷新时间改变器225的振荡信号分频器291产生n个所分频率的一组分频信号(分频振荡信号292)。其中，n为大于1的整数，例如4。
第一刷新时间改变器221和第二刷新时间改变器225的其他细节在图5中示出，并在以下讨论。
参见图5，图3A中所示的第一刷新时间改变器221包括振荡信号分频器285、选择控制器287和振荡信号倍增器289。振荡信号分频器285接收来自基本时间周期发生器217的基本振荡信号219并且响应工艺变化-分频信号266dv来提供分频振荡信号286给选择控制器287。工艺变化-分频信号266dv和工艺变化-倍增信号267mx包括基于工艺变化的参数Pi。根据基于工艺变化的参数Pi划分基本振荡信号Fbo的基本振荡频率并且相应地倍增基本时间周期Tbo。例如，基于工艺变化的倍增因素Kpv为2Pi，则频率Fbo被2Pi分频。基于工艺变化的参数Pi由工艺变化-分频信号266dv和工艺变化-倍增信号267mx所指明。 
分频振荡信号286被提供给接收工艺变化-倍增信号267mx的选择控制器287。选择控制器287响应工艺变化-倍增信号267mx来提供分频振荡信号288给振荡信号倍增器289。振荡信号倍增器289提供具有倍增周期Tmp1(＝Kpv×Tbp)和分频Fdo1(＝Fbo/Kpv)的第一分频信号223。
在DRAM设备的示例性实施例中，可以存在七个给定的工艺变化情况，称为PV0-PV6。表1示出可以用于每一情况中的基于工艺变化的参数Pi和基于工艺变化的倍增因素Kpv之间的关系。
表1
  
基于工艺变化的参数Pi 基于工艺变化的倍增因素Kpv 倍增时间周期Tmp1＝Kpv×Tob 分频Fdo1＝Fbo/Kpv
0 1 Tbo Fbo
1 2 2Tbo Fbo/2
2 4 4Tbo Fbo/4
3 8 8Tbo Fbo/8
4 16 16Tbo Fbo/16
5 32 32Tbo Fbo/32
6 64 64Tbo Fbo/64
这样，根据从七个工艺变化PV0-PV6得到的基于工艺变化的参数Pi，基于工艺变化的倍增因素Kpv发生改变，并且因此倍增的时间周 期Tmp1发生改变。
第二刷新时间改变器225包括振荡信号分频器291、选择控制器293和振荡信号倍增器295。振荡信号分频器291接收来自第一时间改变器221的振荡信号倍增器289的第一分频信号223。振荡信号分频器291响应温度补偿-分频信号282dv，提供分频振荡信号292给选择控制器293。选择控制器293响应温度补偿-倍增信号284mx，提供分频振荡信号294的倍增器值给振荡信号倍增器295。温度补偿-分频信号282dv和温度补偿-倍增信号284mx包括在温度补偿因素信号281中，组成基于温度补偿的参数Pj。响应分频振荡信号294和倍增信号283，振荡信号倍增器295提供具有进一步的倍增周期Tmp2(＝Ktc×Tmp1)和进一步的分频Fdo2(＝Fdo1/Ktc)的自刷新请求信号227。
在DRAM设备的示例性实施例中，可以存在四个给定温度改变情况，称为TS0-TS3。例如，基于温度补偿的倍增因素Ktc为2Pj，并且频率Fdo1被2Pj分频。基于温度补偿的参数Pj由温度补偿-分频信号282dv和温度补偿倍增信号284mx表示。表2示出用于每一情况的基于温度补偿的参数Pj和基于温度补偿的倍增因素Ktc之间的关系。 
表2
  
基于温度补偿的参数Pj 基于温度补偿的倍增因素Ktc 倍增时间周期Tmp2＝Ktc×Tmp1 分频Fdo2＝Fbo1/Ktc
-1 0.5 0.5Tmp1 2Fbo1
0 1 Tmp1 Fbo1
1 2 2Tmp1 Fbo1/2
2 4 4Tmp1 Fbo1/4
这样，根据从四个温度改变TS0-TS3得到的基于温度补偿的参数Pj，基于温度补偿的倍增因素Ktc发生改变，并且因此倍增的时间周期Tmp2改变。
参见图4，在自刷新模式中，所产生的基本振荡信号219具有基本时间周期Tbp(频率Fbo＝1/Tbp)和脉宽Twbp的一系列脉冲。在示例性的DRAM设备中，刷新周期(RC)被设置在4096个周期，并且编程用于七个工艺变化PV0-PV6的补偿。关于七个变化PV0-PV6的相应一个，给定刷新时间周期Tp。表3示出七个工艺变化和刷新时间Trf作为结合单元刷新特性的目标刷新时间。刷新时间Trf随四个温度改变(TS0-TS3)的改变如下：
表3
Figure G2007800151902D00161
在表3中，#1表示缺省操作，其中刷新时间Trf被设置为“0.5ms”，而与工艺变化和温度改变值无关。这样，七个工艺变化PV0-PV6和四个温度改变是改变或者调整刷新时间Trf的因素。表4示出示例性DRAM设备中的刷新时间Trf的可能情况。注意到基本时间周期Tbp为122ns。
表4
  
基于工艺变化的倍增因素Kpv 基于温度补偿的倍增因素Ktc 刷新时间周期Tp＝Tbp×Kpv×Ktc 刷新周期RC(周期) 刷新时间Trf＝RC×Tp
(Pi＝0)1 (Pj＝2)4 488ns 4096 2ms
(Pi＝1)2 (Pj＝2)4 976ns 4096 4ms
(Pi＝2)4 (Pj＝2)4 1952ns 4096 8ms
(Pi＝3)8 (Pj＝2)4 3904ns 4096 16ms
(Pi＝4)16 (Pj＝2)4 7808ns 4096 32ms
(Pi＝5)32 (Pj＝2)4 15616ns 4096 64ms
(Pi＝6)64 (Pj＝2)4 31232ns 4096 128ms
(Pi＝0)1 (Pj＝1)2 244ns 4096 1ms
(Pi＝1)2 (Pj＝1)2 488ns 4096 2ms
(Pi＝2)4 (Pj＝1)2 976ns 4096 4ms
(Pi＝3)8 (Pj＝1)2 1952ns 4096 8ms
(Pi＝4)16 (Pj＝1)2 3904ns 4096 16ms
(Pi＝5)32 (Pj＝1)2 7808ns 4096 32ms
  
(Pi＝6)64 (Pj＝1)2 15616ns 4096 64ms
(Pi＝0)1 (Pj＝1)1 122ns 4096 0.5ms
(Pi＝1)2 (Pj＝1)1 244ns 4096 1ms
(Pi＝2)4 (Pj＝1)1 488ns 4096 2ms
(Pi＝3)8 (Pj＝1)1 976ns 4096 4ms
(Pi＝4)16 (Pj＝1)1 1952ns 4096 8ms
(Pi＝5)32 (Pj＝1)1 3904ns 4096 16ms
(Pi＝6)64 (Pj＝1)1 7808ns 4096 32ms
(Pi＝0)1 (Pj＝-1)0.5 122ns#1 4096 0.5ms#1
(Pi＝1)2 (Pj＝-1)0.5 122ns 4096 0.5ms
(Pi＝2)4 (Pj＝-1)0.5 244ns 4096 1ms
(Pi＝3)8 (Pj＝-1)0.5 488ns 4096 2ms
(Pi＝4)16 (Pj＝-1)0.5 976ns 4096 4ms
(Pi＝5)32 (Pj＝-1)0.5 1952ns 4096 8ms
(Pi＝6)64 (Pj＝-1)0.5 3904ns 4096 16ms
在表4中，#1表示(最小刷新时间的)“缺省”操作并且刷新时间周期Tp被设置为“122ns”，并且因此刷新时间Trf被设置为0.5ms。
如表4中所示，根据七个变化PV0-PV6和温度改变TS0-TS3的相应一个给定刷新时间周期Tp。对于给定的工艺变化PV，产生不同的刷新时间Trf。以下将示例描述强调的情况(工艺变化PV0-PV6和时间改变TS1)。
图6A示出图3A和3B中所示的基本时间周期发生器217。所述基本时间周期发生器217接收到的所探测的功率信号214包括来自电压探测器212的功率稳定信号Spwo和功率下降信号Spdn、来自偏置电压发生器247的p沟道栅极电压Vgp和n沟道栅极电压Vgn以及来自基本时间周期控制器253的电容器基准电压Vcap，如图3A和3B所示。
图6B到6D示出基本时间周期发生器217的详细电路。基本时间发生器217由偏置控制反相器形成，包括PMOS和NMOS晶体管、电压Vdd和Vss之间的串联连接的PMOS和NMOS晶体管以及逻辑电路。参见图6A和6B，基本时间周期发生器217包括内部振荡器，用于产生基本时间周期振荡信号用于自刷新。内部振荡器使用由偏置电压发生器247 提供的p沟道栅极电压Vgp和n沟道栅极电压Vgn来运行。响应自刷新模式信号215中的“自刷新”命令，由功率稳定信号Spwo和功率下降信号Spdn激活基本时间周期发生器217。
基本时间周期发生器217产生具有基本振荡频率Fbo和基本时间周期Tpb的基本振荡信号219，用于自刷新DRAM设备的单元。使用电容器基准电压Vcap可变控制基本时间周期Tpb。P沟道栅极电压Vgp和n沟道栅极电压Vgn被馈送到分别包括在基本时间周期发生器217的PMOS和NMOS晶体管的栅极。P沟道栅极电压Vgp低于Vdd至少PMOS晶体管的阈值电压以导通它们。N沟道栅极电压Vgn高于电压Vss至少NMOS晶体管的阈值电压以导通它们。
功率稳定信号Spwo被馈送到反相器311，其反相输出信号被馈送到或非门313的一个输入，或非门的另一个输入用于接收功率下降信号Spdn。来自或非门313的逻辑输出信号被馈送到反相器315、两个与非门317和319以及PMOS晶体管321和323的栅极。来自反相器315的反相输出信号被馈送到NMOS晶体管313、333和335的栅极。从电压Vdd和Vss的终端之间串联连接的PMOS晶体管343和NOMS晶体管345的耦合漏极获取内部振荡信号341。例如，Vdd和Vss为电源电压。内部振荡信号341被馈送到与非门317，其输出信号被馈送到与非门319。与非门319的逻辑输出信号被反相器347反相，其所反相的信号为由基本时间周期发生器217提供的基本振荡信号219(“osc”)。与非门319和反相器347形成与逻辑电路。
来自与非门317的逻辑输出信号也被馈送到偏置控制反相器351的输入终端，偏置控制反相器351包括PMOS晶体管361、NMOS晶体管363、附加PMOS晶体管365和附加NMOS晶体管367。偏置控制反相器351的输出终端连接到另一偏置控制反相器353的输入终端和NMOS晶体管335的漏极。偏置控制反相器353的输出终端被连接到PMOS晶体管321的漏极。偏置控制反相器351和353具有相同的电路结构。
两个PMOS晶体管371和373以及二极管连接的NMOS晶体管375串联连接在电压Vdd和Vss的终端之间。PMOS晶体管377的源极连接到PMOS晶体管371和373的耦合的漏极和源极。PMOS晶体管377的漏极连接到NMOS晶体管379的漏极，其栅极连接到NMOS晶体管375的栅极。PMOS晶体管381、383和NMOS晶体管385串联在电压Vdd和Vss的终端之间。类似地，PMOS 晶体管387、389和NMOS晶体管391串联在电压Vdd和Vss的终端之间。此外，PMOS晶体管393和NMOS晶体管395、397串联在电压Vdd和Vss的终端之间。
p沟道栅极电压Vgp被馈送到PMOS晶体管的栅极并且n沟道栅极电压Vgn被馈送到NMOS晶体管的栅极。电容器基准电压Vcap被馈送到PMOS晶体管377的栅极，其连接至偏置控制反相器353的输出。基本时间周期发生器217振荡，并且随电压Vgp、Vgn和Vcap一起，基本时间周期发生器217改变其振荡频率。
当电源电压Vdd稳定在期望的操作电压电平时，功率稳定信号Spwo为“高”并且功率下降信号Spdn为“低”。来自或非门313的逻辑输出为“高”并且因此内部振荡信号341被与非门317、319和反相器347反相。反相器347的反相输出信号被提供作为基本振荡信号219。当电源电压Vdd不稳定并且没有达到期望的操作电压电平时，功率稳定信号Spwo为“低”。来自反相器313的输出为“低”，并且因此导通PMOS晶体管321和323。PMOS晶体管377的栅极变为“高”并且不执行振荡操作。在电源电压Vdd深度下降的情况中，功率下降信号Spdn变为“高”。来自或非门313的逻辑输出变为“低”并且因此也不执行振荡操作。
图7A示出图3A和3B中所示的DRAM设备的刷新周期选择器263。参见图7A，刷新周期选择器263接收包括刷新时间特性“rfc0”、“rfc1”和“rfc2”的刷新周期值信号261并且提供包括基于工艺变化的参数Pi的工艺变化因素信号265。工艺变化因素信号265包括工艺变化-分频信号266dv的八个刷新时间位信号“ref_time<7>”-“ref_time<0>”和工艺变化-倍增信号267mx的八个刷新倍增位信号“ref_mux<7>”-“ref_mux<0>”。
图7B示出刷新周期选择器263的详细电路，包括用于译码刷新时间特性的输入与逻辑块410和用于提供来自所译码的刷新时间特性的刷新时间位和刷新倍增位的输出或逻辑块440。
参见图7A和7B，刷新周期选择器263接收包括刷新时间特性“rfc0”、“rfc1”和“rfc2”的工艺变化相关值的刷新周期值信号261。刷新时间特性“rfc0”、“rfc1”和“rfc2”被馈送到输入与逻辑块410，其包括八个与非门411-418、三个反相器421-423和八个反相器431-438。一个与非门(例如，与非门411)和连接到其输出的一个反相器(例如，反 相器431)形成与逻辑电路。输入与逻辑块410的逻辑输出被馈送到输出或逻辑块440，其包括八个或非门441-448和八个反相器451-458。一个或非门(例如，或非门441)和一个连接到其输出的反相器(例如，反相器451)形成或逻辑电路。
与非门411接收三个刷新时间特性“rfc2”、“rfc1”和“rfc0”并且其与非逻辑输出信号由反相器431反相。反相器431的反相输出信号被馈送到或非门441的一个输入，其余下的输入被下拉至Vss电压电平。与非门412接收刷新时间特性“rfc2”和“rfc1”以及刷新时间特性“rfc0”的反相逻辑信号“rfc0*”，并且其与非逻辑输出信号由反相器432反相。反相器432的反相输出信号被馈送到或非门442的一个输入。与非门413接收刷新时间特性“rfc2”和“rfc0”以及刷新时间特性“rfc1”的反相逻辑信号“rfc1*”，并且其与非逻辑输出信号由反相器433反相。反相器433的反相输出信号被馈送到或非门443的一个输入。与非门414接收刷新时间特性“rfc1”和“rfc0”以及刷新时间特性“rfc2”的反相逻辑信号“rfc2*”，并且其与非逻辑输出信号由反相器434反相。反相器434的反相输出信号被馈送到或非门444的一个输入。与非门415接收刷新时间特性“rfc2”以及反相逻辑信号“rfc1*”和“rfc0*”，并且其与非逻辑输出信号由反相器435反相。反相器435的反相输出信号被馈送到或非门445的一个输入。与非门416接收刷新时间特性“rfc1”以及反相逻辑信号“rfc2*”和“rfc0*”，并且其与非逻辑输出信号由反相器436反相。反相器436的反相输出信号被馈送到或非门446的一个输入。与非门417接收刷新时间特性“rfc0”以及反相逻辑信号“rfc2*”和“rfc1*”，并且其与非逻辑输出信号由反相器437反相。反相器437的反相输出信号被馈送到或非门447的一个输入。与非门418接收反相逻辑信号“rfc2*”、“rfc1*”和“rfc0*”，并且其与非逻辑输出信号由反相器438反相。反相器438的反相输出信号被馈送到或非门448的一个输入。反相器451-457的输出信号分别被馈送到或非门442-448的其它输出。 
来自反相器431、432、433、434、435、436、437和438的输出逻辑信号分别为刷新倍增信号“ref_mux<7>”、“ref_mux<6>”、“ref_mux<5>”、“ref_mux<4>”、“ref_mux<3>”、“ref_mux<2>”、“ref_mux<1>”和“ref_mux<0>”，并且这些信号可以被视为工艺变化-倍增信号267mx的部分。来自反相器451、452、453、454、455、456、457 和458的输出逻辑信号分别是刷新时间信号“ref_time<7>”、“ref_time<6>”、“ref_time<5>”、“ref_time<4>”、“ref_time<3>”、“ref_time<2>”、“ref_time<1>”和“ref_time<0>”，并且这些信号可以被认为是工艺变化-分频信号266dv的部分。工艺变化-分频信号266dv和工艺变化-倍增信号267mx包括在工艺变化因素信号265中。
刷新周期选择器263的逻辑如下：
B7(表示“ref_mux<7>”)＝rfc2×rfc1×rfc0 
A7(表示“ref_time<7>”)＝B7 
B6(表示“ref_mux<6>”)＝rfc2×rfc1×rfc0*
A6(表示“ref_time<6>”)＝B6+A7 
B5(表示“ref_mux<5>”)＝rfc2×rfc1*×rfc0 
A5(表示“ref_time<5>”)＝B5+A6 
B4(表示“ref_mux<4>”)＝rfc2*×rfc1×rfc0 
A4(表示“ref_time<4>”)＝B4+A5 
B3(表示“ref_mux<3>”)＝rfc2×rfc1*×rfc0*
A3(表示“ref_time<3>”)＝B3+A4 
B2(表示“ref_mux<2>”)＝rfc2*×rfc1×rfc0*
A2(表示“ref_time<2>”)＝B2+A3 
B1(表示“ref_mux<1>”)＝rfc2*×rfc1*×rfc0 
A1(表示“ref_time<1>”)＝B1+A2 
B0(表示“ref_mux<0>”)＝rfc2*×rfc1*×rfc0*
A0(表示“ref_time<0>”)＝B0+A1 
表5为刷新时间特性“rfc0”、“rfc1”和“rfc2”以及刷新周期选择器263的译码逻辑输出的真值表。根据刷新时间特性“rfc0”、“rfc1”和“rfc2”，提供倍增输出“ref_mux”和“ref_time”，如表5所示。
表5 
Figure DEST_PATH_G46599102150138000D000031
Figure G2007800151902D00221
图8A示出图5所示的振荡信号分频器285。参见图8A，振荡信号分频器285接收来自基本时间周期发生器217的基本振荡信号219和来自工艺变化因素信号265的工艺变化-分频信号266dv。振荡信号分频器285提供包括分频振荡信号486osc的分频振荡信号286。在本实施例中，工艺变化-分频信号266dv的一位信号“ref_time<7>”不发送给振荡信号分频器285。
图8B示出振荡信号分频器285的详细电路。参见图8A和8B，基本振荡信号219由反相器511反相，并且其反相输出信号被提供给三态反相器电路521和523的非反相输入、三态反相器电路517和519的反相输入以及反相器527。来自反相器527的反相信号被馈送到三态反相器电路521和523的反相输入以及三态反相器电路517和519的非反相输入。三态反相器电路517和521的信号输出互相耦合并且所耦合的输出连接到与非门513的一个输入。类似地，三态逻辑电路519和523的信号输出互相耦合，并且所耦合的输出连接到与非门515的一个输入。
注意到所示的前述电路元件用于从一个相应变化分频信号(266dv)产生单个分频振荡信号(486osc)。因此，存在七个同样的电路(duplicate circuit)。因此，输入信号ref_time<0:6>表示一组从ref_time<0>到ref_time<6>的单独信号，同时输出信号osc<0:6>表示一组从osc<0>到osc<6>的单独信号。
如来自图7A和7B中所示的刷新周期选择器263的信号组ref_time<0:6>所示，工艺变化-分频信号266dv被馈送到与非门513和515的其它输入。与非门513的输出信号被馈送到两个三态逻辑电路517和519的信号输入。与非门515的输出信号被馈送到三态逻辑电路523和反相器525的信号输入。三态逻辑电路521、517、519和523具有图9所示的相同的结构。反相器525的反相输出信号被馈送到三态逻辑电路521的信号输入。与非门515的输出信号被反相器529反相用于产生包括分频振荡信 号486osc的分频振荡信号286，如信号组osc<0:6>所示。
参见图9，三态逻辑电路具有信号输入IN、信号输出OUT、反相输入INP和非反相输入INN。三态逻辑电路包括串联的PMOS晶体管851和NMOS晶体管853以及附加的PMOS晶体管855和NMOS晶体管857。PMOS晶体管855插入PMOS晶体管851的源极和电源电压Vdd的电源线之间。NMOS晶体管857插入NMOS晶体管853的源极和接地电平电压Vss的电源线之间。PMOS晶体管851和NOMS晶体管853的栅极互相耦合，并且所耦合的栅极连接到信号输入IN。PMOS晶体管851和NMOS晶体管853的源极互相耦合，并且所耦合的源极连接到信号输出OUT。PMOS晶体管855和NMOS晶体管857的栅极分别连接到反相输入INP和非反相输入INN。
再次参见图8A和8B，根据工艺变化-分频信号266dv的七位“ref_time<0>”-“ref_time<6>”，基本振荡信号219的频率Fbo被划分为分频振荡信号486osc的一组m位信号“osc<0>”-“osc<6>”，其中，m是大于1的整数，例如7。用于分频和时间周期倍增的七位信号“ref_time<0>”-“ref_time<6>”的逻辑状态参见上面表5中的A0-A6。
分频振荡信号486osc的7位信号“osc<0>”-“osc<6>”具有表6中所示的不同频率F286。在表6中，基于工艺变化的倍增因素Kpv通过Kpv＝2Pi给定，其中，Pi为0、1、2、3、4、5和6。 
表6
  
位信号<osc> 频率F286＝Fbo/Kpv
Osc<0> Fbo/1
Osc<1> Fbo/2
Osc<2> Fbo/4
Osc<3> Fbo/8
Osc<4> Fbo/16
Osc<5> Fbo/32
Osc<6> Fbo/64
图10A示出图5中所示的选择控制器287。参见图10A，选择控制器287接收来自刷新周期选择器263的工艺变化-倍增信号267mx和来自振荡信号分频器285的分频振荡信号486osc。但是，工艺变化-倍 增信号267mx的一位“ref_mux<7>”不馈送到选择控制器287。响应工艺变化-倍增信号267mx和分频振荡信号486osc，选择控制器287提供分频振荡信号288，包括七位工艺变化-倍增信号487mx、七位反相工艺变化-倍增信号488mx*和七位分频振荡信号489osc。 
图10B示出选择控制器287的详细电路。参见图10A和10B，选择控制器包括反相器逻辑块540，其包括七个反相器542、544、546、548、550、552和554。反相器542、544、546、548、550、552和554反相工艺变化-倍增信号267mx的七个位信号“ref_mux<0>”、“ref_mux<1>”、“ref_mux<2>”、“ref_mux<3>”、“ref_mux<4>”、“ref_mux<5>”和“ref_mux<6>”，并且提供作为反相工艺变化-倍增信号488mx*的部分的七位反相信号“ref_mux_b<0>”、“ref_mux_b<1>”、“ref_mux_b<2>”、“ref_mux_b<3>”、“ref_mux_b<4>”、“ref_mux_b<5>”、“ref_mux_b<6>”。工艺变化-倍增信号267mx的位信号“ref_mux<0>”-“ref_mux<6>”通过反相器逻辑块540，而没有被反相，如同七位工艺变化-倍增信号487mx的七个位信号“ref_mux<0>”-“ref_mux<6>”。工艺变化-倍增信号267mx的七个位信号“ref_mux<0>”、“ref_mux<1>”、“ref_mux<2>”、“ref_mux<3>”、“ref_mux<4>”、“ref_mux<5>”和“ref_mux<6>”被七个反相器542-554反相。七位“ref_mux<0>”-“ref_mux<6>”的逻辑状态参见表5中的B0-B6。类似地，提供分频振荡信号486osc的七个位信号“osc<0>”、osc<1>”、osc<2>”、“osc<3>”、“osc<4>”、osc<5>”和“osc<6>”，而没有被反相，作为分频振荡信号489osc。 
图11A示出图5中所示的振荡信号倍增器289。参见图11A，振荡信号倍增器289接收来自图10B所示的反相器逻辑块540的工艺变化-倍增信号487mx、补偿工艺变化-倍增信号488mx*和分频振荡信号489osc。振荡信号倍增器289提供第一分频信号223。
图11B示出振荡信号倍增器289的详细电路。参见图11A和11B，振荡信号倍增器289包括源极供以Vdd电压的七个PMOS晶体管561、565、568、572、575、579和582。来自选择控制器287(见图10A和10B)的七个位信号““ref_mux<0>”、“ref_mux<1>”、“ref_mux<2>”、“ref_mux<3>”、“ref_mux<4>”、“ref_mux<5>”和“ref_mux<6>”被分别提供给PMOS晶体管561、565、568、572、575、579和582的栅极，并且分别提供给七个传输门562、566、569、573、576、580和583的n沟道栅极。反相位 “ref_mux_b<0>”、“ref_mux_b<1>”、“ref_mux_b<2>”、“ref_mux_b<3>”、“ref_mux_b<4>”、“ref_mux_b<5>”、“ref_mux_b<6>”被分别提供给传输门562、566、569、573、576、580和583的p沟道栅极。分频振荡信号486osc的位信号“osc<0>”、osc<1>”、osc<2>”、“osc<3>”、“osc<4>”、osc<5>”和“osc<6>”被分别提供给传输门562、566、569、573、576、580和583的信号输入。
传输门562的信号输出连接至PMOS晶体管561的漏极和与非门563的一个输入。传输门566的信号输出连接至PMOS晶体管565的漏极和与非门563的另一个输入。传输门569的信号输出连接至PMOS晶体管568的漏极和与非门570的一个输入。传输门573的信号输出连接至PMOS晶体管572的漏极和与非门570的另一个输入。传输门576的信号输出连接至PMOS晶体管575的漏极和与非门577的一个输入。传输门580的信号输出连接至PMOS晶体管579的漏极和与非门577的另一个输入。传输门583的信号输出连接至PMOS晶体管582的漏极和反相器584。
与非门563和570的输出连接到或非门586，其输出连接至与非门589的输入。与非门577和反相器584的输出连接到或非门587，其输出连接到与非门589的另一个输入。与非门589的输出由反相器590反相，以产生第一分频信号223。与非门589和反相器590形成与逻辑电路。
当信号位“ref_mux<0>”为“高”(即，信号位“ref_mux_b<0>”为“低”)时，输入振荡位信号“osc<0>”传输通过并到达传输门562的输出，并且提供给与非门563。当信号“ref_mux<0>”为“低”，输入振荡位信号“osc<0>”无法传输通过传输门562。其它传输门以同样方式运行。当信号位“ref_mux<1>”为“高”时，振荡位信号“osc<1>”通过传输门566提供给与非门563。类似地，当信号“ref_mux<2>”为“高”时，振荡位信号“osc<2>”通过传输门569提供给与非门570。当信号“ref_mux<3>”为“高”时，振荡位信号“osc<3>”通过传输门573提供给与非门570。当信号“ref_mux<4>”为“高”时，振荡位信号“osc<4>”通过传输门576提供给与非门577。当信号“ref_mux<5>”为“高”时，振荡位信号“osc<5>”通过传输门580提供给与非门577。当信号“ref_mux<6>”为“高”时，振荡位信号“osc<6>”通过传输门583传输，并且所传输的信号由反相器584反相。来自反相器584的反相输出信号被馈送到或非门587。
来自与非门563和570的输出信号被馈送到或非门586，其输出信号被馈送到与非门589的一个输入。来自与非门577和反相器584的输出信号被馈送到或非门587，其输出信号被馈送到与非门589的另一输入。与非门589的输出信号由反相器590反相，并且成为第一分频信号223。
表5中以“B6”-“B0”示出工艺变化-倍增信号487mx的位信号“ref_mux<6>”-“ref_mux<0>”的逻辑状态。反相的工艺变化-倍增信号488mx*的“ref_mux_b<6>”-“ref_mux_b<0>”为位信号“ref_mux<6>”-“ref_mux<0>”的反相状态。根据位信号“ref_mux<6>”-“ref_mux<0>”和“ref_mux_b<6>”-“ref_mux_b<0>”，选择七个位信号“osc<0>”-“osc<6>”的其中之一，并且提供所选择的信号作为第一分频信号223。第一分频信号223具有分频Fdo1和倍增周期Tmp1。 
图12A示出图3A和3B中的DRAM设备的TCSR译码器279。图12B示出TCSR译码器279的详细电路。参见图12A，TCSR译码器接收来自TCSR请求器275的TCSR信号277，并且提供包括四位温度补偿-分频信号282dv和四位温度补偿-倍增信号284mx的温度补偿因素信号281。
图12B示出TCSR译码器279的详细电路。参见图12A和12B，TCSR信号277的两位输入逻辑信号“TC1”和“TC0”被馈送到输入与逻辑块610，其包括四个与非门611、612、613、和614，两个信号反相的反相器617和619以及四个反相器621、622、623和624。输入逻辑信号“TC1”和“TC0”由温度传感器271(见图3A和3B)感测的温度改变导出。此处，输入逻辑信号“TC1”和“TC0”表示所测量的温度。一个与非门(例如，与非门611)和一个连接至其输出的反相器(例如，反相器621)形成与逻辑电路。输入与逻辑块610的逻辑输出被馈送到输出或逻辑块630，其包括四个或非门631、632、633和634以及四个反相器636、637、938和639。一个或非门(例如，或非门631)和一个连接至其输出的反相器(例如，反相器636)形成或逻辑电路。
与非门611接收输入逻辑信号“TC1”和“TC0”并且其与非逻辑输出信号由反相器621反相。反相器621的所反相的输出信号被馈送到或非门631的一个输入，其另一个输入连接到Vss电压电平。与非门612接收输入逻辑信号“TC1”和输入逻辑信号“TC0”的反相逻辑信号 “TC0*”，并且其与非逻辑输出信号由反相器622反相。反相器622的反相输出信号被馈送到或非门632的一个输入。与非门613接收输入逻辑信号“TC1”的反相逻辑信号“TC1*”和输入逻辑信号“TC0”，并且其与非逻辑输出信号由反相器623反相。由反相器623反相的输出信号被馈送到或非门633的一个输入。与非门614接收反相逻辑信号“TC1*”和“TC0*”，并且其与非逻辑输出信号由反相器624反相。反相器624的反相输出信号被馈送到或非门634的一个输入。 
或非门631的逻辑输出信号由反相器636反相，并且其反相输出信号被提供给或非门632的另一输入。或非门632的逻辑输出信号由反相器637反相，并且其反相输出信号被提供给或非门633的另一输入。或非门633的逻辑输出信号由反相器638反相，并且其反相输出信号提供给或非门634的另一输入。或非门634的逻辑输出信号由反相器639反相。
来自反相器621、622、623和624的输出逻辑信号分别是TCSR倍增信号“tcsr_mux<3>”、“tcsr_mux<2>”、“tcsr_mux<1>”和“tcsr_mux<0>”。来自反相器636、637、638和639的输出逻辑信号分别是TCSR时间信号“tcsr_time<3>”、“tcsr_time<2>”、“tcsr_time<1>”和“tcsr_time<0>”。
TCSR译码器279的逻辑如下：
D3(其表示“tcsr_mux<3>”)＝TC1×TC0 
C3(其表示“tcsr_time<3>”)＝D3 
D2(其表示“tcsr_mux<2>”)＝TC1×TC0*
C2(其表示“tcsr_time<2>”)＝D2+C3 
D1(其表示“tcsr_mux<1>”)＝TC1*×TC0 
C1(其表示“tcsr_time<1>”)＝D1+C2 
D0(其表示“tcsr_mux<0>”)＝TC1*×TC0*
C0(其表示“tcsr_time<0>”)＝D0+C1 
图12B中所示的电路的逻辑由表7中所示的真值表给出。
表7
Figure G2007800151902D00271
Figure G2007800151902D00281
如表7所示，由两位信号“TC0”和“TC1”表示的温度改变以四个示例给出。TCSR译码器279译码两位“TC0”和“TC1”，并且提供具有四位“tcsr_time<0>”-“tcsr_time<3>”的温度补偿-分频信号282dv和具有四位“tcsr_mux<0>”-“tcsr_mux<3>”的温度补偿-倍增信号284mx。“tcsr_time<0>”-“tcsr_time<3>”的逻辑状态参见表7中的“C0”-“C3”。同样，“tcsr_mux<0>”-“tcsr_mux<3>”的逻辑状态参见表7中的“D0”-“D3”。
图13A示出图5中所示的振荡信号分频器291。参见图13A，振荡信号分频器291接收来自第一刷新时间改变器221的第一分频信号223和来自图12A和12B中所示的TCSR译码器279的温度补偿-分频信号282dv，并且提供包括四个分频振荡信号492osc的分频振荡信号292。
图13B示出振荡信号分频器291的详细电路。参见图13A和13B，第一分频信号223由反相器651反相，并且所反相的信号被提供给三态反相器电路661和663的非反相输入以及三态反相器电路657和659的反相输入。三态反相器电路667的输出提供给三态逻辑电路661和663的反相输入以及三态反相器电路657和659的非反相输入。三态反相器电路657和661的输出互相耦合并且耦合输出连接至与非门653的输入。类似地，三态反相器电路659和663的输出互相耦合，并且耦合输出连接至与非门655的输入。所控制的反相器逻辑电路和图9中所示的相同。
温度补偿-分频信号282dv被馈送到与非门653和655的输入。与非门653的输出被馈送到两个三态反相器电路657和659的输入。与非门655的输出被馈送到三态反相器电路663和反相器665的输入。反相器655的反相输出信号被馈送到三态反相器电路661的输入。与非门655的输出由反相器669反相以产生包括四个分频振荡信号492osc的分频振荡信号292。
注意到，所示前述电路用于从一个相应的温度补偿-分频信号282dv生成单个分频振荡信号(492osc)。因此，存在四个相同的电路。因此输入信号tcsr_mux<0:3>表示一组单独信号tcsr_mux<0>到tcsr_mux<3>，而输出信号osc<0:3>表示一组单独信号osc<0>到osc<3>。
分频振荡信号492osc的四个位信号“osc<0>”-“osc<3>”具有表8中所示的不同的频率F492。在表8中，基于工艺变化的倍增因素Ktc由Ktc＝2Pj给出，其中Pj为-1、0、1和2。 
表8
  
位信号<osc> 频率F492＝Fdo1/Ktc
osc<0> Fdo1/0.5
osc<1> Fdo1/1
osc<2> Fdo1/2
osc<3> Fdo1/4
表14A示出图5中所示的选择控制器293。参见图14A，选择控制器293接收来自图13A和图13B所示的振荡信号分频器291的分频振荡信号492osc和来自图12A和12B中所示的TCSR译码器279的温度补偿-倍增信号284mx。选择控制器293提供四位温度补偿-倍增信号493mx、四位反相温度补偿-倍增信号494mx*和四位分频振荡信号495osc。 
图14B示出选择控制器293的详细电路。参见图14A和14B，选择控制器293包括反相器逻辑块710，其包括四个反相器712、714、716和718。反相器712、714、716和718分别反相温度补偿-倍增信号284mx的位信号“tcsr_mux<0>”、“tcsr_mux<1>”、“tcsr_mux<2>”和“tcsr_mux<3>”，以提供反相的温度补偿-倍增信号494mx*的反相信号“tcsr_mux_b<0>”、“tcsr_mux_b<1>”、“tcsr_mux_b<2>”和“tcsr_mux_b<3>”。同样，提供温度补偿-倍增信号493mx的四个位信号“tcsr_mux<0>”、“tcsr_mux<1>”、“tcsr_mux<2>”和“tcsr_mux<3>”以及分频振荡信号495osc的四个振荡位信号“osc<0>”、“osc<1>”、“osc<2>”和“osc<3>”。 
图15A示出图5中所示的振荡信号倍增器295。参见图15A，振荡信号倍增器295接收来自图14B中所示反相器逻辑块710的温度补偿-倍增信号493mx、反相的温度补偿-倍增信号494mx*和分频振荡信号495osc，以及来自图10B中所示反相器逻辑块540的包括工艺变化-倍增信号487mx0和反相的工艺变化-倍增信号488mx0*的倍增信号283。振荡信号倍增器295提供自刷新请求信号227。 
图15B示出振荡信号倍增器295的详细电路。参见图15A和15B，振荡信号倍增器295包括倍增输出逻辑块730和倍增输入逻辑块750。倍增输出逻辑块730包括四个PMOS晶体管741、747、757和769，其源 极供以Vdd电压。来自图14B中所示反相器逻辑块710的四个位信号“tcsr_mux<0>”、“tcsr_mux<1>”、“tcsr_mux<2>”和“tcsr_mux<3>”分别提供给PMOS晶体管741、747、757和769的栅极，并且分别提供给四个传输门743、755、765和777的n沟道栅极。反相信号“tcsr_mux_b<0>”、“tcsr_mux_b<1>”、“tcsr_mux_b<2>”和“tcsr_mux_b<3>”被分别提供给传输门743、755、765和777的p沟道栅极。振荡位信号“osc<0>”被馈送到传输门743的信号输入，并且其信号输出连接至PMOS晶体管741的漏极。同样，包括有传输门755、765和777，其信号输出分别连接至与非门747、与非门757和与非门769的漏极。
倍增输入逻辑块750包括逻辑电路。位信号“osc<0>”和“ref_mux<0>”被馈送到与非门749。位信号“osc<1>”和“ref_muxb<0>”被馈送到与非门751。位信号“osc<1>”和“ref_mux<0>”被馈送到与非门759。位信号“osc<2>”和“ref_mux_b<0>”被馈送到与非门761。位信号“osc<2>”和“ref_mux<0>”被馈送到与非门771。位信号“osc<3>”和“ref_mux_b<0>”被馈送到与非门773。与非门749和与非门751的输出信号被馈送到与非门753，其提供逻辑输出信号到传输门755的信号输入。与非门759和与非门761的输出信号被馈送到与非门763，其提供逻辑输出信号到传输门765的信号输入。与非门771和与非门773的输出信号被馈送到与非门775，其提供逻辑输出信号到传输门777的信号输入。
在倍增输出逻辑块730中，PMOS晶体管741和747的漏极被连接到与非门745。PMOS晶体管757和769的漏极连接到与非门767。与非门745和767的输出连接至或非门779，其提供自刷新请求信号227。
温度补偿-倍增信号493mx的四个位信号“tcsr_mux<0>”-“tcsr_mux<3>”的逻辑状态参见表7中的“D0”-“D3”。反相的温度补偿-倍增信号494mx*的四个位信号“tcsr_mux_b<0>”-“tcsr_mux_b<3>”的逻辑状态为“D0”-“D3”的反相逻辑。工艺变化-倍增信号487mx0的一位“ref_mux<0>”的逻辑状态参见表5中的“B0”。反相工艺变化-倍增信号488mx0*的一位“ref_mux_b<0>”的逻辑状态为“B0”的反相逻辑。 
当位信号“tcsr_mux<0>”为“高”(即，位信号“tcsr_mux_b<0>”为“低”)，振荡位信号“osc<0>”通过传输门743，并且提供给与非门745。类似地，当位信号“tcsr_mux<1>”为“高”，来自与非门753的逻辑输出信号通过传输门755提供给与非门745。当位信号“tcsr_mux<2>”为“高”， 来自与非门763的逻辑输出信号通过传输门765提供给与非门767。当位信号“tcsr_mux<3>”为“高”，来自与非门775的逻辑输出信号通过传输门777提供给与非门767。
当位信号“ref_mux<0>”为“高”，与非门749提供“osc<0>”的反相位信号，即“osc<0>*”，并且反相位信号“osc<0>*”由与非门753再次反相。因此，位信号“osc<0>”提供给传输门755的信号输入。当位信号“ref_mux<0>”为“低”，与非门751提供“osc<1>”的反相位信号，即“osc<1>*”，并且反相位信号“osc<1>*”由与非门753再次反相。因此，位信号“osc<1>”提供给传输门755的信号输入。 
类似地，当位信号“ref_mux<0>”为“高”，与非门759提供“osc<1>”的反相位信号，即“osc<1>*”，并且反相位信号“osc<1>*”由与非门763再次反相。因此，位信号“osc<1>”提供给传输门765的信号输入。当信号“ref_mux<0>”为“低”，与非门761提供“osc<2>”的反相信号，即“osc<2>*”，并且反相位信号“osc<2>*”由与非门763再次反相。因此，位信号“osc<2>”提供给传输门765的信号输入。 
此外，当位信号“ref_mux<0>”为“高”，与非门771提供“osc<2>”的反相位信号，即“osc<2>*”，并且反相位信号“osc<2>*”由与非门775再次反相。因此，位信号“osc<2>”提供给传输门777的信号输入。当位信号“ref_mux<0>”为“低”，与非门773提供“osc<3>”的反相信号，即“osc<3>*”，并且反相位信号“osc<3>*”由与非门775再次反相。因此，位信号“osc<3>”提供给传输门777的信号输入。来自与非门745和767的输出信号被馈送到或非门779。来自与非门767的输出信号和来自传输门777的输出信号被馈送到或非门779。与非门745和767的输出信号被馈送到或非门779用于提供自刷新请求信号227。 
同样，根据温度补偿-倍增信号493mx的四个位信号“tcsr_mux<0>”-“tcsr_mux<3>”、反相温度补偿-倍增信号494mx*的四个位信号“tcsr_mux_b<0>”-“tcsr_mux_b<3>”、工艺变化-倍增信号487mx0的一个位信号“ref_mux<0>”和反相工艺变化-倍增信号488mx0*的一个位信号“ref_mux_b<0>”的逻辑状态，从具有四个位信号“osc<0>”-“osc<3>”的分频振荡信号495osc中选择一个位信号。提供所选择的信号作为自刷新请求信号227。因此，自刷新请求信号227具有再次划分的频率Fdo2和再次倍增的周期Tmp2。
如上所述，在实施例的DRAM设备中，由所提供的工艺特性值和TCSR值可变控制刷新时间Trf(其直接涉及基本时间周期Tbp)。因此，基于设备温度上的电流泄漏，当DRAM设备的温度下降到额定值以下，自刷新周期可以变为较长，并且当设备温度增长到额定值以上，自刷新周期可以变为较短。
在0.5ms的刷新时间的情况下，因为必须发生的刷新操作过于频繁，因此可能不支持休眠模式。在此情况中，内部激活的电源(未示)可以用于启动刷新操作。在刷新时间为1ms时，优选执行具有内部低电源的实际休眠模式操作。
在根据本发明实施例的DRAM设备中，基于DRAM设备的单元刷新特性很容易改变目标刷新时间。在图3A和3B所示的DRAM设备中，基本时间周期发生器217产生基本时间周期。所使用的刷新时间通过具有“rfc0”、“rfc1”和“rfc2”的工艺变化设置和“TC1”和“TC0”的温度设置的数个分频器来确定。基于工艺特性设置工艺变化值，并且如果系统要更精确地控制刷新时间周期，使用内建的温度传感器感测的温度可以自动改变“TC1”和“TC0”。
由于TCSR缺省设置，利于工艺变化路径中的所有刷新时间选择具有一个阶段低值，来确保除了0.5ms情况以外的用于85℃的刷新时间。随后，自刷新时间的输出信号取自具有一个阶段高值的TCSR路径。例如，如果选择2ms的刷新时间，则从工艺变化路径可以获得1ms时间，并且TCSR路径产生2ms刷新时间。
表9示出根据七种工艺变化情况的单元刷新特性的目标刷新时间Trf。
表9 
  
工艺变化PV 刷新时间周期Tp 刷新时间Trf
PV0 122ns 0.5ms
PV1 244ns 1ms
PV2 488ns 2ms
PV3 976ns 4ms
PV4 1952ns 8ms
PV5 3904ns 16ms
  
PV6 7808ns 32ms
表10示出基于工艺变化的倍增因素Kpv和基于温度补偿的倍增因素Ktc以获得上述目标刷新时间Trf。
表10
  
工艺变化PV 基于工艺变化的倍增因素Kpv 基于温度补偿的倍增因素Ktc 刷新时间周期Tp＝Tbp×PVi×Tj
PV0 1 1 122ns
PV1 2 1 244ns
PV2 4 1 488ns
PV3 8 1 976ns
PV4 16 1 1952ns
PV5 32 1 3904ns
PV6 64 1 7808ns
为了根据单元刷新特性获取上述目标刷新时间特性Trf，如表11中所示设置工艺变化和温度改变。
表11
例如，在根据工艺变化PV4目标刷新时间Trf为8ms和温度改变介于85℃和70℃之间的情况中，编码应该分别为0、1、1和0、1。从而，参见表5，这些信号“ref-time”的逻辑状态如表12中所示。
表12
  
信号“ref_time” 编码逻辑状态
  
ref_time<6> 0
ref_time<5> 0
ref_time<4> 1
ref_time<3> 1
ref_time<2> 1
ref_time<1> 1
ref_time<0> 1
因此，使用信号“ref_time”的逻辑状态，振荡位信号“osc<4>”-“osc<0>”被提供作为分频振荡信号286(分频振荡信号486osc)(见图8A和8B)。
此外，倍增位信号“ref_mux”的逻辑状态在表13中示出。
表13
  
信号“ref_mux” 编码逻辑状态
ref_mux<6> 0
ref_mux<5> 0
ref_mux4> 1
ref_mux<3> 0
ref_mux<2> 0
ref_mux<1> 0
ref_mux<0> 0
因此，参见图11A和11B，使用“ref_mux<4>”的“1”逻辑状态，传输门576仅通过输入信号(分频振荡信号486osc的一位信号“osc<4>”)。PMOS晶体管575截止并且来自传输门576的传输输出信号(位信号“osc<4>”)由与非门577反相。此外，来自与非门577的逻辑输出信号由或非门587、与非门589和反相器590反相。因此，行地址译码器233(其为来自反相器590的反相输出信号)是与分频振荡信号486osc的位信号“osc<4>”相同的信号。位信号“osc<4>”的频率为Fbo/16并且重复周期Tmp1为16×Tbp。
此外，在温度补偿路径中，分频器侧的逻辑状态在表14中示出。
表14
  
信号“tcsr_time” 编码逻辑状态
tcsr_time<3> 0
tcsr_time<2> 0
tcsr_time<1> 1
tcsr_time<0> 1
因此，参见图13A和13B，分频振荡信号492osc的两个位信号“osc<1>”和“osc<0>”由振荡信号分频器291提供作为分频振荡信号292。
表15中示出倍增逻辑信号“tcsr_mux”。
表15
  
信号“tcsr_mux” 编码逻辑状态
tcsr_mux<3> 0
tcsr_mux<2> 0
tcsr_mux<1> 1
tcsr_mux<0> 0
参见图15A和15B，位信号“ref_mux_b<0>”为“高”并且位信号“osc<1>”由与非门751反相，其输出逻辑信号被与非门753再次反相，并且通过传输门755传输。来自传输门755的所传输的输出信号被与非门745和或非门779再次反相，并且提供作为自刷新请求信号227。因此，自刷新请求信号227为与位信号“osc<1>”相同的信号。
位信号“osc<1>”的频率和第一分频信号233的频率相同，并且重复周期Tmp2和Tmp1相同。因此，第一刷新时间改变器221和第二刷新时间改变器225提供16分频和16周期时间倍增。进一步倍增周期Tmp2为16×Tbp。
图16示出图3A和3B中所示DRAM设备中的控制器执行的刷新时间设置操作。
参见图3A、3B和16，在自刷新模式中由自刷新模式探测器213提供自刷新模式信号215之后，开始自刷新时间设置操作。首先，确定工艺变化是否已经设置(步骤811)。当没有设置或者设定工艺变化(步骤811的NO)时，工艺变化特性提供器210提供包括工艺变化的刷新周期值信号261到刷新周期选择器263(步骤812)，并且第一刷新时间改变 器221基于步骤813提供的工艺变化执行时间改变操作。TCSR请求器275响应来自温度传感器271的温度信号273提供TCSR信号277。步骤813或者已经设置工艺变化(步骤811中的YES)之后，还确定温度是否已经改变(步骤814)。如果没有感测到温度改变(步骤814的NO)，结束刷新时间设置操作。如果感测到温度改变(步骤814的YES)，第二刷新时间改变器225基于所改变的温度执行时间改变操作(步骤815)。随后，根据所改变的时间，确定刷新时间Trf(步骤816)并且完成刷新时间设置操作。
同样，在步骤814，基于工艺变化和所改变的温度，缺省控制器276探测(最小刷新时间的)“缺省”操作情况并且提供温度信号给第二刷新时间改变器225用于设置刷新时间Trf为0.5ms。
图17A和17B示出根据本发明另一实施例的DRAM设备。图17A和图17B与图3A和图3B的实施例DRAM设备之间的不同在于更改了第一刷新时间改变器和第二刷新时间改变器。在图17A和17B中，第一和第二刷新时间改变器分别相应于第二和第一刷新时间改变器225和221。
参见图17A和17B，响应具有自刷新模式的进入和退出的命令信号911，自刷新模式探测器913启用自刷新模式信号915。在“自刷新”模式中，基本时间周期发生器917产生具有基本振荡信号Fbo和基本时间周期Tbo的基本振荡信号919，并将其馈送到第一刷新时间改变器921。第一刷新时间改变器921提供第一分频信号923，第二刷新时间改变器925提供进一步分频和倍增信号作为自刷新请求信号927。响应自刷新请求信号927，内部行地址计数器929产生具有恰当的内部行地址的地址信号931。行地址译码器933译码内部行地址来提供经译码的地址信号935，使得激活DRAM单元937的阵列的所选择的字线。
内建于DRAM设备中的温度传感器971提供用于基于温度设置的包括温度补偿自刷新(TCSR)值的温度信号973到TCSR请求器975。TCSR请求器975提供TCSR信号977给TCSR译码器979，其随后提供温度补偿因素信号981给第一刷新时间改变器921。第一刷新时间改变器921改变由基本时间周期发生器917产生的基本时间周期Tbp。并且提供第一分频信号923给第二刷新时间改变器925。
工艺变化特性提供器910提供工艺变化值信号941给工艺变化监控器943、周期值信号951到基本周期控制器953和刷新周期值信号 961给刷新周期选择器963。刷新周期值信号961包括根据工艺变化因素Fpv作为刷新时间特性“rfc0”、“rfc1”和“rfc2”的工艺变化相关值。刷新周期选择器963译码因素Fpv来提供工艺变化因素信号965给第二刷新时间改变器925。根据因素Fpv，第二刷新时间改变器925产生分频信号。
缺省控制器976接收温度补偿因素信号981和工艺变化因素信号965，并且探测缺省操作情况(即，例如0.5ms的最小刷新时间)来提供缺省信号978到第二刷新时间改变器925。
表16示出根据单元刷新特性、不同温度和工艺变化的目标刷新时间Trf。
表16
Figure G2007800151902D00371
如表16中所示，七个变量PV0-PV6和四个温度改变为改变或者调整刷新时间Trf的因素。此处，基本时间周期Tbp为122ns。
表17中，七个变量PV0-PV6和四个温度改变为改变或者调整刷新时间Trf的刷新时间改变因素。此处，基本时间周期Tbp为122ns。
表17
  
基于温度补偿的倍增因素Ktc 基于工艺变化的倍增因素Kpv 刷新时间周期Tp＝Tbp×Kpv×Ktc 刷新循环次数RC(循环次数) 刷新时间Trf＝RC×Tp
(Pj＝2)4 (Pi＝0)1 488ns 4096 2ms
(Pj＝2)4 (Pi＝1)2 976ns 4096 4ms
(Pj＝2)4 (Pi＝2)4 1952ns 4096 8ms
(Pj＝2)4 (Pi＝3)8 3904ns 4096 16ms
(Pj＝2)4 (Pi＝4)16 7808ns 4096 32ms
(Pj＝2)4 (Pi＝5)32 15616ns 4096 64ms
(Pj＝2)4 (Pi＝6)64 31232ns 4096 128ms
(Pj＝1)2 (Pi＝0)1 244ns 4096 1ms
  
(Pj＝1)2 (Pi＝1)2 488ns 4096 2ms
(Pj＝1)2 (Pi＝2)4 976ns 4096 4ms
(Pj＝1)2 (Pi＝3)8 1952ns 4096 8ms
(Pj＝1)2 (Pi＝4)16 3904ns 4096 16ms
(Pj＝1)2 (Pi＝5)32 7808ns 4096 32ms
(Pj＝1)2 (Pi＝6)64 15616ns 4096 64ms
(Pj＝0)1 (Pi＝0)1 122ns 4096 0.5ms
(Pj＝0)1 (Pi＝1)2 244ns 4096 1ms
(Pj＝0)1 (Pi＝2)4 488ns 4096 2ms
(Pj＝0)1 (Pi＝3)8 976ns 4096 4ms
(Pj＝0)1 (Pi＝4)16 1952ns 4096 8ms
(Pj＝0)1 (Pi＝5)32 3904ns 4096 16ms
(Pj＝0)1 (Pi＝6)64 7808ns 4096 32ms
(Pj＝-1)0.5 (Pi＝0)1 122ns#2 4096 0.5ms#2
(Pj＝-1)0.5 (Pi＝1)2 122ns 4096 0.5ms
(Pj＝-1)0.5 (Pi＝2)4 244ns 4096 1ms
(Pj＝-1)0.5 (Pi＝3)8 488ns 4096 2ms
(Pj＝-1)0.5 (Pi＝4)16 976ns 4096 4ms
(Pj＝-1)0.5 (Pi＝5)32 1952ns 4096 8ms
(Pj＝-1)0.5 (Pi＝6)64 3904ns 4096 16ms
在表17中，#2表示“缺省”，刷新时间周期Tp自动设置为“122ns”，并且因此刷新时间Trf被设置为0.5ms。
图18示出图17中所示的DRAM设备的控制器执行的刷新时间设置操作。
参见图17A、图17B和图18，在自刷新模式中自刷新模式探测器913提供自刷新模式信号915之后，开始刷新时间设置操作。TCSR请求器975响应来自温度传感器971的温度信号973提供TCSR信号977，并且确定是否感测到温度改变(步骤821)。当温度已经发生改变(步骤821的YES)，第一刷新时间改变器921基于所改变的温度执行时间改变操作(步骤822)。步骤822之后或者没有感测到温度改变时(步骤821的NO)，进一步确定是否已经设置或者设定工艺变化(步骤823)。如果已经设置工艺变化(步骤 823的YES)，完成刷新时间设置操作。在没有设置工艺变化的情况中(步骤823的NO)，工艺变化特性提供器910提供关于工艺变化的刷新周期值信号961给刷新周期选择器963(步骤824)。第二刷新时间改变器925基于步骤824提供的工艺变化执行时间变化操作(步骤825)。随后，基于所改变的时间，确定刷新时间Trf(步骤826)。刷新时间设置操作完成。
如果步骤822所感测的温度T大于85℃，并且所设置的工艺变量指定PVO，缺省控制器176将确定(最小刷新时间0.5ms的)“缺省”操作情况，使得提供温度信号给第二刷新时间改变器225用于设置刷新时间Trf到0.5ms。
在此实施例中，可以扩展刷新时间来覆盖由于单元特性变化具有小和大的泄漏的DRAM单元的刷新。具有包括MIM电容器的不同结构的DRAM设备由于其相对于堆叠或者沟道DRAM电容器的小的电容量，需要宽范围的刷新时间特性。因此，在制造阶段，特别是对低功率应用，有必要适应全范围的刷新特性基于MIM电容器的单元。获得宽范围的自刷新定时器选项来使用分频器从122ns到7808ns选择自刷新脉冲周期。基于关于刷新时间的单元特性，可能和TCSR功能一起改变自刷新时间值。MIM电容器单元的90nm工艺技术是一种新的方法，特别是用于低功率嵌入式存储器。根据本发明的实施例，可以实现改变刷新时间。
如上所述，可以和TCSR功能一起，覆盖宽范围的刷新时间。可以覆盖不同单元刷新特性，而不会在低功率设计上产生损失。连同TCSR(与温度相关)，在产品测试阶段，与单元刷新特性相关的刷新时间是可选择的。这利于根据工艺变化或者固有单元特性带来的刷新时间特性来分类设备。
本发明的实施例提供DRAM设备和方法，用于使用温度补偿自刷新和宽范围刷新时间控制来自刷新存储器单元。刷新时间周期改变的两个因素为温度和不可避免的工艺变化带来的固有刷新特性。
上述实施例还可以有不同变化。在上述实施例中，信号为激活的“高”逻辑信号。但是根据设计偏好，信号也可以是激活的“低”信号。信号的逻辑“高”和“低”状态可以分别使用低和高电源电压Vss和Vdd表示。
根据DRAM设备，DRAM单元的行的数量N和字线可以不同。刷新循环次数RC可以不同，例如，1024、2048、8192等等。同样， 刷新时间周期Tp可以不同。
在此实施例中，第一和第二刷新时间改变器的每一个划分振荡信号的频率(和倍增重复周期)，并且提供一组分频信号。分频因素2Pi和2Pj可以改变为其它值或者功能参数。 
可以频率倍增器代替时间改变，以将从工艺变化和温度改变得到的参数乘以输入频率，使得产生一组具有较高频率的信号。频率倍增信号的相关的一个可以用于改变刷新时间。同样，第一和第二刷新时间改变器可以是频率合成器，用于根据从工艺变化和温度改变得到的刷新时间改变因素，产生期望的频率(或者周期)信号来改变刷新时间。
工艺变化特性提供器210提供八个步骤的和工艺变化相关的值(即，三位值)。当需要更精确的控制时，可以使用工艺变化步骤的数量并且可以应用具有表示工艺变化的较大位数的信号。如果刷新周期值信号261具有更大的位数，刷新周期选择器263可以相应改变。同样，如果实现具有超过两位的TCSR信号277，可以根据此位信号修改TCSR译码器279。因此，第一和第二刷新时间改变器可以使用更精确的分辨率划分振荡信号的频率。
由工艺变化刷新时间改变因素Fpv得到的参数Pi可以使用更大位数表示，并且m分频的分频信号组(分频振荡信号286)可以改变。类似地，得自温度补偿刷新时间改变因素Ftc的参数Pj可以使用更大位数表示，并且n分频的分频信号组(分频振荡信号292)可以改变。
在上述实施例中，为了简化，设备部件和电路可以按照图示互相连接。在本发明的DRAM设备和半导体集成电路的实际应用中，电路、部件和设备等可以互相直接相连。同样，如果对于DRAM设备和半导体集成电路的操作有必要，电路、部件和设备等也可以通过其他电路、部件和设备等间接互相连接。因此，在DRAM设备和半导体集成电路的实际配置中，电路、部件和设备等互相耦合(直接或者间接相连)。
上述的本发明的实施例仅用于示例。对于本领域技术人员，在不脱离所附的权利要求所单独限定的本发明范围之内，可以实现特定实施例的各种替换、修改和变更。

Claims (30)

1.一种动态随机存取存储器设备，包括：
以行和列布置的动态随机存取存储器单元的阵列，所述阵列的每一动态随机存取存储器单元被耦合到相应行的字线和相应列的位线；和
刷新电路，用于在自刷新模式中相应于基本时间周期控制所述动态随机存取存储器单元的数据刷新率，所述刷新电路包括：
模式探测电路，用于探测进入和退出所述自刷新模式以提供自刷新模式信号；
振荡电路，用于响应所述自刷新模式信号产生振荡信号以提供基本时间周期；和
刷新时间改变电路，用于响应两个刷新时间改变因素的其中之一来改变所述基本时间周期，以提供改变的时间周期，该因素包括与所述动态随机存取存储器设备相关的工艺变化因素和与动态随机存取存储器设备相关的温度改变因素；并且响应另一刷新时间改变因素来进一步改变该改变的时间周期，以提供用于自刷新的进一步改变的时间周期。
2.权利要求1的动态随机存取存储器设备，其中，所述刷新时间改变电路包括：
第一改变电路，用于响应所述一个刷新时间改变因素来改变所述振荡信号的重复周期，以提供具有改变的时间周期的第一周期改变信号，和
第二改变电路，用于响应所述另一刷新时间改变因素来改变所述第一周期改变信号的重复周期，以提供具有进一步改变的时间周期的第二周期改变信号。
3.权利要求2的动态随机存取存储器设备，其中，
所述第一改变电路包括：
第一频率产生电路，用于响应具有振荡频率的所述振荡信号产生第一组m个频率信号，所述m个频率信号的每一个具有和所述振荡频率相关的不同的频率，m为大于1的整数；和
第一选择电路，用于从所述第一组m个频率信号中选择一个信号，使得所选择的信号被提供作为所述第一周期改变信号，和
所述第二改变电路包括：
第二频率产生电路，用于响应所述第一周期改变信号产生第二组n个频率信号，所述n个频率信号的每一个具有和振荡频率相关的不同的频率，n为大于1的整数；和
第二选择电路，用于从所述第二组n个频率信号中选择一个信号，使得所选择的信号被提供作为所述第二周期改变信号。
4.权利要求3的动态随机存取存储器设备，其中：
所述第一频率产生电路包括：
第一分频电路，用于根据第一参数划分所述振荡频率以产生所述第一组m个频率信号，使得所述第一选择电路选择所述m个经划分的不同频率信号的一个信号，和
所述第二频率产生电路包括：
第二分频电路，用于根据第二参数划分所述第一周期改变信号的所述频率，以产生所述第二组n个频率信号，使得所述第二选择电路选择所述n个经划分的不同频率信号的一个信号。
5.权利要求4的动态随机存取存储器设备，还包括：
因素提供电路，用于提供与所述动态随机存取存储器设备相关的工艺变化以及和所述动态随机存取存储器设备相关的温度改变的因素。
6.权利要求5的动态随机存取存储器设备，其中，所述因素提供电路包括：
第一因素提供器，用于指定所述第一参数，使得所述第一频率产生电路根据所述指定的第一参数划分所述振荡信号的频率；和
第二因素提供器，用于指定所述第二参数，使得所述第二频率产生电路根据所述指定的第二参数划分所述第一周期划分信号的频率。
7.权利要求6的动态随机存取存储器设备，其中：
所述第一因素提供器包括：
工艺变化提供器，用于提供工艺变化码来指定所述第一参数，所述工艺变化码来自包括动态随机存取存储器特性的所述工艺变化，和
所述第二因素提供器包括：
温度改变提供器，用于提供温度改变码来指定所述第二参数，所述温度改变码来自包括从动态随机存取存储器设备感测的温度的温度改变。
8.权利要求7的动态随机存取存储器设备，其中：
所述工艺变化提供器包括：
第一发生器，用于产生表示动态随机存取存储器特性的多个变化的工艺变化码，和
所述温度改变提供器包括：
第二发生器，用于产生表示所感测的温度变化的多个温度改变的温度改变码。
9.权利要求8的动态随机存取存储器设备，其中：
所述第一发生器包括：
第一译码器，用于译码所述多个变化和提供所述工艺变化码，和
所述第二发生器包括：
第二译码器，用于译码多个温度改变和提供温度改变码。
10.权利要求9的动态随机存取存储器设备，其中：
所述第一选择电路包括：
第一信号选择电路，用于选择所述第一组频率信号的m个分频的其中之一来提供所选择的信号作为所述第一周期改变信号，和
所述第二选择电路包括：
第二信号选择电路，用于倍增第二组n个分频信号并且选择第二组频率信号的n个分频的其中之一来提供所选择的信号作为所述第二周期改变信号。
11.权利要求9的动态随机存取存储器设备，还包括：
电压产生电路，用于探测所述振荡电路运行的电压并且响应所探测的电压产生振荡电路的偏置电压，经所述偏置电压偏置的所述振荡电路，用于执行稳定的振荡操作。
12.权利要求11的动态随机存取存储器设备，还包括：
工艺变化响应电路，用于响应所述工艺变化并且提供响应信号到所述电压产生电路，从而提供响应电压到振荡电路，使得所述振荡电路根据所述响应电压变化其振荡频率。
13.权利要求7的动态随机存取存储器设备，其中：
所述工艺变化提供器包括：
编码提供器，用于提供表示2i的变化码，i为正或负整数的指定第一参数，所述第一分频电路将振荡频率除以2i，和
所述温度改变提供器包括：
另一编码提供器，用于提供表示2j的温度改变码，j表示指定的第二参数，j为正或负整数，所述第二分频电路将所述第一周期改变信号的频率除以2j。
14.权利要求9的动态随机存取存储器设备，还包括：
预定时间设置电路，用于响应所述工艺变化码和所述温度改变码，并且用于在所述工艺变化码和所述温度改变码为预定的特定码时提供设置信号，所述设置信号设置预定的刷新时间。
15.权利要求9的动态随机存取存储器设备，其中：
所述第一译码器包括：
译码电路，用于译码所述多个变化以提供三位工艺变化码，和
所述第二译码器包括：
另一译码电路，用于译码所述多个温度改变来提供两位温度改变码。
16.权利要求6的动态随机存取存储器设备，其中，
所述第一因素提供器包括：
温度改变提供器，用于提供指定所述第一参数的温度改变码，所述温度改变码从包括来自所述动态随机存取存储器设备所感测的温度的温度改变中获得，和
所述第二因素提供器包括：
工艺变化提供器，用于提供指定所述第二参数的工艺变化码，所述工艺变化码从包括动态随机存取存储器特性的所述工艺变化中获得。
17.权利要求16的动态随机存取存储器设备，其中：
所述温度改变提供器包括：
第一发生器，用于产生表示所感测温度变化的多个温度改变的温度改变码，和
所述工艺变化提供器包括：
第二发生器，用于产生表示所述动态随机存取存储器特性的多个变化的所述工艺变化码。
18.权利要求17的动态随机存取存储器设备，其中：
所述第一发生器包括：
第一译码电路，用于译码所述多个温度改变并且提供所述温度改变码，和
所述第二发生器包括：
第二译码电路，用于译码所述多个变化并且提供所述工艺变化码。
19.权利要求3的动态随机存取存储器设备，其中：
所述第一频率产生电路包括：
第一频率倍增电路，用于根据第一参数倍增所述振荡频率来产生所述第一组m个频率信号，使得所述第一选择电路选择所述m个倍增不同频率信号的一个信号，和
所述第二频率产生电路包括：
第二频率倍增电路，用于根据第二参数倍增所述第一周期改变信号的频率来产生第二组n个频率信号，使得所述第二选择电路选择所述n个倍增的不同频率信号的一个信号。
20.一种用于自刷新动态随机存取存储器设备的方法，所述动态随机存取存储器设备具有以行和列布置的动态随机存取存储器单元的阵列，所述阵列的每一动态随机存取存储器单元被耦合到相应行的字线和相应列的位线，所述动态随机存取存储器设备可在自刷新模式中运行，所述方法包括：
提供在所述自刷新模式中启用的自刷新模式信号；
响应所述自刷新模式信号产生振荡信号以提供基本时间周期；
响应两个刷新时间改变因素的其中之一来改变所述基本时间周期，以提供改变的时间周期，所述时间改变因素包括与所述动态随机存取存储器设备相关的工艺变化因素和与动态随机存取存储器设备相关的温度改变因素；并且
响应另一刷新时间改变因素来进一步改变该改变的时间周期，以提供用于自刷新的进一步改变的时间周期。
21.权利要求20的方法，其中，改变的步骤包括：
根据所述一个刷新时间改变因素改变所述振荡信号的重复周期，以提供具有该改变的时间周期的第一周期改变信号。
22.权利要求21的方法，其中进一步改变的步骤包括：
根据所述另一刷新时间改变因素改变所述第一周期改变信号的重复周期，以提供具有进一步改变的时间周期的第二周期改变信号。
23.权利要求22的方法，其中改变所述振荡信号的所述重复周期的步骤包括：
根据第一参数划分所述振荡频率来产生具有m个分频的第一组m个频率信号。
24.权利要求23的方法，还包括：
从所述第一组m个频率信号中选择一个，来提供所选择的信号作为所述第一周期改变信号。
25.权利要求24的方法，其中，所述改变所述第一周期改变信号的重复周期的步骤包括：
根据第二参数划分所述第一周期改变信号的频率来产生具有n个分频的第二组n个频率信号。
26.权利要求25的方法，还包括：
从所述第二组n个频率信号中选择一个，来提供所选择的信号作为所述第二周期改变信号。
27.权利要求25的方法，还包括：
提供从所述动态随机存取存储器特性中获得的工艺变化码；并且
提供从来自动态随机存取存储器设备感测的温度中获得的温度改变码。
28.权利要求22的方法，其中，所述改变所述振荡信号的重复周期的步骤包括：
根据第一参数倍增所述振荡频率来产生具有m个倍增频率的第一组m个频率信号。
29.权利要求24的方法，其中，所述改变所述第一周期改变信号的重复周期的步骤包括：
根据第二参数倍增所述第一周期改变信号的频率来产生具有n个倍增频率的第二组n个频率信号。
30.一种自刷新控制器，用于可以选择性地在自刷新模式和非自刷新模式中运行的动态随机存取存储器设备中，所述动态随机存取存储器设备具有以行和列布置的动态随机存取存储器单元的阵列，所述阵列的每一动态随机存取存储器单元被耦合到相应行的字线和相应列的位线，所述自刷新控制器包括：
模式探测电路，用于探测进入和退出所述自刷新模式以提供自刷新模式信号；
振荡电路，用于响应所述自刷新模式信号产生振荡信号来提供基本时间周期；和
刷新时间改变电路，用于响应与动态随机存取存储器设备相关的工艺变化及与动态随机存取存储器设备相关的温度改变的两个刷新时间改变因素的其中之一改变基本时间周期，来提供改变的时间周期，并且进一步响应另一刷新时间改变因素来改变该改变的时间周期，以提供用于自刷新的进一步改变的时间周期。
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