CN101432818B - 具有完全独立的部分阵列刷新功能的动态随机存取存储器 - Google Patents

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Abstract

一种动态随机存取存储器设备包括多个存储器子块。每一子块具有多个字线，每一字线连接多个数据存储单元。独立进行部分阵列自刷新(PASR)配置设置。根据所述PASR设置，寻址存储器子块用于刷新。PASR设置由存储器控制器做出。可以选择子块地址的任意一种组合。因此，完全独立刷新存储器子块。用于数据保持的用户可选择的阵列提供有效的存储器控制编程，特别适于低功率移动应用。

Description

具有完全独立的部分阵列刷新功能的动态随机存取存储器
技术领域
本发明总的涉及半导体集成电路，并且更具体地，本发明涉及具有部分阵列刷新功能的动态随机存取存储器。
背景技术
在动态随机存取存储器(DRAM)集成电路设备中，DRAM单元阵列典型地以行和列布置，使得特定的DRAM单元可以通过指定其阵列中的行和列来寻址。字线将单元的行连接到探测单元中数据的一组位线读出放大器。然后在读取操作中，选择或者“列选择”位线读出放大器中的数据子集用于输出。从典型地以充电和放电存储电容器的形式的存储数据在相对短暂的时间段后将会消失的意义上，DRAM单元是“动态的”。因此，为了保持信息，必须刷新DRAM单元的内容。存储电容器的充电或放电状态必须以重复的方式重新应用到单独存储器单元。刷新操作之间可允许的最大时间量由组成DRAM单元阵列的存储电容器的电荷存储能力决定。DRAM制造商通常指定一个刷新时间，用于确保DRAM单元中的数据保持。
刷新操作与读操作相似，但是没有数据被输出。在位线读出放大器读出单元中的数据之后，进行恢复操作，使数据重新被写入单元中。因此，数据被“刷新”。通过根据行地址启动字线，并且启动位线读出放大器，执行刷新操作。此外，通过操作位线读出放大器而不接收外部刷新地址，也可以执行刷新操作。在此情况中，集成在DRAM设备芯片中的刷新地址计数器在接收外部刷新命令之后产生行地址。公知的通过自刷新功能来刷新DRAM单元以保持存储数据。当处于“待机”模式时，自刷新功能是在DRAM中自动执行刷新操作之一，以保持写到存储器单元中的数据。
在用于移动应用的低功率DRAM设备中，待机或者休眠模式期间的功耗就很是关键。待机或者休眠模式期间的大部分功耗用于刷新操作以保持数据。因此，待机或者休眠模式期间降低功率的关键在于降低  刷新频率。在低功率DRAM设备中，其中一个降低功率可用的特征是部分刷新，是指在待机或者休眠模式期间将刷新和自刷新操作限制到全部存储器阵列的一部分。这个特征使得设备通过仅刷新主机系统要求的部分存储器阵列来降低刷新电流。该技术为“部分阵列刷新”，其支持固定阵列位置的1/4阵列、1/2阵列或者3/4阵列的阵列选择。例如，已知具有低功率扩展模式寄存器的部分阵列自刷新功率节省功能(例如，参见 
Figure G200780015485XD00021
256Mb：x32，MOBILE SDRAM，数据表)。 
在已知的部分阵列自刷新方案中，执行固定和预定的部分阵列选择作为每个模式寄存器设置。因此并不执行用于功率节省的阵列选择的灵活组合。在划分为“体”、“子块”或者“子阵列”的DRAM设备中，该体、子块或者子阵列地址是实现对部分阵列存储器的快速存取的关键的性能因素。这是以不降低DRAM性能来限制低功率DRAM设备中的部分阵列自刷新特征的一个简单方案。因此，在功率节省和DRAM性能之间，固定和预定的方案是一种比较好的妥协方案。
图1示出简化的传统DRAM设备。参见图1所示的示例DRAM设备，存储器控制器(未示)提供用于DRAM操作的命令和地址。DRAM设备具有完整的存储块(该块包括四个体112-0、112-1、112-2和112-3)。与时钟同步的外部命令控制器121包括解析该命令并产生刷新请求信号123(该信号指示存储块是否要被刷新)的命令译码器。该命令包括EMRS(扩展的模式寄存器设置)命令。当EMRS命令被馈送到外部命令控制器121时，由其命令译码器提供EMRS信号125。
扩展模式寄存器131根据模式寄存器设置命令BA[0:1]将选择地址“A[0:2]”携带的信息写入。选择地址“A[0:2]”给出用于部分阵列自刷新(PASR)配置的指令。一旦PASR配置信息写入扩展模式寄存器131中，则扩展模式寄存器131提供PASR信号133，该PASR信号133的位指示在自刷新模式中应该刷新“全部阵列”还是应该刷新部分阵列。响应刷新请求信号123和PASR信号133，内部体地址计数器135产生包括馈送到多路复用器141的内部体地址的内部体地址信号137。
同样，由外部体地址锁存器143锁存模式寄存器设置命令BA[0:1]。根据该锁存的地址，外部体地址锁存器143提供包括外部体地址的外部体地址信号145到多路复用器141。多路复用器141响应该刷新请求信号123选择内部体地址或者外部体地址。
响应刷新请求信号123的“1”或者“0”，多路复用器141选择内部体地址信号137的内部体地址或者外部体地址信号145的外部体地址。所选择的地址被馈送到体地址译码器151，该体地址译码器151随后提供译码地址信号153给包括四个体112-0、112-1、112-2和112-3的整个存储器块。译码地址信号153包括四个体选择信号154-0、154-1、154-2和154-3。因此，体地址译码器151启用四个体选择信号154-0、154-1、154-2和154-3的其中一个。
根据模式寄存器设置命令BA[0:1]和选择地址“A[0:2]”，如下表1所示指定各个体：
表1
  
A[2] A[1] A[0] 将被自刷新的体
0 0 0 四个体
0 0 1 两个体(例如，体[0]和体[1])
0 1 0 一个体(例如，体[0])
在图1所示的DRAM设备中，PASR仅支持具有固定阵列位置的1/4阵列(即一个体)、1/2阵列(即两个体)或者3/4阵列(即三个体)的阵列选择。DRAM设备有能力节省自刷新模式中的功耗，但是其缺乏在自刷新模式中选择保持哪个存储体的控制能力。具有EMRS功能的该低功率DRAM设计允许选择全部存储器阵列、一半的存储器阵列或者1/4的存储器阵列。例如，当选择1/4存储器阵列用于自刷新模式，DRAM设备启用不显著的体用于1/4存储器的选择。因此，将不能选择其它存储体用于专用数据保持。也不能选择体的另一种组合，例如体[0]和体[3]，用于自刷新模式。
发明内容
本发明的目的是提供一种具有独立的部分阵列刷新功能的改进的动态随机存取存储器(DRAM)设备。
根据本发明的一个方面，本发明提供一种包括具有M个存储器子块的存储器的动态随机存取存储器(DRAM)设备，M为大于1的整数。每一子块具有多个字线。每一字线连接多个数据存储单元。通过刷新操作刷新这些单元。所述DRAM设备还包括刷新电路，用于根据独立设置的M个子块  刷新数据在刷新模式中控制所述存储器子块的刷新。 
有利地，所述刷新电路包括用于响应输入数据配置所述M个子块刷新数据的配置电路。由所述输入数据独立设置所述M个子块刷新数据。例如，所述配置电路包括用于保持所述输入数据的锁存电路。根据所保持的输入数据产生所述M个子块刷新数据。所述锁存电路可以包括M个锁存电路用于锁存所述M个子块刷新数据。所述M个锁存电路的每一个独立锁存所述M个子块刷新数据的对应一个。
根据另一方面，本发明提供一种用于刷新包括M个存储器子块的动态随机存取存储器设备的方法，M为大于1的整数，每一子块具有多个字线，每一字线连接多个数据存储单元，在刷新模式中刷新所述单元。所述方法包括根据独立设置的M个子块刷新数据在刷新模式中控制所述存储器子块的刷新。
例如，控制步骤包括响应输入数据配置所述M个子块刷新数据的步骤，由所述输入数据独立设置所述M个子块刷新数据。所述配置步骤包括保持所述输入数据的步骤，根据所保持的输入数据产生所述M个子块刷新数据。
有利地，所述方法还包括提供用于选择所述子块的地址信号的步骤。
根据又一方面，本发明提供在刷新模式和非自刷新模式中选择性操作的动态随机存取存储器设备中使用的刷新控制器，所述DRAM设备包括M个存储器子块，M为大于1的整数。每一子块具有多个字线。每一字线连接多个数据存储单元。在刷新模式中刷新这些单元。所述刷新控制器还包括用于根据独立设置的M个子块刷新数据在刷新模式中控制所述存储器子块的刷新的刷新电路。
有利地，所述刷新控制器还包括用于响应输入数据配置所述M个子块刷新数据的配置电路，由所述输入数据独立设置所述M个子块刷新数据。
例如，所述配置电路包括用于保持所述输入数据的锁存电路，根据所保持的输入数据产生所述M个子块刷新数据。
根据本发明的实施例，本发明提供一种基于最小柔量阵列尺寸的完全独立部分阵列刷新和自刷新来刷新存储器单元的DRAM设备和方法。可以选择任意一种阵列组合并且由输入数据选择来刷新。在此实施  例中，可以获取阵列选择的不受限制的控制能力用于刷新和自刷新。通过数据输入执行可配置的部分阵列的登记。本发明的实施例的优点包括：存储器阵列块的灵活选择，用于刷新和自刷新的阵列不受限制的组合，用户可选择的用于数据保持的阵列提供有效存储器控制编程，尤其对于低功率移动应用。 
对本领域普通技术人员来说，通过结合附图阅读下面的本发明的具体实施例的描述，本发明的其他方面和特征是显而易见的。
附图说明
结合附图，仅通过示例来说明本发明的一些实施例，其中：
图1为示例性说明具有部分阵列自刷新功能的动态随机存取存储器(DRAM)设备中的传统地址控制器的示意图； 
图2为示例性说明根据本发明一个实施例的DRAM设备的示意图； 
图3为示例性说明根据本发明一个实施例的DRAM设备的示意图； 
图4为示例性说明图3所示部分阵列自刷新(PASR)配置寄存器的详细电路示意图； 
图5为示例性说明图3所示外部地址译码器的详细电路示意图； 
图6为示例性说明图3所示内部地址译码器的详细电路示意图； 
图7为示例性说明图3所示子块选择器和存储器的详细电路示意图； 
图8为示例性说明图3中所示的存储器的子块寻址例子的示意图； 
图9为示例性说明图3中所示DRAM设备的操作的流程图； 
图10为示例性说明图3中所示DRAM设备的自刷新操作的流程图； 
图11为示例性说明图3中所示DRAM设备的正常操作的流程图； 
图12为示例性说明根据本发明另一个实施例的DRAM设备的示意图； 
图13为示例性说明图12所示PASR配置寄存器的详细电路示意图；； 
图14为示例性说明图12所示的选择器和地址译码器的详细电路示意图； 
图15为示例性说明图12中所示的子块选择器和存储器的详细电路示意图；和 
图16为示例性说明图12所示的DRAM设备的操作流程图。 
具体实施方式
下面在对本发明具体实施例的详细描述中，将参照作为其中一部分的说明书附图，并且对本发明可以实施的特定具体实施例的图解也在其中示出。这些实施例描述的足够详细，以使本领域普通技术人员能够实现本发明，应当理解，也可使用其他实施例，并且可以在不脱离本发明范围的情况下做出逻辑的、机械的、电的和其他改变。因此，下面的详细描述不应理解成限制本发明，并且本发明的保护范围由所附的权利要求限定。
通常，本发明提供包括在动态随机存取存储器(DRAM)设备中的阵列中的存储器单元的刷新。以下开始描述应用到DRAM设备的本发明的内容，该DRAM设备具有刷新DRAM单元的功能。根据本发明的实施例将被描述为DRAM设备执行自刷新功能，也就是，部分阵列自刷新(PASR)。本发明的一些实施例也可以应用到正常刷新功能，也就是部分阵列刷新(PAR)。图2示出根据本发明的一个实施例的DRAM设备。参见图2，包括子块选择输入数据DIN[1:M]的数据输入信号201提供到部分阵列刷新(PAR)配置寄存器203。PAR配置寄存器203包括M个锁存器204-1到204-M。子块选择输入数据DIN包括对应于存储器子块数量的M个数据，M为大于1的整数。PAR配置寄存器203提供PAR设置信号207到子块地址控制器209。刷新信号“REFRESH”208提供到子块地址控制器209。响应该刷新信号208，第一地址发生器210产生由N位表示的第一地址(例如，内部地址)信号211，其提供到子块地址控制器209。在有些实施例中，N位(例如4位)的每一个排列和其中一个M子块(例如，16个子块)相关联。同样，第二地址发生器216产生提供到子块地址控制器209的由N位表示的第二地址(例如，外部地址)信号213。子块地址控制器209提供子块地址信号217到划分为M个子块220-1到220-M的存储器219。当刷新信号208指示刷新模式时，提供该内部地址信号211。
子块选择输入数据DIN的M个数据的每一个被锁存或者保持在M个锁存器204-1到204-M的其中对应一个中。锁存器204-1到204-M产生PAR设置信号207的M个PAR配置数据。响应于该刷新信号208，子块地址控制器209根据第二地址信号213或者根据PAR设置信号207和第一地址信号211产生包括在子块地址信号217中的子块地址SubAd[1:M]。更具体地，如果刷新信号208为“REFRESH”状态，则使用第一地址信号211，并且否则使用第二地址信号213。所产生的子块地  址从子块220-1到220-M指定或者选择要刷新的存储器子块。当刷新信号208代表自刷新请求，自刷新存储器219的所指定的子块220-1到220-M。当子块地址信号217代表正常刷新请求，在正常操作期间刷新存储器219的所指定的子块220-1到220-M。在PAR配置寄存器203的锁存器204-1到204-M中，独立设置数据输入信号201的子块选择输入数据DIN。PAR设置信号207的数据独立于其它信号设置。独立指定或者选择存储器219的子块220-1到220-M。因此，实现完全独立的部分阵列刷新功能。 
以下描述DRAM设备的更详细的实施例。在根据本发明的以下实施例中，信号的逻辑“高”和“低”状态由两个不同的电压V1和V2(<V1)表示。例如，电压V1和V2分别是“高”电源电压VDD和“低”电源电压VSS。
图3示出根据本发明的实施例的DRAM设备。该DRAM设备包括具有16个存储器子块的存储器。在此实施例中，例如，由对应于DRAM的全部存储器块的16个不同存储器子块的16位的引脚(未示)提供按照子块选择输入SubAd[1:16]的形式的地址数据。每一数据输入引脚和存储器的各自子块相关联。
参见图3，包括命令译码器222并与时钟信号223的时钟同步的外部命令控制器221接收包括命令“/RAS”、“/CAS”、“/WE”、“/CS”的命令信号225。命令译码器222解析该命令并且提供配置控制时钟信号227到部分阵列自刷新(PASR)配置寄存器231用于将PASR配置信息写入。同样，外部命令控制器221提供刷新请求信号229到内部地址计数器233和子块选择器241。PASR配置寄存器231接收包含子块选择输入数据DIN[1:16]的数据输入信号247。PASR配置寄存器231包括用于锁存子块选择输入数据DIN[1:16]的16个触发器并且提供包括PASR配置寄存器设置命令的PASR信号251。包括该PASR配置寄存器设置命令的每个信号为有效“高”信号。
在一些实施例中，刷新请求信号229为自刷新模式信号。当自刷新的进入和退出时，由外部命令控制器221提供自刷新模式信号。在自刷新模式操作中，由内部地址计数器233输出内部产生的地址(用于行或者字)。
内部地址计数器233响应刷新请求信号229产生四位内部地址信号“IA[0:3]”255。内部地址信号255被提供给内部地址译码器237。  内部地址信号255的每一位信号为具有各自预定重复周期和预定脉宽的重复脉冲信号。内部地址译码器237提供包括16个译码内部地址InAd[1:16]的译码的内部地址信号256到子块选择器241。四位外部地址信号“ADDR[0:3]”261同步于时钟信号“CLK”265被提供给锁存地址ADDR[0:3]的外部地址锁存器263。外部地址锁存器263提供四位外部地址信号“EA[0:3]”267给外部地址译码器239，该译码器239提供包括16个译码的外部地址“ExAd[1:16]”的译码的外部地址信号268到子块选择器241。 
响应该刷新请求信号229，子块选择器241选择译码的外部地址信号268或者译码的内部地址信号256并且提供子块地址信号271到存储器280。存储器280包括16个子块。存储器280具有多个字线、位线和数据单元(未示)。
图4示出图3所示的PASR配置寄存器231的详细电路。参见图4，PASR配置寄存器231包括16个D型触发器(D-FF)245-1到245-16，各触发器的D输入端分别接收包括在数据输入信号247中的数据输入信号338-1到338-16。配置控制时钟信号227共用馈送给D-FF245-1到245-16的时钟输入端CK。16个D-FF245-1到245-16提供包括在PASR信号251中的16个PASR位信号342-1到342-16。
下表2示出子块选择输入数据DIN[1]-DIN[16]和部分阵列自刷新(PASR)设置之间的关系。
表2
  
子块选择输入数据DIN 部分阵列自刷新PASR
DIN[1] PASR[1]
DIN[2] PASR[2]
DIN[3] PASR[3]
DIN[4] PASR[4]
DIN[5] PASR[5]
DIN[6] PASR[6]
DIN[7] PASR[7]
DIN[8] PASR[8]
DIN[9] PASR[9]
 
  DIN[10]   PASR[10]
  DIN[11]   PASR[11]
  DIN[12]   PASR[12]
  DIN[13]   PASR[13]
  DIN[14]   PASR[14]
  DIN[15]   PASR[15]
  DIN[16]   PASR[16]
图5示出图3中所示的内部地址译码器237的详细电路。参见图5，内部地址信号255包括馈送到16个与门371-1到371-16的由4个内部地址位信号345-0、345-1、345-2和345-3表示的四个内部地址IA[0]、IA[1]、IA[2]和IA[3]，每个与门具有四个输入I0、I1、I2和I3。与门371-1到371-16提供馈送到16个与门375-1到375-16的16个内部输出位信号373-1到373-16。同样，PASR信号251包括馈送到16个与门375-1到375-16的16个PASR位信号342-1到342-16。16个与门375-1到375-16提供包括在译码的内部地址信号256中的16个译码的内部地址位信号347-1到347-16。
下表3示出内部地址位IA[0:3]和为逻辑“高”的内部地址输出IAO[1:16]之间的关系，在下表中，“0”和“1”分别表示逻辑“低”和“高”。
                       表3
  IA3   IA2   IA1   IA0   IAO为‘高’
  0   0   0   0   IAO[1]
  0   0   0   1   IAO[2]
  0   0   1   0   IAO[3]
  0   0   1   1   IAO[4]
  0   1   0   0   IAO[5]
  0   1   0   1   IAO[6]
  0   1   1   0   IAO[7]
  0   1   1   1   IAO[8]
  1   0   0   0   IAO[9]
  1   0   0   1   IAO[10]
见图6，外部地址信号267包括馈送到16个与门364-1到364-16的由四个外部地址位信号357-0、357-1、357-1和357-3表示的四个外部地址EA[0]、EA[1]、EA[2]和EA[3]。与门364-1到364-16提供包括在译码的外部地址信号268中的16个译码的外部地址位信号359-1到359-16。下表5示出内部地址IA位和在存储器280中指定或者选择的子块之间的关系。在下表中，“0”和“1”分别表示逻辑“低”和“高”。 
表5 
  EA[3]   EA[2]   EA[1]   EA[0]   子块
  0   0   0   0   [1]
  0   0   0   1   [2]
  0   0   1   0   [3]
  0   0   1   1   [4]
  0   1   0   0   [5]
  0   1   0   1   [6]
  0   1   1   0   [7]
  0   1   1   1   [8]
  1   0   0   0   [9]
  1   0   0   1   [10]
  1   0   1   0   [11]
  1   0   1   1   [12]
  1   1   0   0   [13]
  1   1   0   1   [14]
  1   1   1   0   [15]
  1   1   1   1   [16]
为了执行上表5中所示的逻辑操作，与门364-16、364-15到364-1具有与图5中所示的与门371-16、371-15到371-1的反相输入相同的预定反相输入。
图7示出图3中所示的子块选择器241和存储器280的详细电路。参见图7，包括在译码外部地址信号268中的译码外部地址位信号359-1到359-16和包括在译码内部地址信号256中的译码内部地址位信号 347-1到347-16被馈送到包括在子块选择器241中的16个选择逻辑电路421-1到421-16。16个选择逻辑电路421-1到421-16具有相同的电路结构并且它们的每一个具有两个与非门和一个或非门。
刷新请求信号229和通过反相器418的反相信号419被馈送到16个选择逻辑电路421-1到421-16。在选择逻辑电路421-16中，与非门431-16接收译码的内部地址位信号347-16和刷新请求信号229并且与非门433-16接收译码的外部地址位信号359-16和反相信号419。来自与非门431-16和433-16的两个逻辑输出信号被馈送到或非门435-16，或非门435-16随后提供子块位信号439-16。类似地，选择逻辑电路421-15包括用于接收内部地址位信号347-15和刷新请求信号229的与非门431-15和用于接收译码的外部地址位信号359-15和反相信号419的与非门433-15。来自与非门431-15和433-15的两个逻辑输出信号被馈送到或非门435-15，或非门435-15随后提供子块位信号439-15。在选择逻辑电路421-1中，与非门431-1接收内部地址位信号347-1和刷新请求信号229。与非门433-1接收译码的外部地址位信号359-1和反相信号419。来自与非门431-1和433-1的两个逻辑输出信号被馈送到或非门435-1，或非门435-1随后提供子块位信号439-1。16个子块位信号439-1到439-16包括在子块地址信号271中。
存储器280包括分别接收子块位信号439-1到439-16的16个子块441-1到441-16。存储器280具有多个字线、位线和数据单元(未示)。子块441-1具有字线WL-1到WL-N。子块441-2具有字线WL-(N+1)到WL-2N。子块441-15具有字线WL-(14N+1)到WL-15N。子块441-16具有字线WL-(15N+1)到WL-16N。
图8示出在图3所示的DRAM设备中寻址的例子。参见图8，PASR信号251包括PASR[1]到PASR[16]以寻址存储器280的16个子块441-1到441-16。
参见图3到图8，PASR配置寄存器231产生此处称为PASR信号“PASR[1:16]”251的16个不同的信号位。16位信号通过选择逻辑电路421-1到421-16启动或者停止包括子块441-1到441-16的16个存储器子块的其中任意一个。例如，如果PASR[1]被设置为逻辑“高”，则刷新存储器280的子块[1]441-1。如果PASR[1]被设置为逻辑“低”，则不刷新子块[1]441-1，从而其中的数据丢失。
例如，当PASR[16]被设为逻辑“高”，意味着将要刷新子块[16]。响应PASR位信号342-16(“高”)，与门375-16传输内部输出位信号373-16“IAO[16]”作为译码的内部地址位信号347-16(“InAd[16]”)。使用刷新请求信号229的“高”逻辑状态，译码的内部地址位信号347-16由与非门431-16反相，并且由选择逻辑电路421-16的或非门435-16再次反相。因此，译码的内部地址位信号347-16的内部地址InAd[16]提供作为子块位信号439-16。译码的内部地址InAd[16]的“高”状态允许子块441-16在自刷新期间被刷新。如果刷新请求信号229为逻辑“低”，选择逻辑电路421-16到421-1的与非门431-16到431-1不传输译码的内部地址位信号347-16到347-1的内部地址InAd[16:1]，并且译码的外部地址位信号359-16到359-1的外部地址ExAd[16:1]由子块441-16到441-1转发到存储器280。
根据PASR配置寄存器231的设置，改变部分阵列刷新。下表6示出用于在自刷新模式中刷新子块[1]到子块[6]的PASR配置寄存器231的设置(逻辑状态)。在下表中，“L”和“H”分别表示逻辑“低”和“高”。
                                 表6
  PASR   [16]   [15]   [14]   [13]   [12]   [11]   [10]  [9]  [8]  [7]  [6]  [5]  [4]  [3]  [2]  [1]
  逻辑状态   L   L   L   L   L   L   L  L  L  L  H  H  H  H  H  H
根据上述设置，自刷新的顺序为子块[6]＞子块[5]＞子块[4]＞子块[3]＞子块[2]＞子块[1]。响应地址信号的重复脉冲执行顺序操作。
下表7示出用于在自刷新模式中刷新子块[1]、子块[8]和子块[16]的PASR配置寄存器231的设置。
                                表7
  PASR   [16]   [15]   [14]   [13]   [12]   [11]   [10]   [9]  [8]  [7]   [6]  [5]   [4]  [3]  [2]  [1]
  逻辑状态   H   L   L   L   L   L   L   L  H  L   L  L   L  L  L  H
根据上述设置，自刷新的顺序为子块[16]＞子块[8]＞子块[1]。
下表8示出用于在自刷新模式中刷新子块[1]到子块[16]的PASR配置寄存器231的设置。
                                    表8
  PASR   [16]   [15]   [14]   [13]   [12]   [11]   [10]  [9]  [8]  [7]  [6]  [5]  [4]  [3]  [2]  [1]
  逻辑状态   H   H   H   H   H   H   H  H  H  H  H  H  H  H  H  H
“ADDR[0:3]”651被提供给外部地址锁存器653，该锁存器653同步于时钟信号“CLK”655的时钟锁存ADDR[0:3]。外部地址锁存器653提供四位外部地址信号“EA[0:3]”657给地址选择器629。 
响应刷新请求信号619，地址选择器629选择内部地址信号645或者外部地址信号657并且提供选择的地址信号“SeAd[0:3]”646到地址译码器631。地址译码器631提供16位译码的地址信号“DeAd[1:16]”671到接收PASR信号641的子块选择器670。子块选择器670提供子块地址信号“SubAd[1:16]”673到包括16个子块的存储器680。存储器680具有多个字线、位线和数据单元。外部命令控制器611、内部地址计数器623和外部地址锁存器653分别对应于图3中所示的外部命令控制器221、内部地址计数器233和外部地址锁存器263。
图13示出图12所示的PASR配置寄存器621的详细电路。参见图13，PASR配置寄存器621包括16个D型触发器(D-FF)745-1到745-16，各触发器的D输入端分别接收包括在数据输入信号637中的数据输入信号638-1到638-16(包括子块选择输入数据DIN[1:16])。配置控制时钟信号617被共同馈送给D-FF 745-1到745-16的时钟输入端CK。16个D-FF 745-1到745-16提供包括在PASR信号641中的16个PASR位信号742-1到742-16。
图14示出图12中所示的地址选择器629和地址译码器631的详细电路。参见图14，地址选择器629包括四个多路复用器721-0到721-3。外部地址信号657包括表示EA[0:3]的四个外部地址位信号757-0到757-3并且内部地址信号645包括表示IA[0:3]的四个内部地址位信号745-0到745-3。外部地址位信号757-0、757-1、757-2和757-3以及内部地址位信号755-0、755-1、755-2和755-3分别馈送到多路复用器721-0到721-3。多路复用器721-0到721-3也接收刷新请求信号619。当刷新请求信号619为逻辑“高”时，多路复用器721-0到721-3选择内部地址位信号755-0到755-3，并且当刷新请求信号619为逻辑“0”时，多路复用器721-0到721-3选择外部地址位信号757-0到757-3。包括在来自多路复用器721-0到721-3的选择地址信号646中的选择地址位信号“SeAd[0:3]”722-0到722-3被馈送到包括在地址译码器631中的16个与门764-1到764-16。与门764-1到764-16提供包括在译码的地址信号671中的16个译码的地址位信号“DeAd[1:16]”759-1到759-16。与门764-1到764-16 的每一个具有四个预定的反相或者非反相输入I0-13(与图5中所示的与门371-1到371-16的相同)。
图15示出图12中所示的子块选择器670和存储器680的详细电路。参见图15，子块选择器670包括16个与门775-1到775-16，每一个具有两个输入。与门775-1到775-16的一个输入分别接收译码的地址位信号“DeAd[1:16]”759-1到759-16。类似地，与门775-1到775-16的另一个输入分别接收PASR位信号742-1到742-16。来自与门775-1到775-16的逻辑输出为包括在子块地址信号673中的16个子块位信号747-1到747-16。由16个子块位信号747-1到747-16表示的子块地址SubAd[1:16]分别被馈送到存储器680的16个子块741-1到741-16中。16个子块741-1到741-16形成作为具有多个字线、位线和数据单元的存储器。在此实施例中，存储器分为16个子块741-1到741-16。因此，子块741-1具有字线WL-1到WL-N。子块741-2具有字线WL-(N+1)到WL-2N。子块741-15具有字线WL-(14N+1)到WL-15N。子块741-16具有字线WL-(15N+1)到WL-16N。PASR配置寄存器621产生16个不同的信号位，即，PASR信号641“PASR[1；16]”。16位信号通过子块选择器670启用或者停止包括子块741-1到741-16的16个存储器子块的任意一个。
图16示出图12中所示的DRAM设备的操作。参见图12到图16，在操作模式中，存储器控制器(未示)提供子块选择输入数据DIN[1:16]作为数据输入信号637到DRAM设备(即，PASR配置寄存器621)。提供子块选择输入数据DIN[1:16]并且将PASR配置寄存器设置命令锁存在D-FF 745-1到745-16中(步骤811)。外部命令控制器611的命令译码器612译码命令信号615的命令(步骤812)。当探测到自刷新进入命令(步骤813的是)，由外部命令控制器611提供刷新请求信号619。响应刷新请求信号619，内部地址计数器623产生包括四个内部地址位信号755-0到755-3的四位内部地址信号645(“IA[0:3]”)(步骤814)。具有多路复用器721-0到721-3的地址选择器629选择IA[0:3]并且提供其作为由选择的地址信号646的四个选择的地址位信号722-0到722-3表示的选择的地址SeAd[1:3](步骤815)。由包括16个与门764-1到764-16的地址译码器631译码所选择的地址SeAd[0:3]并且提供由译码的地址信号671的16个译码的地址位信号759-1到759-16表示的译码的地址DeAd[1:16]。
子块选择输入数据DIN[1:16]已经锁存在PASR配置寄存器  621的16个D-FF745-1到745-16中(步骤811)，并且PASR配置寄存器621产生PASR信号641(步骤817)。子块选择器670(与门775-1到775-16)基于译码的地址DeAd[1:16]和PASR设置PASR[1:16]提供16个子块地址位信号747-1到747-16(子块地址位信号747-1到747-16的子块地址“SubAd[1；16]”)。根据子块地址SubAd[1：16]选择存储器680的子块741-1到741-16(步骤818)。随后，执行自刷新操作(步骤819)。如果没有探测到自刷新退出命令(步骤820的否)，重复上述步骤815到819的操作。如果探测到自刷新退出命令(步骤820的是)，随后确定DRAM设备是否进入深度低功耗模式中(步骤821)。如果命令译码器612探测到没有深度低功耗命令(步骤821的否)，操作返回到步骤812并且重复执行上述操作。如果进入深度低功耗模式(步骤821的是)，停止DRAM设备的操作。 
当没有探测到自刷新进入(步骤813的否)，外部地址锁存器653提供由外部地址信号657表示的外部地址EA[0:3](步骤831)。地址选择器629选择外部地址信号657(步骤832)并且提供选择的地址信号646(作为译码的地址DeAd[1：16])(步骤833)。子块选择器670提供由子块地址信号673表示的子块地址SubAd[1:16](步骤834)。随后执行正常存取操作(步骤835)。之后，确定DRAM设备是否进入深度低功耗模式中(步骤821)。
在上述实施例中，DRAM设备中的刷新操作为“自刷新”。但是，上述的部分阵列刷新方案也可以用于正常刷新。完全独立的部分阵列刷新方案在DRAM控制逻辑或者程序中的实现最大化了在正常存取模式和刷新/自刷新存取模式之间的存储器单元阵列使用的灵活性。在正常刷新的应用中，PASR配置和功能变为PAR(部分阵列刷新)的配置和功能。实施例DRAM设备具有优点在于存储器阵列块选择和用于刷新和自刷新的阵列的任意组合的灵活性。用于数据保持的用户可选择的阵列提供有效的存储器控制，特别是用于低功率移动应用。
上述实施例可以具有其它不同的变化。存储器子块的数量不限于16。存储器可以被划分为M个子块(M为大于1的整数)。从而，需要子块选择输入数据DIN的至少M个值用于PASR或者PAR信号来指定M个子块。地址信号也不限于四位信号。可以要求N(整数)位用于寻址M个子块。
在上述实施例中，信号为激活的“高”逻辑信号。但是根据设计需要，信号也可以是激活的“低”信号。信号的逻辑“高”和“低”状态可以由低和高电源电压VSS和VDD分别表示。同样，DRAM设备操作的电压也可以是取自“高”和“低”电源电压VDD和VSS的电压。PASR或者PAR信号可以是激活的“低”以及激活的“高”。PASR或者PAR配置寄存器可以具有地址信号作为寄存器数据。可以使用动态译码方案用于译码器。
在上述实施例中，为了简化，设备部件和电路可以按照图示互相连接。在本发明的DRAM设备和半导体集成电路的实际应用中，电路、部件等可以互相直接相连。同样，如果对于DRAM设备和半导体集成电路的操作有必要，电路、部件等也可以通过其他电路、部件等间接互相连接。因此，在DRAM设备和半导体集成电路的实际配置中，电路部件和设备互相耦合(直接或者间接相连)。
上述的本发明的实施例仅用于示例。对于本领域技术人员，在不脱离所附的权利要求所单独限定的本发明范围，可以实现特定实施例的各种替换、修改和变更。

Claims (24)

1.一种动态随机存取存储器(DRAM)设备，包括：
M个存储器子块，M为大于1的整数，每一子块具有多个字线，每一字线连接多个数据存储单元，通过刷新操作刷新这些单元；以及
部分阵列自刷新配置寄存器(PASR)，用于在自刷新模式中单独控制M个存储器子块的每一个的刷新；
命令控制器，用于接收命令信号并向PASR提供配置控制时钟，其中PASR包括用于锁存从M个输入引脚输入的M位刷新数据的M个触发器。
2.权利要求1的DRAM设备，还包括：
第一地址产生电路，用于在所述自刷新模式中产生N个第一地址，N为整数。
3.权利要求2的DRAM设备，还包括：
地址控制电路，用于响应N个第一地址和M位刷新数据的逻辑组合控制所述存储器子块的刷新。
4.权利要求3的DRAM设备，其中，所述地址控制电路包括：
第一地址译码电路，包括
M个译码电路，用于译码所述第一地址来产生M个所译码的第一地址输出，和
M个逻辑电路，用于逻辑组合所述M个所译码的第一地址输出和所述M位刷新数据，从而产生M个第一地址。
5.权利要求4的DRAM设备，还包括：
第二地址产生电路，用于产生地址，所述第二地址产生电路包括M个译码电路，用于译码所述第二地址来产生M个所译码的第二地址。
6.权利要求5的DRAM设备，其中，所述第一地址译码电路还包括：
子块选择电路，具有
M个选择电路，用于在刷新模式中选择M个所译码的第一地址或者在非刷新模式中选择M个所译码的第二地址，所述M个所选择的地址指定要刷新的存储器子块。
7.权利要求6的DRAM设备，其中：
所述第一地址产生电路包括内部地址发生器，用于产生内部地址作为所述第一地址；和
所述第二地址产生电路包括外部地址发生器，用于产生外部地址作为所述第二地址。
8.权利要求7的DRAM设备，其中：
命令控制器通过寄存器控制所述输入数据的锁存并探测所述刷新模式，响应所述刷新模式的探测来控制所述地址产生电路的地址的产生和由所述子块选择电路的选择。
9.权利要求8的DRAM设备，其中，所述命令控制电路包括：
模式探测电路，用于探测DRAM设备中的自刷新模式。
10.权利要求1的DRAM设备，还包括：
第一地址产生电路，用于在刷新模式中产生第一地址；和
第二地址产生电路，用于产生外部地址。
11.权利要求10的DRAM设备，还包括：
子块地址控制电路，用于响应第一地址、第二地址和所述M位刷新数据的逻辑组合来控制所述存储器子块的刷新。
12.权利要求11的DRAM设备，其中，所述子块地址控制电路包括：
选择电路，用于在刷新模式中选择第一地址或者在非刷新模式中选择第二地址用于产生所选择的地址。
13.权利要求12的DRAM设备，其中，所述子块地址控制电路还包括：
地址译码电路，用于译码所选择的地址来产生M个所译码的地址。
14.权利要求13的DRAM设备，其中，所述子块地址控制电路还包括：
子块选择电路，用于逻辑组合所述M个所译码的地址和所述M位刷新数据以产生指定要刷新的存储器子块的M个所选择的地址。
15.权利要求14的DRAM设备，其中：
所述选择电路包括N个选择器，用于选择所述N个第一地址或者N个第二地址来产生N个所选择的地址；
所述地址译码电路包括M个逻辑电路，用于译码所述N个所选择的地址来产生M个所译码的地址；和
所述子块选择电路包括M个逻辑电路，用于逻辑组合所述M个所译码的地址和M位刷新数据以产生M个所选择的地址。
16.权利要求15的DRAM设备，其中：
所述第一地址产生电路包括内部地址发生器，用于产生内部地址作为所述第一地址；和
所述第二地址产生电路包括外部地址发生器，用于产生外部地址作为所述第二地址。
17.权利要求16的DRAM设备，其中：
所述命令控制器探测所述刷新模式，响应所述刷新模式的探测来控制所述地址产生电路的地址的产生和由所述选择电路的选择。
18.一种用于刷新包括M个存储器子块的动态随机存取存储器设备(DRAM)的方法，M为大于1的整数，每一子块具有多个字线，每一字线连接多个数据存储单元，在自刷新模式中刷新所述单元，所述方法包括：
接收命令信号并向部分阵列自刷新(PASR)配置寄存器提供配置控制时钟，并且把从M个输入引脚输入的M位刷新数据锁存到PASR的M个触发器中；
在自刷新模式中单独控制每一个存储器子块的刷新。
19.权利要求18的方法，还包括提供用于选择所述子块的地址信号。
20.权利要求19的方法，还包括：
锁存所述M位刷新数据，每一数据被独立锁存。
21.权利要求20的方法，还包括：
在刷新模式中产生地址；并且
译码所述地址以产生与所述M位刷新数据逻辑组合的M个地址，使得提供M个所译码的地址用于选择所述M个子块。
22.一种在刷新模式和非自刷新模式中选择性操作的动态随机存取存储器设备中使用的刷新控制器，所述DRAM设备包括M个存储器子块，M为大于1的整数，每一子块具有多个字线，每一字线连接多个数据存储单元，在刷新模式中刷新这些单元，所述刷新控制器包括：
刷新电路，用于根据来自M个输入引脚的独立设置的M位刷新数据在刷新模式中控制存储器子块的刷新。
23.权利要求22的刷新控制器，还包括：
配置电路，用于响应输入数据配置所述M位刷新数据，由所述输入数据独立设置所述M位刷新数据。
24.权利要求22的刷新控制器，其中，所述配置电路包括：
用于保持所述输入数据的锁存电路，根据所保持的输入数据产生所述M位刷新数据。
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