CN101454892B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明目的在于提供一种制造具有优良膜特性的绝缘膜的技术。具体来说，提供一种制造具有高耐受电压的致密绝缘膜的技术。此外，提供一种制造具有极少电子陷阱的绝缘膜的技术。在包含氧的气氛中、电子密度为1×1011cm-3或以上以及电子温度为1.5eV或以下的条件下，使含氧绝缘膜经过使用高频的等离子体处理。
Description
技术领域
本发明涉及绝缘膜及其制造方法。此外，本发明涉及半导体器件或非易失性半导体存储器件及其制造方法。
背景技术
近年来，伴随着集成电路和各种高性能元件的发展，元件的小型化取得进步。因此，已经考虑用作开关元件等的晶体管的栅绝缘膜的薄化。
但是，在使栅绝缘膜变薄时，可能出现例如栅电极与半导体膜或半导体衬底之间流通的泄漏电流等缺陷，它降低半导体器件的可靠性。因此，需要具有高耐受电压的绝缘膜。
例如，专利文献1公开一种技术，它通过在形成氧化膜时注入氧离子，然后通过对其进行热处理，来提高氧化膜的耐受电压的技术。
此外，已知的是，在形成氧化膜的一般工艺中，氧化膜易于引入氢。由于被带入氧化膜的氢，易于生成O-H键，它们是退化的原因，因为氧化膜中的O-H键成为电子陷阱，它们降低氧化膜的耐受电压，使MIS(金属绝缘体半导体)类型的电场效应晶体管(FET：场效应晶体管)的阈值改变，等等。因此，栅绝缘膜必须是具有极少电子陷阱的薄膜。
[专利文献1]日本已公布专利申请H5-55200
发明内容
本发明的目的在于提供一种制造具有优良膜特性的绝缘膜的技术。
本发明的另外的目的在于提供一种制造具有高耐受电压的致密绝缘膜的技术。
本发明的另外的目的在于提供一种制造具有极少电子陷阱的绝缘膜的技术。
本发明的另外的目的在于提供一种高产制造极可靠的半导体器件或非易失性半导体存储器件的技术。
在本发明中，通过使用以高频、例如通过微波所激励的等离子体，对含氧绝缘膜进行等离子体处理。具体来说，通过使用以高频所激励并且电子密度为1×1011cm-3或以上以及电子温度为1.5eV或以下的等离子体，来进行等离子体处理。
通过CVD方法、溅射方法、热氧化方法等，形成含氧绝缘膜。例如，作为含氧绝缘膜，可使用包含氧化硅、氧氮化硅(SiOxNy，x>y>0)、氧化氮化硅(SiNxOy，x>y>0)、氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等的薄膜。
此外，在本发明中，通过使用以高频、例如通过微波所激励的等离子体，对包含氧和氢的绝缘膜进行等离子体处理。具体来说，在使用高频、电子密度为1×1011cm-3或以上以及电子温度为1.5eV或以下的条件下，进行等离子体处理。
可通过CVD方法、溅射方法、热氧化方法等，来形成包含氧和氢的绝缘膜。当使用这些方法时，薄膜在形成过程中易于引入氢。因此，例如，当CVD方法、溅射方法或热氧化方法来形成包含氧化硅、氧氮化硅(SiOxNy，x＞y＞0)、氧化氮化硅(SiNxOy，x＞y＞0)、氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等的薄膜时，薄膜可被形成为包含氢。
通过使用以高频、例如通过微波所激励的等离子体，来进行等离子体处理。具体来说，在使用高频、电子密度为1×10cm-3或以上以及电子温度为1.5eV或以下的条件下，进行等离子体处理。更具体来说，优选地通过使用以高频、例如通过微波(通常为2.45GHz)所激发并且电子密度为1×1011cm-3至1×1013cm-3以及电子温度为0.5eV至1.5eV的等离子体，来进行等离子体处理。
等离子体处理在至少包含氧的气氛中进行。这时，除了氧之外，该气氛优选地还包含稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。要注意，当等离子体处理在包含稀有气体的气氛中进行时，等离子体处理之后的绝缘膜可包含稀有气体。
在本说明书中，在上述条件下、在包含氧的气氛中进行的等离子体处理以下可称作“等离子体氧化”。
在本发明中，可通过对包含氢和氢的绝缘膜进行等离子体处理，来降低那个绝缘膜的氢含量(氢浓度)。例如，当等离子体处理在上述条件下进行时，可使等离子体处理之后的薄膜的氢浓度为5×1019原子/cm3或以下(按照通过二次离子质谱法(SIMS)对氢浓度的测量)。
此外，等离子体处理之后的含氧绝缘膜或者包含氧和氢的绝缘膜的蚀刻速率(关于0.5wt％氢氟酸)比该等离子体处理之前的绝缘膜慢。例如，当等离子体处理在上述条件下进行时，可使关于0.5wt％(质量百分比)氢氟酸的蚀刻速率为8纳米/分钟或以下。
根据本发明的特定结构，形成半导体区域，在半导体区域之上形成包含氧和氢的第一绝缘膜，第一绝缘膜经过使用通过微波所激励的等离子体、在包含氧的气氛中的等离子体处理以降低第一绝缘膜的氢含量，在第一绝缘膜之上形成浮栅电极，在浮栅电极之上形成第二绝缘膜，第二绝缘膜经过使用通过微波所激励的等离子体、在包含氧的气氛中的等离子体处理，在第二绝缘膜之上形成控制栅电极，以及通过使用控制栅电极作为掩模来添加杂质元素以便在半导体区域中形成成对的杂质区域。
根据本发明的另一种结构，形成半导体区域，在半导体区域之上形成包含氧和氢的栅绝缘膜，栅绝缘膜经过使用通过微波所激励的等离子体、在包含氧的气氛中的等离子体处理以降低栅绝缘膜的氢含量，在栅绝缘膜之上形成栅电极，以及通过使用栅电极作为掩模来添加杂质元素以便在半导体区域中形成成对的杂质区域。
根据本发明的另一种结构，形成包含氧和氢的绝缘膜，并且绝缘膜经过使用通过微波所激励的等离子体、在包含氧的气氛中的等离子体处理以降低绝缘膜的氢含量。
在上述结构中，可通过CVD方法、溅射方法和热氧化方法中任何方法，来形成包含氧和氢的绝缘膜。此外，可使用包括例如氧化硅、氧氮化硅、氧化氮化硅、氧化铝、氧化钽或氧化铪的绝缘膜，来形成包含氧和氢的绝缘膜。
在上述结构中，可在除了氧之外还包含稀有气体的气氛中，对第一绝缘膜、第二绝缘膜、栅绝缘膜或者包含氧和氢的绝缘膜进行等离子体处理。
此外，本发明的另一种结构是非易失性半导体存储器件，其中包括在相互分开形成的成对的杂质区域之间具有沟道形成区域的半导体区域、在半导体区域之上隔着第一绝缘膜设置的浮栅电极以及在浮栅电极之上隔着第二绝缘膜设置的控制栅电极。按照通过二次离子质谱法(SIMS)对氢浓度的测量，第一绝缘膜或第二绝缘膜的氢浓度为5×1019原子/cm3或以下。
具有上述结构的非易失性半导体存储器件可使用包含稀有气体(例如He、Ne、Ar、Kr和Xe中的至少一种)的薄膜作为第一绝缘膜或第二绝缘膜。
具有上述结构的非易失性半导体存储器件可使用关于0.5wt％氢氟酸具有蚀刻速率为8纳米/分钟或以下的第一绝缘膜或第二绝缘膜。
本发明的另一种结构是一种半导体器件，其中包括在相互分开形成的成对的杂质区域之间具有沟道形成区域的半导体区域以及在半导体区域之上隔着栅绝缘膜设置的栅电极。按照通过二次离子质谱法(SIMS)对氢浓度的测量，栅绝缘膜的氢浓度为5×1019原子/cm3或以下。
具有上述结构的半导体器件可使用包含稀有气体(例如He、Ne、Ar、Kr和Xe中的至少一种)的薄膜作为栅绝缘膜。
具有上述结构的半导体器件可使用关于0.5wt％氢氟酸具有蚀刻 速率为8纳米/分钟或以下的栅绝缘膜。
要注意，本说明书中的术语“半导体区域”指的是在半导体衬底中形成的区域或者在衬底之上形成的半导体膜。
通过使用本发明，可提供具有高耐受电压的致密绝缘膜。
通过使用本发明，可提供具有低氢含量的绝缘膜。
此外，通过使用本发明，可提供具有高耐受电压的致密栅绝缘膜。因此，可降低栅电极与在半导体衬底中形成的半导体区域或者在衬底之上形成的半导体区域(半导体膜)之间流通的泄漏电流。
此外，通过使用本发明，可提供具有低氢含量和极少电子陷阱的栅绝缘膜。因此，可使得栅绝缘膜与在半导体衬底中形成的半导体区域或者在衬底之上形成的半导体区域(半导体膜)之间的界面特性是有利的。
另外，通过使用本发明，可提供具有高耐受电压的致密膜的半导体器件或者非易失性半导体存储器件。此外，可提供具有极少电子陷阱的半导体器件或非易失性半导体存储器件。因此，可提高半导体器件或者非易失性存储器件的产率和可靠性。
附图说明
附图包括：
图1A至图1C示出本发明的绝缘膜的制造方法的示例；
图2示出本发明的绝缘膜的制造方法的示例；
图3示出用于制造本发明的绝缘膜的设备的示例；
图4A至图4D示出本发明的半导体器件的制造方法的示例；
图5A至图5D示出本发明的半导体器件的制造方法的示例；
图6A至图6D示出本发明的非易失性半导体存储器件的制造方法的示例；
图7A至图7C示出本发明的非易失性半导体存储器件的制造方法的示例；
图8A至图8E示出本发明的半导体器件的制造方法的示例；
图9A至图9C示出本发明的非易失性半导体存储器件的制造方法的示例；
图10A至图10C示出本发明的非易失性半导体存储器件的制造方法的示例；
图11示出非易失性存储单元阵列的等效电路的示例；
图12示出“或非(NOR)”类型非易失性存储单元阵列的等效电路的示例；
图13示出“与非(NAND)”类型非易失性存储单元阵列的等效电路的示例；
图14A和图14B用于说明“与非”类型非易失性存储器的写操作；
图15A和图15B用于说明“与非”类型非易失性存储器的擦除和读操作；
图16示出在电荷积累的“0”的情况下以及在电荷被擦除的“1”的情况下的非易失性存储器的阈值电压的变化；
图17示出非易失性半导体存储器件的电路框图的示例；
图18A至图18C示出本发明的非易失性半导体存储器件的制造方法的示例；
图19A至图19C示出本发明的非易失性半导体存储器件的制造方法的示例；
图20A至图20C示出本发明的非易失性半导体存储器件的制造方法的示例；
图21A至图21C示出本发明的非易失性半导体存储器件的制造方法的示例；
图22A至图22C示出本发明的非易失性半导体存储器件的制造方法的示例；
图23A至图23C示出本发明的非易失性半导体存储器件的制造方法的示例；
图24A和图24B示出本发明的非易失性半导体存储器件的制造方法的示例；
图25A和图25B示出本发明的非易失性半导体存储器件的制造方法的示例；
图26A和图26B示出本发明的绝缘膜的特性；
图27A和图27B示出本发明的绝缘膜的特性；
图28示出本发明的绝缘膜的特性；
图29A和图29B示出本发明的绝缘膜的特性；
图30A和图30B示出本发明的绝缘膜的特性；
图31示出本发明的绝缘膜的特性；
图32A和图32B示出本发明的绝缘膜的特性；
图33A和图33B示出本发明的绝缘膜的特性；
图34示出本发明的绝缘膜的特性；
图35示出本发明的绝缘膜的特性；
图36A和图36B示出本发明的绝缘膜的特性；
图37A和图37B示出本发明的绝缘膜的特性；
图38A至图38C分别示出使用本发明的半导体器件的示例；
图39A至图39E分别示出使用本发明的半导体器件的示例；以及
图40A和图40B示出本发明的非易失性半导体存储器件的特性。
具体实施方式
下面参照附图来说明本发明的实施方式和实施例。但是，本发明并不局限于以下描述，本领域的技术人员易于理解，模式和细节能够以各种方式进行变更，而没有背离本发明的范围和精神。因此，本发明不是要理解为局限于以下所示的本发明的实施方式和实施例的描述。要注意，指示相同部分的参考标号在不同附图中共同用于以下说明的本发明的结构。
(实施方式1)
在本发明中，在包含氧的气氛中对绝缘膜进行等离子体处理(等离子体氧化)。在此，参照图1A至图1C来说明对于在衬底之上形成的绝缘膜进行等离子体氧化的示例。
在衬底10之上形成第一绝缘膜12(参见图1A)。衬底10可以是玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、金属衬底等。此外，这些衬底可提供有一般半导体器件的组件，例如绝缘膜、半导体膜或栅电极。另外，可使用例如Si衬底等半导体衬底或者提供有一般半导体器件的组件的半导体衬底。此外，可使用由聚对苯二甲酸乙二酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、丙烯酸类(acrylic)的等制成的塑料衬底或者提供有一般半导体器件的组件的塑料衬底。
第一绝缘膜12是在形成之后经过等离子体氧化的薄膜。作为第一绝缘膜12，形成至少包含氧的薄膜。具体来说，可形成包含氧化硅、氧氮化硅(SiOxNy，x>y)0)、氧化氮化硅(SiNxOy，x>y>0)、氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等的薄膜。此外，可通过CVD方法(例如等离子体CVD方法或LPCVD方法)、溅射方法、热氧化方法等，来形成第一绝缘膜12。
作为示例，说明一种用于通过等离子体CVD方法来形成第一绝缘膜12的方法。图3示出一种用于通过等离子体CVD方法来形成薄膜(这里对应于第一绝缘膜12)的设备的结构示例。图3所示的等离子体CVD设备包括：处理室，提供有其上设置了待处理衬底331(这里对应于衬底10)的支承底座351；电极板360，具有通过其中引入气体的小开口；高频电力引入部分361；气体引入部分362；以及抽气端口353。当支承底座351提供有温度控制部分357时，可控制待处理衬底331的温度。
可通过按照将在待处理衬底331之上形成的薄膜向处理室引入料气体，来形成预期薄膜。例如，当形成氧氮化硅膜作为第一绝缘膜12时，可将硅烷(SiH4)气体和低氧化氮(N2O)气体引入处理室。
随后，对第一绝缘膜12(参见图1B)进行等离子体氧化，由此形成第二绝缘膜14(参见图1C)。通过使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×1011cm-3或以上以及电子温度为1.5eV或以下的等离子体，来进行等离子体氧化。更具体来说，优选地使用电子密度为1×1011cm-3至1×1013cm-3以及电子温度为0.5eV至1.5eV的等离子体。此外，在其中进行等离子体氧化的气氛至少包含氧，并且除了氧之外还可包含稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。作为稀有气体，例如可使用Ar。此外，Ar和Kr的混合气体可用作稀有气体。
在包含稀有气体的气氛中对第一绝缘膜12进行等离子体氧化时，第一绝缘膜12可包含用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。例如，当Ar用作稀有气体时，通过等离子体氧化所形成的第二绝缘膜14可包含Ar。
图2示出一种用于进行等离子体氧化的设备的结构示例。图2所示的等离子体处理设备包括：支承底座88，其上设置了提供有被进行等离子体氧化的薄膜的衬底10(对应于提供有第一绝缘膜12的衬底10，如图1A所示)；气体供应部分84，用于引入气体；抽气端口86，它与真空泵连接以便抽空气体；天线80；介电板82；以及微波供应部分92，用于供应微波以生成等离子体。此外，当支承底座88提供有温度控制部分90时，可控制衬底10的温度。
下面说明通过使用图2所示的等离子体处理设备对第一绝缘膜12进行等离子体氧化的具体示例。首先，将图2所示的等离子体处理设备的处理室抽真空。然后，通过气体供应部分84引入至少包含氧的等离子体处理的气体。衬底10由温度控制部分90在100℃至550℃进行加热或者保持为室温。衬底10与介电板82之间的距离(以下又称作电极间隔)的范围是大约20mm至80mm(优选地20mm至60mm)。随后，将微波(频率为2.45GHz)从微波供应部分92提供给天线80。然后，通过介电板82将微波从天线80引入处理室，由此生成等离子体94。当通过引入微波来激励等离子体时，等离子体可生成为具有低电子温度(3eV或以下，优选地为1.5eV或以下)和高电子密度(1×1011cm-3或以上)。要注意，在本说明书中，通过引入微波而生成为具有低电子温度和高电子密度的等离子体可称作高密度等离子体。第一绝缘膜12通过由这种高密度等离子体所产生的氧基(以下可称作(O*))进行氧化。这时，当稀有气体、如氩与用于等离子体处理的气体进行混合时，由于激励的稀有气体种类而有效地产生氧基。在这种方法中，通过有效地使用等离子体所激励的活性基，通过在500℃或以下的低温的固相反应进行的氧化是可能的。
例如，对于通过使用图2所示的等离子体处理设备、在包含氧气(O2)和氩气(Ar)的气氛中进行等离子体处理的情况进行描述。从引入 等离子体处理设备的氧气(O2)和氩气(Ar)中，通过微波来生成在其中混合氧气和氩气的高密度等离子体。在其中混合了氧气和氩气的高密度等离子体中，通过引入的微波来激励氩气以产生氩基(以下称作(Ar*))，以及通过氩基(Ar*)与氧分子之间的碰撞来产生氧基(O*)。然后，所产生的氧基(O*)与在衬底10之上所形成的第一绝缘膜12相互进行反应以形成第二绝缘膜14。
第二绝缘膜14是具有高耐受电压的致密膜，它通过在包含氧的气氛中对第一绝缘膜12进行等离子体处理来获得。此外，可通过比常规热氧化方法中更低温度的工艺来制造第二绝缘膜14。通过使用本发明，甚至可以在由对热敏感的玻璃等制成的衬底上形成具有有利的膜特性的薄膜。
例如，通过在包含氧的气氛中对第一绝缘膜12进行等离子体处理所得到的第二绝缘膜14关于0.5wt％氢氟酸可具有8纳米/分钟或以下的蚀刻速率。
当通过CVD方法、溅射方法或者例如湿式氧化等热氧化方法来形成第一绝缘膜时，该绝缘膜包含氢。但是，当进行等离子体氧化时，可降低绝缘膜的氢含量。通过使用本发明，可减少氢引起的而在绝缘膜中生成的电子陷阱。
例如，通过在包含氧的气氛中对第一绝缘膜12进行等离子体处理所得到的第二绝缘膜14可具有5×1019原子/cm3或以下的氢浓度(按照通过二次离子质谱法(SIMS)对氢浓度的测量)。
在这里说明等离子体氧化处理之前和之后的大概的绝缘膜的结构。
如上所述，当通过CVD方法、溅射方法或者例如湿式氧化等热氧化方法来形成包含氧的薄膜时，该薄膜易于引入氢。这时，引入包含氧的薄膜中的氢的一部分被认为与薄膜中的氧形成O-H键。
在对包含例如O-H键等的含氢的薄膜进行等离子体氧化时，发生由于氧基而引起的氢解吸收或者氢与氧之间的取代反应，使得薄膜的氢含量认为被降低。
这样，薄膜中的氢通过氧基被解吸收，或者发生氢与氧之间的取代反应，由此减少薄膜中的O-H键。因此，可减少由于绝缘膜中的O-H键而引起的电子陷阱。
此外，认为可通过由于氧基而引起的薄膜中的氢的解吸，或者通过薄膜中的氢与氧之间的取代反应，来形成具有高耐受电压的致密膜，它使薄膜中的氢减少。
如上所述，通过使用本发明，可形成具有高耐受电压的致密绝缘膜。此外，具有极少电子陷阱的绝缘膜可通过降低薄膜的氢含量来形成。因此，可提供具有优良的膜特性的绝缘膜。
[实施例1]
在这个实施例中，说明使用本发明的半导体器件的制造方法的示例。在此，对使用本发明来制造薄膜晶体管(以下又称作TFT)的栅绝缘膜的情况进行描述。在以下说明的本发明的结构中，指示相同元件的参考标号共同用于不同的附图，并且可省略对这种元件的描述。
首先，在衬底400之上形成基绝缘膜402(参见图4A)。衬底400可以是玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、金属衬底等。此外，还可使用由聚对苯二甲酸乙二酯、聚萘二甲酸乙二醇酯、聚醚 砜、丙烯酸类的等制成的塑料衬底。另外，可使用至少可承受在该过程中产生的热的衬底。在这个实施例中，玻璃衬底用作衬底400。
由例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x>y)0)或者氧化氮化硅(SiNxOy，x>y>0)等绝缘膜材料来形成基绝缘膜402。基绝缘膜402可具有单层或多层结构。形成基绝缘膜402的方法没有具体限制，可使用CVD方法、溅射方法等。通过提供基绝缘膜402，可防止从衬底的杂质扩散。如果衬底400的不平整性以及杂质扩散不引起任何问题，则无需提供基绝缘膜402。在这个实施例中，使用通过等离子体CVD方法的作为第一层的氧化氮化硅膜以及作为第二层的氧氮化硅膜来形成基绝缘膜402。
随后，在基绝缘膜402之上形成岛状半导体膜404(参见图4A)。可通过以下方式来形成岛状半导体膜404：非晶半导体膜由包含硅(Si)作为其主要成分的材料(例如Si或SixGe1-x)来形成，使非晶半导体膜结晶，然后有选择地蚀刻结晶半导体膜。通过CVD方法、溅射方法等，形成非晶半导体膜。不一定使非晶半导体膜结晶。当没有使非晶半导体膜结晶时，有选择地蚀刻非晶半导体膜，以便形成包括非晶半导体膜的岛状半导体膜404。
在使非晶半导体膜结晶时，可使用激光晶化方法、使用RTA或退火炉的热晶化方法、使用促进晶化的金属元素的热晶化方法、这些方法中任何方法与其他方法相结合的方法等。
当通过激光辐照使半导体膜结晶或再结晶时，半导体激光(LD)泵浦连续波(CW)激光器(YVO4，二次谐波(波长532nm))可用作激光的光源。不需要具体限制为二次谐波；但是，二次谐波在能量效率方面优于其它高次谐波。当采用CW激光器来辐照半导体膜时，半导体 膜可连续接收能量。因此，一旦熔融了半导体膜，则熔融状态可以连续。此外，可通过扫描CW激光器来移动半导体膜的固-液界面，并且可形成在沿这个移动方向的一个方向上为很长的晶粒。另外，使用固态激光器，因为与气体激光器等相比预期有高度稳定的输出和稳定的处理。要注意，可以不仅使用CW激光器，而且还可使用重复率为10MHz或以上的脉冲激光器。采用具有高重复率的脉冲激光器，当使熔融半导体膜凝固的时间比激光器的脉冲间隔更短时，半导体膜可不断地保持熔融状态，它通过移动固体-液体界面而使半导体膜能够具有在一个方向上是很长的晶粒。可使用其它CW激光器以及重复率为10MHz或以上的脉冲激光器。例如，Ar激光器、Kr激光器、CO2 激光器等可用作气体激光器。此外，提供金属蒸汽激光器、如氦-镉激光器作为气体激光器。YAG激光器、YLF激光器、YAlO3激光器、GdVO4激光器、KGW激光器、KYW激光器、翠绿宝石激光器、钛蓝宝石激光器、Y2O3激光器、YVO4激光器等可用作固态激光器。此外，在这些固态激光器之中，YAG激光器、Y2O3激光器、GdVO4激光器、YVO4激光器等也可用作陶瓷激光器。优选的是采用TEM00(单横向模式)从激光振荡器发出激光，因为待辐照表面的线性射束斑可具有更均匀能量。除了以上所述之外，还可使用脉冲准分子激光器。
随后，在半导体膜404之上形成第一绝缘膜406(参见图4B)。形成至少包含氧的薄膜作为第一绝缘膜406。例如，第一绝缘膜406由氧化硅、氧氮化硅(SiOxNy，x>y)0)、氧化氮化硅(SiNxOy，x>y>0)、氧化铝(AlxOy)、氧化钽(TaxOy)等而形成。另外，可使用具有高介电常数的材料、例如氧化铪(HfOx)。通过CVD方法、溅射方法等，来形成第一绝缘膜406。例如，当使用氧化硅或氧氮化硅时，膜厚度的范围优选地为1nm至100nm，更优选地为1nm至40nm。
当形成氧氮化硅膜作为第一绝缘膜406时，可使用硅烷(SiH4)气 体和低氧化氮(N2O)气体作为材料气体，通过等离子体CVD方法来形成第一绝缘膜406。在这时形成氧氮化硅的条件的示例如下所示。
材料气体的气体质量流量比设置为SiH4:N2O＝1:800(sccm)。本说明书中的气体质量流量比指的是提供到膜形成室的SiH4气体与N2O气体之间的气体质量流量(sccm)的比。高频电力设置为在60MHz的频率的150W，膜形成温度(衬底温度)设置为400℃，处理室的气压设置为40Pa，以及电极间隔设置为28mm。
第一绝缘膜406经过等离子体氧化(参见图4C)，由此形成第二绝缘膜408(参见图4D)。通过使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×1011cm-3或以上以及等离子体电子温度为1.5eV或以下的等离子体，来进行等离子体氧化。具体来说，优选地使用电子密度为1×1011cm-3至1×1013cm-3以及等离子体电子温度为0.5eV至1.5eV的等离子体。此外，对第一绝缘膜406所进行的等离子体氧化时间优选地为60秒或以上。
等离子体氧化在至少包含氧的气氛中进行。例如，气氛优选地包括：氧(O2)；氧(O2)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)；或者氧(O2)、稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)和氢(H2)。当气氛包含氢(H2)时，氢的量优选地小于氧和稀有气体的量。
在这个实施例中，等离子体氧化在至少包含氧(O2)和氩(Ar)的气氛中进行。具体来说，将氧和氩的混合气体作为等离子体处理的气体而引入图2所示等离子体处理设备的处理室。例如，能以0.1至100sccm引入氧，而能以100至5000sccm引入氩。在这里，以5sccm引入氧，而以900sccm引入氩。衬底温度设置为400℃，以及处理室的气压设置为106.67Pa。此外，频率为2.45GHz的微波用于等离子 体激励。
在等离子体电子密度高达1×1011cm-3或以上并且作为待处理对象的第一绝缘膜406附近的电子温度很低的条件下进行本发明的等离子体氧化；因此能够防止第二绝缘膜408因等离子体而被损坏。此外，由于等离子体电子密度高达1×1011cm-3或以上，因此，与通过CVD方法、溅射方法等形成的薄膜相比，可使通过对于待处理对象(这里为第一绝缘膜406)进行等离子体氧化所形成的薄膜(这里为第二绝缘膜408)成为具有高耐受电压的致密膜。此外，由于等离子体电子温度低至1.5eV或以下，因此，可在比常规等离子体处理或热氧化方法更低的温度对于待处理对象进行氧化处理。例如，在低于玻璃衬底的变形点100℃或以上的等离子体氧化可用于充分地进行氧化处理。
通过上述条件下的等离子体氧化，可获得具有高耐受电压的致密膜。此外，可通过对于经由CVD方法或溅射方法所形成的包含氢的绝缘膜进行等离子体氧化，来获得具有降低的氢含量的薄膜。
在这个实施例中，对于半导体膜404之上所形成的第一绝缘膜406进行等离子体氧化。这时，根据第一绝缘膜406的膜厚度，还使与第一绝缘膜406接触的半导体膜404的表面氧化。例如，当第一绝缘膜406的厚度为40nm或以下时，还可使与第一绝缘膜406接触的半导体膜404的表面氧化。因此，在对第一绝缘膜406进行等离子体处理之后，半导体膜404的膜厚度可减小(图4D)。
这是因为，当第一绝缘膜406很薄时，氧基充分地透过第一绝缘膜406。透过第一绝缘膜406的氧基使半导体膜404的表面氧化。半导体膜404的氧化表面充当第二绝缘膜408的部分。因此，半导体膜404的膜厚度减小，使得第二绝缘膜408变得比第一绝缘膜406更厚。 图4D示出示例，其中，半导体膜404在等离子体处理之后变得更薄，在等离子体之前的半导体膜404的外沿以虚线表示。
在此，测量等离子体氧化处理之前和之后的半导体膜以及在半导体膜之上所形成的绝缘膜的膜厚度的结果如表1所示。使用其中在玻璃衬底之上堆叠结晶硅膜和氧化硅膜的样本，通过分光式椭圆偏光法，来进行测量。作为测量设备，使用HORIBA，Ltd.制造的“光谱椭圆计UVISEL”。通过经由CVD方法形成氧化硅膜，然后对氧化硅膜进行等离子体氧化，来获得氧化硅膜。在下列条件下进行等离子体氧化：O2的流速为5sccm，Ar的流速为900sccm，H2的流速为5sccm，处理室的气压为106.67Pa，高频电力为3800W(2.45GHz)，以及衬底温度为400℃。
[表1]
| 等离子体氧化之前 | 等离子体氧化之后 | 膜厚变化 | |
| SiO2的膜厚(nm) | 10.68 | 15.95 | 5.27 |
| Si的膜厚(nm) | 60.23 | 57.78 | -2.45 |
如表1所示，在等离子体氧化之后，氧化硅(SiO2)膜的膜厚度增加5.27nm，而结晶硅(Si)膜的膜厚度减小2.45nm。因此，大家理解，通过等离子体氧化，结晶硅膜变得更薄，而氧化硅膜变得更厚。此外，还认为结晶硅膜变得更薄，因为通过高密度等离子体所产生的氧基透过氧化硅膜以使结晶硅膜表面氧化。
在包含稀有气体的气氛中对第一绝缘膜406进行等离子体氧化时，第一绝缘膜406可包含用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。例如，当Ar用作稀有气体时，通过等离子体氧化所形成的第二绝缘膜408可包含Ar。
通过上述步骤形成的第二绝缘膜408充当晶体管的栅绝缘膜。因此，栅绝缘膜可形成为致密的，并且具有高耐受电压。此外，与通过CVD方法、溅射方法等形成的薄膜相比，栅绝缘膜可具有降低的氢含量和极少的电子陷阱。
然后，在第二绝缘膜408之上形成导电膜(参见图5A)。在这里示出堆叠导电膜410和导电膜412的示例。不用说，导电膜可作为单层或者也作为三层或以上的叠层来形成。
导电膜410和412可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选取的元素或者包含这些元素中任何元素作为其主要成分的合金或化合物材料来形成。另外，导电膜410和412可使用通过使这些元素中任何元素氮化所得到的金属氮化物膜来形成。此外，可使用以掺杂了例如磷等杂质元素的多晶硅为代表的半导体材料。可通过CVD方法、溅射方法等，使用这些材料来形成导电膜410和412。
在这里，导电膜410由氮化钽来形成，而导电膜412由导电膜410之上的钨来形成。另外，可使用从氮化钨、氮化钼和氮化钛中选取的材料来形成作为单层或者叠层的导电膜410，并且可使用从钽、钼和钛中选取的材料来形成作为单层或叠层的导电膜412。
随后，有选择地蚀刻导电膜410和导电膜412，使得导电膜410和导电膜412保持在半导体膜404的一部分之上。因此，形成导电膜414和导电膜416，它们形成栅电极418(参见图5B)。在这个实施例中，虽然栅电极418的导电膜414和导电膜416的端部大约相互匹配，但是本发明并不局限于此。例如，在下面形成的导电膜414的宽度(与载流子在沟道形成区域中流通的方向(连接源区和漏区的方向)大约 平行的方平行的方向上的宽度)可大于导电膜416的宽度。
随后，通过使用栅电极418作为掩模来添加杂质元素，由此形成成对的杂质区域422以及该成对杂质区域422之间的沟道形成区域420(参见图5C)。这里形成的杂质区域422各充当晶体管的源区或漏区。作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。在这里，添加磷(P)作为杂质元素。
然后，形成绝缘膜以便覆盖第二绝缘膜408和栅电极418(导电膜416和414)(参见图5D)。在这里，示出堆叠第三绝缘膜424和第四绝缘膜426作为绝缘膜的示例。本发明没有具体限制，而是绝缘膜可作为单层或者也作为三层或以上的叠层来形成。
可使用包含例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x＞y＞0)或氧化氮化硅(SiNxOy，x＞y＞0)等的含氧或氮的绝缘膜、包含例如DLC(类金刚石碳)等含碳的绝缘膜、或者包含例如硅氧烷树脂等硅氧烷材料或者例如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯基苯酚(polyvinylphenol)、苯并环丁烯(benzocyclobutene)或者丙烯酸类的等有机材料的薄膜，来形成第三绝缘膜424和第四绝缘膜426。硅氧烷材料对应于包含Si-O-Si键的材料。硅氧烷具有包括硅(Si)和氧(O)键的骨架结构。对于取代基，使用至少包含氢的有机基团(例如烷基或芳烃)。氟基也可用于取代基。另外，至少包含氢的有机基团和氟基可用于取代基。可通过CVD方法、溅射方法、涂层方法等，由这些材料来形成第三绝缘膜424和第四绝缘膜426。当绝缘膜由有机材料或硅氧烷材料来形成时，可使因半导体膜、栅电极等而引起的台阶变平。但是，由有机材料或硅氧烷材料所形成的薄膜易于吸收和透过水分。因此，如果半导体膜、栅绝缘膜、栅电极等形成为与由有机材料或硅氧烷材料所形成的薄膜接触，则完整晶体管的电特性会受到不利影响。因此，由具有对水分的高阻挡作用的无机材料所形成的薄膜优选地形成为与半导体膜、栅绝缘膜、栅电极等接触。具体来说，由于具有对水分的高阻挡作用，包含氮化硅、氧化氮化硅等的薄膜是优选的。在这里，第三绝缘膜424使用包含无机材料的薄膜来形成，而第四绝缘膜426使用包含有机材料或硅氧烷材料的薄膜在第三绝缘膜424之上形成。
然后，延伸到半导体膜404中形成的杂质区域422的开口设置在第三绝缘膜424和第四绝缘膜426中。然后，形成与半导体膜404中形成的杂质区域422电连接的导电膜428(参见图5D)。虽然这里示出作为单层来形成导电膜428的示例，但是导电膜428可作为两层或以上的叠层来形成。导电膜428充当晶体管的源极或漏极引线。
可通过CVD方法、溅射方法等，由从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)中选取的元素或者包含这些元素中任何元素作为其主要成分的合金或化合物材料来形成导电膜428。例如，作为包含铝作为其主要成分的合金材料，可使用下列材料：包含铝作为其主要成分并且还包含镍的材料；或者包含铝作为其主要成分并且还包含镍以及碳和硅中之一或两者的材料。作为导电膜428，例如，优选地使用阻挡膜、铝硅(Al-Si)膜和另外的阻挡膜的堆叠结构或者阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和另外的阻挡膜的堆叠结构。要注意，阻挡膜对应于钛、氮化钛、钼或氮化钼的薄膜。由于铝和铝硅具有低电阻并且价格低廉，所以它们适合于形成导电膜428。当阻挡层形成为上层和下层时，可防止铝和铝硅中的小丘的产生。此外，当阻挡膜由具有高还原性质的元素钛来形成时，即使在结晶半导体膜之上形成 薄的自然氧化膜，也可通过还原这个自然氧化膜来进行与晶体半导体膜的有利接触。
按照这些步骤，可制造本发明的半导体器件。这个实施例所示的晶体管的结构只是示例，并且可使用各种已知的结构。例如，LDD区域可在半导体膜中形成，并且栅电极的侧面可提供有边墙。此外，可应用多栅极结构(具有包括相互串连的至少两个沟道形成区域的半导体膜以及用于分别向沟道形成区域施加电场的至少两个栅电极的结构)或双栅极结构(半导体膜夹在上与下栅电极之间的结构)。
通过使用本发明，可实现较薄且具有高耐受电压的致密栅绝缘膜。此外，无需进行高温热处理而实现具有有利的膜特性的栅绝缘膜。另外，当通过对于经由CVD方法或溅射方法所形成的绝缘膜进行等离子体氧化来形成栅绝缘膜时，可充分覆盖半导体膜。因此，能够防止例如栅电极与半导体膜的沟道形成区域之间因栅绝缘膜的在耐受电压方面的缺陷(又称作耐受电压的降低)或者栅绝缘膜的覆盖的缺陷而引起的泄漏电流或短路等的缺陷，由此可制造极可靠的半导体器件。
此外，致密并且具有高耐受电压和有利的覆盖的栅绝缘膜的膜厚度可减小；因此，可实现半导体器件的进一步小型化和更高的准确性，这产生半导体器件的更高性能。此外，由于因这种薄膜的有缺陷的形状而引起的缺陷被减少，因此，在其制造过程中能以高产率来生产半导体器件，并且可提高待完成半导体器件的可靠性。
当通过本发明来形成栅绝缘膜时，与通过CVD方法或溅射方法所形成的绝缘膜相比，氢含量可被减小；因此，栅绝缘膜可具有更少的电子陷阱。因此，可防止例如晶体管的阈值电压的变化或者亚阈值 系数的降低等的缺陷；因而可制造极可靠的半导体器件。
这个实施例可与该实施方式或者本说明书中所述的其它实施例的任何实施例适当地组合。
[实施例2]
在这个实施例中，将参照图8A至图8E来说明一种情况，其中，绝缘膜(以下又称作边墙)设置在实施例1所示结构的栅电极的侧表面。要注意，相同的参考标号用来指示与实施例1中相同的部分，并且省略对这种部分的描述。
进行直到图5B所示步骤并且在实施例1中所述的步骤(参见图8A)。
随后，通过使用栅电极418作为掩模将杂质元素加入半导体膜404，由此形成成对的第一杂质区域822。这里形成的杂质区域822充当稍后将完成的晶体管的低浓度杂质区域(又称作LDD区域)。作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等(参见图8B)。
然后，形成与栅电极418的侧表面接触的第三绝缘膜824(参见图8C)。与栅电极418的侧表面接触的第三绝缘膜824又称作边墙。
可通过形成绝缘膜以便覆盖第二绝缘膜408和栅电极418，然后通过主要以垂直方向的各向异性蚀刻法有选择地蚀刻该绝缘膜，来形成第三绝缘膜824。可通过CVD方法或溅射方法，作为单层或层的叠层，由氧化硅、氧氮化硅等形成绝缘膜(稍后形成的第三绝缘膜 824)。
此外，第三绝缘膜824优选地经过等离子体氧化。可与在形成第二绝缘膜408时对第一绝缘膜406所进行的处理相似地进行等离子体氧化。也就是说，可使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×1011cm-3或以上以及等离子体电子温度为1.5eV或以下的等离子体。更具体来说，优选地使用电子密度为1×1011 cm-3至1×1013cm-3以及等离子体电子温度为0.5eV至1.5eV的等离子体。等离子体氧化时间优选地为60秒或以上。通过对于充当边墙的绝缘膜进行等离子体氧化，可获得具有高耐受电压的致密膜。
在通过CVD方法、溅射方法等形成充当边墙的绝缘膜时，绝缘膜易于吸收水分。但是，如本发明所述，可通过对于充当边墙的绝缘膜进行等离子体氧化，来减小绝缘膜的氢含量。
等离子体氧化在至少包含氧的气氛中进行。例如，气氛优选地包括：氧(O2)；氧(O2)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)；或者氧(O2)、稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)和氢(H2)。当气氛包含氢时，氢的量优选地小于氧和稀有气体的量。
然后，通过使用栅电极418和第三绝缘膜824作为掩模将杂质元素加入半导体膜404，由此形成沟道形成区域825、成对的第二杂质区域826以及成对的第三杂质区域827(参见图8D)。在这里，以比在形成第一杂质区域822(参见图8B)时添加的杂质元素更高的浓度来添加杂质元素。因此，第三杂质区域827是以比第二杂质区域826中更高的浓度来添加杂质元素的区域。此外，第三杂质区域827各充当源区和漏区，而第二杂质区域826充当低浓度杂质区域(LDD区域)。作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。
随后，形成绝缘薄膜以覆盖第二绝缘膜408、第三绝缘膜824和栅电极418。在这里，形成作为第四绝缘膜828和第五绝缘膜830的叠层的绝缘膜。不用说，本发明并不局限于此，而是绝缘膜可作为单层或者也作为三层或以上的叠层来形成。然后，形成与半导体膜404中形成的第三杂质区域827电连接的导电膜832(参见图8E)。
可使用例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x＞y＞0)或氧化氮化硅(SiNxOy，x＞y＞0)等的含氧或氮的绝缘膜、包含例如DLC(类金刚石碳)等含碳的薄膜、或者包含例如硅氧烷树脂等硅氧烷材料或者例如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯或丙烯酸类的等有机材料的薄膜，来形成第四绝缘膜828和第五绝缘膜830。硅氧烷材料对应于包含Si-O-Si键的材料。硅氧烷具有包括硅(Si)和氧(O)键的骨架结构。对于取代基，使用至少包含氢的有机基团(例如烷基团或芳烃)。氟基也可用于取代基。另外，至少包含氢的有机基团和氟基可用于取代基。可通过CVD方法、溅射方法、涂层方法等，由这些材料来形成第四绝缘膜828和第五绝缘膜830。当绝缘膜由有机材料或硅氧烷材料来形成时，可使因半导体膜、栅电极等而引起的台阶变平。但是，由有机材料或硅氧烷材料所形成的薄膜易于吸收和透过水分。因此，如果半导体膜、栅绝缘膜、栅电极等形成为与由有机材料或硅氧烷材料所形成的薄膜接触，则完整晶体管的电特性可能受到不利影响。因此，使用具有对水分的高阻挡作用的无机材料的薄膜优选地形成为与半导体膜、栅绝缘膜、栅电极等接触。具体来说，由于具有对水分的高阻挡作用，包含氮化硅、氧化氮化硅等的薄膜是优选的。在这里，第四绝缘膜828使用包含无机材料的薄膜来形成，而第五绝缘膜830使用包含有机材料或硅氧烷材料的薄膜在第四绝 缘膜828之上形成。
可通过CVD方法、溅射方法等，由从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)中选取的元素或者包含这些元素中任何元素作为其主要成分的合金或化合物材料来形成导电膜832。例如，作为包含铝作为其主要成分的合金材料，可使用下列材料：包含铝作为其主要成分并且还包含镍的材料；或者包含铝作为其主要成分并且还包含镍以及碳和硅中之一或二者的材料。作为导电膜832，例如，优选地使用阻挡膜、铝硅(Al-Si)膜和另外的阻挡膜的堆叠结构或者阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和另外的阻挡膜的堆叠结构。要注意，阻挡膜对应于钛、氮化钛、钼或氮化钼的薄膜。由于铝和铝硅具有低电阻并且价格低廉，所以它们适合于形成导电膜832。当阻挡层形成为上层和下层时，可防止铝和铝硅中的小丘的产生。此外，当阻挡膜由作为具有高还原性质的元素的钛来形成时，即使在晶体半导体膜之上形成薄的自然氧化膜，也可通过还原这个自然氧化膜来进行与晶体半导体膜的有利接触。
按照这些步骤，可制造本发明的半导体器件。这个实施例所示的晶体管的结构只是示例，并且可使用各种已知的结构。例如，可应用多栅结构(具有包括相互串联的至少两个沟道形成区域的半导体膜以及用于分别向沟道形成区域施加电场的至少两个栅电极的结构)或双栅结构(半导体膜夹在上与下栅电极之间的结构)。
通过应用本发明，可在栅电极的侧表面形成具有高耐受电压的致密绝缘膜(边墙)。因此，可防止例如从栅电极的侧表面流经边墙的局部泄漏电流等的缺陷，并且可制造具有更高可靠性的半导体器件。
虽然在这个实施例中说明了具有在衬底之上的岛状半导体膜的薄膜晶体管，但是本发明并不局限于此。例如，本发明还可应用于在半导体衬底中具有沟道形成区域的晶体管的边墙。
这个实施例可与该实施方式或者本说明书中所述的其它实施例的任何适当地组合。
[实施例3]
在这个实施例中，将参照图9A至图9C以及图10A至图10C来说明作为非易失性半导体存储器件的非易失性存储元件的制造方法的示例。在此描述使用在衬底之上形成的半导体膜的非易失性存储元件。
以非易失性存储器等为代表的非易失性半导体存储器件具有与MOSFET(金属氧化物半导体场效应晶体管)相似的结构，其特征在于能够长期聚积电荷的区域设置在沟道形成区域之上。这个电荷聚积区域在绝缘膜之上形成，并与其周围绝缘；因此，又称作浮栅电极。控制栅电极隔着另外的绝缘膜在浮栅电极之上形成。这种结构是所谓的浮栅类型非易失性半导体存储器件。
具有上述结构的非易失性半导体存储器件根据施加到控制栅电极的电压来在浮栅电极中聚积电荷和释放电荷。也就是说，非易失性半导体存储器件具有通过将电荷带入或带出浮栅电极而存储数据的机制。具体来说，通过在控制栅电极与提供有沟道形成区域的半导体膜之间施加高电压，来进行对浮栅电极的电荷的注入和提取。可以说，Fowler-Nordheim类型(F-N类型)隧穿电流(“与非”型)或热电子(“或非”型)在这时流经沟道形成区域之上的绝缘膜。因此，在沟道形成区域之上形成的绝缘膜又称作隧道绝缘膜。这个实施例将说明这种浮栅类 型非易失性存储元件的制造方法的示例。
首先，岛状半导体膜904隔着基绝缘膜902在衬底900之上形成。然后，在半导体膜904之上形成第一绝缘膜906(参见图9A)。
衬底900可以是玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、金属衬底等。此外，还可使用由聚对苯二甲酸乙二酯、聚萘二甲酸乙二醇酯、聚醚砜、丙烯酸类的等制成的塑料衬底。另外，可使用至少可承受在该过程中产生的热量的衬底。在这个实施例中，衬底900是玻璃衬底。
由例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x>y>0)或者氧化氮化硅(SiNxOy，x>y>0)等绝缘膜材料来形成基绝缘膜902。此外，基绝缘膜902可以是单层或层的叠层。用于形成基绝缘膜902的方法没有具体限制，而是可使用CVD方法、溅射方法等。通过提供基绝缘膜902，可防止从衬底的杂质扩散。当衬底900的不平整性以及杂质扩散没有引起任何问题，则无需提供基绝缘膜902。在这个实施例中，通过等离子体CVD方法来形成作为基绝缘膜902的氧化氮化硅膜。
可通过以下方式来形成岛状半导体膜904：由包含硅(Si)作为其主要成分的材料(例如Si或SixGe1-x)来形成非晶半导体膜，使非晶半导体膜结晶，然后有选择地蚀刻结晶半导体膜。可通过CVD方法、溅射方法等，形成非晶半导体膜。不一定使非晶半导体膜结晶。当没有使非晶半导体膜结晶时，有选择地蚀刻非晶半导体膜，以便形成包括非晶半导体膜的岛状半导体膜904。
可通过激光结晶化方法、使用RTA或退火炉的热结晶化方法、使用促进结晶化的金属元素的热结晶化方法、这些方法中任一种与其 他方法相结合的方法等，使非晶半导体膜结晶。
当通过激光辐照使半导体膜结晶或再结晶时，LD泵浦连续波(CW)激光器(YVO4，二次谐波(波长532nm))可用作激光的光源。不需要具体限制为二次谐波；但是，二次谐波在能量效率方面优于其它高次谐波。当采用CW激光器来辐照半导体膜时，半导体膜可连续接收能量。因此，一旦熔融了半导体膜，则熔融状态可以连续。此外，可通过扫描CW激光器来移动半导体膜的固体-液体界面，并且可形成在沿这个移动方向的一个方向上为很长的晶粒。另外，使用固态激光器，因为与气体激光器等相比预期极稳定的输出和稳定的处理。要注意，可以不仅使用CW激光器，而且还可使用重复率为10MHz或以上的脉冲激光器。采用具有高重复率的脉冲激光器，当使熔融半导体膜凝固的时间段比激光器的脉冲间隔更短时，半导体膜可不断地保持熔融状态，它通过移动固体-液体界面而使半导体膜能够具有在一个方向上是很长的晶粒。也可使用其它CW激光器以及重复率为10MHz或以上的脉冲激光器。例如，Ar激光器、Kr激光器、CO2激光器等可用作气体激光器。此外，金属蒸汽激光器、如氦-镉激光器可用作气体激光器。YAG激光器、YLF激光器、YAlO3激光器、GdVO4 激光器、KGW激光器、KYW激光器、翠绿宝石激光器、钛蓝宝石激光器、Y2O3激光器、YVO4激光器等可用作固态激光器。此外，在固态激光器之中，YAG激光器、Y2O3激光器、GdVO4激光器、YVO4 激光器等可用作陶瓷激光器。优选的是采用TEM00(单横向模式)从激光器振荡器发出激光，因为待辐照表面的线性射束斑可具有更均质能量。除了以上所述之外，还可使用脉冲准分子激光器。
可通过CVD方法、溅射方法等，由例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x>y>0)或者氧化氮化硅(SiNxOy，x>y>0)等绝缘膜材料来形成第一绝缘膜906。此外，可使用氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等。第一绝缘膜906的膜厚度优选地从1nm至20nm，更优选地为1nm至10nm。
随后，对第一绝缘膜906进行等离子体氧化，由此形成第二绝缘膜907。然后，在第二绝缘膜907之上形成电荷聚积膜908(参见图9B)。在这里，第二绝缘膜907充当隧道绝缘膜，而电荷聚积膜908充当稍后将完成的非易失性半导体存储器件的浮栅电极。
对第一绝缘膜906进行的等离子体氧化使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×10cm-3或以上以及等离子体电子温度为1.5eV或以下的等离子体。更具体来说，电子密度的范围优选地为1×1011cm-3至1×1013cm-3，并且等离子体电子温度的范围优选地为0.5eV至1.5eV。第一绝缘膜906的等离子体氧化时间优选地为60秒或以上。
在至少包含氧的气氛(例如氧气氛，包含氧(O2)或低氧化氮(N2O)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或者包含氧或低氧化氮、氢(H2)和稀有气体的气氛)中进行等离子体氧化。当气氛包含氢时，氢量优选地小于氧或低氧化氮和稀有气体。
作为稀有气体，例如可使用Ar。可使用包含Ar和Kr的混合物的气体。在稀有气体气氛中进行等离子体氧化时，通过等离子体氧化所形成的第二绝缘膜907可包含用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。例如，当Ar用作等离子体氧化中的稀有气体时，第二绝缘膜907可包含Ar。
在等离子体电子密度高达1×1011cm-3或以上并且作为待处理对象的第一绝缘膜906附近的等离子体电子温度很低的条件下进行本发明的等离子体氧化；因此能够防止第二绝缘膜907因等离子体而被损坏。此外，由于等离子体电子密度高达1×1011cm-3或以上，因此，与通过CVD方法、溅射方法等形成的薄膜相比，可使通过对于待处理对象(这里为第一绝缘膜906)进行等离子体氧化所形成的薄膜(这里为第二绝缘膜907)成为具有高耐受电压的致密膜。此外，由于等离子体电子温度低至1.5eV或以下，因此，可在比常规等离子体处理或热氧化方法更低的温度对于待处理对象进行氧化处理。例如，在低于玻璃衬底的变形点100℃或以上的等离子体氧化可用于充分地进行氧化处理。
当通过CVD方法、溅射方法等形成的包含氢的绝缘膜经过等离子体氧化时，该绝缘膜可具有降低的氢含量。
在这个实施例中，在待处理对象的等离子体氧化时引入氧(O2)和氩(Ar)的混合气体。这里使用的混合气体可包含0.1sccm至100sccm的氧以及100sccm至5000sccm的氩。例如，能以5sccm引入氧，而能以900sccm引入氩。
在这个实施例中，通过对第一绝缘膜906进行等离子体氧化所形成的第二绝缘膜907充当稍后将完成的非易失性半导体存储器件中的隧道绝缘膜。因此，第二绝缘膜907越薄，则隧穿电流更易于流动，它使存储器能够高速操作。另外，当第二绝缘膜907更薄时，稍后将形成的浮栅电极可在较低电压聚积电荷。因此，可降低半导体器件的功耗。因此，第二绝缘膜907优选地形成为很薄。
作为用于在半导体膜之上形成薄绝缘膜的一般方法，给出热氧化方法。当熔点不是充分高的衬底、如玻璃衬底用作衬底900时，很难通过热氧化方法在半导体膜之上形成绝缘膜。此外，通过CVD方法或溅射方法所形成的绝缘膜没有足够的膜品质，因为薄膜内部包含缺陷。此外，通过CVD方法或溅射方法所形成的薄绝缘膜的问题在于，耐受电压很低，并且易于发生例如针孔等缺陷。另外，通过CVD方法或溅射方法所形成的绝缘膜没有充分地覆盖半导体膜的端部，具体来说，它可能引起半导体膜与稍后将形成浮栅电极的导电膜等之间的短路。因此，当通过CVD方法或溅射方法所形成的第一绝缘膜906没有任何变化地用作隧道绝缘膜时，很可能出现缺陷。
因此，在如这个实施例所示通过对第一绝缘膜906进行等离子体氧化来形成第二绝缘膜907时，第二绝缘膜907可以更致密，并且具有比通过CVD方法、溅射方法等形成的绝缘膜更高的耐受电压。此外，即使在形成第一绝缘膜906时无法充分覆盖半导体膜904的端部时，也可通过进行等离子体氧化、采用第二绝缘膜907充分覆盖。因此，存储器可高速操作，并且可改进存储器的电荷保持特性。
此外，稍后将完成的非易失性半导体存储器件通过经由隧道绝缘膜注入电子来存储信息。这时，当引起电子陷阱的氢存在于隧道绝缘膜时，电压在重复进行写和擦除的过程中波动，这使存储器退化。因此，引起电子陷阱的隧道绝缘膜的氢含量优选地为很低。在如这个实施例所示通过对第一绝缘膜906进行等离子体氧化来形成第二绝缘膜907时，可使绝缘膜的氢含量比通过CVD方法、溅射方法等形成的绝缘膜更低。因此，可提高存储器的性能。
电荷聚积膜908可作为单层或者两层或以上的叠层来形成。具体来说，可由从硅(Si)、锗(Ge)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)等中选取的元素、包含这些元素中任何元素作为其主要成分的合金材料或者包含这些元素中任何元素作为其主要成分的化合物材料(例如该元素的氮化物或氧化物)来形成电荷聚积膜908。例如，作为元素的化合物，可使用氮化硅、氧化氮化硅、碳化硅、包含低于10原子％的锗的硅锗、氮化钽、氧化钽、氮化钨、氮化钛、氧化钛、氧化锡等。此外，可使用元素的硅化物(例如硅化钨、硅化钛或者硅化镍)。当使用硅时，可添加例如磷或硼等杂质。在这里，使用在包含锗元素的气氛(例如GeH4)中通过等离子体CVD方法的包含锗作为其主要成分、厚度为1nm至20nm、优选地为5nm至10nm的薄膜来形成电荷聚积膜908。
随后，在电荷聚积膜908之上形成第三绝缘膜910(参见图9C)。可通过CVD方法、溅射方法等，由例如氧化硅、氧氮化硅(SiOxNy，x＞y＞0)或者氧化氮化硅(SiNxOy，x＞y＞0)等绝缘膜材料来形成第三绝缘膜910。此外，可使用氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等。优选地，通过CVD方法、溅射方法等，形成厚度为1nm至100nm、更优选地从20nm至60nm的第三绝缘膜910。
随后，通过对第三绝缘膜910进行等离子体氧化来形成第四绝缘膜911，然后在第四绝缘膜911之上形成导电膜(参见图10A)。在这里，示出依次堆叠导电膜912和导电膜914作为导电膜的示例。备选地，导电膜可以是单层或者三层或以上的叠层。此外，等离子体氧化可通过如形成第二绝缘膜所示的方法来进行。
导电膜912和914可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选取的元素或者包含这些元素中任何元素作为其主要成分的合金或化合物材料来形成。此外，导电膜912和914可使用通过使这些元素的任何元素氮化所得到的金属氮化物膜来形成。另外，可使用以掺杂了例如磷等杂质元素的多晶硅为代表的半导体材料。
随后，有选择地蚀刻掉导电膜912和914的叠层，使得导电膜912和914保持在半导体膜904的一部分之上。因此，形成导电膜920和922，它们构成栅电极924(参见图10B)。此外，在这个实施例中，露出没有与栅电极924重叠的第二绝缘膜907的表面。
具体来说，有选择地去除在栅电极924下面形成的第四绝缘膜911和电荷聚积膜908中没有与栅电极924重叠的部分，使得栅电极924、第四绝缘膜918和电荷聚积膜916的端部大约相互匹配。
在这种情况下，绝缘膜等中没有与栅电极924(导电膜920和922)重叠的部分可在形成栅电极924的同时被去除，或者可通过使用形成栅电极924之后剩余的抗蚀剂或者通过使用栅电极924作为掩模被去除。要注意，电荷聚积膜916充当浮栅电极，第四绝缘膜918充当控制绝缘膜，以及栅电极924充当控制栅电极。在本说明书中，术语“控制绝缘膜”指的是设置在充当浮栅电极的电极与充当控制栅电极的电极之间的绝缘膜。
然后，通过使用栅电极924作为掩模来添加杂质元素，由此形成成对的杂质区域928以及该对杂质区域928之间的沟道形成区域926(参见图10C)。作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。
按照上述步骤，可制造作为本发明的非易失性半导体存储器件的非易失性存储元件。这个实施例所示的非易失性存储元件的结构只是示例，不用说，可应用各种已知的结构。
通过使用本发明，可实现具有高耐受电压的致密且较薄的隧道绝缘膜。此外，可实现具有有利的膜特性的隧道绝缘膜而无需高温热处理。此外，当通过对于经由CVD方法或溅射方法所形成的绝缘膜进行等离子体氧化来形成隧道绝缘膜时，可充分覆盖半导体膜。因此，能够防止例如浮栅电极与半导体膜之间因隧道绝缘膜的在耐受电压方面的缺陷或者隧道绝缘膜的覆盖的缺陷而引起的泄漏电流或短路等的缺陷，由此存储器可高速操作，并且可改进存储器的电荷保持特性。因此可制造极可靠的半导体存储器件。
此外，通过使用本发明，可实现具有更加极少电子陷阱的隧道绝缘膜。由于本发明的非易失性半导体存储器件通过经由隧道绝缘膜注入电子来存储信息，因此，可通过提供具有更加极少电子陷阱的隧道绝缘膜来制造极可靠的非易失性半导体存储器件。
此外，通过使用本发明，还可实现具有高耐受电压的致密控制绝缘膜。因此，可改进存储器的电荷保持特性，并且可制造极可靠的半导体存储器件。
这个实施例可与该实施方式或者本说明书中所述的其它实施例的任何适当地组合。
[实施例4]
在这个实施例中，将参照图6A至图6D以及图7A至图7C来说明与实施例3不同的非易失性存储元件的制造方法的示例。在此，说明使用半导体衬底的非易失性存储元件的制造方法的示例。
首先，在半导体衬底600中形成其中元件是分隔的区域601(下文中，该区域又将称作元件分隔区域601)，并且在区域601的表面形成 第一绝缘膜603(参见图6A)。设置在半导体衬底600中的区域601通过绝缘膜602(又称作场氧化物膜)分隔开。
可以没有具体限制地使用半导体衬底600，只要它是半导体衬底。例如，可使用具有n型或p型电导的单晶Si衬底、复合半导体衬底(例如GaAs衬底、InP衬底、GaN衬底、SiC衬底、蓝宝石衬底或ZnSe衬底)、通过接合(bonding)方法或SIMOX(通过注入氧分开)方法等制造的SOI(绝缘体上硅)衬底。
可通过适当地使用选择性氧化方法(例如LOCOS(硅的局部氧化)方法)、沟槽分隔方法等，来形成元件分隔区域601。
在这个实施例中，具有n型电导的单晶Si衬底用作半导体衬底600。当使用具有n型电导的半导体衬底时，可通过引入赋予p型电导的杂质元素，在元素分隔区域601中形成p阱。作为赋予p型电导的杂质元素，可使用硼(B)、镓(Ga)等。另一方面，当具有p型电导的半导体衬底用作半导体衬底600时，可通过引入赋予n型电导的杂质元素，在元素分隔区域中形成n阱。作为赋予n型电导的杂质元素，可使用磷(P)或砷(As)。
可使用通过经由热氧化方法氧化设置在半导体衬底600中的区域601的表面得到的氧化硅膜，来形成第一绝缘膜603。在这里，形成厚度为1nm至20nm、优选地为1nm至10nm的第一绝缘膜603。
优选地通过以下方式来形成第一绝缘膜603：对于通过经由热氧化方法氧化设置在衬底600中的区域601的表面所形成的氧化硅膜进一步进行等离子体氧化。这是因为通过例如湿式氧化等的热氧化方法所形成的绝缘膜包含氢，而等离子体氧化可降低绝缘膜的氢含量。
等离子体氧化使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×1011cm-3或以上以及等离子体电子温度为1.5eV或以下的等离子体。更具体来说，优选地使用电子密度为1×1011 cm-3至1×1013cm-3以及等离子体电子温度为0.5eV至1.5eV的等离子体。此外，对绝缘膜所进行的等离子体氧化时间优选地为60秒或以上。
在至少包含氧的气氛(例如氧气氛，包含氧(O2)或低氧化氮(N2O)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或者包含氧或低氧化氮、氢(H2)和稀有气体的气氛)中进行等离子体氧化。当气氛包含氢时，氢的量优选地小于氧或低氧化氮和稀有气体的量。
作为稀有气体，例如可使用Ar。此外，可使用Ar和Kr的混合气体。在稀有气体气氛中进行等离子体氧化时，通过等离子体氧化所形成的第一绝缘膜603可包含用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。例如，当Ar用作等离子体氧化中的稀有气体时，第一绝缘膜603可包含Ar。
在等离子体电子密度高达1×1011cm-3或以上并且作为待处理对象的绝缘膜附近的电子温度很低的条件下进行本发明的等离子体氧化；因此能够防止第一绝缘膜603因等离子体而被损伤。
在区域601上形成的第一绝缘膜603充当稍后将完成的非易失性存储元件的隧道绝缘膜。因此，当第一绝缘膜603更薄时，稍后将形成的浮栅电极可在较低电压聚积电荷。因此，可降低非易失性半导体存储器件的功耗。因此，第一绝缘膜603优选地形成为很薄。
然后，在第一绝缘膜603之上形成电荷聚积膜604(参见图6B)。 然后，有选择地蚀刻掉电荷聚积膜604以形成栅电极606(参见图6C)。栅电极606充当稍后将完成的非易失性半导体存储器件的浮栅电极。
电荷聚积膜604可作为单层或者两层或以上的叠层来形成。具体来说，可由从硅(Si)、锗(Ge)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)等中选取的元素、包含这些元素中任何元素作为其主要成分的合金材料或者包含这些元素中任何元素作为其主要成分的化合物材料(例如该元素的氮化物或氧化物)来形成电荷聚积膜604。例如，作为元素的化合物，可使用氮化硅、氧化氮化硅、碳化硅、包含小于10原子％的锗的硅锗、氮化钽、氧化钽、氮化钨、氮化钛、氧化钛、氧化锡等。此外，可使用元素的硅化物(例如硅化钨、硅化钛或者硅化镍)。此外，当使用硅膜时，可添加例如磷或硼等杂质。在这里，可在包含锗元素(例如GeH4)的气氛中通过等离子体CVD方法，使用包含锗作为其主要成分、厚度为1nm至20nm、优选地为5nm至10nm的薄膜来形成电荷聚积膜604。
随后，在栅电极606之上形成第二绝缘膜608(参见图6D)。
通过对于经由CVD方法、溅射方法、热氧化方法等形成的绝缘膜进行等离子体氧化，来形成第二绝缘膜608。优选地形成厚度为1nm至100nm、更优选地为20nm至60nm的绝缘膜。等离子体氧化可通过如形成第一绝缘膜603所示的方法来进行。在稀有气体气氛中进行等离子体氧化时，通过等离子体氧化所形成的第二绝缘膜608可包含用于等离子体氧化的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。
通过等离子体氧化所形成的第二绝缘膜608可以更致密，并且具有比通过CVD方法、溅射方法等形成的薄膜更高的耐受电压。
此外，与通过CVD方法、溅射方法、热氧化方法等形成的薄膜相比，通过等离子体氧化所形成的第二绝缘膜608可具有降低的氢含量。
这里形成的第二绝缘膜608充当稍后将完成的非易失性存储元件的控制绝缘膜。
随后，在第二绝缘薄膜608之上形成导电膜。导电膜可作为单层或者两层或以上的叠层来形成。在这里，堆叠导电膜612和导电膜614以形成导电膜(参见图7A)。
导电膜612和导电膜614可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选取的元素或者包含这些元素中任何元素作为其主要成分的合金或化合物材料来形成。此外，可使用通过使元素氮化所形成的金属氮化物膜。另外，可使用以掺杂了例如磷等杂质元素的多晶硅为代表的半导体材料。
在这里，导电膜612由氮化钽来形成，而导电膜614由导电膜612之上的钨来形成。另外，导电膜612可作为单层或者层的叠层由从氮化钨、氮化钼和氮化钛中选取的材料来形成，而导电膜614可作为单层或层的叠层由从钽、钼和钛中选取的材料来形成。
随后，有选择地蚀刻掉导电膜612和614的叠层，使得导电膜612和614保持在区域601的一部分之上，由此形成栅电极620(参见图7B)。在这里，使用作为剩余部分的导电膜616和618来形成栅电极620。此外，在这个实施例中，栅电极620通过以下方式来形成：在下面形成的导电膜616的宽度(与载流子在沟道形成区域中流通的方向(连接源区和漏区的方向)大约平行的方向上的宽度)大于导电膜 618的宽度。栅电极620充当稍后将完成的非易失性半导体存储元件的控制栅电极。
本发明并没有具体限制，而是可形成导电膜616和导电膜618，使得它们的端部大约相互匹配。此外，导电膜616和导电膜618可使其端部与栅电极606的端部大约匹配。另外，可形成与栅电极620的侧表面接触的绝缘膜(边墙)。
然后，通过使用栅电极620作为掩模来添加杂质元素，由此形成沟道形成区域622、成对的第一杂质区域624以及成对的第二杂质区域626(参见图7C)。在这里，由于充当浮栅电极的导电膜618和栅电极606存在于第一杂质区域624之上，所以第一杂质区域624具有比第二杂质区域626更低的杂质浓度。第一杂质区域624充当低浓度杂质区域(LDD区域)，而第二杂质区域626各充当源区和漏区。
作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。
按照上述步骤，可制造本发明的非易失性存储元。要注意，这个实施例所示的非易失性存储元件的结构只是示例，并且可采用各种已知的结构。
通过使用本发明，可实现具有高耐受电压的致密隧道绝缘膜。因此，例如，可防止例如由隧道绝缘膜的在耐受电压方面的缺陷所引起的流经浮栅电极与半导体膜的隧道形成区域之间的泄漏电流等的缺陷，存储器可高速操作，并且可改进存储器的电荷保持特性。因此可制造极可靠的非易失性半导体存储器件。
此外，通过使用本发明，可实现具有更少电子陷阱的隧道绝缘膜。由于非易失性半导体存储器件可通过经由隧道绝缘膜注入电子来存储信息，因此，可通过提供具有更少电子陷阱的隧道绝缘膜来制造极可靠的非易失性半导体存储器件。
另外，通过使用本发明，还可实现具有高耐受电压的致密控制绝缘膜。因此，可改进存储器的电荷保持特性，并且可制造极可靠的非易失性半导体存储器件。
这个实施例可与该实施方式或者本说明书中所述的其它实施例的任何适当地组合。
[实施例5]
各种模式的非易失性半导体存储器件可通过使用实施例3或4所述的非易失性存储元件来获得。
所谓的浮栅电极类型的上述非易失性存储元件通过将电压施加到控制栅电极，在浮栅电极中聚积电荷(载流子)以及从浮栅电极中释放电荷(载流子)。也就是说，通过对浮栅电极带入或带出电荷来存储数据。具体来说，通过在半导体膜的沟道形成区域与控制栅电极之间或者在半导体衬底的沟道形成区域与控制栅电极之间施加高电压，来进行对浮栅电极的电荷的注入和提取。这时，可以说，Fowler-Nordheim(F-N)类型隧穿电流(“与非”型)或热电子(“或非”型)流经沟道形成区域之上的绝缘膜(隧道绝缘膜)。通过使用热电子的方法或者使用F-N类型隧穿电流的方法，将电子注入浮栅电极。在使用热电子的情况下，正电压施加到控制栅电极，而高电压施加到漏极，从而产生热电子。因此，可将热电子注入浮栅电极。在使用F-N类型隧穿电流的情况下，正电压施加到控制栅电极，以便通过F-N隧穿电流 将电子从半导体膜的沟道形成区域或者半导体衬底的沟道形成区域注入到浮栅电极。
图11示出非易失性存储单元阵列的等效电路的示例。存储1-位数据的存储单元MC(MC01、MC02、...)通过选择晶体管S(S01、S02、...)和非易失性存储元件M(M01、M02、...)来形成。例如，指定了位线BL0和字线WL1、WL11的存储单元MC01构成选择晶体管S01和非易失性存储元件M01。选择晶体管S串联插入位线BL0与非易失性存储元件M01之间，并且它的栅极与字线WL1连接。非易失性存储元件M01的栅极与字线WL11连接。非易失性存储元件M01的源极和漏极中之一与选择晶体管S01的源极和漏极中之一连接，而非易失性存储元件M01的源极和漏极中另一个与源极线SL0连接。在将数据写入非易失性存储元件M01的情况下，当高电压施加到字线WL11、其中字线WL1和位线BL0设置在H电平而位线BL1设置在L电平时，在浮栅电极中聚积电荷。在擦除数据的情况下，负极性的高电压可施加到字线WL11，其中字线WL1和位线BL0设置在H电平。
图11中，在选择晶体管和非易失性存储元件的每个具有在绝缘表面之上形成的半导体膜和在半导体膜中形成的沟道形成区域的结构的情况下，例如在存储单元MC01中，当使用分开形成的半导体膜使得在绝缘表面之上具有岛状形状来形成选择晶体管S01和非易失性存储元件M01的每个时，能够防止与另外的选择晶体管或者另外的非易失性存储元件的干扰，而无需特别提供元件分隔区域。另外，由于存储单元MC01中的选择晶体管S01和非易失性存储元件M01均为n沟道类型，因此，可通过形成这两个元件时使用一个岛状半导体膜，而省略用于连接这两个元件的引线。
图12示出非易失性存储元件直接与位线连接的“或非”型等效电路。在这个存储单元阵列中，字线WL(WL1、WL2、WL3、...)和位线BL(BL0、BL1、BL2、...)相互交叉，并且非易失性存储元件设置在各交叉点处。在“或非”型中，每个非易失性存储元件的漏极与位线BL连接。源极线SL(SL0、SL1、SL2、...)通常与非易失性存储元件的源极连接。
图12中，在非易失性存储元件具有在绝缘表面之上形成的半导体膜和在半导体膜中形成的沟道形成区域的结构的情况下，例如在存储单元MC01中，当使用分开形成的半导体膜使得在绝缘表面之上具有岛状形状来形成非易失性存储元件M01时，能够防止与另外的非易失性存储元件的干扰，而无需特别提供元件分隔区域。另外，当多个非易失性存储元件(例如图12中所示的M01至M23)被看作一个块、并且这些非易失性存储元件由一个岛状半导体膜形成时，擦除操作可按照块为单位来进行。
例如，“或非”型的操作如下所述。数据写入通过以下方式来进行：0V电压施加到源极线SL，高压电施加到针对数据写入而选择的字线WL，以及向位线BL提供按照数据“0”或“1”的电位。例如，分别与“0”和“1”对应的H电平和L电平的电位施加到位线BL。在施加H电平的非易失性存储元件中，在漏极附近产生热电子，并将热电子注入浮栅电极。这种电子注入在数据“1”的情况下没有发生。
在被给予数据“0”的存储单元中，热电子由于漏极与源极之间的强的横向电场而在漏极附近产生，并被注入到浮栅电极。电子被注入到浮栅电极并且阈值电压被增加的状态为“0”。在数据“1”的情况下，没有产生热电子，并且没有将电子注入浮栅电极，由此保持阈值电压为低电平的状态、即擦除状态。
为了擦除数据，大约10V的正电压施加到源极线SL，而使位线BL处于浮动状态。然后，负极性的高电压施加到字线(通过向控制栅施加负极性的高电压)，以便从浮栅电极中抽取电子。这产生擦除数据的状态“1”。
为了读出数据，0V的电压施加到源极线SL，并且大约0.8V的电压施加到位线BL。然后，设置在数据“0”与“1”的阈值之间的中间值的读出电压施加到所选字线WL。然后，通过与位线BL连接的读出放大器来判断电流是否被引入非易失性存储元件。
图13示出“与非”类型存储单元阵列的等效电路。位线BL具有与其连接的“与非”单元NCI，“与非”单元NCI具有相互串联的多个非易失性存储元件。多个“与非”单元集合在一起形成块BLK。图13所示的块BLK1具有32条字线(字线WL0至WL31)。设置在块BLK1的同一行的非易失性存储元件共同连接到与这一行对应的字线。
图13中，在选择晶体管和非易失性存储元件的每个具有在绝缘表面之上形成的半导体膜和在半导体膜中形成的沟道形成区域的结构的情况下，由于选择晶体管S1、S2和非易失性存储元件M0至M31相互串联，所以它们可被看作由一个半导体膜形成的一组。因此，可省略使非易失性存储元件相互连接的引线，这实现高集成。此外，可易于实现相邻“与非”单元之间的分隔。另外，选择晶体管S1和S2的半导体膜可与“与非”单元的半导体膜分开形成。在通过从非易失性存储元件M0至M31的浮栅极中抽取电荷的擦除操作中，擦除操作可以“与非”单元为单位来进行。共同连接到一个字线(例如在M30的行中)的非易失性存储元件可由一个半导体膜形成。
当“与非”单元NCI处于擦除状态、即“与非”单元NCI的每个非易失性存储元件的阈值为负电压的状态中之后，进行写操作。从源极线SL侧的存储元件M0开始按顺序进行写入。下面进行关于对存储元件M0的写入的示例的概述。
在图14A中，在写入“0”的情况下，例如，电压Vcc(电源电压)施加到选择栅极线SG2以使选择晶体管S2导通，以及将0V的电压(接地电压)施加到位线BL0。0V的电压施加到选择栅线SG1，并且选择晶体管S1截止。随后，高电压Vpgm(大约20V)施加到存储单元M0的字线WL0，并且中间电压Vpass(大约10V)施加到其它字线。由于0V的电压施加到位线BL，所以所选存储单元M0的沟道形成区域的电位变为0V。由于字线WL0与沟道形成区域之间的电位差很大，所以通过F-N隧穿电流将电子注入到存储单元M0的浮栅电极。因此，存储单元M0的阈值电压变为正状态(写入“0”的状态)。
另一方面，在写入“1”的情况下，例如，电压Vcc(电源电压)施加到位线BL，如图14B所示。由于选择栅线SG2具有电压Vcc，所以选择晶体管S2处于阻止状态(截止)。也就是说，存储单元M0的沟道形成区域变为浮动状态。随后，当高电压Vpgm(20V)施加到字线WL0并且中间电压Vpass(10V)施加到其它字线时，由于各字线与沟道形成区域之间的电容耦合，沟道形成区域的电压从Vcc-Vth升高到例如8V。由于沟道形成区域的电压上升为高电压，所以字线WL0与沟道形成区域之间的电位差很小，与写入“0”的情况不同。因此，通过F-N隧穿电流的电子注入没有在存储单元M0的浮栅电极中发生。因此，存储单元M0的阈值保持在负状态(写入“1”的状态)。
在擦除操作的情况下，如图15A所示，负极性的高电压(Vers)施加到所选块中的所有字线。使位线BL和源极线SL处于浮动状态。 因此，块的所有存储单元的浮栅电极中的电子通过隧穿电流释放到半导体膜或半导体衬底。因此，这些存储单元的每个的阈值电压偏移到负方向。
在图15B所示的读操作中，电压Vr(例如0V)施加到选择被读取的存储单元M0的字线WL0，而略高于电源电压的用于读取的中间电压Vread施加到未选取的存储单元的字线WL1至WL31以及选择栅线SG1、SG2。也就是说，如图16所示，与所选存储元件不同的存储元件分别充当传输晶体管。因此，检测选择被读取的存储单元M0中是否电流流通。换言之，当存储单元M0中存储的数据为“0”时，存储单元M0断开，并且位线BL没有放电。另一方面，当存储单元M0中存储的数据为“1”时，存储单元M0接通，并且位线BL放电。
图17示出非易失性半导体存储器件的电路框图的示例。在非易失性半导体存储器件中，存储单元阵列52和外围电路54在一个衬底上形成。存储单元阵列52具有如图11至图13中任一种所示的结构。外围电路54具有下列结构。
用于选择字线的行解码器62以及用于选择位线的列解码器64设置在存储单元阵列52的外围。通过地址缓冲器56将地址传送给控制电路58，以及将内部行地址信号和内部列地址信号分别传递给行解码器62和列解码器64。
使电源电位增加，以便用于数据写入和数据擦除。因此，提供由控制电路58根据操作模式进行控制的升压电路60。通过行解码器62或列解码器64将升压电路60的输出提供给字线WL或位线BL。从列解码器64输出的数据输入到读出放大器66。由读出放大器66读 取的数据保持在数据缓冲器68中，并且该数据通过控制电路58的控制来随机访问，并通过数据输入/输出缓冲器70输出。待写入的数据通过数据输入/输出缓冲器70一次保持在数据缓冲器68中，并通过控制电路58的控制传递给列解码器64。
在这种非易失性半导体存储器件中，数据写入和擦除通过隧道绝缘膜来进行。因此，隧道绝缘膜的膜特性在非易失性半导体存储器件中非常重要。
因此，通过使用本发明，可实现具有高耐受电压的致密隧道绝缘膜。此外，可采用隧道绝缘膜充分覆盖半导体膜。因此，由于可防止隧道绝缘膜的在耐受电压方面的缺陷、隧道绝缘膜的覆盖的缺陷等，所以可提供极可靠的非易失性半导体存储器件。
此外，通过使用本发明，可实现具有更少电子陷阱的隧道绝缘膜。因此可提供极可靠的非易失性半导体存储器件。
[实施例6]
这个实施例将说明非易失性半导体存储器件的示例。在非易失性半导体存储器件中，同时形成存储部分中包含的非易失性存储元件以及设置在与存储部分相同的衬底之上并且控制存储部分等的逻辑部分中包含的例如晶体管等元件。
图11是非易失性半导体存储器件中的存储部分的示意图。
这个实施例所示的存储部分包括各具有选择晶体管S和非易失性存储元件M的多个存储单元。在图11中，选择晶体管S01和非易失性存储元件M01形成一个存储单元MC01。类似地，成对的选择晶体管S02和非易失性存储元件M02、成对的选择晶体管S03和非 易失性存储元件M03、成对的选择晶体管S11和非易失性存储元件M11、成对的选择晶体管S12和非易失性存储元件M12以及成对的选择晶体管S13和非易失性存储元件M13各形成存储单元。
选择晶体管S01的栅电极与字线WL1连接，它的源极和漏极其中之一与位线BL0连接，而其中的另一个与非易失性存储元件M01的源极或漏极连接。此外，非易失性存储元件M01的栅电极与字线WL11连接，它的源极和漏极其中之一与选择晶体管S01的源极或漏极连接，而其中的另一个与源极线SL连接。
与设置在逻辑部分的晶体管相比，设置在存储部分的选择晶体管具有高驱动电压。因此，设置在存储部分中的晶体管的栅绝缘膜等以及设置在逻辑部分中的晶体管的栅绝缘膜等优选地以不同厚度来形成。例如，当需要低驱动电压和阈值电压的低变化时，晶体管优选地具有薄栅绝缘膜，而当需要栅绝缘膜的高驱动电压和高耐受电压时，晶体管优选地具有厚栅绝缘膜。
因此，参照附图，这个实施例在下文中将说明在需要低驱动电压和阈值电压的低变化的逻辑部分的晶体管中形成薄绝缘膜、而在需要栅绝缘膜的高驱动电压和高耐受电压的存储部分的晶体管中形成厚绝缘膜的情况。在图18A至图21C中，设置在逻辑部分的晶体管表示为在A-B之间以及C-D之间，设置在存储部分的非易失性存储元件表示为在E-F之间，以及设置在存储部分的晶体管表示为在G-H之间。另外，这个实施例将说明设置在A-B之间的晶体管是p沟道类型、设置在C-D之间和G-H之间的晶体管各为n沟道类型以及电子用于设置在E-F之间的非易失性存储元件中的载流子跃迁的情况。但是，本发明的非易失性半导体存储器件并不局限于此。
首先，岛状半导体膜104、106、108和110隔着基绝缘膜102在衬底100之上形成。形成第一绝缘膜112、114、116和118以便分别覆盖岛状半导体膜104、106、108和110。然后，形成电荷聚积膜120以便覆盖第一绝缘膜112、114、116和118(参见图18A)。岛状半导体膜104、106、108和110可按以下方式来提供：通过溅射方法、LPCVD方法、等离子体CVD方法等，在预先形成于衬底100上的基绝缘膜102之上，由包含硅(Si)作为其主要成分的材料(例如SixGe1-x)等形成非晶半导体膜，并且使非晶半导体膜结晶，然后有选择地对它蚀刻。备选地，可在没有使其结晶的情况下有选择地蚀刻非晶半导体膜，使得岛状半导体膜104、106、108和110使用非晶半导体膜来形成。
可通过激光结晶化方法、使用RTA或退火炉的热结晶化方法、使用促进结晶化的金属元素的热结晶化方法、这些方法中任一种方法与其他方法相结合的方法等，使非晶半导体膜结晶。
当通过激光辐照来进行半导体膜的结晶化或再结晶化时，LD泵浦连续波(CW)激光器(YVO4，二次谐波(波长532nm))可用作激光的光源。波长不一定具体限制为二次谐波；但是，二次谐波在能量效率方面优于其它高次谐波。当采用CW激光器来辐照半导体膜时，半导体膜连续接收能量；因此，一旦熔融了半导体膜，则熔融状态可延续。此外，能够通过扫描CW激光器来移动半导体膜的固体-液体界面，并且形成在沿这个移动方向的一个方向上为很长的晶粒。使用固态激光器，因为与气体激光器等相比预期极稳定的输出和稳定的处理。可以不仅使用CW激光器，而且还可使用重复率为10MHz或以上的脉冲激光器。采用具有高重复率的脉冲激光器，当使熔融半导体膜凝固的周期比激光器的脉冲间隔更短时，半导体膜可不断地保持熔融状态，它通过移动固体-液体界面而使半导体膜能够具有在一个方向上 是很长的晶粒。也可使用其它CW激光器以及重复率为10MHz或以上的脉冲激光器。例如，Ar激光器、Kr激光器、CO2激光器等可用作气体激光器。此外，金属蒸汽激光器、如氦-镉激光器可用作气体激光器。YAG激光器、YLF激光器、YAlO3激光器、GdVO4激光器、KGW激光器、KYW激光器、翠绿宝石激光器、钛蓝宝石激光器、Y2O3激光器、YVO4激光器等可用作固态激光器。此外，在固态激光器之中，YAG激光器、Y2O3激光器、GdVO4激光器、YVO4激光器等可用作陶瓷激光器。优选的是采用TEM00(单横向模式)从激光器振荡器发出激光，因为待辐照表面的线性射束斑可具有更均质能量。除了以上所述之外，还可使用脉冲准分子激光器。
作为衬底100，可使用玻璃衬底、石英衬底、陶瓷衬底、金属衬底(例如不锈钢衬底)等。另外，作为塑料衬底，可使用由聚对苯二甲酸乙二酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、丙烯酸类的等形成的衬底。
通过CVD方法、溅射方法等，使用例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x>y)0)或者氧化氮化硅(SiNxOy，x>y>0)等绝缘膜材料来形成基绝缘膜102。例如，在具有两层结构的基绝缘膜102的情况下，可形成氧化氮化硅膜作为第一绝缘膜，而可形成氧氮化硅膜作为第二绝缘膜。备选地，可形成氮化硅膜作为第一绝缘膜，而可形成氧化硅膜作为第二绝缘膜。通过形成充当阻挡层的基绝缘膜102，可防止在衬底之上所形成的元件受到来自衬底100的例如Na等碱金属或者碱土金属的不利影响。当衬底100是石英衬底时，可省略基绝缘膜102。
优选地通过对于经由CVD方法、溅射方法等形成的绝缘膜进行等离子体氧化，来形成第一绝缘膜112、114、116和118。例如，通 过经由CVD方法或溅射方法形成包含氧化硅、氧氮化硅、氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等的绝缘膜，并对该绝缘膜膜进行等离子体氧化，来形成第一绝缘膜112、114、116和118。优选地形成厚度为1nm至20nm、更优选地为1nm至10nm的绝缘膜。
等离子体氧化使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×1011cm-3或以上以及等离子体电子温度为1.5eV或以下的等离子体。更具体来说，优选地使用电子密度为1×1011 cm-3至1×1013cm-3以及等离子体电子温度为0.5eV至1.5eV的等离子体。此外，对绝缘膜所进行的等离子体氧化时间优选地为60秒或以上。
在至少包含氧的气氛(例如氧气氛，包含氧(O2)或低氧化氮(N2O)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或者包含氧或低氧化氮、氢(H2)和稀有气体的气氛)中进行等离子体氧化。当气氛包含氢时，氢量优选地小于氧或低氧化氮和稀有气体。
作为稀有气体，例如可使用Ar。此外，可使用Ar和Kr的混合气体。在稀有气体气氛中进行等离子体氧化的情况下，通过等离子体氧化所形成的第一绝缘膜112、114、116和118可包含用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。例如，当Ar用作等离子体氧化中的稀有气体时，第一绝缘膜112、114、116和118可包含Ar。
在等离子体电子密度高达1×1011cm-3或以上并且作为待处理对象的绝缘膜附近的等离子体电子温度很低的条件下进行本发明的等离子体氧化；因此能够防止第一绝缘膜112、114、116和118因等离子体而被损坏。此外，由于等离子体电子密度高达1×1011cm-3或以上， 因此，与通过CVD方法、溅射方法等形成的薄膜相比，通过对于待处理对象(这里为第一绝缘膜112、114、116和118)进行等离子体氧化所形成的薄膜可以更致密并且具有更高的耐受电压。此外，由于等离子体电子温度低至1.5eV或以下，因此，可在比常规等离子体处理和热氧化方法更低的温度对于待处理对象进行氧化处理。例如，在低于玻璃衬底的变形点100℃或以上的等离子体氧化可用于充分地进行氧化处理。
当通过CVD方法、溅射方法等形成的包含氢的绝缘膜经过等离子体氧化时，该绝缘膜可具有降低的氢含量。
在这个实施例中，在待处理对象的等离子体氧化时引入氧(O2)和氩(Ar)的混合气体。这里使用的混合气体可包含0.1sccm至100sccm的氧以及100sccm至5000sccm的氩。例如，可分别以5sccm、5sccm和900sccm引入氧、氢和氩。
在这个实施例中，在存储部分的半导体膜108之上所形成的第一绝缘膜116充当稍后将完成的非易失性存储元件中的隧道绝缘膜。因此，第一绝缘膜106越薄，则隧穿电流更易于流动，它使存储器能够高速操作。另外，当第一绝缘膜116更薄时，稍后将形成的浮栅电极可在较低电压聚积电荷。因此，可降低非易失性半导体存储器件的功耗。因此，第一绝缘膜112、114、116和118优选地形成为很薄。
作为用于在半导体膜之上形成薄绝缘膜的一般方法，给出热氧化方法。当熔点不是充分高的衬底、如玻璃衬底用作衬底100时，很难通过热氧化方法来形成第一绝缘膜112、114、116和118。此外，通过CVD方法或溅射方法所形成的绝缘膜没有足够的膜品质，因为薄膜内部包含缺陷。此外，通过CVD方法或溅射方法所形成的薄绝缘 膜具有例如针孔等缺陷的问题。另外，通过CVD方法或溅射方法所形成的绝缘膜没有覆盖半导体膜的端部，具体来说，它可能引起半导体膜与稍后将在第一绝缘膜116之上形成的电荷聚积膜等之间的短路。因此，如这个实施例所示，当第一绝缘膜112、114、116和118通过等离子体氧化来形成时，该绝缘膜可以更致密，并且具有比通过CVD方法、溅射方法等形成的绝缘膜更高的耐受电压。此外，可用第一绝缘膜112、114、116和118充分地覆盖半导体膜104、106、108和110的端部。因此，存储器可高速操作，并且可改进存储器的电荷保持特性。
稍后将完成的非易失性半导体存储器件通过经由在存储部分的半导体膜108之上所形成并且充当隧道绝缘膜的第一绝缘膜116注入电子，来存储信息。这时，当引起电子陷阱的氢存在于隧道绝缘膜时，电压在重复进行写和擦除的过程中变化，这使存储器退化。因此，氢含量优选地在隧道绝缘膜中很低。如这个实施例所示，当第一绝缘膜116通过等离子体氧化来形成时，与通过CVD方法、溅射方法等形成的绝缘膜相比，该绝缘膜的氢含量可降低。因此，可提高存储器的性能。
电荷聚积膜120可作为单层或者两层或以上的叠层来形成。具体来说，可由从硅(Si)、锗(Ge)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)等中选取的元素、包含该元素作为其主要成分的合金材料或者包含该元素作为其主要成分的化合物材料(例如该元素的氮化物或氧化物)来形成电荷聚积膜120。作为元素的化合物，可使用氮化硅、氧化氮化硅、碳化硅、包含小于10原子％的锗的的硅锗、氮化钽、氧化钽、氮化钨、氮化钛、氧化钛、氧化锡等。此外，可使用元素的硅化物(例如硅化钨、硅化钛或者硅化镍)。此外，在使用硅的情况下，可添加例如磷或硼等杂质。在这里，可在包含锗元素(例如GeH4)的气氛中通过 等离子体CVD方法，使用包含锗作为其主要成分、厚度为1nm至20nm、优选地为5nm至10nm的薄膜来形成电荷聚积膜120。在存储部分的半导体膜108之上所形成的电荷聚积膜120充当稍后将完成的非易失性半导体存储器件的浮栅电极。例如，当半导体膜由包含Si作为其主要成分的材料来形成、并且充当浮栅电极、包含具有比Si更小的能隙的锗的导电膜隔着充当隧道绝缘膜的第一绝缘膜设置在半导体膜之上时，使用此绝缘膜以阻止浮栅电极的电荷所形成的第二势垒的能量比使用此绝缘膜以阻止半导体膜的电荷所形成的第一势垒的能量要高。因此，可易于将电荷从半导体膜注入浮栅电极，由此可防止电荷从浮栅电极中消失。也就是说，在操作存储器的情况下，极有效的写入在低电压是可能的，并且可改进电荷保持特性。
随后，有选择地去除第一绝缘膜112、114、118以及在半导体膜104、106、110之上所形成的电荷聚积膜120，使得保留在半导体膜108之上形成的第一绝缘膜116和电荷聚积膜120。在这里，用抗蚀剂有选择地覆盖存储部分的半导体膜108、第一绝缘膜116和电荷聚积膜120，而有选择地蚀刻掉第一绝缘膜112、114、118以及在半导体膜104、106和110之上所形成的电荷聚积膜120(参见图18B)。
随后，形成抗蚀剂122以便覆盖半导体膜104、106、110以及在半导体膜108之上形成的电荷聚积膜120的一部分，而有选择地蚀刻掉没有用抗蚀剂122覆盖的电荷聚积膜120的其它部分。因此，电荷聚积膜120部分保留，以形成电荷聚积膜121(参见图18C)。
随后，杂质区域在半导体膜110的特定区域中形成。在这里，在去除抗蚀剂122之后，形成抗蚀剂124以便覆盖半导体膜104，106、108以及半导体膜110的一部分，并在没有用抗蚀剂124覆盖的半导体膜110的其它部分中引入杂质元素，由此形成杂质区域126(参见图 19A)。作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。在这里，在半导体膜110中引入磷(P)作为杂质元素。
然后，形成第二绝缘膜128以便覆盖半导体膜104、106、110以及在半导体膜108之上形成的第一绝缘膜116和电荷聚积膜121(参见图19B)。
优选地通过对于经由CVD方法、溅射方法等形成的绝缘膜进行等离子体氧化，来形成第二绝缘膜128。例如，通过CVD方法或溅射方法，由氧化硅、氧氮化硅、氧化氮化硅、氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等形成绝缘膜，并且对该绝缘膜进行等离子体氧化，由此形成第二绝缘膜128。优选地形成厚度为1nm至100nm、更优选地为20nm至60nm的第二绝缘膜128。
等离子体氧化使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×1011cm-3或以上以及等离子体电子温度为1.5eV或以下的等离子体。更具体来说，优选地使用电子密度为1×1011 cm-3至1×1013cm-3以及等离子体电子温度为0.5eV至1.5eV的等离子体。此外，对绝缘膜所进行的等离子体氧化时间优选地为60秒或以上。
在至少包含氧的气氛(例如氧气氛，包含氧(O2)或低氧化氮(N2O)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或者包含氧或低氧化氮、氢(H2)和稀有气体的气氛)中进行等离子体氧化。当气氛包含氢时，氢量优选地小于氧或低氧化氮和稀有气体。
作为稀有气体，例如可使用Ar。此外，可使用Ar和Kr的混合气体。在稀有气体气氛中进行等离子体氧化的情况下，通过等离子体氧化所形成的第二绝缘膜128可包含用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。例如，当Ar用作等离子体氧化中的稀有气体时，第二绝缘膜128可包含Ar。
在等离子体电子密度高达1×1011cm-3或以上并且作为待处理对象的绝缘膜附近的等离子体电子温度很低的条件下进行本发明的等离子体氧化；因此能够防止第二绝缘膜128因等离子体而被损坏。此外，由于等离子体电子密度高达1×1011cm-3或以上，因此，与通过CVD方法、溅射方法等形成的薄膜相比，通过对于待处理对象进行等离子体氧化所形成的薄膜(这里为第二绝缘膜128)可以更致密并且具有更高的耐受电压。此外，由于等离子体电子温度低至1.5eV或以下，因此，可在比常规等离子体处理和热氧化方法更低的温度对于待处理对象进行氧化处理。例如，在低于玻璃衬底的变形点100℃或以上的等离子体氧化可用于充分地进行氧化处理。
当通过CVD方法、溅射方法等形成的包含氢的绝缘膜经过等离子体氧化时，该绝缘膜可具有降低的氢含量。
在这个实施例中，在待处理对象的等离子体氧化时引入氧(O2)和氩(Ar)的混合气体。这里使用的混合气体可包含0.1sccm至100sccm的氧以及100sccm至5000sccm的氩。例如，可分别以5sccm、5sccm和900sccm引入氧、氢和氩。
在这个实施例中，在存储部分的半导体膜108之上所形成的第二绝缘膜128将充当稍后将完成的非易失性存储元件中的控制绝缘膜。在半导体膜110之上所形成的第二绝缘膜128将充当稍后将完成的晶 体管的栅绝缘膜。因此，当第二绝缘膜128是致密的并且具有高耐受电压，则稍后将完成的非易失性存储元件可具有改进的电荷保持特性。此外，可防止例如稍后将完成的晶体管的泄漏电流等的缺陷。
可作为单层或叠层由例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x>y>0)或者氧化氮化硅(SiNxOy，x>y>0)等绝缘膜材料来形成第二绝缘膜128。例如，当第二绝缘膜128作为单层来形成时，通过CVD方法来形成厚度为5nm至50nm的氧氮化硅膜或氧化氮化硅膜。当第二绝缘膜128作为三层的叠层来形成时，形成氧氮化硅膜以作为第一的绝缘膜，形成氮化硅膜以作为第二的绝缘膜，以及形成氧氮化硅膜以作为第三的绝缘膜。另外，例如氧化锗或氮化锗等材料可用于第二绝缘膜128。
随后，有选择地形成抗蚀剂130，以便覆盖半导体膜108和110之上所形成的第二绝缘膜128。然后，有选择地去除在半导体膜104和106之上所形成的第二绝缘膜128(参见图19C)。
随后，形成第三绝缘膜132和134以覆盖半导体膜104和106(参见图20A)。
通过用于形成第一绝缘膜112、114、116和118的所示方法中任何方法来形成第三绝缘膜132和134。例如，通过CVD方法或溅射方法，由氧化硅、氧氮化硅、氧化氮化硅、氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等形成绝缘膜，然后该绝缘膜经过等离子体氧化；因而分别在半导体膜104和106之上形成第三绝缘膜132和134。优选地形成厚度为1nm至20nm、更优选地为1nm至10nm的绝缘膜。在半导体膜104、106之上所形成的第三绝缘膜132、134充当稍后将完成的晶体管的栅绝缘膜。
随后，形成导电膜以覆盖半导体膜104、106之上所形成的第三绝缘膜132、134以及在半导体膜108、110之上所形成的第二绝缘膜128(参见图20B)。在这里示出按顺序堆叠导电膜136和导电膜138作为导电膜的示例。不用说，导电膜可作为单层或者作为三层或以上的叠层来形成。
导电膜136和138可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选取的元素或者包含这些元素的任一种作为其主要成分的合金或化合物材料来形成。此外，可使用通过使该元素氮化所形成的金属氮化物膜。另外，可使用以掺杂了例如磷等杂质元素的多晶硅为代表的半导体材料。
在这里，导电膜136由氮化钽来形成，而导电膜138由导电膜136之上的钨来形成。备选地，导电膜136可由氮化钨、氮化钼或氮化钛作为单层或者叠层来形成，而导电膜138可由钽、钼或钛作为单层或叠层来形成。
随后，有选择地蚀刻掉导电膜136和138的叠层，使得导电膜136和138保持在半导体膜104、106、108和110的一些部分之上，由此形成栅电极140、栅电极142、栅电极144和栅电极146(参见图20C)。在存储部分的半导体膜108之上所形成的栅电极144充当稍后将完成的非易失性存储元件的控制栅电极。栅电极140、142和146充当稍后将完成的晶体管的栅电极。
虽然在这个实施例中形成栅电极140、142、144和146时进行蚀刻使得其余导电膜136和138的端部大约相互匹配，但是本发明没有具体限制。例如，在使栅电极形成为具有两层结构的情况下，下导电 膜(在与第二绝缘膜128和第三绝缘膜132、134接触的一侧)的宽度可大于上导电膜的宽度(与载流子在沟道形成区域中流通的方向(连接源区和漏区的方向)大约平行的方向)。此外，在形成栅电极之后，可在栅电极的侧表面形成边墙。
随后，有选择地形成抗蚀剂148以覆盖半导体膜104，并通过使用抗蚀剂148和栅电极142、144、146作为掩模在半导体膜106、108、110中引入杂质元素，由此形成杂质区域(参见图21A)。作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。在这里，磷(P)用作杂质元素。
在图21A中，通过引入杂质元素，在半导体膜106中形成各形成源区或漏区的高浓度杂质区域152以及沟道形成区域150。此外，在半导体膜108中，形成各形成源区或漏区的高浓度杂质区域156、形成LDD区域的低浓度杂质区域158以及沟道形成区域154。此外，在半导体膜110中，形成各形成源区或漏区的高浓度杂质区域162、形成LDD区域的低浓度杂质区域164以及沟道形成区域160。
半导体膜108中的低浓度杂质区域158通过以下方式来形成：图21A中引入的杂质元素经过充当浮栅电极的电荷聚积膜121。因此，在半导体膜108中与栅电极144和电荷聚积膜121重叠的区域中形成沟道形成区域154，以及在与电荷聚积膜121重叠但没有与栅电极144重叠的区域中形成低浓度杂质区域158。此外，在既没有与电荷聚积膜121重叠也没有与栅电极144重叠的区域中形成高浓度杂质区域156。
随后，有选择地形成抗蚀剂166，以便覆盖半导体膜106、108和110。通过使用抗蚀剂166和栅电极140作为掩模，在半导体膜104中引入杂质元素，由此形成杂质区域(参见图21B)。作为杂质元素，使用赋予n型电导的杂质元素或者赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。在这里，引入电导类型与图21A的半导体膜106、108、110中所引入的杂质元素不同的杂质元素(例如硼(B))。因此，在半导体膜104中形成各形成源区或漏区的高浓度杂质区域170以及沟道形成区域168。
随后，形成绝缘薄膜172以便覆盖第二绝缘膜128、第三绝缘膜132、134以及栅电极140、142、144、146。然后，在绝缘膜172之上形成与分别在半导体膜104、106、108、110中形成的杂质区域152、156、162、170电连接的导电膜174(参见图21C)。
可通过CVD方法、溅射方法等，使用包含例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x>y)0)或氧化氮化硅(SiNxOy，x>y>0)等的含氧或氮的绝缘膜、包含例如DLC(类金刚石碳)等含碳的绝缘膜、或者包含例如硅氧烷树脂等硅氧烷材料或者例如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯或丙烯酸类的等有机材料的薄膜，作为单层或层的叠层来形成绝缘膜172。硅氧烷材料对应于包含Si-O-Si键的材料。硅氧烷具有包括硅(Si)和氧(O)键的骨架结构。对于取代基，使用至少包含氢的有机基团(例如烷基或芳烃)。氟基也可用于取代基。另外，至少包含氢的有机基团和氟基可用于取代基。
通过CVD方法、溅射方法等，由从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)中选取的元素或者包含这些元素中任何元素作 为其主要成分的合金或化合物材料来形成作为单层或者叠层的导电膜174。例如，作为包含铝作为其主要成分的合金材料，可使用下列材料：包含铝作为其主要成分并且还包含镍的材料；或者包含铝作为其主要成分并且还包含镍以及碳和硅中之一或两者的材料。作为导电膜174，例如，优选地使用阻挡膜、铝硅(Al-Si)膜和另外的阻挡膜的堆叠结构或者阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和另外的阻挡膜的堆叠结构。要注意，阻挡膜对应于钛、氮化钛、钼或氮化钼的薄膜。由于铝和铝硅具有低电阻并且价格低廉，所以它们适合于形成导电膜174。当阻挡层形成为上层和下层时，可防止铝和铝硅中的小丘的产生。此外，当阻挡膜由作为具有高还原性质的元素的钛来形成时，即使在晶体半导体膜之上形成薄的自然氧化膜，也可通过还原这个自然氧化膜来进行与晶体半导体膜的有利接触。
这个实施例可与本说明书所述的其它实施方式和实施例的任意组合。
[实施例7]
这个实施例将参照附图来说明与实施例6不同的非易失性半导体存储器件的示例。注意，在图22A至图25B中，设置在逻辑部分的晶体管表示为在A-B之间以及C-D之间；设置在存储部分的非易失性存储元件表示为在E-F之间；以及设置在存储部分的晶体管表示为在G-H之间。另外，虽然这个实施例中对于设置在A-B之间的晶体管是p沟道类型、设置在C-D之间和G-H之间的晶体管各为n沟道类型以及电子用于设置在E-F之间的非易失性存储元件中的载流子跃迁的情况进行描述，但是本发明的非易失性半导体存储器件并不局限于此。
首先，在衬底200中形成其中每个的元件是分隔开的区域204、 206、208和210，以及在区域204、206、208和210的表面分别形成第一绝缘膜212、214、216和218。然后，形成充当稍后将完成的非易失性存储元件的浮栅电极的电荷聚积膜，以便覆盖第一绝缘膜212、214、216和218(参见图22A)。在这里，充当浮栅电极的电荷聚积膜形成为电荷聚积膜220和电荷聚积膜223的叠层。设置在衬底200中的区域204、206、208和210通过绝缘膜202(又称作场氧化物膜)分隔开。此外，具有n型电导的单晶Si衬底在这里用作衬底200，以及在这个示例中，p阱207设置在衬底200的区域206、208和210中。
衬底200可以是任何衬底，而没有具体限制，只要衬底是半导体衬底。例如，可使用具有n型电导或p型电导的单晶Si衬底、复合半导体衬底(例如GaAs衬底、InP衬底、GaN衬底、SiC衬底、蓝宝石衬底或ZnSe衬底)、通过接合方法或SIMOX(通过注入氧分隔)方法等制造的SOI(绝缘体上硅)衬底。
可通过选择性氧化方法(例如LOCOS(硅的局部氧化)方法)、沟槽分隔方法等，来形成其中元件是分隔开的区域204、206、208和210。
可通过有选择地在衬底200中引入赋予p型电导的杂质元素，来形成在衬底200的区域206、208和210中所形成的p阱。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。
由于衬底200是具有n型电导的半导体衬底，因此，这个实施例中，在区域204没有引入杂质元素；但是，可通过引入赋予n型电导的杂质元素，在区域204中形成n阱。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。另一方面，在使用具有p型电导的半导体衬底的情况下，该结构可以是以下情况：通过在区域204中引入赋予n型电导的杂质元素，而在区域206、208和210中没有引入杂质元素， 来形成n阱。
可使用通过经由热氧化方法氧化设置在衬底200中的区域204、206、208和210的表面所得到的氧化硅膜，来形成第一绝缘膜212、214、216和218。优选地形成每个的厚度为1nm至20nm、更优选地为1nm至10nm的第一绝缘膜212、214、216和218。
此外，第一绝缘膜212、214、216和218优选地按照以下方式来形成：通过经由热氧化方法氧化设置在衬底200中的区域204、206、208和210的表面所形成的氧化硅膜进一步经过等离子体氧化。这是因为通过例如湿式氧化等的热氧化方法所形成的绝缘膜包含氢，而等离子体氧化可降低绝缘膜的氢含量。
等离子体氧化使用以高频、例如通过微波(通常为2.45GHz)所激励并且电子密度为1×1011cm-3或以上以及等离子体电子温度为1.5eV或以下的等离子体。更具体来说，优选地使用电子密度为1×1011 cm-3至1×1013cm-3以及等离子体电子温度为0.5eV至1.5eV的等离子体。此外，对绝缘膜所进行的等离子体氧化时间优选地为60秒或以上。
在至少包含氧的气氛(例如氧气氛，包含氧(O2)或低氧化氮(N2O)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)的气氛，或者包含氧或低氧化氮、氢(H2)和稀有气体的气氛)中进行等离子体氧化。当气氛包含氢时，氢的量优选地小于氧或低氧化氮和稀有气体的量。
作为稀有气体，例如可使用Ar。此外，可使用Ar和Kr的混合气体。在稀有气体气氛中进行等离子体氧化的情况下，通过等离子体氧化所形成的第一绝缘膜212、214、216和218可包含用于等离子体 处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)。例如，当Ar用作等离子体氧化中的稀有气体时，第一绝缘膜212、214、216和218可包含Ar。
在等离子体电子密度高达1×1011cm-3或以上并且作为待处理对象的绝缘膜附近的等离子体电子温度很低的条件下进行本发明的等离子体氧化；因此能够防止第一绝缘膜212、214、216和218因等离子体而被损坏。
在这里，当通过湿式氧化在区域204、206、208和210的表面形成氧化硅膜之后，通过对氧化硅膜进行等离子体氧化来形成第一绝缘膜212、214、216和218。在这里，通过以5sccm引入氧(O2)以及以900sccm引入氩，来进行等离子体氧化。
在这个实施例中，在设置于衬底200的存储部分的区域208上所形成的第一绝缘膜216充当稍后将完成的非易失性存储元件中的隧道绝缘膜。因此，当第一绝缘膜216更薄时，隧穿电流更易于流通，它使存储器能够高速操作。此外，当第一绝缘膜216更薄时，稍后将形成的浮栅电极可在较低电压聚积电荷。因此，可降低非易失性半导体存储器件的功耗。因此，第一绝缘膜212、214、216和218优选地形成为很薄。
稍后将完成的非易失性半导体存储器件通过经由在设置于存储部分的区域208上形成并且充当隧道绝缘膜的第一绝缘膜216注入电子，来存储信息。这时，当引起电子陷阱的氢存在于隧道绝缘膜时，电压在重复进行写和擦除的过程中变化，这使存储器退化。因此，隧道绝缘膜的氢含量优选地为很低。如这个实施例所示，当第一绝缘膜216通过等离子体氧化来形成时，与通过CVD方法、溅射方法等形 成的绝缘膜相比，氢含量可降低。因此，可提高存储器的性能。
在第一绝缘膜之上所形成的电荷聚积膜可作为单层或者两层或以上的叠层来形成。具体来说，可由从硅(Si)、锗(Ge)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)等中选取的元素、包含该元素作为其主要成分的合金材料或者包含该元素作为其主要成分的化合物材料(例如该元素的氮化物或氧化物)来形成电荷聚积膜。作为元素的化合物，可使用氮化硅、氧化氮化硅、碳化硅、包含小于10原子％的锗的硅锗、氮化钽、氧化钽、氮化钨、氮化钛、氧化钛、氧化锡等。此外，可使用元素的硅化物(例如硅化钨、硅化钛或者硅化镍)。此外，在使用硅的情况下，可添加例如磷或硼等杂质。在这个实施例中，电荷聚积膜220和223形成为例如锗膜或硅锗合金膜等的包含锗(Ge)的薄膜以及包含硅(Si)的薄膜的叠层。在这里，在包含锗元素(例如GeH4)的气氛中通过等离子体CVD方法，使用包含锗作为其主要成分、厚度为1nm至20nm、优选地为1nm至10nm的薄膜来形成电荷聚积膜220。此后，在包含硅元素(例如SiH4)的气氛中通过等离子体CVD方法，使用包含硅作为其主要成分、厚度为1nm至50nm、优选地为1nm至20nm的薄膜来形成电荷聚积膜223。例如，当单晶Si衬底用作衬底200、并且包含具有比Si更小的能隙的锗的导电膜隔着充当隧道绝缘膜的第一绝缘膜设置在Si衬底的某个区域之上时，通过绝缘膜以阻止浮栅电极的电荷所形成的第二势垒的能量比通过绝缘膜以阻止Si衬底的某个区域的电荷所形成的第一势垒的能量要高。因此，可易于将电荷从Si衬底的该某个区域注入浮栅电极，这可防止电荷从浮栅电极中消失。也就是说，在操作存储器的情况下，极有效的写入在低电压是可能的，并且可改进电荷保持特性。要注意，在衬底200的存储部分的区域208之上所形成的电荷聚积膜220和电荷聚积膜223的堆叠结构充当稍后将完成的非易失性存储元件的浮栅电极。备选地，包含锗的薄膜以及包含硅锗合金的薄膜可按顺序堆叠。
随后，有选择地去除第一绝缘膜212、214、218以及在衬底200的区域204、206、210之上所形成的电荷聚积膜220和223，使得保留在区域208之上所形成的第一绝缘膜216以及电荷聚积膜220和电荷聚积膜223的叠层。在这里，用抗蚀剂有选择地覆盖包括衬底200的存储部分的区域208、第一绝缘膜216和电荷聚积膜220、223的堆叠结构，而蚀刻掉包括第一绝缘膜212、214、218以及在区域204，206和210之上的电荷聚积膜220、223的堆叠结构(参见图22B)。
随后，形成第二绝缘膜228以便覆盖包括衬底200的区域204、206和210的堆叠结构以及在区域208之上所形成的第一绝缘膜216和电荷聚积膜220、223(参见图22C)。
优选地通过经由CVD方法、溅射方法、热氧化方法等形成绝缘膜，并对该绝缘膜进行等离子体氧化，来形成第二绝缘膜228。例如，通过CVD方法或溅射方法，由氧化硅、氧氮化硅、氧化氮化硅、氧化铝(AlxOy)、氧化钽(TaxOy)、氧化铪(HfOx)等形成绝缘膜，然后该绝缘膜经过等离子体氧化，由此形成第二绝缘膜228。优选地形成厚度为1nm至100nm、更优选地为20nm至60nm的绝缘膜。等离子体氧化可通过如形成第一绝缘膜所示的方法来进行。
在区域208之上形成的第二绝缘膜228充当稍后将完成的非易失性存储元件的控制绝缘膜。在区域210之上所形成的第二绝缘膜228充当稍后将完成的晶体管的栅绝缘膜。
随后，有选择地形成抗蚀剂230，以便覆盖区域208和210之上所形成的第二绝缘膜228，而去除区域204和206之上所形成的第二绝缘膜228(参见图23A)。
随后，形成第三绝缘膜232和234以便覆盖区域204和206(参见图23B)。
通过用于形成第一绝缘膜212、214和第二绝缘膜228所示方法中任何方法来形成第三绝缘膜232和234。也就是说，可使用热氧化方法、CVD方法或溅射方法。此外，通过这些方法中任何方法所形成的绝缘膜可经过等离子体氧化。在衬底200的区域204和206之上所形成的第三绝缘膜232、234充当稍后将完成的晶体管的栅绝缘膜。
然后，形成导电膜以便覆盖区域204、206之上所形成的第三绝缘膜232、234以及区域208、210之上所形成的第二绝缘膜228(参见图23C)。在这里示出按顺序堆叠导电膜236和238作为导电膜的示例。导电膜可作为单层或者三层或以上的叠层来形成。
导电膜236和238可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中选取的元素或者包含这些元素中任何元素作为其主要成分的合金或化合物材料来形成。此外，可使用通过使元素氮化所形成的金属氮化物膜。另外，可使用以掺杂了例如磷等杂质元素的多晶硅为代表的半导体材料。
在这里，导电膜236由氮化钽来形成，而导电膜238由导电膜236之上的钨来形成。另外，导电膜236可由氮化钨、氮化钼或氮化钛形成为单层或者叠层，而导电膜238可由钽、钼或钛形成为单层或叠层。
随后，有选择地蚀刻掉导电膜236和238的叠层，使得导电膜236和238保持在区域204、206、208、210的一些部分之上，由此分别形成栅电极240、242、244、246(参见图24A)。在这个实施例中， 露出区域204、206、208、210中没有与栅电极240、242、244、246重叠的部分的表面。
具体来说，有选择地去除在栅电极240下面形成的第三绝缘膜232中没有与区域204上的栅电极240重叠的部分，使得栅电极240和第三绝缘膜232的端部大约相互匹配。在区域206上，有选择地去除在栅电极242下面所形成的第三绝缘膜234中没有与栅电极242重叠的部分，使得栅电极242和第三绝缘膜234的端部大约相互匹配。此外，在区域208上，具体来说，去除在栅电极244下面所形成的第二绝缘膜228、电荷聚积膜220和223的叠层以及第一绝缘膜216中没有与栅电极244重叠的部分，使得栅电极244、第二绝缘膜228、电荷聚积膜221和225的叠层以及第一绝缘膜216的端部大约相互匹配。此外，在区域210上，有选择地去除在栅电极246下面所形成的第二绝缘膜228中没有与栅电极246重叠的部分，使得栅电极246和第二绝缘膜228的端部相互匹配。
在这种情况下，在形成栅电极240、242、244和246的同时，去除绝缘膜等中没有与它们重叠的部分；备选地，在形成栅电极240、242、244和246之后，可通过使用剩余抗蚀剂或者栅电极240、242、244和246作为掩模，去除绝缘膜等中没有与它们重叠的部分。在衬底200的存储部分的区域208之上所形成的栅电极244充当稍后将完成的非易失性存储元件的控制栅电极。栅电极240、242和246充当稍后将完成的晶体管的栅电极。
随后，在衬底200的区域204、206和208中有选择地引入杂质元素(参见图24B)。在这里，通过使用栅电极242、244和246作为掩模，在区域206、208和210中有选择地以低浓度引入赋予n型电导的杂质元素，以及通过使用栅电极240作为掩模，在区域204中有选 择地以低浓度引入赋予p型电导的杂质元素。作为赋予n型电导的杂质元素，可使用磷(P)、砷(As)等。作为赋予p型电导的杂质元素，可使用硼(B)、铝(Al)、镓(Ga)等。
随后，绝缘膜280(又称作边墙)与栅电极240、242、244和246的侧表面的每个接触形成(参见图25A)。具体来说，通过等离子体CVD方法、溅射方法等，将包含例如硅、氧化硅或氮化硅等无机材料的薄膜或者包含例如有机树脂等的有机材料的薄膜形成为单层或者叠层。然后，通过进行以垂直方向为主的各向异性蚀刻，有选择地去除绝缘膜，使得绝缘膜形成为与栅电极240、242、244和246的侧表面的每个接触。此外，可通过以上用于形成第二绝缘膜的方法所示对所形成的绝缘膜进行等离子体氧化，来形成绝缘膜280。绝缘膜280用作形成LDD(轻掺杂漏)区时进行掺杂的掩模。在这里，绝缘膜280还形成为与栅电极240、242、244、246下面所形成的绝缘膜和电荷聚积膜的侧表面的每个接触。
随后，通过使用绝缘膜280和栅电极240、242、244、246作为掩模，在衬底200的区域204、206、208、210中引入杂质元素，由此形成各充当源区或漏区的杂质区域(参见图25A)。在这里，通过使用绝缘膜280和栅电极242、244、246作为掩模，在衬底200的区域206、208、210中以高浓度引入赋予n型电导的杂质元素，以及通过使用绝缘膜280和栅电极240作为掩模，在区域204中以高浓度引入赋予p型电导的杂质元素。
因此，在衬底200的区域204中形成各形成源区或漏区的杂质区域269、形成LDD区域的低浓度杂质区域267以及沟道形成区域266。在衬底200的区域206中，形成各形成源区或漏区的杂质区域253、形成LDD区域的低浓度杂质区域251以及沟道形成区域250。此外， 在衬底200的区域208中，形成各形成源区或漏区的杂质区域257、形成LDD区域的低浓度杂质区域255以及沟道形成区域254。此外，在衬底200的区域210中，形成各形成源区或漏区的杂质区域263、形成LDD区域的低浓度杂质区域261以及沟道形成区域260。
要注意，在这个实施例中，在露出衬底200的区域204、206、208、210中没有与栅电极240、242、244、246重叠的部分的状态下引入杂质元素。因此，在衬底200的区域204、206、208、210中分别形成的沟道形成区域266、250、254、260可通过与栅电极240、242、244、246的自动对准方式来形成。
随后，形成绝缘膜272以便覆盖设置在衬底200的区域204、206、208、210之上的绝缘膜、电荷聚积膜等，并且在绝缘膜272之上形成与区域204、206、208、210中分别形成的杂质区域269、253、257、263电连接的导电膜274(参见图25B)。
可通过CVD方法、溅射方法等，使用例如氧化硅、氮化硅、氧氮化硅(SiOxNy，x>y>0)或氧化氮化硅(SiNxOy，x>y>0)等的含氧或氮的绝缘膜、包含例如DLC(类金刚石碳)等的含碳的绝缘膜、或者包含例如硅氧烷树脂等硅氧烷材料或者例如环氧树脂、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯或丙烯酸类的等有机材料的薄膜，来形成单层或叠层的绝缘膜272。硅氧烷材料对应于包含Si-O-Si键的材料。硅氧烷具有包括硅(Si)和氧(O)键的骨架结构。对于取代基，使用至少包含氢的有机基团(例如烷基或芳烃)。氟基也可用于取代基。另外，至少包含氢的有机基团和氟基可用于取代基。
通过CVD方法、溅射方法等，由从铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、 钕(Nd)、碳(C)和硅(Si)中选取的元素或者包含这些元素中任何元素作为其主要成分的合金或化合物材料来形成以单层或者叠层的导电膜274。例如，作为包含铝作为其主要成分的合金材料，可使用下列材料：包含铝作为其主要成分并且还包含镍的材料；或者包含铝作为其主要成分并且还包含镍以及碳和硅中之一或二者的材料。作为导电膜274，例如，优选地使用阻挡膜、铝硅(Al-Si)膜和另外的阻挡膜的堆叠结构或者阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜和另外的阻挡膜的堆叠结构。要注意，阻挡膜对应于钛、氮化钛、钼或氮化钼的薄膜。由于铝和铝硅具有低电阻并且价格低廉，所以它们适合于形成导电膜274。当阻挡层形成为上层和下层时，可防止铝和铝硅中的小丘的产生。此外，当阻挡膜由为具有高还原性质的元素的钛来形成时，即使在晶体半导体膜之上形成薄的自然氧化膜，也可通过还原这个自然氧化膜来进行与晶体半导体膜的有利接触。
这个实施例可与该实施方式或者本说明书中所述的其它实施例的任意适当地组合。
[实施例8]
这个实施例将说明通过使用本发明所形成的绝缘膜的特性。首先说明用于其测量和制造方法的样本A、样本B、样本C、样本D。
样本A、样本B和样本C的每个具有以下结构：氧氮化硅膜(SiOxNy，x>y>0)设置在Si衬底之上，由铝钛膜制成的电极依次堆叠在氧氮化硅膜之上。通过对于经由等离子体CVD方法所形成的氧氮化硅膜进行等离子体氧化，来形成氧氮化硅膜。下面具体说明样本A、样本B和样本C。
对于样本A，制备在一边长度为12.7cm的Si衬底。在下列条件 下、通过等离子体CVD方法在Si衬底之上形成厚度为9nm的氧氮化硅膜：SiH4的流速为1sccm，N2O的流速为800sccm，腔室的气压为40Pa，高频电力为150W(60MHz)，电极间隔为28mm，以及膜形成温度(衬底温度)为400℃。
随后，氧氮化硅膜经过180秒等离子体氧化。在等离子体氧化之后，氧氮化硅膜的厚度为10nm。在下列条件下进行等离子体氧化：O2的流速为5sccm，Ar的流速为900sccm，腔室的气压为106.67Pa，高频电力为3800W(2.45GHz)，以及衬底温度为400℃。
随后，通过溅射方法，在氧氮化硅膜之上形成厚度为400nm、为铝和钛的合金的铝钛(Al-Ti)膜。通过光刻方法和蚀刻方法，有选择地蚀刻铝钛膜，由此形成面积为1.96×10-3cm2的电极。按照上述步骤获得样本A。
对于样本B，首先，通过等离子体CVD方法，在一边长度为12.7cm的Si衬底之上形成厚度为9.5nm的氧氮化硅膜。由于氧氮化硅膜在与样本A相似的条件下形成，所以描述被省略。
随后，氧氮化硅膜经过120秒等离子体氧化。在等离子体氧化之后，氧氮化硅膜的厚度为10nm。由于等离子体氧化在与样本A相似的条件下进行，所以描述被省略。
随后，通过溅射方法，在氧氮化硅膜之上形成厚度为400nm、为铝和钛的合金的铝钛(Al-Ti)膜。通过光刻方法和蚀刻方法，有选择地蚀刻铝钛膜，由此形成面积为1.96×10-3cm2的电极。按照上述步骤获得样本B。
对于样本C，首先，通过等离子体CVD方法，在一边长度为12.7 cm的Si衬底之上形成厚度为10nm的氧氮化硅膜。由于氧氮化硅膜在与样本A相似的条件下形成，所以描述被省略。
随后，氧氮化硅膜经过60秒等离子体氧化。在等离子体氧化之后，氧氮化硅膜的厚度为10nm。由于等离子体氧化在与样本A相似的条件下进行，所以描述被省略。
随后，通过溅射方法，在氧氮化硅膜之上形成厚度为400nm、作为铝和钛的合金的铝钛(Al-Ti)膜。有选择地蚀刻铝钛膜，由此形成面积为1.96×10-3cm2的电极。按照上述步骤获得样本C。
样本D具有以下结构：氧氮化硅膜(SiOxNy，x>y>0)设置在Si衬底之上，由铝钛膜制成的电极依次堆叠在氧氮化硅膜之上。氧氮化硅膜通过等离子体CVD方法来形成。
具体来说，首先制备在一边长度为12.7cm的Si衬底。然后，在下列条件下、通过等离子体CVD方法在Si衬底之上形成厚度为10nm的氧氮化硅膜：SiH4的流速为1sccm，N2O的流速为800sccm，腔室的气压为40Pa，高频电力为150W(60MHz)，电极间隔为28mm，以及膜形成温度(衬底温度)为400℃。
随后，通过溅射方法，在氧氮化硅膜之上形成厚度为400nm、作为铝和钛的合金的铝钛(Al-Ti)膜。有选择地蚀刻铝钛膜，从而形成面积为1.96×10-3cm2的电极。按照上述步骤获得样本D。
图26A示出测量样本A的电流密度-电场强度(J-E)特性的结果。图26B示出测量样本D的J-E特性的结果。在图26A和图26B的每个中，垂直轴表示电流密度(A/cm2)，而水平轴表示电场强度(MV/cm)。要注意，在衬底表面的112个点处进行测量，以及虚线在图26A和 图26B中表示1A/cm2的电流密度的刻度。
图27A以直方图形式示出图26A的1A/cm2的电流密度处的电场强度。图27B以直方图形式示出图26B的1A/cm2的电流密度处的电场强度。在图27A和图27B的每个中，垂直轴表示在耐受电压方面的缺陷的百分比(％)，而水平轴表示击穿电场EBD(MV/cm)。根据总共112个测量点之中电流强度转到1A/cm2或者转到超过1A/cm2的点，来计算沿垂直轴表示的在耐受电压方面的缺陷的百分比。
图28是线图，示出图26A和图26B的1A/cm2的电流强度处的电场强度与在耐受电压方面的缺陷的累计百分比之间的关系。在图28中，垂直轴表示缺陷的累计百分比F(％)，而水平轴表示击穿电场EBD(MV/cm)。从图28中会理解，由大约5MV/cm的击穿电场可知样本D的缺陷的百分比；另一方面，样本A的缺陷的百分比在大约8MV/cm的击穿电场之前不是已知的。因此，已经对其进行了等离子体氧化的样本A具有比样本D更高的耐受电压。
要注意，图27A至图28所示的图表用作评估绝缘膜的耐受电压的方式，并且又称作TZDB(零时介电质击穿)直方图。在TZDB直方图中，范围为0MV/cm至2MV/cm的击穿电场称作A模式，范围为2MV/cm至8MV/cm的击穿电场称作B模式，以及8MV/cm或以上的击穿电场称作C模式。一般来说，如果在绝缘膜用于构成例如晶体管等装置的一部分时在A模式和B模式中存在缺陷，则产率和可靠性被降低。相反，已经对其进行了等离子体氧化的样本A证明在A模式和B模式中几乎没有缺陷，并且具有高耐受电压的薄膜。
从上述测量结果会理解，通过对于经由等离子体CVD方法所形成的薄膜进行等离子体氧化而形成的薄膜(在这里与样本A对应)具有 比仅通过CVD方法所形成的薄膜(在这里与样本D对应)更高的耐受电压。
接下来，图29A、图29B和图30A、图30B示出分别测量样本A至D的电流-电压(I-V)特性的结果。在图29A至图30B的每个中，垂直轴表示电流(A)，而水平轴表示电压(V)。在这里示出测量衬底表面的112个点的I-V特性的结果。要注意，在图29A至图30B的每个中，虚线表示10V的电压的刻度。
图31示出计算样本A至D的每个在耐受电压方面的缺陷的百分比(％)的结果。根据图29A至图30B所示的I-V特性，在耐受电压方面的缺陷的百分比通过以下方式获得：在小于10V发生跳转的I-V曲线被看作是在耐受电压方面的缺陷，并且计算总测量点之中的在耐受电压方面的缺陷的点的数量的百分比。从图31会理解，已经对其进行了等离子体氧化的样本A至C具有很低的在耐受电压方面的缺陷的百分比，此外，在耐受电压方面的缺陷的百分比按照样本A、样本B和样本C的顺序，前者比后者低。
图32A至图33B分别示出一定的电流量(12μA)流到样本A至D时的电压-时间关系。在图32A至图33B的每个中，垂直轴表示电压(V)，而水平轴表示时间(秒)。
表2示出根据图32A至33B的计算和平均的结果Qbd(C/cm2)。
[表2]
| 样本A | 样本B | 样本C | 样本D | |
| 平均Qbd(C/cm2) | 0.469 | 0.289 | 0.158 | 0.056 |
要注意，Qbd是通过将流经样本A至D的电流的值与击穿以前的时间(电压下降到大约为零以前的时间)相乘而得到的值。也就是说，Qbd越高，则薄膜具有更高的耐受电压。因此，从表2的结果会理解，已经对其进行了等离子体氧化的样本A至C具有比样本D要高Qbd 值的一个数量级(digit)或以上的耐受电压，Qbd值按照样本A、B和C的顺序变小，以及进行等离子体氧化的时间越长，则薄膜具有更高的耐受电压。
图34和图35分别示出通过二次离子质谱法(SIMS)测量样本A和D的结果。在图34和图35的每个中，垂直轴表示浓度(原子/cm3)，而水平轴表示蚀刻样本的深度(纳米)。要注意，氧氮化硅膜的深度大约为10nm。
在图34和图35的每个中，当注意氧氮化硅膜的氢浓度时，样本A的氢浓度大约为1×1019原子/cm3或以下(SIMS的测量极限或以下)，而样本D的氢浓度大约为1×1020原子/cm3，它们彼此相差1个数量级或以上。因此，大家理解，通过等离子体氧化，氧氮化硅膜的氢浓度降低一个数量级或以上。
图36A和图36B示出通过X射线光电子能谱法(XPS)测量样本A和D的氧氮化硅膜中的Si键状态的结果。在图36A和图36B中，是Si-Si键在99.4eV的能带(结合能)附近才具有峰值，以及是SiO2等的键在104eV的能带附近才具有峰值。在样本A和D的任一个中，由于在104eV附近进行分隔和检测，没有确认到在102eV和103eV的能带附近出现Si-H键引起的峰值。从图34和图35所示的SIMS分析结果中清楚地看到，氧氮化硅膜的氢浓度通过进行等离子体氧化而降低，此外，连同XPS分析结果进行考虑，在氧氮化硅膜中从O-H键的氢解吸反应或者氢与氧之间的取代反应通过进行等离子体氧化 而发生。
图37A和图37B示出向样本A、D施加电流应力之前和之后的CV测量的结果。图37A和图37B分别示出样本A和D的测量结果。在这里，由于电流应力，一定量的电流(1μA)流动某个时期(10秒或100秒)。CV测量进行三次：在初始状态中，在馈送一定的电流量10秒钟之后，以及在馈送一定的电流量100秒钟之后。
从图37A和图37B可以看到，在样本D中施加10秒钟电流应力之后，CV曲线主要偏移到正侧，而在施加大约34秒钟电流应力之后发生击穿。另一方面，在样本A中施加10秒钟电流应力之后，CV曲线偏向正侧，但偏移量远远小于样本D。此外，甚至在施加100秒钟电流应力之后，也没有发生击穿，并且C-V曲线的偏移量小于在样本D中施加10秒钟电流应力之后的偏移量。
由于在CV测量中施加电流应力之后的CV曲线的正偏移引起的CV的迟钝上升表明在氧化膜中产生电子陷阱，并且界面状态密度增加。从图37A和图37B中可以看到，CV曲线的正偏移量以及CV曲线的上升变为迟钝的程度在样本A中小于在样本D中。因此，大家理解，等离子体氧化可减少变成电子陷阱的O-H键，并且抑制由电应力引起的电子陷阱的产生。
然后，通过使用0.5wt％的氢氟酸来蚀刻样本A和D。这时，样本D的蚀刻速率大约为8.43纳米/分钟。另一方面，样本A的蚀刻速率大约为4.33纳米/分钟，这大约是样本D的一半。因此，大家理解，通过进行等离子体氧化可获得更致密的薄膜。
从以上结果中会理解，如同本发明中那样，可通过对于经由等离 子体CVD方法所形成的绝缘膜进行等离子体氧化，来获得具有高耐受电压的致密膜。但是，大家理解，通过对于经由等离子体CVD方法所形成的绝缘膜进行等离子体氧化，降低薄膜的氢浓度。
从以上结果中认为，具有高耐受电压的致密膜可通过等离子体氧化来获得，因为薄膜中的O-H键的氢通过氧基来解吸，或者发生薄膜中的氢与氧之间的取代反应，由此减少薄膜中的氢。
[实施例9]
下面，这个实施例将参照附图来说明能够无接触地输入和输出数据的半导体器件的应用示例，它配备了本发明的上述非易失性半导体存储器件。能够无接触地输入和输出数据的半导体器件根据其用途又称作RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
半导体器件8000具有无接触地交换数据的功能，它包括高频电路8010、电源电路8020、复位电路8030、时钟产生电路8040、数据解调电路8050、数据调制电路8060、用于控制另外的电路的控制电路8070、存储器电路8080以及天线8090(图38A)。高频电路8010是用天线8090接收信号并从天线8090输出从数据调制电路8060所接收的信号的电路。电源电路8020是用于根据接收信号来产生电源电位的电路。复位电路8030是用于产生复位信号的电路。时钟产生电路8040是用于根据通过天线8090所输入的接收信号来产生各种动时钟信号的电路。数据解调电路8050是用于对接收信号进行解调并向控制电路8070输出解调信号的电路。数据调制电路8060是用于调制从控制电路8070所接收的信号的的电路。此外，作为控制电路8070，例如提供代码提取电路9010、代码判断电路9020、CRC判断电路9030以及输出单元电路9040。要注意，代码提取电路9010是 用于提取发送给控制电路8070的指令中包含的多个代码的每个的电路。代码判断电路9020是用于根据提取代码与对应于参考的代码之间的比较来判断指令的内容的电路。CRC判断电路9030是用于根据判断代码来检测是否存在传输差错的电路。
接下来说明上述半导体器件的操作的示例。首先用天线8090来接收无线信号。然后，通过高频电路8010将无线信号发送给电源电路8020，并产生高电源电位(以下称作VDD)。将VDD提供给半导体器件8000的各电路。另外，对通过高频电路8010发送给数据解调电路8050的信号进行解调(下文中，已经解调的信号称作解调信号)。此外，将已经通过高频电路8010经过复位电路8030和时钟产生电路8040的信号和解调信号发送给控制电路8070。发送给控制电路8070的信号由代码提取电路9010、代码判断电路9020、CRC判断电路9030等进行分析。然后，根据分析信号来输出存储器电路8080中存储的半导体器件的信息。输出的半导体器件的信息通过输出单元电路9040进行编码。此外，半导体器件8000的编码信息由天线8090通过数据调制电路8060作为无线信号发送。在半导体器件8000的多个电路中，低电源电位(以下称作VSS)是公共的，并且VSS可以为GND。此外，本发明的非易失性半导体存储器件可适用于存储器电路8080。
这样，可通过从通信部件(例如读卡器/写卡器或者具有读卡器或写卡器的功能的部件)向半导体器件8000发送信号，并用通信部件接收从半导体器件8000所发送的信号，来读取半导体器件的数据。
半导体器件8000可通过电磁波而无需安装电源(电池)来将电源电压提供给各电路，或者可通过电磁波以及安装电源(电池)所实现的电源(电池)将电源电压提供给各电路。
接下来说明可以无接触地输入/输出数据的半导体器件的使用示例。包括显示部分3210的移动终端的侧表面配备了读卡器/写卡器3200。产品3220的侧表面配备了半导体器件3230(图38B)。当读卡器/写卡器3200保持在产品3220中包含的半导体器件3230上方时，显示部分3210显示关于产品的信息，例如材料、生产面积、各生产步骤的检验结果、循环过程的历史记录以及产品描述。另外，当产品3260通过传送带传递时，可通过使用提供给产品3260的半导体器件3250以及读卡器/写卡器3240来检验产品3260(图38C)。这样，通过使用系统中的半导体器件，可易于获得信息，并且实现更高的增值。
此外，本发明的非易失性半导体存储器件可用于配备了存储器的每一个领域的电子设备。例如，应用了本发明的非易失性半导体存储器件的电子设备包括例如摄像机或数码相机等相机、眼镜式显示器(头戴显示器)、导航系统、声音再现装置(例如汽车音频装置或音频组件装置)、计算机、游戏机、移动信息终端(例如移动计算机、移动电话、移动游戏机或者电子书)、配备了记录介质的图像再现装置(具体来说是再现例如DVD(数字多功能光盘)等的记录介质并且具有用于显示图像的显示器的装置)等。图39A至图39E示出这类电子设备的具体示例。
图39A和图39B示出数码相机。图39B示出图39A的数码相机的背面。数码相机包括收容件2111、显示部分2112、镜头2113、操作按键2114、快门按钮2115等，并且配备了可移动非易失性存储器2116。存储器2116存储用数码相机拍摄的照片数据。通过使用本发明所形成的非易失性半导体存储器件可适用于存储器2116。通过使用本发明所形成的半导体存储器件可作为驱动显示部分2112的开关元件来应用。
图39C示出作为移动终端的典型示例的移动电话。移动电话包括收容件2121、显示部分2122、操作按键2123等。移动电话配备了可移动非易失性存储器2125，并且可存储和再现移动电话的数据，例如存储器2125中的电话号码、图像和音乐。通过使用本发明所形成的非易失性半导体存储器件可适用于存储器2125。使用本发明制造的半导体存储器件可作为驱动显示部分2122的开关元件来应用。
图39D示出作为音频装置的典型示例的数字播放器。图39D所示的数字播放器包括主体2130、显示部分2131、存储部分2132、操作部分2133、耳塞2134等。要注意，耳塞2134可由耳机或无线耳塞取代。对于存储部分2132，可使用通过使用本发明所形成的非易失性半导体存储器件。此外，使用本发明制造的半导体存储器件可作为驱动显示部分2131的开关元件来应用。例如，可通过使用记录容量为20至200千兆字节(GB)的“与非”型非易失性存储器对操作部分2133进行操作，来记录和再现图像、语音(音乐)。要注意，可通过在黑色背景上显示白色字母，来减少显示部分2131的功耗。这在移动音频装置中特别有效。设置在存储部分2132中的非易失性半导体存储器件可以是可移动装置。
图39E示出电子书(又称作电子纸)，它包括主体2141、显示部分2142、操作按键2143和存储部分2144。主体2141可结合调制解调器，使得可通过无线方式来传送和接收信息。存储部分2144可使用通过使用本发明所形成的非易失性半导体存储器件。使用本发明制造的半导体存储器件可作为驱动显示部分2142的开关元件来应用。例如，可通过使用记录容量为20至200千兆字节(GB)的“与非”型非易失性存储器对操作按键2143进行操作，来记录和再现图像、语音(音乐)。设置在存储部分2144中的非易失性半导体存储器件可以是可移动装置。
如上所述，本发明的非易失性半导体存储器件和半导体器件可适用于相当大的范围，并且可用于具有存储器的每一个领域的电子设备。
[实施例10]
这个实施例将说明通过使用本发明制造的非易失性存储元件的特性。首先，对制造用于测量的非易失性存储元件A和非易失性存储元件B的方法进行描述。
图40A示出存储元件A的结构，而图40B示出存储元件B的结构。
存储元件A的结构是：半导体膜4004隔着基绝缘膜4002在玻璃衬底4000之上形成，以及隧道绝缘膜4012、电荷聚积膜4014、控制绝缘膜4016和控制栅电极4022按顺序堆叠在半导体膜4004之上。经由等离子体CVD方法，通过依次堆叠氧化氮化硅膜(厚度为50nm)和氧氮化硅膜(厚度为150nm)，来形成基绝缘膜4002。半导体膜4004使用多晶硅膜来形成，以及沟道形成区域4006、LDD区域4008和源区或漏区4010设置在半导体膜4004中。通过对于经由等离子体CVD方法在半导体膜4004之上所形成的9nm厚的氧化硅膜进行180秒等离子体氧化，来形成隧道绝缘膜4012。通过将磷加入通过等离子体CVD方法所形成的50nm厚的硅膜，来形成电荷聚积膜4014。通过对于经由等离子体CVD方法形成的15nm厚的氧氮化硅膜、10nm厚的氮化硅膜和15nm厚的氧氮化硅膜进行180秒等离子体氧化，来形成控制绝缘膜4016。通过依次堆叠氮化钛膜4018(厚度为30nm)和钨膜4020(厚度为370nm)，来形成控制栅电极4022。源区或漏区4010和LDD区域4008具有n型电导，而源区或漏区4010具有比LDD 区域4008更高的杂质浓度。沟道形成区域4006具有p型电导。隧道绝缘膜4012和控制绝缘膜4016在通过等离子体CVD方法形成绝缘膜之后连续经过等离子体氧化。
存储元件B具有与存储元件A相同的结构，但隧道绝缘膜4212和控制绝缘膜4216不是通过等离子体氧化、而是仅通过等离子体CVD方法来形成。
表3示出使用非易失性存储元件A和B重复1000次读、写的情况下的阈值电压(Vth)的变化(ΔVth)的结果。表3示出写/读之前的初始状态中的阈值(初始Vth)以及重复1000次写/读之后的阈值(103次之后的Vth)。此外，通过从初始状态的阈值(初始Vth)中减去重复1000次写/读之后的阈值(103次之后的Vth)，来获得阈值的变化(ΔVth)。
[表3]
| 存储元件 | 初始Vth | 103次之后的 Vth | 阈值的变化 |
| A | 4.0V | 3.1V | -0.9V |
| B | 3.9V | 2.3V | -1.6V |
如表3所示，在用非易失性存储元件A重复1000次写/读的情况下的阈值的变化大约为-0.9V。另一方面，在用非易失性存储元件B重复1000次写/读的情况下的阈值的变化大约为-1.6V。因此，大家理解，通过根据本发明对绝缘膜进行等离子体氧化，可减小因写/读的重复引起的阈值的变化，并且可提高可靠性。
本申请基于2006年5月26日向日本专利局提交的日本专利申请序号2006-147467，通过引用将它的完整内容结合于此。
参考标号说明
10：衬底，12：第一绝缘膜，14：第二绝缘膜，52：存储单元阵列，54：外围电路，56：地址缓冲器，58：控制电路，60：升压电路，62：行解码器，64：列解码器，66：读出放大器，68：数据缓冲器，70：数据输入/输出缓冲器，80：天线，82：介电板，84：气体供应部分，86：抽气端口，88：支承底座，90：温度控制部分，92：微波供应部分，94：等离子体，100：衬底，102：绝缘膜，104：半导体膜，106：半导体膜，108：半导体膜，110：半导体膜，112：第一绝缘膜，116：第一绝缘膜，120：电荷聚积膜，121：电荷聚积膜，122：抗蚀剂，124：抗蚀剂，126：杂质区域，128：第二绝缘膜，130：抗蚀剂，132：第三绝缘膜，136：导电膜，138：导电膜，140：栅电极，142：栅电极，144：栅电极，146：栅电极，148：抗蚀剂，150：沟道形成区域，152：杂质区域，154：沟道形成区域，156：高浓度杂质区域，158：低浓度杂质区域，160：沟道形成区域，162：高浓度杂质区域 164：低浓度杂质区域，166：抗蚀剂，168：沟道形成区域，170：高浓度杂质区域，172：绝缘膜，174：导电膜，200：衬底，204：区域 206：区域，207：P阱，208：区域，210：区域，212：第一绝缘膜，216：第一绝缘膜，220：电荷聚积膜，221：电荷聚积膜，223：电荷聚积膜，225：电荷聚积膜，228：第二绝缘膜，230：抗蚀剂，232：第三绝缘膜，234：第三绝缘膜，236：导电膜，238：导电膜，240：栅电极，242：栅电极，244：栅电极，246：栅电极，250：沟道形成区域，251：低浓度杂质区域，253：杂质区域，254：沟道形成区域，255：低浓度杂质区域，257：杂质区域，260：沟道形成区域，261：低浓度杂质区域，263：杂质区域，266：沟道形成区域，267：低浓度杂质区域，269：杂质区域，272：绝缘膜，274：导电膜，280：绝缘膜，331：待处理衬底，351：支承底座，353：抽气端口，357：温度控制部分，360：电极板，361：高频电力引入部分，362：气体引入部分，400：衬 底，402：基绝缘膜，404：半导体膜，406：第一绝缘膜，408：第二绝缘膜，410：导电膜，412：导电膜，414：导电膜，416：导电膜，418：栅电极，420：沟道形成区域，422：杂质区域，424：第三绝缘膜，426：绝缘膜，428：导电膜，600：衬底，601：区域，602：绝缘膜，603：第一绝缘膜，604：电荷聚积膜，606：
栅电极，608：第二绝缘膜，612：导电膜，614：导电膜，616：导电膜，618：导电膜，620：栅电极，622：沟道形成区域，624：杂质区域，626：杂质区域，822：杂质区域，824：第三绝缘膜，825：沟道形成区域，826：杂质区域，827：杂质区域，828：绝缘膜，830：绝缘膜，832：导电膜，900：衬底，902：基绝缘膜，904：半导体膜，906：第一绝缘膜，907：第二绝缘膜，908：电荷聚积膜，910：第三绝缘膜，911：绝缘膜，912：导电膜，914：导电膜，916：电荷聚积膜，918：绝缘膜，920：导电膜，924：栅电极，926：沟道形成区域，928：杂质区域，2111：收容件，2112：显示部分，2113：镜头，2114：操作按键，2115：快门按钮，2116：存储器，2121：收容件，2122：显示部分，2123：操作按键，2125：存储器，2130：主体，2131：显示部分，2132：存储部分，2133：操作部分，2134：耳机，2141：主体，2142：显示部分，2143：操作按键，2144：存储部分，3200：读卡器/写卡器，3210：显示部分，3220：产品，3230：半导体器件，3240：读卡器/写卡器，3250：半导体器件，3260：产品，4000：玻璃衬底，4002：基绝缘膜，4004：半导体膜，4006：沟道形成区域，4008：LDD区域，4010：漏区，4012：隧道绝缘膜，4014：电荷聚积膜，4016：控制绝缘膜，4018：氮化钽膜，4020：钨膜，4022：控制栅电极，4212：隧道绝缘膜，4216：控制绝缘膜，8000：半导体器件，8010：高频电路，8020：电源电路，8030：复位电路，8040：时钟产生电路，8050：数据解调电路，8060：数据调制电路，8070：控制电路，8080：存储器电路，8090：天线，9010：代码提取电 路，9020：代码判断电路，9030：CRC判断电路，以及9040：输出单元电路
Claims (17)
1.一种用于制造非易失性半导体存储器件的方法，包括：
形成半导体区域；
在所述半导体区域之上形成包含氢的第一绝缘膜；
通过在包含氧的气氛中对所述第一绝缘膜进行等离子体处理，来降低所述第一绝缘膜的氢含量；
在所述第一绝缘膜之上形成浮栅电极；
在所述浮栅电极之上形成第二绝缘膜；
在所述第二绝缘膜之上形成控制栅电极；以及
将杂质元素加入所述半导体区域，
其中所述等离子体处理通过使用电子密度为1×1011cm-3至1×1013cm-3以及电子温度为0.5eV至1.5eV的等离子体来执行。
2.如权利要求1所述的用于制造非易失性半导体存储器件的方法，还包括：
在包含氧的气氛中对所述第二绝缘膜进行等离子体处理。
3.如权利要求1所述的用于制造非易失性半导体存储器件的方法，其中，所述等离子体通过微波来激励。
4.如权利要求1所述的用于制造非易失性半导体存储器件的方法，其中，通过二次离子质谱法，所述第一绝缘膜和所述第二绝缘膜中每个的氢浓度为5×1019原子/cm3或以下。
5.如权利要求1所述的用于制造非易失性半导体存储器件的方法，其中，通过从由CVD方法、溅射方法和热氧化方法组成的组中选择的方法，来形成所述第一绝缘膜和所述第二绝缘膜中的每个。
6.如权利要求1所述的用于制造非易失性半导体存储器件的方法，其中，所述第一绝缘膜和所述第二绝缘膜中的每个包括从由氧化硅、氧氮化硅、氧化氮化硅、氧化铝、氧化钽和氧化铪组成的组中选择的材料。
7.如权利要求1所述的用于制造非易失性半导体存储器件的方法，其中，所述包含氧的气氛还包括稀有气体。
8.一种用于制造半导体器件的方法，包括：
形成半导体区域；
在所述半导体区域之上形成包含氢的栅绝缘膜；
通过在包含氧的气氛中对所述栅绝缘膜进行等离子体处理，来降低所述栅绝缘膜的氢含量；
在所述栅绝缘膜之上形成栅电极；以及
将杂质元素加入所述半导体区域，
其中所述等离子体处理通过使用电子密度为1×1011cm-3至1×1013cm-3以及电子温度为0.5eV至1.5eV的等离子体来执行。
9.如权利要求8所述的用于制造半导体器件的方法，其中，所述等离子体通过微波来激励。
10.如权利要求8所述的用于制造半导体器件的方法，其中，通过二次离子质谱法，所述栅绝缘膜的氢浓度为5×1019原子/cm3或以下。
11.如权利要求8所述的用于制造半导体器件的方法，其中，通过从由CVD方法、溅射方法和热氧化方法组成的组中选择的方法，来形成所述栅绝缘膜。
12.如权利要求8所述的用于制造半导体器件的方法，其中，所述栅绝缘膜包括从由氧化硅、氧氮化硅、氧化氮化硅、氧化铝、氧化钽和氧化铪组成的组中选择的材料。
13.如权利要求8所述的用于制造半导体器件的方法，其中，所述包含氧的气氛还包括稀有气体。
14.一种非易失性半导体存储器件，包括：
具有在成对的杂质区域之间的沟道形成区域的半导体区域；
浮栅电极，其隔着第一绝缘膜设置在所述半导体区域之上；以及
控制栅电极，其隔着第二绝缘膜设置在所述浮栅电极之上，
其中，通过二次离子质谱法，所述第一绝缘膜和所述第二绝缘膜的氢浓度为5×1019原子/cm3或以下，
其中所述第一绝缘膜的氢含量通过在含氧气氛中执行等离子体处理来降低，以及
其中所述等离子体处理通过使用电子密度为1×1011cm-3至1×1013cm-3以及电子温度为0.5eV至1.5eV的等离子体来执行。
15.如权利要求14所述的非易失性半导体存储器件，其中，所述第一绝缘膜和所述第二绝缘膜中的每个关于0.5wt％氢氟酸的蚀刻速率为8纳米/分钟或以下。
16.一种半导体器件，包括：
具有在成对的杂质区域之间的沟道形成区域的半导体区域；以及
栅电极，其隔着栅绝缘膜设置在所述半导体区域之上，
其中，通过二次离子质谱法，所述栅绝缘膜的氢浓度为5×1019原子/cm3或以下，
其中所述栅绝缘膜的氢含量通过在含氧气氛中执行等离子体处理来降低，
其中所述等离子体处理通过使用电子密度为1×1011cm-3至1×1013cm-3以及电子温度为0.5eV至1.5eV的等离子体来执行。
17.如权利要求16所述的半导体器件，其中，所述栅绝缘膜关于0.5wt％氢氟酸的蚀刻速率为8纳米/分钟或以下。
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