CN101458962B - 非易失性半导体存储装置及其写入与读出方法 - Google Patents

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Abstract

本发明“非易失性半导体存储装置及其写入与读出方法”提供：用由存储元件以外的MOS晶体管确定的最大工作电压以内的电压进行写入，即使将由所述存储元件以外的MOS晶体管确定的最大工作电压在所要求的期间持续施加，也不会引起数据的反转的非易失性半导体存储装置及其写入方法和读出方法。为此，在同一衬底上形成在栅导通状态下的漏极耐压即导通耐压不同的MOS晶体管，将导通耐压低的一方的MOS晶体管作为存储元件来使用，通过利用在栅导通状态下漏极耐压低，使导通耐压低的一方的MOS晶体管的漏极/衬底间的PN结短路，进行数据的写入。

Description

非易失性半导体存储装置及其写入与读出方法
技术领域
本发明涉及使用MOS晶体管的非易失性半导体存储装置。
背景技术
在利用FN隧道电流向浮栅注入电荷的半导体存储装置中，在用以流过FN隧道电流的栅绝缘膜上，需加上10MV/cm左右的电场，再者，为了用控制栅的电位控制浮栅的电位，实际需要的电场达到12MV/cm左右。在通常的用于电路的MOS晶体管中，一般为了保证10年的使用寿命，可加于栅绝缘膜的电场最大约4～6MV/cm。因而，流过FN隧道电流的栅绝缘膜需形成为能耐受强电场的专用的栅绝缘膜，与用于其它元件的栅绝缘膜不同。因此，存在着制造工序增加的问题。基于这样的理由，通常利用FN隧道电流的非易失性存储装置往往作为非易失性存储装置单体在市场上销售。
除上述以外，还有这样的存储装置，其中利用MOS晶体管的热载流子在浮栅上注入电荷，通过使Vth移位来保持数据。由于不需要利用上述FN隧道电流的非易失性半导体存储装置那样的特别制造工序，该存储装置经常用于调整。例如，用于LCD驱动用IC或电源IC等的调整。这是因为在这些产品的制造工序中，无需追加任何工序，可以在同一芯片上制作利用热载流子的非易失性半导体存储装置。
在使用碰撞电离率较大的NMOS的情况下，浮栅上未注入电荷即未写入的NMOS晶体管的Vth是耗尽型即正常导通(normally on)状态。另一方面，在浮栅上注入电荷即写入时，Vth成为增强型即构成正常截止(normally off)状态。在读出时，如果将控制栅置于低电平，在漏极/源极间施加电压，则在被写入的NMOS晶体管中，不流过漏极/源极间电流，而在没有被写入的NMOS晶体管中，流过漏极/源极间电流。一旦漏极/源极间流过电流，则发生热载流子，虽然是少许，但其一部分被注入到浮栅。即，写入也由于读出而随时间进行。为了解决这个问题，作了各种各样的结构方面的研究(例如参照特开平10-189918号公报)。
除上述以外，也有在二极管上施加结耐压以上的电压，通过使结短路来进行写入的存储装置。在采用该方法的情况下，在读出时一旦施加与写入时相同的电压结就短路，也进行写入，因此需压低读出电压或通过施加最大工作电压以上的电压进行写入。另外，若不追加制造工序，往往难以在同一衬底上形成具有满足上述要求的耐压的二极管(参照特开平6-139778号公报)。
在用热载流子进行写入的半导体存储装置中，为了避免在读出时向浮栅注入电荷，采用了各种各样的方法。例如，用LDD(Lightly DopedDrain：低掺杂漏区)结构，在读出时缓和漏极近旁的电场，采用抑制热载流子的方法，但由于仅构成减少向浮栅的电荷注入，不能从本质上解决问题。如果在读出时持续施加与写入时相同的漏极电压，则会在没有被写入的MOS晶体管上引起误写入，因此为了避免误写入，也有将读出时的漏极电压限制在比写入时低的电压上的对策。或者，也有采用以下办法的情况：即缩短读出时的电压施加时间，在投入电源时进行数据读出，通过将该数据存储在SRAM中，设法使其仅在投入电源时需要电压。在这样的处理方法中，存在电压使用范围变窄，或者因附加电路而面积增大的问题。
另外，在利用二极管的结短路的半导体装置中，由于在读出时一旦施加与写入时相同的电压就结短路，从而进行写入，因此需压低读出电压，或者通过施加最大工作电压以上的电压来进行写入。
发明内容
基于上述理由，理想的存储装置是：用由存储元件以外的MOS晶体管确定的最大工作电压以内的电压进行写入，将由存储元件以外的MOS晶体管确定的最大工作电压在希望的期间(一般是10年)，即使持续施加也不会引起数据反转。而且，理想的方法是：为了形成这样的存储装置，没有必要附加多余的工序，能够以低成本实现。
为了解决上述课题，本发明提出以下的方案。
设计成这样的非易失性半导体存储装置，其特征在于，将导通耐压不同的MOS晶体管形成在同一衬底上，将导通耐压低的一方的MOS晶体管作为存储元件来使用，在栅导通状态下，利用漏极耐压低，通过使导通耐压低的一方的MOS晶体管的漏极/基极间的PN结短路，进行数据的写入。
在本发明的存储装置中，由于可以用由存储元件以外的MOS晶体管确定的最大工作电压以内的电压写入，即使将由存储元件以外的MOS晶体管确定的最大工作电压持续施加10年，也不会引起数据的反转。另外，对于用以制作存储元件以外的MOS晶体管的工序，由于无需加入任何追加工序，可以实现在同一衬底上形成本发明的存储装置。
附图说明
图1是用于本发明实施例1的高导通耐压NMOS晶体管的平面图及剖面图。
图2是用于本发明实施例1的低导通耐压NMOS晶体管的平面图及剖面图。
图3是表示Vg＝0V时的漏极电流-漏极电压关系的图。
图4是表示Vg＝6V时的漏极电流-漏极电压关系的图。
图5是表示本发明实施例1的电路图。
图6是表示本发明实施例4的电路图。
具体实施方式
下面，说明本发明的最佳实施例。
[实施例1]
如图1所示，在P型硅衬底上形成将N阱区7配置于漏区的硅局部氧化(LOCOS)偏置漏极型NMOS晶体管。在该晶体管中，硅局部氧化区3的长度决定其下的偏置区域即N-低浓度漏区4的长度。在N-低浓度漏区4的一端连接着用以采取与其它的元件等电连接的N+漏区5，在另一端隔着栅绝缘膜1，以其一部分接触在硅局部氧化区3上的形状配置栅电极2。在N+漏区5的对侧配置N+源区6，将栅电极2夹于其中。这里，N型区域的杂质浓度的大小设定为使N阱区7浓度最低、N+漏区5及N+源区6浓度最高、N-低浓度漏区4处于两者中间。这个NMOS晶体管具有比下面说明的图2的NMOS晶体管更高的导通耐压。这里所说的导通耐压，意指在NMOS晶体管的栅电极2上供给Vth以上的电压而使沟道反转，即在导通状态下流向漏极的电流急剧地增大至沟道电流以上的漏极电压。通常，该电流增大被称为第一击穿。
再者，如图2所示，在P型硅衬底上形成没有将N阱区配置于漏区的硅局部氧化偏置漏极型NMOS晶体管。作为该NMOS晶体管的N-低浓度漏区4的长度的硅局部氧化偏置长度Ld比图1的晶体管做得短。另外，将N-低浓度漏区4的沟道宽度方向的长度的硅局部氧化偏置宽度Wd做得比沟道宽度Wc小。漏极/源极间的截止电流由于在漏区上没有配置N阱区，较图1的NMOS晶体管小。为此，可以将沟道长度Lc做得较图1的NMOS晶体管短。这样制作成的图2的NMOS晶体管具有较图1的NMOS晶体管低的导通耐压。下面，将导通耐压高的图1的晶体管称为高导通耐压NMOS晶体管，将低的图2的晶体管称为低导通耐压NMOS晶体管。图2的低导通耐压NMOS晶体管与图1的高导通耐压NMOS晶体管结构及各尺寸均不同，但可不增加制造工序地在同一衬底上形成。这里，作为表示导通耐压不同的2种晶体管的结构例，例如有硅局部氧化偏置漏极型NMOS晶体管，但不受此限。
将上述2种NMOS晶体管的漏极电流-漏极电压的关系示于图3及图4。两图的横轴均为漏极电压，纵轴均为漏极电流。实线表示低导通耐压NMOS晶体管，点划线表示高导通耐压NMOS晶体管的特性。图3表示栅截止时的漏极电流-漏极电压的关系。图4表示栅导通时的漏极电流-漏极电压的关系。据知，低导通耐压NMOS晶体管具有约30V的栅截止时的漏极耐压，而相比之下，栅导通时的漏极耐压(导通耐压)仅为其大约一半的15V左右。
另外，由于低导通耐压NMOS晶体管漏极电流开始增加的第一击穿时的漏极电流与漏极电流急剧增加的第二击穿时的漏极电流几乎相等，如果第一击穿，则继续第二击穿，直至MOS晶体管完全破坏，漏极/衬底间的PN结短路。推测这是因为由于在N低浓度漏区上能量集中，N低浓度漏区的体积小，容易发热。
使用这2种NMOS晶体管组成图5所示的电路。低导通耐压NMOS晶体管107担负存储元件的作用。高导通耐压NMOS晶体管102担负存储元件的漏极与电源电压之间的开关的作用。写入进行时，将电源线101设为比低导通耐压NMOS晶体管107栅导通时的漏极耐压高、比栅截止时的漏极耐压低的电压，在输入端子109及110都是高电平时进行。如果晶体管102及107成为导通，则电源-地之间流过电流，由于晶体管107是低导通耐压，由这时的电流完全破坏，漏极/衬底间的结短路。另一方面，由于晶体管102是高导通耐压，没有遭到破坏。
读出在输入端子109、110都是低电平时进行。由于进行写入时，晶体管107的漏极与衬底短路，节点120的电位接近于地电平。如果将这个电位输入至由PMOS晶体管104及NMOS晶体管106所形成的反相器，则从输出端子105输出被整形至电源电平的电位。另一方面，在没有被写入的情况下，由于漏极/衬底间电阻非常高，通过高电阻元件103，节点120的电位大致构成电源电平。如果将这个电位输入至由晶体管104、106所形成的反相器中，则从输出端子105输出被整形至地电平的电位。节点120的电位大致电源电平，指的是在担负存储元件的作用的低导通耐压NMOS晶体管107的漏极上，加有与电源电平大致相同的电压。低导通耐压NMOS晶体管107的栅电位是低电平，由于低导通耐压NMOS晶体管107的漏极耐压比最大工作电压还大，即使10年持续施加，也不会引起误写入。
由于晶体管102截止，晶体管107的漏极与衬底短路，在读出被写入后的元件时流过的电流大致等于在高电阻元件103上加上电源电压时流过的电流。在电源电压为20V、高电阻元件103的阻值为1×1010Ω时，其值为2nA。读出未被写入的元件时流过的电流，因为晶体管107在截止状态，所以仅流过漏电流。高电阻元件103的电阻值也可在满足流过晶体管107的截止电流以上的电流的范围内，配合所容许的消耗电流和所要求的响应速度来设定。
如上所述，通过对漏区的结构、尺寸的研究，可以将导通耐压低，且与第一次击穿大致同时引起第二次击穿，直至完全破坏的NMOS晶体管以不增加工序的方式制作在同一衬底上，利用这些NMOS晶体管的导通耐压的不同，可以形成1次写入型非易失性半导体存储装置。
至此描述了在P型硅衬底上直接形成NMOS晶体管的情况，但在硅衬底上形成阱区且在其中形成MOS晶体管的情况下，阱区担负衬底的作用。在这种情况下，此前描述的漏极/衬底间的结构成为漏极/阱区结。另外，还描述了MOS晶体管，但栅绝缘膜不限于硅氧化膜。以上，参照附图就本发明的实施例作了详述，但具体的结构并不受限于本实施例。例如，将低浓度漏区的浓度做成2种以上，利用该浓度差可以将导通耐压不同的MOS晶体管形成在同一衬底上。另外，将低浓度漏区的深度做成2种以上，利用该深度不同，也可将导通耐压不同的MOS晶体管形成在同一衬底上。
本发明的优点在于，不需要传统的利用浮栅的一次写入型存储装置必须有的写入前紫外线照射工序。另外，由于即使在存储元件上施加高达栅截止时的漏极耐压的电压，也不能进行写入，比起传统的浮栅型的存储装置，具有读出条件宽的优点。另外，在浮栅型中，由于数据保存随时间一点一点地进行，长期可靠性确认的试验很繁琐，而在本发明中，由于全部的电位被固定，不存在那样的问题。
在与本发明相同的破坏型中，存在破坏栅绝缘膜的方式。绝缘膜漏电时，利用漏电流的热引起自己修复，恢复绝缘性时，由于漏电虽然微弱但仍存在，也会构成数据反转。在本发明中，具有不能发现这种自修复产生的数据反转的优点。
再者，在与本发明相同的破坏型中，有通过在二极管上施加结耐压以上的逆向电压来进行结破坏而进行写入的情况。在该方式的读出时，如果施加与写入相同的电压，则由于结破坏而进行写入，读出时的施加电压被限制在比写入时低得多的电压上。另外，须建立构成电路的晶体管的耐压以下的结耐压，而这难以不增加工序而实现。但是，在本发明中不存在这样的问题。
从作为大容量的存储装置单体的用途来看，本发明最适合于具有其它主功能的半导体电路的调整用途。在近年发生的例中，例如可以举出LCD驱动器用IC等需调整的半导体电路。用于调整用途的理想方法是，无需在具有主要功能电路的制造工序中附加任何工序，就可以附加存储装置。另外，由于不需要太多的位数，调整用途的存储电路的面积的大部分不是由存储元件而是由周边电路所占据。因而，周边电路的大小比存储元件的大小变得更重要。这时，如果是可用更低的电压写入，且即使将更高的电压长时间持续施加也可保持数据的存储元件，则减小周边电路就容易实现。本发明是适于此条件的半导体装置。
[实施例2]
电路的最大工作电压由结耐压、寄生沟道耐压、栅绝缘膜的特性决定。其中，随时间的经过而劣化者是栅绝缘膜的特性。最大工作电压被适当确定，以使得在期望的使用寿命(一般是10年)期间，即使持续施加电压，栅绝缘膜的特性劣化也在容许的范围内。为方便起见，将它称为通常的最大工作电压。
对存储元件的写入时间与10年相比是非常短的。充其量在1秒左右。因而，对栅绝缘膜以外的要素，例如，结耐压和寄生沟道耐压等如果有富裕，则可设定仅在写入动作时使用的高的最大工作电压。例如，以写入时间＝1秒，即使在栅绝缘膜上产生通常使用时的10日长的劣化，如果考虑到10年的寿命，也不会有特别的问题。即，可以在长期可靠性不出问题的范围内，提高写入时的最大工作电压。为方便起见，将它称为写入限定的最大工作电压。
在难以使导通耐压降低至通常的最大工作电压以下时，可通过施加仅用于写入动作的最大工作电压进行写入。
在对传统的二极管施加结耐压以上的逆向电压来进行结破坏，从而进行写入的方式中，如果能够形成具有比通常的最大工作电压高、比仅用于写入动作的最大工作电压低的结耐压的二极管，则在读出时，即使持续施加通常的最大工作电压，也不会产生误写入。但是，难以将具有该结耐压的二极管不追加工序地在同一衬底上形成。另一方面，本发明可以不追加工序地实现。
[实施例3]
在构成存储元件的低导通耐压MOS晶体管的源极与地之间设置开关，将该开关置于断开来进行读出。这时，与构成存储元件的低导通耐压MOS晶体管的栅电位的导通或截止无关。这实际上构成了低导通耐压晶体管栅极的作用由别的开关持有的结构。
[实施例4]
存储装置的位数多时，将存储元件配置成棋盘的网格状，将被连接在存储元件，即低导通耐压NMOS晶体管的栅上的存储元件字线111和被连接在高导通耐压NMOS晶体管的栅上的选择晶体管字线112、位线113配线成如图6所示。写入仅在存储元件字线111、112、113全部是高电平的元件上进行。读出在存储元件字线111全部处于低电平的状态下进行。如果在想要读出的选择晶体管字线112上施加高电平，在位线113上施加读出电压，则在没有写入的元件上原封不动输出读出电压，而在写入的元件上输出降低的低电平。这样的结构也可适用于将存储元件配置成棋盘的网格状的多位的较大容量的存储装置。

Claims (9)

1.一种非易失性半导体存储装置，该装置是在同一衬底上配置有在栅导通状态下的漏极耐压即导通耐压低的作为存储元件使用的第一MOS晶体管和导通耐压高的第二MOS晶体管的非易失性半导体存储装置，其特征在于：
将所述第一MOS晶体管的阀值电压以上的第一电压和所述第一MOS晶体管的导通耐压以上、所述第二MOS晶体管的导通耐压以下的第二电压，分别加在所述第一MOS晶体管的栅极和漏极上，使所述第一MOS晶体管的漏极-衬底间的PN结短路，从而进行数据的写入，
通过将所述第二电压加在所述第二MOS晶体管的漏极上来进行所述数据的读出。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于：所述第一MOS晶体管的低浓度漏区的浓度和所述第二MOS晶体管的低浓度漏区的浓度为不同的浓度，利用该浓度差在同一衬底上形成导通耐压不同的所述第一和第二MOS晶体管。
3.如权利要求1所述的非易失性半导体存储装置，其特征在于：所述第一MOS晶体管的低浓度漏区的深度和所述第二MOS晶体管的低浓度漏区的深度为不同的深度，利用该深度的差别在同一衬底上形成导通耐压不同的所述第一和第二MOS晶体管。
4.如权利要求1所述的非易失性半导体存储装置，其特征在于：所述第一MOS晶体管的低浓度漏区的宽度和所述第二MOS晶体管的低浓度漏区的宽度为不同的宽度，利用该宽度的差别在同一衬底上形成导通耐压不同的所述第一和第二MOS晶体管。
5.如权利要求1所述的非易失性半导体存储装置，其特征在于：所述第一MOS晶体管的低浓度漏区的长度和所述第二MOS晶体管的低浓度漏区的长度为不同的长度，利用该长度的差别在同一衬底上形成导通耐压不同的所述第一和第二MOS晶体管。
6.如权利要求1所述的非易失性半导体存储装置，其特征在于：以所述第一MOS晶体管成为截止的栅电压进行数据的读出。
7.一种非易失性半导体存储装置的写入方法，该方法是在同一衬底上配置有在栅导通状态下的漏极耐压即导通耐压低的作为存储元件使用的第一MOS晶体管和导通耐压高的第二MOS晶体管的非易失性半导体存储装置的写入方法，其特征在于：
将所述第一MOS晶体管的阀值电压以上的第一电压和所述第一MOS晶体管的导通耐压以上、所述第二MOS晶体管的导通耐压以下并且读出时加在所述第二MOS晶体管的漏极上的第二电压，分别加在所述第一MOS晶体管的栅极和漏极上，使所述第一MOS晶体管的漏极/衬底间的PN结短路，从而进行数据的写入。
8.一种非易失性半导体存储装置的读出方法，该方法是在同一衬底上配置有在栅导通状态下的漏极耐压即导通耐压低的作为存储元件使用的第一MOS晶体管和导通耐压高的第二MOS晶体管的非易失性半导体存储装置的读出方法，其特征在于：
将在对所述第一MOS晶体管写入数据时加在所述第一MOS晶体管的漏极上的所述第一MOS晶体管的导通耐压以上、所述第二MOS晶体管的导通耐压以下的电压，加在所述第二MOS晶体管的漏极上，从而进行所述数据的读出。
9.如权利要求8所述的非易失性半导体存储装置的读出方法，其特征在于：以所述第一MOS晶体管成为截止的栅电压进行数据的读出。
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