CN101467383B - 无干扰时钟信号多路复用器电路和其操作方法 - Google Patents

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Abstract

本发明提供用于设计和使用数字信号处理器的技术，包括(但不限于)用于在通信(例如，CDMA)系统中处理传输。在从驱动时钟多路复用器的第一时钟输入切换到驱动所述时钟多路复用器的第二时钟输入中，发生降低的干扰。所述时钟多路复用器接收第一时钟输入且提供时钟输出，且响应于所述第一时钟输出中的低相位输入电平而确定所述时钟输出中的低相位输出电平。在有限时间周期内，不考虑所述第一时钟输入信号的相位电平来强加低相位输出电平。所述时钟多路复用器接收第二时钟输入且确定所述第二时钟输入信号中的低相位输入电平。在所述第二时钟输入信号中的所述低相位输入电平期间，发生切换到响应于所述第二时钟输入提供所述时钟输出。接着，所述时钟多路复用器的输出跟随所述第二时钟信号的所述相位电平。

Description

无干扰时钟信号多路复用器电路和其操作方法
技术领域
所揭示标的物涉及数字电路，例如用于数字信号处理、无线通信和其它应用的数字电路。更明确地说，本揭示案涉及例如可用于多种类型的数字电路的新颖和改进的无干扰时钟信号多路复用器电路。
背景技术
题为“使用卫星或陆地中继器的扩频多址通信系统(SPREAD SPECTRUMMULTIPLE ACCESS COMMUNICATION SYSTEM USING SATELLITE ORTERRESTRIAL REPEATERS)”的第4,901,307号美国专利和题为“用于在CDMA蜂窝式手持机系统中产生波形的系统和方法(SYSTEM AND METHOD FOR GENERATINGWAVEFORMS IN A CDMA CELLULAR TELEHANDSET SYSTEM)”的第5,103,459号美国专利中揭示了码分多址(CDMA)技术在多址通信系统中的使用，所述两个美国专利均转让给所主张标的物的受让人。通常将CDMA系统设计成符合一个或一个以上标准。一个此类标准由名为“第三代合作伙伴计划”(3GPP)的协会提供且收录于包括公众可容易获得的文献号为3G TS 25.211、3G TS 25.212、3G TS 25.213和3G TS 25.214的一组文献中。3GPP标准在下文中称为W-CDMA标准。
在进一步增强的W-CDMA宽带技术中，用于WCDMA手持机的特定类型的芯片组称为芯片组的移动台调制解调器TM(Mobile Station ModemTM)(MSM芯片组TM(MSMchipsetTM))线。芯片组的MSM芯片组线由所揭示标的物的本受让人提供，且此些芯片组中的至少一些使用65nm CMOS技术且介接到RF CMOS单芯片收发器和多带接收器装置以提供极大的经济效益。芯片组的MSM芯片组线(例如)支持EDGE、GPRS和GSM网路，且提供整合在相机和图像处理、视频流、回放、记录和视频电话中的多媒体能力；例如MP3、AAC/aacPlusTM和Enhanced aacPlus的盛行音频编解码器的串流和回放；
Figure G2007800217242D00011
连接性；2D/3D图形；以及兼容OMA 2.0的数字版权管理(DRM)。此外，一些MSM芯片组提供MobileTM(ROCm)解决方案的单芯片芯片上无线电之间的互用性，向其提供支持802.11g和802.11a/g无线LAN(WLAN)技术的能力。
MSM芯片组和类似芯片组常使用馈送多个子系统的多个时钟。这些时钟通常彼此不同步，因为适当地操作各个子系统在不同时间需要不同时钟。在越来越多的多频率时钟用于这些芯片组和类似芯片组中时，尤其在通信领域中，在芯片运行时通常必须切换时钟线的来源。此通常是通过以硬件多路复用两个或两个以上的不同频率时钟源和由内部逻辑控制多路复用器选择线而实施。两个时钟频率可彼此完全不相关或其可为彼此的多倍。在任一情况下，有可能在切换时对时钟线产生不良干扰。对时钟线的干扰对整个系统来说是危险的，因为其可能会被一些寄存器解释为捕获时钟边缘而被其它寄存器错过或为程序中的计算提供太少时间以致不能完成。
解决此问题的一个方法为提供一种电路，其用于选择具有不同频率的多个时钟源和使所述多个时钟源中的时钟源彼此切换而不产生短脉冲、电干扰、亚稳条件或第4,853,653号美国专利中描述的其它异常。在此解决方案中，提供用于使产生具有不同频率的时钟信号的多个振荡器中的振荡器彼此非同步地切换的多输入时钟选择器。时钟选择器具有对应于所述多个振荡器的多个区。时钟选择器的每一区包含均串联连接的初始“与”(AND)门、一对触发器和最终AND门。用于每一区的振荡器信号作为时钟输入而施加到最终AND门和触发器。来自每一区的第二触发器的反相信号作为输入而反馈到所有其它区的初始AND门。振荡器选择信号也作为输入而提供到每一区的初始AND门。所有最终AND门的输出通过提供所选时钟输出的“或”(OR)门。时钟选择器如由选择信号所确定在振荡器间切换而不产生短脉冲、亚稳条件或其它异常信号。然而，此解决方案要求选择线在切换操作完成之前保持稳定，否则电路可能会产生干扰。
另一方法使用“相位切换多路复用器”。遗憾的是，相位切换多路复用器显示出压缩一些时钟相位的非所需行为。其也经受亚稳性。当顺序元件的存储节点进入理想“一”与理想“零”之间的状态时，亚稳性存在。时钟多路复用器和另一触发器的启用反馈可不同地解释亚稳状态。因此，要求两个触发器的捕获边缘与选择信号的启动边缘应彼此远离以避免任何非同步介接。
因此，需要一种以无干扰和无相位压缩的方式来解决时钟之间的切换问题的解决方案。
需要可用于移动系统芯片组和类似应用的时钟切换电路的快速切换时间和简单性。
进一步需要一种在切换过程期间提供低概率的亚稳性或其它异常的时钟信号切换电路。
发明内容
揭示了用于提供新颖和改进的无干扰时钟信号多路复用器电路的技术，所述技术改进了用于越来越强大的软件应用程序(包括在个人计算机、个人数字助理、无线手持机和类似电子装置中操作的应用程序)的数字信号处理芯片组的操作，以及增加相关联的数字处理速度、能量使用和服务质量。
根据所揭示标的物的一方面，提供一种在从驱动时钟多路复用器电路的第一时钟输入切换到驱动时钟多路复用器的第二时钟输入的时钟信号中防止干扰的方法和系统。所述方法和系统用于在时钟多路复用器电路中接收第一时钟输入信号，以及响应于时钟多路复用器电路接收第一时钟输入信号而提供来自时钟多路复用器电路的时钟信号输出。所揭示标的物响应于第一时钟信号输出中的低相位输入电平而确定时钟信号输出中的低相位输出电平，且不考虑第一时钟输入信号的相位电平而迫使(持续有限时间周期)时钟多路复用器电路维持低相位输出电平。时钟多路复用器电路也接收第二时钟输入信号且确定在第二时钟输入信号中存在低相位输入电平。在维持低相位输出电平时且在第二时钟输入信号中的低相位输入电平期间，发生从响应于第一时钟输入信号提供时钟信号输出到响应于第二时钟输入信号提供时钟信号输出的切换。接着，所述方法和系统允许时钟多路复用器电路的输出在切换步骤之后跟随第二时钟信号输入的相位电平。
从本文所提供的描述将明白所揭示标的物的这些和其它优势以及额外新颖特征。此发明内容的意图并非为所主张标的物的全面描述，而是提供对标的物的一些功能性的简短概述。所属领域的技术人员在察看完附图和实施方式后将明白本文所提供的其它系统、方法、特征和优势。希望所有这些额外系统、方法、特征和优势均包括在此描述中，且处于所附权利要求书的范围内。
附图说明
从下文结合附图陈述的详细描述将更加明白所揭示标的物的特征、性质和优势，整个附图中相同参考标号进行相应地识别，且附图中：
图1为可实施所揭示标的物的移动台调制解调器系统的简化方框图；
图2显示由所揭示标的物解决的时钟电路干扰的概念；
图3说明与本揭示案有关的时钟控制管线的方面；以及
图4说明适合于本揭示案的相位路径的方面；
图5和图6展示实施所揭示标的物的方面的时钟切换电路；
图7提供描绘本揭示案的特定步骤的功能流程图；以及
图8为所揭示标的物的亚稳性校正方面的流程图。
具体实施方式
新颖和改进的无干扰时钟信号多路复用器电路的所揭示标的物可用于任何类型的信号处理应用，对于所述信号处理应用来说，本文所提出的益处可为有利的。一个此类应用出现于电信中，且详细来说，出现在采用一个或一个以上数字信号处理电路的无线手持机中。
图1为可实施所揭示标的物的移动台调制解调器(MSM)芯片组10的简化方框图。然而，应理解，目前所揭示标的物可应用于在许多不同环境下操作的许多不同类型的芯片组中。本文所做出的描述因此提供一个此类使用的演示。具体来说，图1展示MSM芯片组10，发现目前所揭示标的物在其中可有有利应用。MSM芯片组10包括连接性应用12，例如小键盘接口14、SD/SDIO应用16、USB OTG连接18，和例如UART120、UART2/接收单元接口调制解调器(RU IM1)22和UART3/RU IM2 24的通用非同步接收和传输(UART)装置。到MSM芯片组10的视频输入可经过CMOS CCD相机输入26而到相机处理电路28和MODI客户端30，而音频接口包括手持机扬声器32、立体声耳机34、麦克风36和用于与音频电路40介接的立体声输入38。音频电路40可能够支持例如MP3、AAC/aacPlus功能、EVRC、QCELP、EVRC、QCELP、AMR、CMX和MIDI应用的应用。
在图1的MSM芯片组10实例中，双存储器总线42与各种存储器和相关功能电路介接。这些总线可包括用于与例如SDRAM 46、突发P SRAM 48和突发“异或”(NOR)50的存储器装置介接的EB1 44，和用于与LCD54、“与非”(NAND)56和其它装置58介接的EB2 52。而且，MDDI(移动显示数字接口)主机60可提供与LCD 54的接口。MSM芯片组10也可包括用于支持ES、3D和2D功能的图形电路62和用于支持MPEG-4、H.263和H.264功能的视频电路64。另外，处理功能(例如CDMA处理器66、GSM/GPRS处理器68、gpsOne处理器70和BT 1.2处理器72的处理功能)可包括在MSM芯片组10中。提供信号转换处理等，MSM芯片组10可包括串行总线接口(SBI)74、接收A/D转换器(Rx ADC)76，和传输D/A转换器(Tx DAC)78。
MSM芯片组10可进一步包括各种芯片组处理器，例如Qualcomm公司的QDSP 4000处理器80、Arm公司的ARM 926EJS处理器82，和Qualcomm公司的调制解调器QDSP4000 84，以及一个或一个以上锁相环(PLL)电路86。PLL 86辅助时钟信号的产生。实质上，需要用于数字电路操作的时钟信号的MSM芯片组10的任何部分可利用PLL 86以获得此些时钟信号。另外，可存在在MSM芯片组10的不同实施例中操作的许多PLL86，例如，六个或六个以上。
有时，有可能使一个PLL 86将时钟提供到MSM芯片组10的两个或两个以上部分。从功率使用立场来说，此为有利的，因为同一PLL 86可将时钟信号提供到MSM芯片组10的两个或两个以上部分，例如，提供到CDMA处理器66、GSM/GPRS处理器68和gpsOne处理器70。在PLL 86将多频率时钟提供到MSM芯片组10的各种组件时，在各自组件运行的同时，通常必须切换时钟线的来源。对哪一PLL 86可提供所要时钟信号的控制为本揭示案的焦点，下文在图5到图8中呈现一实施例。
所揭示标的物用于以硬件多路复用两个不同频率时钟源和通过内部逻辑控制多路复用器选择线。所述两个时钟频率可彼此完全不相关，可彼此具有某种任意关系，或其可为彼此的倍数。在任一种情况下，本揭示案避免在切换时在时钟线上产生干扰。时钟线上的干扰对MSM芯片组10的所有部分形成危害，因为其可能会被一些寄存器解释为捕获时钟边缘而被其它寄存器错过，或为程序中的计算提供太少时间以致不能完成。
图2更具体地说明时钟电路内的本文所理解的“干扰”。clk信号90描绘在从clka信号92切换到clkb信号94时存在干扰106。时钟信号多路复用器可响应于选择信号(在由线96指示的时间时)，用于在clka上升边缘100之后且在clkb相位持续时间104的clkb下降边缘102之前在小于完整的clka相位持续时间98内从clka切换到clkb信号94。在此例子中，clk信号90演示其中输出时钟的高相位被压缩的干扰106。此类情况可(例如)不利地影响MSM芯片组10的整个操作。
相反，多路复用器经特定设计用于多路复用时钟信号。允许选择线非同步地切换。时钟电路确保输出时钟90决不产生干扰(即，其高或低相位不受到压缩)。所揭示标的物提供此类时钟切换电路。
设置和保持时间违规可导致亚稳性，所述亚稳性可存在持续一段未确定的时间量。因此，理论上，解析锁存的状态所需的时间此后可能为无限的。在连续域中将始终存在与离散域的点等距(或几乎等距)的点，决定哪一离散点选择困难且潜在过长的过程。如果到仲裁器或触发器的输入几乎同时到达，则电路很有可能将横越亚稳性点。如下文所示，所揭示标的物在提供所要无干扰时钟信号切换的过程中解决此问题。
在图3中，clka线112将clka信号92提供到时钟控制管线(CCP)114中。CCP 114可为控制到多路复用器电路116中的输入的许多CCP中的一者。即，clka信号112为多路复用器电路116可从中产生输出时钟信号118的(例如)五个(5)可能时钟信号输入中的一者。
图4展示用于以图形方式演示数字电路中的干扰问题的适用于CCP 114的时钟信号时序的方面。CCP 114关键时序路径呈现为切换实例120和122。在相位路径120中，多路复用器选择(低电平有效)信号126的下降边缘124在clka时钟信号92的上升边缘128之前必须为稳定的，以允许其经由多路复用器116的不失真传播。较迟的下降边缘124将斩去clka时钟信号92的高相位。同样，多路复用器选择132的上升边缘130在clka时钟信号92的上升边缘134之前也必须为稳定的，以防止多路复用器116的clk输出118处的干扰。
图5说明可有利地采用本揭示案的时钟切换电路150。时钟切换电路150包括用于接收init、req1、req0和halt输入的解码器电路152。将选择控制信号馈送到用于clka信号的时钟控制管线154、用于clkb信号的时钟控制管线156、用于clkc信号的时钟控制管线158，和用于clkd信号的时钟控制管线160。5比1多路复用器电路162接收时钟信号：clka、clkb、clkc、clkd和clkt(测试时钟)。另外且对所揭示标的物特别重要的是，时钟切换电路150提供用于锁定内部请求线reqa、reqb、reqc、reqd且进而防止干扰的锁定电路164。
锁定电路164进一步包括早期选择线166和迟选择线168。图6更具体地展示对可用于实现本揭示案的目的的时钟控制管线154到160的输入的一实施例。
时钟切换电路150提供包括等待当前时钟的低相位电平的用于从一时钟切换到另一时钟的控制逻辑。当到多路复用器电路162中的选择均非有效时，输出为低。时钟切换电路150迫使多路复用器电路162的输出为低且等待新时钟信号的低相位。接着，时钟电路150允许多路复用器电路162跟随新时钟的高和低相位电平。
在时钟切换电路150中，选择线(sela、selb、selb和seld)可非同步地切换到clka、clkb、clkc和clkd，而完全避免输出时钟干扰。时钟切换电路150的所揭示实施例支持包括管线154到160的四个(4)CCP。时钟切换电路150将CCP114的逻辑与多路复用器162的逻辑合并以减少PLL时钟路径中的级的数目。所揭示实施例的技术优势为抖动和工作循环失真二者的显著改进。另外，时钟切换电路150允许CCP逻辑在不需要时被停用。在一实施例中，所揭示标的物的额外技术优势包括对1.0GHz时钟的时钟切换支持。本揭示案演示亚稳性的低概率、低抖动、低工作循环失真、低功率和能量要求、低面积要求和低歪斜。
图7提供描绘如可由时钟切换电路150执行的本揭示案的特定步骤的功能流程图170。在进一步解释时钟之间的切换过程中，当目前所选的时钟与外部请求线req1和req0一致时认为时钟切换电路150处于稳定状态(步骤172)。即，假定clka选定的情况下时钟切换电路150处于稳定状态(步骤174)。并未阻碍外部请求线传播经过解码器。接着，req0可上升且接着请求clkb(步骤176)。事件传播经过解码器电路152，迫使reqa为低且reqb为高(步骤178)。接着，reqa将零注入到控制sela的管线154中(步骤180)。然而，reqb并不具有即时效应。在操作中，尚未允许reqb进入控制clkb的管线，因为sela仍为高(步骤182)。
一段时间后，req1可切换(步骤184)。接着，reqd现在变为高且代替reqb，对多路复用器162输出时钟信号仍不具有即时效应(步骤186)。在某个点，用于clka的早期选择将下降。此将锁定馈送管线152到160的内部请求线(步骤188)。接着，解码器电路152可变为具有亚稳性。在一个时钟循环内，所揭示电路大体上降低亚稳性出现的概率(步骤190)。在一个循环后，sela也将下降，允许reqd将1注入到控制clkd的管线160中(步骤192)。最后，seld将变为高，此将解锁内部请求线且使时钟切换电路150返回稳定状态(步骤194)。
如图8的流程图200所详述，时钟切换电路150也有效地解决解码器电路152亚稳性。开始于步骤202，假定在clka选定的情况下时钟切换电路150处于稳定状态(步骤202)。未阻碍外部请求线传播经过解码器。假定req0上升且现在正请求clkb(步骤204)。事件传播经过解码器电路152，迫使reqa为低且reqb为高(步骤206)。接着，reqa将零注入到控制sela的管线154中(步骤208)。在某个点，用于clka的早期选择电路166将下降。此将锁定馈送管线152到160的内部请求线(步骤210)。如果req0同时下降，则解码器电路152可变为具有亚稳性(步骤212)。reqa上的亚稳性是可容忍的，因为其下一采样事件仅在一个时钟循环后发生(步骤214)。reqb、reqc和reqd上的亚稳性也是可容忍的，因为sela(用于clka的晚期选择)将保持为高并持续另一个循环(步骤216)。
在所揭示实施例中，操作的测试模式也可被提供用于选择测试时钟。选择测试时钟clkt绕过由5比1多路复用器电路162正常产生的功能时钟。选择clkt在控制多路复用器电路162的操作中不影响时钟切换电路150的状态。选择clkt不影响时钟切换电路150。测试时钟选择线越权控制时钟切换电路150。
总之，本揭示案提供一种防止时钟信号从驱动时钟多路复用器电路的第一时钟输入切换到驱动时钟多路复用器的第二时钟输入中的干扰的方法和系统。所述方法和系统用于在时钟多路复用器电路中接收第一时钟输入信号和响应于时钟多路复用器电路接收第一时钟输入信号而提供来自时钟多路复用器电路的时钟信号输出。所揭示标的物响应于第一时钟信号输出中的低相位输入电平而确定时钟信号输出中的低相位输出电平，且不考虑第一时钟输入信号的相位电平而迫使(持续有限时间周期)时钟多路复用器电路维持低相位输出电平。时钟多路复用器电路也接收第二时钟输入信号且确定在第二时钟输入信号中存在低相位输入电平。在维持低相位输出电平的同时且在第二时钟输入信号中的低相位输入电平期间，发生从响应于第一时钟输入信号提供时钟信号输出到响应于第二时钟输入信号提供时钟信号输出的切换。接着，方法和系统允许时钟多路复用器电路的输出在切换步骤之后跟随第二时钟信号输入的相位电平。
本文所描述的用于在从驱动时钟多路复用器电路的第一时钟信号输入切换到驱动所述时钟多路复用器电路的第二时钟输入中降低干扰的处理特征和功能可以各种方式来实施。此外，本文所描述的过程和特征可存储在磁性、光学或其它记录媒体中以便由此些各种信号和指令处理系统读取和执行。因此，上文对优选实施例的描述经提供以使任何所属领域的技术人员能够制造或使用所主张的本发明。对于所属领域的技术人员来说，对这些实施例的各种修改将显而易见，举例来说，另一实施例可包括电路的N比1版本，且本文所界定的一般原理可应用于未使用创新能力的其它实施例。因此，不希望所主张标的物限于本文所示的实施例，而是被赋予与本文所揭示的原理和新颖特征一致的最广范围。

Claims (26)

1.一种用于降低从驱动时钟多路复用器电路的第一时钟输入信号切换到驱动所述时钟多路复用器电路的第二时钟输入信号中的干扰的方法，其包含：
在时钟多路复用器电路中接收多个时钟输入信号的第一时钟输入信号，所述多个时钟输入信号中的每一者分别与多个时钟选择信号中的一个相关联，其中所述时钟选择信号指示相关联时钟输入信号是否被选择；
响应于所述时钟多路复用器电路接收所述第一时钟输入信号及所述多个时钟选择信号中的经配置以指示所述第一时钟输入信号的选择的第一时钟选择信号而提供来自所述时钟多路复用器电路的时钟信号输出；
响应于所述第一时钟输入信号中的低相位输入电平来确定所述时钟信号输出中的低相位输出电平；
不考虑所述第一时钟输入信号的所述相位电平而锁定所述时钟多路复用器电路以维持所述低相位输出电平，其中所述锁定所述时钟多路复用器电路通过响应于由早期选择线输出的低相位电平的选择信号而锁定所述时钟多路复用器电路的一组内部请求线来执行，其中所述一组内部请求线被用于便于来自所述多个时钟输入信号之间的所述时钟多路复用器电路的所述时钟信号输出的变换，且其中至少只要所述一组内部请求线保持锁定，所述时钟多路复用器电路则维持所述低相位输出电平；
在所述时钟多路复用器电路中接收所述多个时钟输入信号的第二时钟输入信号；
确定在所述第二时钟输入信号中存在低相位输入电平；
如果所述多个时钟选择信号的第二时钟选择信号经配置指示所述第二时钟输入信号的选择，在维持所述低相位输出电平同时且在所述第二时钟输入信号中的所述低相位输入电平存在的期间，从基于所述被锁定的低相位输出电平提供所述时钟信号输出切换到响应于所述第二时钟输入信号提供所述时钟信号输出，其中所述切换步骤包括解锁所述一组内部请求线；以及
允许所述时钟多路复用器电路的所述输出在所述切换步骤后跟随所述第二时钟输入信号的所述相位电平。
2.根据权利要求1所述的方法，其进一步包含以下步骤：针对所述锁定步骤的第一部分将所述锁定步骤由所述早期选择线执行，且针对所述锁定步骤的第二部分将所述锁定步骤由迟选择线执行。
3.根据权利要求1所述的方法，其进一步包含以下步骤：使用其中至少一部分独立于所述第一时钟输入信号和所述第二时钟输入信号进行操作的电路来测试所述时钟多路复用器电路的操作。
4.根据权利要求1所述的方法，其进一步包含以下步骤：使用第一时钟控制管线来使所述第一时钟输入信号与所述时钟多路复用器电路相关联，以及使用第二时钟控制管线来使所述第二时钟输入信号与所述时钟多路复用器电路相关联。
5.根据权利要求1所述的方法，其中先于与解码器电路的输出相关的采样事件，将与在所述解码器电路接收的外部请求数值相对应的内部请求线锁定在所述第一时钟输入信号的一个时钟周期。
6.根据权利要求4所述的方法，其进一步包含：使解码器电路与所述第一时钟控制管线和所述第二时钟控制管线相关联。
7.根据权利要求1所述的方法，其进一步包含以下步骤：从第一锁相环电路中得到所述第一时钟输入信号和从第二锁相环电路得到所述第二时钟输入信号。
8.根据权利要求1所述的方法，其进一步包含以下步骤：使所述时钟多路复用器电路的所述输出与多个数字信号处理电路相关联。
9.根据权利要求1所述的方法，其进一步包含以下步骤：使所述时钟多路复用器电路的所述输出与移动台调制解调器芯片组相关联。
10.一种用于降低从驱动时钟多路复用器电路的第一时钟输入信号切换到驱动所述时钟多路复用器电路的第二时钟输入信号中的干扰的干扰降低时钟切换电路，其包含：
时钟多路复用器电路，其用于接收多个时钟输入信号的第一时钟输入信号，所述多个时钟输入信号中的每一个分别与多个时钟选择信号中的一个相关联，其中所述时钟选择信号指示相关联时钟输入信号是否被选择；
时钟多路复用器电路输出，其用于响应于所述时钟多路复用器电路接收所述第一时钟输入信号及所述多个时钟选择信号中的经配置以指示所述第一时钟输入信号的选择的第一时钟选择信号而提供来自所述时钟多路复用器电路的时钟信号输出；
时钟输出电平确定电路，其用于响应于所述第一时钟输入信号中的低相位输入电平来确定所述时钟信号输出中的低相位输出电平；
用于锁定的锁定电路，其不考虑所述第一时钟输入信号的所述相位电平来锁定所述时钟多路复用器电路以维持所述低相位输出电平，其中所述用于锁定的锁定电路通过响应于由早期选择线输出的低相位电平的选择信号而锁定所述时钟多路复用器电路的一组内部请求线来锁定所述时钟多路复用器电路，其中所述一组内部请求线被用于便于来自所述多个时钟输入信号之间的所述时钟多路复用器电路的所述时钟信号输出的变换，且其中至少只要所述一组内部请求线保持锁定，所述时钟多路复用器电路则维持所述低相位输出电平；
时钟多路复用器输入电路，其用于在所述时钟多路复用器电路中接收所述多个时钟输入信号的第二时钟输入信号；
低相位输入电平确定电路，其用于确定在所述第二时钟输入信号中存在低相位输入电平；
用于切换的切换电路，如果所述多个时钟选择信号的第二时钟选择信号经配置指示所述第二时钟输入信号的选择，在维持所述低相位输出电平的同时且在所述第二时钟输入信号中的所述低相位输入电平存在的期间，从基于所述锁定低相位输出电平提供所述时钟信号输出切换到响应于所述第二时钟输入信号提供所述时钟信号输出，其中由所述用于切换的切换电路执行的所述切换包括解锁所述一组内部请求线；以及
时钟多路复用器电路输出电路，其用于允许所述时钟多路复用器电路的所述输出在所述切换电路从所述第一时钟输入信号切换到所述第二时钟输入信号后跟随所述第二时钟输入信号的所述相位电平。
11.根据权利要求10所述的干扰降低时钟切换电路，其中所述用于锁定的锁定电路包括所述早期选择线和迟选择线，且所述干扰降低时钟切换电路进一步包含由所述早期选择线和所述迟选择线执行的锁定步骤的电路和指令。
12.根据权利要求10所述的干扰降低时钟切换电路，其中所述干扰降低时钟切换电路进一步包含用于使用其中至少部分独立于所述第一时钟输入信号和所述第二时钟输入信号进行操作的电路来测试所述时钟多路复用器电路的操作的电路和指令。
13.根据权利要求10所述的干扰降低时钟切换电路，其中所述干扰降低时钟切换电路进一步包含用于使用第一时钟控制管线来使所述第一时钟输入信号与所述时钟多路复用器电路相关联以及使用第二时钟控制管线来使所述第二时钟输入信号与所述时钟多路复用器输入电路相关联的电路和指令。
14.根据权利要求10所述的干扰降低时钟切换电路，其中先于与解码器电路的输出相联系的采样事件，将与在所述解码器电路接收的外部请求数值相对应的内部请求线锁定在所述第一时钟输入信号的一个时钟周期。
15.根据权利要求13所述的干扰降低时钟切换电路，其中所述干扰降低时钟切换电路进一步包含用于与所述第一时钟控制管线和所述第二时钟控制管线相关联的解码器电路。
16.根据权利要求10所述的干扰降低时钟切换电路，其中所述干扰降低时钟切换电路进一步包含用于从第一锁相环电路中得到所述第一时钟输入信号和从第二锁相环电路中得到所述第二时钟输入信号的电路和指令。
17.根据权利要求10所述的干扰降低时钟切换电路，其中所述干扰降低时钟切换电路进一步包含用于使所述时钟多路复用器电路的输出与多个数字信号处理电路相关联的电路和指令。
18.根据权利要求10所述的干扰降低时钟切换电路，其中所述干扰降低时钟切换电路进一步包含用于使所述时钟多路复用器电路的所述输出与移动台调制解调器芯片组相关联的电路和指令。
19.一种移动台调制解调器，其包含：
用于在时钟多路复用器电路中接收多个时钟输入信号的第一时钟输入信号的接收装置，所述多个时钟输入信号中的每一个分别与多个时钟选择信号的中的一个相关联，所述多个时钟选择信号指示相关联时钟输入信号是否被选择；
用于响应于所述时钟多路复用器电路接收所述第一时钟输入信号及所述多个时钟选择信号中的经配置以指示所述第一时钟输入信号的选择的第一时钟选择信号而提供来自所述时钟多路复用器电路的时钟信号输出的装置；
用于响应于所述第一时钟输入信号中的低相位输入电平来确定所述时钟信号输出中的低相位输出电平的装置；
用于不考虑所述第一时钟输入信号的所述相位电平来锁定所述时钟多路复用器电路以维持所述低相位输出电平的装置，其中所述用于锁定的装置通过响应于由早期选择线输出的低相位电平的选择信号而锁定所述时钟多路复用器电路的一组内部请求线来锁定所述时钟多路复用器电路，其中所述一组内部请求线被用于便于来自所述多个时钟输入信号之间的所述时钟多路复用器电路的所述时钟信号输出的变换，且其中至少只要所述一组内部请求线保持锁定，所述时钟多路复用器电路则维持所述低相位输出电平；
用于在所述时钟多路复用器电路中接收所述多个时钟输入信号的第二时钟输入信号的装置；
用于确定在所述第二时钟输入信号中存在低相位输入电平的装置；
用于在维持所述低相位输出电平的同时且在所述第二时钟输入信号中的所述低相位输入电平存在的期间，如果所述多个时钟选择信号的第二时钟选择信号经配置指示所述第二时钟输入信号的选择，从基于所述锁定低相位输出电平提供所述时钟信号输出切换到响应于所述第二时钟输入信号提供所述时钟信号输出的切换装置，其中由所述切换装置执行的所述切换包括解锁所述一组内部请求线；以及
用于允许所述时钟多路复用器电路的所述输出在所述切换装置的操作后跟随所述第二时钟输入信号的所述相位电平的装置。
20.根据权利要求19所述的移动台调制解调器，其中先于与解码器电路的输出相联系的采样事件，将与在所述解码器电路接收的外部请求数值相对应的内部请求线锁定在所述第一时钟输入信号的一个时钟周期。
21.根据权利要求19所述的移动台调制解调器，其进一步包含用于使用其中至少部分独立于所述第一时钟输入信号和所述第二时钟输入信号进行操作的电路来测试所述时钟多路复用器电路的操作的装置。
22.根据权利要求19所述的移动台调制解调器，其进一步包含用于使用第一时钟控制管线来使所述第一时钟输入信号与所述时钟多路复用器电路相关联以及使用第二时钟控制管线来使所述第二时钟输入信号与所述时钟多路复用器电路相关联的装置。
23.根据权利要求22所述的移动台调制解调器，其进一步包含用于使解码器电路与所述第一时钟控制管线和所述第二时钟控制管线相关联的装置。
24.根据权利要求19所述的移动台调制解调器，其进一步包含用于从第一锁相环电路中得到所述第一时钟输入信号和从第二锁相环电路中得到所述第二时钟输入信号的装置。
25.根据权利要求19所述的移动台调制解调器，其进一步包含用于使所述时钟多路复用器电路的输出与多个数字信号处理电路相关联的装置。
26.根据权利要求19所述的移动台调制解调器，其进一步包含用于使所述时钟多路复用器电路的所述输出与个人电子装置相关联的装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9189014B2 (en) 2008-09-26 2015-11-17 Intel Corporation Sequential circuit with error detection
CN102118134A (zh) * 2009-12-31 2011-07-06 杭州晶华微电子有限公司 一种新型仪表放大器
CN102868398B (zh) * 2011-07-05 2014-12-17 联发科技（新加坡）私人有限公司 时钟信号产生装置以及使用于时钟信号产生装置的方法
US8957704B1 (en) * 2013-09-06 2015-02-17 Synopsys, Inc. High speed phase selector with a glitchless output used in phase locked loop applications
US8975921B1 (en) 2013-12-09 2015-03-10 Freescale Semiconductor, Inc. Synchronous clock multiplexer
IN2014CH00439A (zh) * 2014-01-30 2015-08-07 Mentor Graphics Corp
KR102191167B1 (ko) 2014-08-06 2020-12-15 삼성전자주식회사 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩
US9653079B2 (en) * 2015-02-12 2017-05-16 Apple Inc. Clock switching in always-on component
KR101887757B1 (ko) * 2016-09-19 2018-09-10 주식회사 아이닉스 글리치 프리 클록 멀티플렉서 및 그 멀티플렉서를 사용한 클록 신호를 선택하는 방법
US10484027B2 (en) 2016-11-14 2019-11-19 Qualcomm Incorporated Glitch free phase selection multiplexer enabling fractional feedback ratios in phase locked loops
US10587248B2 (en) 2017-01-24 2020-03-10 International Business Machines Corporation Digital logic circuit for deterring race violations at an array test control boundary using an inverted array clock signal feature
US10775833B2 (en) * 2017-03-03 2020-09-15 Texas Instruments Incorporated Meeting setup/hold times for a repetitive signal relative to a clock
CN110912545A (zh) * 2019-12-04 2020-03-24 电子科技大学 低输入信号串扰多路时分复用sar adc电路系统
GB201918998D0 (en) 2019-12-20 2020-02-05 Nordic Semiconductor Asa Clock selector circuit
GB202102971D0 (en) 2021-03-03 2021-04-14 Nordic Semiconductor Asa Clock selector circuit

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4853653A (en) 1988-04-25 1989-08-01 Rockwell International Corporation Multiple input clock selector
US4923055A (en) * 1989-01-24 1990-05-08 Delaware Capital Formation, Inc. Safety mechanism for preventing unintended motion in traction elevators
JPH0452221U (zh) * 1990-09-04 1992-05-01
JPH04303219A (ja) * 1991-03-29 1992-10-27 Victor Co Of Japan Ltd クロック切換回路
US5183979A (en) * 1991-07-22 1993-02-02 Otis Elevator Company Elevator governor rope restraint when elevator car moves with car doors open
US5544163A (en) 1994-03-08 1996-08-06 Excel, Inc. Expandable telecommunications system
US5623223A (en) * 1994-10-12 1997-04-22 National Semiconductor Corporation Glitchless clock switching circuit
MY114291A (en) 1995-01-31 2002-09-30 Qualcomm Inc Concentrated subscriber system for wireless local loop
US5652536A (en) * 1995-09-25 1997-07-29 Cirrus Logic, Inc. Non-glitch clock switching circuit
US5877636A (en) * 1996-10-18 1999-03-02 Samsung Electronics Co., Ltd. Synchronous multiplexer for clock signals
GB9925594D0 (en) 1999-10-28 1999-12-29 Sgs Thomson Microelectronics Output circuit
US6587954B1 (en) 1999-11-24 2003-07-01 Advanced Micro Devices, Inc. Method and interface for clock switching
US6452426B1 (en) * 2001-04-16 2002-09-17 Nagesh Tamarapalli Circuit for switching between multiple clocks
US6960942B2 (en) 2001-05-18 2005-11-01 Exar Corporation High speed phase selector
US6982573B2 (en) 2001-05-30 2006-01-03 Stmicroelectronics Limited Switchable clock source
TWI237946B (en) 2001-07-06 2005-08-11 Via Tech Inc Clock output circuit free of glitch and method thereof
US6784699B2 (en) 2002-03-28 2004-08-31 Texas Instruments Incorporated Glitch free clock multiplexing circuit with asynchronous switch control and minimum switch over time
US6639449B1 (en) 2002-10-22 2003-10-28 Lattice Semiconductor Corporation Asynchronous glitch-free clock multiplexer
US7053675B2 (en) 2003-07-25 2006-05-30 Arm Limited Switching between clocks in data processing
TWI243980B (en) 2003-10-09 2005-11-21 Via Tech Inc Switch circuit for switching clock signals
US7446588B2 (en) * 2003-12-11 2008-11-04 International Business Machines Corporation Highly scalable methods and apparatus for multiplexing signals
KR100674910B1 (ko) * 2004-07-06 2007-01-26 삼성전자주식회사 글리치를 유발하지 않는 클럭 스위칭 회로
US8350600B2 (en) * 2004-11-12 2013-01-08 Qualcomm Incorporated Glitchless clock multiplexer controlled by an asynchronous select signal
ITTO20050307A1 (it) * 2005-05-06 2006-11-07 St Microelectronics Srl Circuito di commutazione fra segnali di clock e relativo procedimento

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