CN101494457B - 延迟锁定回路电路及其中消除信号间抖动和偏移的方法 - Google Patents

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Abstract

一种延迟锁定回路电路，包含相位频率检测器、取样器、电荷泵、偏压产生器及压控单元。相位频率检测器通过检测输入时钟信号及反馈时钟信号间的相位差而输出相位差信号。取样器根据输入时钟信号延迟相位频率检测器所输出的相位差信号，以输出取样信号。电荷泵根据取样器所输出的取样信号产生控制电压。偏压产生器根据电荷泵所产生的控制电压产生偏压。压控单元由偏压产生器所产生的偏压控制，以根据输入时钟信号产生输出时钟信号，并输出反馈时钟信号至相位频率检测器。一种在延迟锁定回路电路中消除信号间抖动和偏移的方法亦在此公开。

Description

延迟锁定回路电路及其中消除信号间抖动和偏移的方法
技术领域
本发明是有关于一种时钟同步电路，且特别是有关于一种延迟锁定回路(delay locked loop，DLL)电路及其中消除信号间抖动和偏移的方法。
背景技术
在一般的电子装置或系统中，通常会使用时钟同步电路来提供稳定良好的时钟信号，由此使电子产品可展现出较佳的整体效能。上述时钟同步电路包括锁相回路(phase locked loop，PLL)电路以及延迟锁定回路(delaylocked loop，DLL)电路，且两者在概念上以类似的操作方式来进行操作。对于延迟锁定回路电路而言，其包括模拟型以及数字型延迟锁定回路电路，且两者根据不同需求而呈现出不同的效能。
图1为显示一般模拟型延迟锁定回路电路的示意图。此模拟型延迟锁定回路电路100包括：相位频率检测器(phase-frequency detector)102、电荷泵104、低通滤波器106、偏压产生器108以及压控延迟线路(voltagecontrolled delay line，VCDL)110。相位频率检测器102用来比较输入时钟信号CKIN与反馈时钟信号CKON间的相位差，并具有两输出端UP和DN。相位频率检测器102的输出为脉冲信号，且此脉冲信号的脉冲宽度与信号CKIN领先或延迟信号CKON的大小相同。当信号CKIN领先信号CKON时，脉冲信号会由相位频率检测器102的输出端UP输出。当信号CKIN延迟信号CKON时，脉冲信号则是由相位频率检测器102的输出端DN输出。
当输出端UP或DN输出信号之后，其输出的信号会输入至电荷泵104，且电荷泵104会将其转换为模拟电流输出，以供后续处理。接着，电荷泵104所输出的电流输入至低通滤波器106，且低通滤波器106会将其运算处理而产生控制电压VCTL。之后，再将控制电压VCTL传送至偏压产生器108，使得偏压产生器108根据控制电压VCTL产生两输出电压VBP和VBN。然后，压控延迟线路110再根据输出电压VBP和VBN控制输入时钟信号CKIN的频率，由此输出N个彼此间均具不同相位的时钟信号(即CKO[1:N])，其中输出的时钟信号CKON会反馈至相位频率检测器102以供比较。
然而，由于上述延迟锁定回路电路100的操作频率通常太高，使得操作时控制电压VCTL会改变太快，以致于延迟锁定回路电路100无法稳定地正常操作。此外，在上述模拟型延迟锁定回路电路100中，低通滤波器106通常会需要占较大的面积来制作，由此减少噪声干扰的问题，并使得延迟锁定回路电路100稳定地操作。如此一来，整体的制作成本及尺寸大小便无法有效地减低。
发明内容
本发明的目的是在提供一种延迟锁定回路电路及其中消除信号间抖动和偏移的方法，由此使延迟锁定回路电路能稳定地正常操作。
依照本发明一实施例，提出一种延迟锁定回路电路。此延迟锁定回路电路包含相位频率检测器、取样器、电荷泵、偏压产生器以及压控单元。相位频率检测器通过检测输入时钟信号以及反馈时钟信号间的相位差而输出至少一相位差信号。取样器根据输入时钟信号延迟由相位频率检测器所输出的相位差信号，以输出至少一取样信号。电荷泵根据取样器所输出的取样信号产生控制电压。偏压产生器根据电荷泵所产生的控制电压产生至少一偏压。压控单元由偏压产生器所产生的偏压控制，以根据输入时钟信号产生输出时钟信号，并输出反馈时钟信号至相位频率检测器。
依照本发明另一实施例，提出另一种延迟锁定回路电路。此延迟锁定回路电路包含相位频率检测器、触发器、XNOR逻辑电路、电荷泵、偏压产生器以及压控单元。相位频率检测器通过检测输入时钟信号以及反馈时钟信号间的相位差而输出至少一相位差信号。触发器根据输入时钟信号延迟相位频率检测器所输出的相位差信号，以输出延迟信号。XNOR逻辑电路用来接收相位差信号及延迟信号，以输出逻辑信号。电荷泵根据XNOR逻辑电路所输出的逻辑信号产生控制电压。偏压产生器根据电荷泵所产生的控制电压产生至少一偏压。压控单元由偏压产生器所产生的偏压控制，以根据输入时钟信号产生输出时钟信号，并输出反馈时钟信号至相位频率检测器。
依照本发明又一实施例，提出又一种延迟锁定回路电路。此延迟锁定回路电路包含相位频率检测器、第一触发器、第二触发器、XNOR逻辑电路、电荷泵、偏压产生器以及压控单元。相位频率检测器通过检测输入时钟信号以及反馈时钟信号间的相位差而输出至少一相位差信号。第一触发器用来延迟相位频率检测器所输出的相位差信号，以输出第一延迟信号。第二触发器用来延迟第一触发器所输出的第一延迟信号，以输出第二延迟信号。XNOR逻辑电路用来接收相位差信号、第一延迟信号以及第二该延迟信号，以输出逻辑信号。电荷泵根据XNOR逻辑电路所输出的逻辑信号产生控制电压。偏压产生器根据电荷泵所产生的控制电压产生至少一偏压。压控单元由偏压产生器所产生的偏压控制，以根据输入时钟信号产生输出时钟信号，并输出反馈时钟信号至相位频率检测器。
依照本发明再一实施例，提出一种在延迟锁定回路电路中消除输入时钟信号及输出时钟信号间抖动和偏移的方法。此方法包含：判别输入时钟信号及反馈时钟信号间的相位差；产生相对应于相位差的相位差信号；根据输入时钟信号对相位差信号作取样，以输出取样信号；根据取样信号产生控制电压；产生相对应于控制电压的偏压；以及根据偏压延迟输入时钟信号以产生输出时钟信号以及反馈时钟信号，其中输出时钟信号具有大致上与输入时钟信号相等的相位。
根据本发明的技术内容，应用前述延迟锁定回路电路及其中消除信号间抖动和偏移的方法，使得延迟锁定回路电路在不需低通滤波器的情况下即可稳定地操作，且亦可减少整体电路的制作成本及尺寸大小。
附图说明
图1为显示一般模拟型延迟锁定回路电路的示意图。
图2为显示依照本发明实施例的一种延迟锁定回路电路的示意图。
图3为显示依照本发明实施例的一种如图2所示的取样器的示意图。
图4为显示依照本发明实施例的一种在延迟锁定回路电路中消除输入时钟信号与输出时钟信号间抖动和偏移的方法的流程图。
附图标记说明
100、200：延迟锁定回路电路
102、202：相位频率检测器
104、206：电荷泵
106：低通滤波器
108、208：偏压产生器
110、210：压控延迟线路
204：取样器
300：UP部分
302、312：XNOR逻辑电路
304、314：D型触发器
310：DN部分
400、402、404、406、408、410：步骤
具体实施方式
图2为显示依照本发明实施例的一种延迟锁定回路电路的示意图。延迟锁定回路(delay locked loop，DLL)电路200包括相位频率检测器(phase-frequency detector)202、取样器(sampler)204、电荷泵206、偏压产生器208以及压控单元，例如：压控延迟线路(voltage controlled delayline，VCDL)210。相位频率检测器202用来检测比较输入时钟信号CKI N以及反馈时钟信号CKON间的相位差，并具有两输出端UP和DN。在检测比较完输入时钟信号CKIN及反馈时钟信号CKON间的相位差之后，相位频率检测器202会于UP或DN输出端输出至少一相位差信号。其中，相位频率检测器202所输出的相位差信号为脉冲信号，且此脉冲信号的脉冲宽度与信号CKIN领先或延迟信号CKON的大小相同。当信号CKIN领先信号CKON时，脉冲信号会由相位频率检测器202的输出端UP输出。当信号CKIN延迟信号CKON时，脉冲信号则是由相位频率检测器202的输出端DN输出。
取样器204具有两输出端UPZ和DNZ，并根据输入时钟信号CKIN延迟相位频率检测器202所输出的相位差信号，因而在输出端UPZ或DNZ输出其频率比相位差信号的频率还低的至少一取样信号。所以，延迟锁定回路电路200的操作频率便可因此减低。
图3为显示依照本发明实施例的一种如图2所示的取样器的示意图。在本实施例中，取样器204包括UP部分300以及DN部分310，分别用以处理来自相位频率检测器202的UP输出端和DN输出端的信号。UP部分300包括XNOR逻辑电路302以及N个触发器(flip-flop)，其中每一个触发器均可为D型触发器304，但不以此为限，且所有D型触发器304相互串接。
当相位频率检测器202的UP输出端的相位差信号输入第一个D型触发器304时，第一个D型触发器304会根据输入时钟信号CKIN延迟相位差信号，以输出第一延迟信号UP1至第二个D型触发器304。接着，当第一延迟信号UP1输入至第二个D型触发器304时，第二个D型触发器304会根据输入时钟信号CKI N延迟第一延迟信号UP1，以输出第二延迟信号UP2至第三个D型触发器304。亦即，当第(N-1)个延迟信号UP(N-1)输入至第N个D型触发器304时，第N个D型触发器304会根据输入时钟信号CKIN延迟第(N-1)个延迟信号UP(N-1)，以输出第N延迟信号UPN。
然后，取样器204的UP部分300所接收的相位差信号、第一延迟信号UP1、第二延迟信号UP2、…以及第N延迟信号UPN再依序输入至XNOR逻辑电路302。在所有信号经过运算处理之后，XNOR逻辑电路302会于取样器204的输出端UPZ输出逻辑信号以作为取样信号，且取样器204的UP部分300所接收的相位差信号的频率，会因此成为输出端UPZ所输出的取样信号的频率的N倍。因此，对于整体电路的操作而言，延迟锁定回路电路200的操作频率便可因此减低。
同样地，取样器204的DN部分310亦包括XNOR逻辑电路312以及N个触发器，其中每一个触发器均可为D型触发器314，但不以此为限，且所有D型触发器314相互串接。当相位频率检测器202的DN输出端的相位差信号输入第一个D型触发器314时，第一个D型触发器314会根据输入时钟信号CKIN延迟相位差信号，以输出第一延迟信号DN1至第二个D型触发器314。接着，当第一延迟信号DN1输入至第二个D型触发器314时，第二个D型触发器314会根据输入时钟信号CKIN延迟第一延迟信号DN1，以输出第二延迟信号DN2至第三个D型触发器314。亦即，当第(N-1)个延迟信号DN(N-1)输入至第N个D型触发器314时，第N个D型触发器314会根据输入时钟信号CKI N延迟第(N-1)个延迟信号DN(N-1)，以输出第N延迟信号DNN。
然后，取样器204的DN部分310所接收的相位差信号、第一延迟信号DN1、第二延迟信号DN2、…以及第N延迟信号DNN再依序输入至XNOR逻辑电路312。在所有信号经过运算处理之后，XNOR逻辑电路312会于取样器204的输出端DNZ输出逻辑信号以作为取样信号，且取样器204的DN部分310所接收的相位差信号的频率，会因此成为输出端DNZ所输出的取样信号的频率的N倍。因此，对于整体电路的操作而言，延迟锁定回路电路200的操作频率便可因此减低。
如此一来，延迟锁定回路电路200的操作频率便可依据取样器204中不同数量的触发器而作改变。在一实施例中，取样器204中可仅包括触发器，用以对输入端UP或DN的相位差信号进行运算处理。
此外，XNOR逻辑电路以及触发器(UP部分300或DN部分310)并不限制包括在取样器204中；亦即，XNOR逻辑电路以及触发器可直接与相位频率检测器202和电荷泵206进行操作，由此降低延迟锁定回路电路200的操作频率。
请再参照图2，电荷泵206耦接于取样器204，使得取样器204的输出端UPZ和DNZ的信号输入至电荷泵206。接着，电荷泵206再根据取样器204的输出端UPZ和DNZ的信号产生控制电压VCTL。此外，偏压产生器208耦接于电荷泵206，使得控制电压VCTL输入至偏压产生器208。之后，偏压产生器208再根据控制电压VCTL产生两输出电压VBP和VBN。
压控延迟线路210由偏压VBP和VBN控制，并用以延迟输入时钟信号CKIN，由此输出N个彼此间均具不同相位的输出时钟信号(即CKO[1:N])，其中最后一个输出的时钟信号CKON被反馈至相位频率检测器202，以供与输入时钟信号CKIN作判别比较。具体地来说，压控延迟线路210根据偏压VBP和VBN来进行操作，进而加入可变数量的延迟于输入时钟信号CKIN。换言之，压控延迟线路210根据偏压VBP和VBN加入或减少一定量的延迟，由此输出彼此间均具不同相位的时钟信号(即CKO[1:N])，并使得输出时钟信号CKON的相位符合输入时钟信号CKIN的相位。
图4为显示依照本发明实施例的一种在延迟锁定回路电路中消除输入时钟信号与输出时钟信号间抖动和偏移的方法的流程图。请同时参照图2和图4。首先，判别输入时钟信号CKIN和反馈时钟信号CKON间的相位差(步骤400)。接着，产生相对应于上述相位差的相位差信号(步骤402)，其中步骤400和步骤402可由相位频率检测器202来执行。之后，再根据输入时钟信号CKIN对相位差信号作取样，由此输出其频率比相位差信号的频率还低的取样信号(步骤404)，其中步骤404可由取样器204来执行。如此一来，延迟锁定回路电路200的操作频率便可减低。
在一实施例中，根据输入时钟信号CKIN对相位差信号作取样的步骤404可进一步包含下列步骤：根据输入时钟信号CKIN延迟相位差信号，由此输出延迟信号；以及对相位差信号及延迟信号作XNOR运算处理，由此输出逻辑信号而作为取样信号。
在另一实施例中，根据输入时钟信号CKIN对相位差信号作取样的步骤404则进一步包含下列步骤：根据输入时钟信号CKIN延迟相位差信号，由此输出第一延迟信号；根据输入时钟信号CKIN延迟所输出的第一延迟信号，由此输出第二延迟信号；亦即，根据输入时钟信号CKIN延迟第(N-1)延迟信号，由此输出第N延迟信号；然后再对相位差信号、第一延迟信号、第二延迟信号、…以及第N延迟信号作XNOR运算处理，由此输出逻辑信号而作为取样信号。如此一来，相位差信号的频率会因此成为取样信号的频率的N倍。因此，对于整体电路的操作而言，延迟锁定回路电路200的操作频率便可因此减低。
在取样信号输出的后，再根据取样信号产生控制电压VCTL(步骤406)，且控制电压VCTL可由电荷泵206产生。接着，再产生相对应于控制电压VCTL的两偏压VBP和VBN(步骤408)，其中步骤408可由偏压产生器208来执行。之后，再根据偏压VBP和VBN延迟输入时钟信号CKIN，由此产生输出时钟信号(即CKO[1:N])(步骤410)，其中输出时钟信号CKON被反馈以供与输入时钟信号CKIN作判别比较。同时，当延迟锁定回路电路200处于锁定的状况下时，时钟信号CKON亦会具有实质上与输入时钟信号CKIN相等的相位。此外，上述的步骤410可由压控延迟线路210来执行。
如此一来，延迟锁定回路电路200的操作频率便可根据输入时钟信号CKIN以及对相位差信号作取样的步骤(步骤404)来进行改变。换言之，延迟上述相位差信号可降低延迟锁定回路电路200的操作频率。
由上述本发明的实施例可知，应用前述延迟锁定回路电路及其中消除信号间抖动和偏移的方法，可使得延迟锁定回路电路的操作频率降低，且延迟锁定回路电路在不需低通滤波器的情况下即可稳定地操作，并亦可减少整体电路的制作成本及尺寸大小。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围由权利要求书界定。

Claims (4)

1.一种延迟锁定回路电路，包含：
相位频率检测器，通过检测输入时钟信号以及反馈时钟信号间的相位差而输出至少一相位差信号；
第一触发器，用以延迟该相位频率检测器所输出的该相位差信号，以输出第一延迟信号；
第二触发器，用以延迟该第一触发器所输出的该第一延迟信号，以输出第二延迟信号；
XNOR逻辑电路，用以接收该相位差信号、该第一延迟信号以及该第二该延迟信号，以输出逻辑信号，该输出逻辑信号的频率低于该相位差信号的频率；
电荷泵，根据该XNOR逻辑电路所输出的该逻辑信号产生控制电压；
偏压产生器，根据该电荷泵所产生之该控制电压产生至少一偏压；以及
压控单元，由该偏压产生器所产生的该偏压控制，以根据该输入时钟信号产生输出时钟信号，并输出该反馈时钟信号至该相位频率检测器。
2.权利要求1所述的延迟锁定回路电路，其中该第一触发器以及该第二触发器系分别为D型触发器。
3.权利要求1所述的延迟锁定回路电路，其中该压控单元包含压控延迟线路。
4.一种在延迟锁定回路电路中消除输入时钟信号及输出时钟信号间抖动和偏移的方法，该方法包含：
判别该输入时钟信号及反馈时钟信号间的相位差；
产生相对应于该相位差的相位差信号；
根据该输入时钟信号对该相位差信号作取样，以输出取样信号，该输出的取样信号的频率低于该相位差信号的频率；
根据该取样信号产生控制电压；
产生相对应于该控制电压的偏压；以及
根据该偏压延迟该输入时钟信号以产生该输出时钟信号以及该反馈时钟信号，其中该输出时钟信号具有大致上与该输入时钟信号相等的相位，
其中根据该输入时钟信号对该相位差信号作取样以输出该取样信号的步骤进一步包含：
根据该输入时钟信号延迟该相位差信号，以输出第一延迟信号；
根据该输入时钟信号延迟该第一延迟信号，以输出第二延迟信号；以及
对该相位差信号、该第一延迟信号以及该第二延迟信号作XNOR运算，以输出逻辑信号作为该取样信号。
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