CN101499320A

CN101499320A - 三维阵列半导体存储设备及其修复方法

Info

Publication number: CN101499320A
Application number: CNA2009100032088A
Authority: CN
Inventors: 金杜坤; 朴起台
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2008-01-15
Filing date: 2009-01-15
Publication date: 2009-08-05
Also published as: KR20090078628A; KR101373183B1; JP2009170082A; US20090180339A1; US8031544B2

Abstract

本发明公开了一种三维阵列半导体存储设备及其修复方法。一种非易失性存储设备包括三维(3D)单元阵列、列选择电路和熔丝块。该3D单元阵列包括位于相应堆叠衬底层中的多个单元阵列，所述单元阵列共享位线。列选择电路选择包括在3D单元阵列中的存储单位。熔丝块控制列选择电路利用位于3D单元阵列中的多个冗余位线之一来修复有缺陷的列。

Description

三维阵列半导体存储设备及其修复方法

优先权

本申请要求于2008年1月15日向韩国知识产权局提交的韩国专利申请No.10-2008-0004552的优先权，其主题通过引用而被合并于此。

技术领域

本发明实施例涉及半导体存储设备，更具体地，涉及具有三维(3D)阵列结构的非易失性存储设备，并提供修复3D阵列的手段和方法。

背景技术

随着半导体制造技术的发展，对高密度存储器的需求不断增长。例如，在具有三维(3D)阵列结构的存储设备(此后称为“3D存储设备”)中可以提供高密度存储器。已经有多种实现3D存储设备的方法，例如，题为“Three-Dimensional Read-Only Memory(三维只读存储器)”的美国专利No.5,835,396(1998年11月10号出版)、题为“Vertically Stacked FieldProgrammable Nonvolatile Memory and Method of Fabrication(垂直堆叠现场可编程非易失性存储器及制造方法)”的美国专利No.6,034,882(2000年3月7号出版)、以及题为“Word Line Arrangement Having Segmented Word Lines(具有分段字线的字线排列)”的美国专利No.7,002,825(2006年2月21号出版)，这些全部通过引用的方式而被合并于此。

3D存储设备包括在多个半导体材料层中形成的存储单元阵列。半导体材料层可以包括公知的硅衬底和顺序地堆叠在硅衬底上的层。使用各种工艺技术来堆叠这种层和衬底。为了屏蔽在堆叠的衬底或层之间的电子特性的偏差，人们正在将多种技术应用于3D存储设备。因此，为了减少在堆叠的衬底或层上所形成的存储单元之间以及在非堆叠的衬底或层上所形成的存储单元之间的电子偏差，必须考虑技术升级。

3D存储设备的出现非常有利于面积受限的存储设备扩大存储容量。因此，为了高效地操作和驱动3D存储设备，有必要优化3D存储设备的特性，包括在多层衬底中所加工的存储单元。例如，对有缺陷的存储单元的修复操作对于功能可靠性是重要的。

发明内容

本发明的一个方面提供非易失性存储设备，包括三维(3D)单元(cell)阵列、列选择电路和熔丝块。3D单元阵列包括位于相应堆叠的衬底层中的多个单元阵列，该单元阵列共享位线。列选择电路选择包含在3D单元阵列中的存储单元。熔丝块控制列选择电路利用位于3D单元阵列中的多个冗余位线之一来修复有缺陷的列。

本发明的另一个方面提供非易失性存储设备，包括3D单元阵列、列选择电路和熔丝块。3D单元阵列包括位于相应堆叠的衬底层中的多个单元阵列，该单元阵列共享位线。列选择电路选择与3D单元阵列相连的位线。熔丝块控制列选择电路响应于与衬底层对应的层地址和列地址、利用位于3D单元阵列中的冗余位线之一来修复有缺陷的列。3D单元阵列进一步包括：第一存储单位(unit)，与衬底层相对应并且被连接到第一位线；第二存储单位，与衬底层相对应并且被连接到第二位线；以及冗余存储单位，与衬底层相对应并且被连接到冗余位线。

本发明的另一个方面提供非易失性存储设备，包括3D单元阵列、列选择电路和熔丝块。所述单元阵列包括在相应堆叠的衬底层中所形成的多个单元阵列，该单元阵列共享位线。列选择电路选择与3D单元阵列相连的位线。熔丝块控制列选择电路响应于列地址、利用位于3D单元阵列中的冗余位线来修复缺陷列。3D单元阵列进一步包括：多个第一存储单位，与衬底层相对应并且被连接到第一位线；多个第二存储单位，与衬底层相对应并且被连接到第二位线；多个第一冗余存储单位，与衬底层相对应并且被连接到第一冗余位线；多个第二冗余存储单位，与衬底层相对应并且被连接到第二冗余位线。

本发明的另一个方面提供非易失性存储设备，包括3D单元阵列、多个行译码器和熔丝块。3D单元阵列包括位于堆叠的衬底层中的多个单元阵列。行译码器对应于单元阵列并且选择单元阵列的存储块。熔丝块控制行译码器利用位于单元阵列中的冗余存储块来修复单元阵列中的有缺陷的存储块。

本发明的另一个方面还提供非易失性存储设备，包括3D单元阵列、多个行译码器和熔丝块。3D单元阵列包括在相应堆叠的衬底层中的多个单元阵列。行译码器对应于衬底层并且从单元阵列中选择存储块。熔丝块控制行译码器利用含有单元阵列之一的衬底层的冗余存储块来修复单元阵列中的有缺陷的存储块。

利用这些结构，根据本发明实施例的非易失性存储设备提高了修复效率。即使对于复杂的3D单元阵列结构，3D存储设备也能够执行对有缺陷的存储区域的修复操作。更进一步，堆叠的层可以共享存储单位，进一步提高了修复效率。

附图说明

下面将参考附图描述本发明的非限定和非穷尽的实施例，除非另有规定，附图中相似的参考标号指代相似的部件，其中

图1是根据本发明实施例的包括3D单元阵列的存储设备的框图；

图2是示出根据本发明第一实施例的修复方法的示意图；

图3是示出根据本发明第一实施例的熔丝块和列选择电路的框图；

图4是示出根据本发明第二实施例的修复方法的示意图；

图5是示出根据本发明第二实施例的熔丝块和列选择电路的框图；

图6是根据本发明第三实施例的用于修复行缺陷的3D存储设备的框图；

图7是示出根据本发明第三实施例的修复方法的示意图；

图8是示出根据本发明第四实施例的用于修复行缺陷的3D存储设备的框图；

图9是示出根据本发明第四实施例的熔丝盒的熔丝单元的电路图；

图10是示出根据本发明第四实施例的块修复方法的示意图；

图11是根据本发明实施例的包括3D存储设备的存储系统的框图；

图12是示出根据本发明实施例的配备有存储系统的数字静态照相机的框图；

图13是根据本发明实施例的配备有存储系统的计算系统的框图；

图14(a)和14(b)示出根据本发明实施例的制造3D存储设备的示意过程。

具体实施方式

现在将参考示出本发明示例实施例的附图更全面地描述本发明。然而，可以以各种不同的形式来实施本发明，而不应当将本发明理解为仅仅局限于所示出的实施例。相反，提供这些实施例作为示例，以便将本发明的构思传递给本领域技术人员。因此，不描述与本发明一些实施例有关的已知过程、元件和技术。在整个附图和描述中，使用相同的参考标号表示相同或相似的元件。此外，在附图中，为了清楚起见可以夸大元件和区域的大小和相对大小。

图1是根据本发明示例实施例的包括三维(3D)单元阵列的3D存储设备的框图。参考图1，3D存储设备包括：单元阵列10和40，分别在两个衬底层中形成；以及选择电路20、30和50，用于指定分别包含在单元阵列10和40中的存储单位MU<1>和MU<2>。3D存储设备也包括熔丝块60，用于按列执行修复操作。在此描述中，排列在多个衬底层中的单元阵列(例如，单元阵列10和40)被统称为“3D单元阵列”。后面的描述是关于修复含有3D单元阵列的3D存储设备中的缺陷。

第一和第二单元阵列10和40表示在彼此不同的衬底层(或层)中所形成的存储单位的阵列。第一单元阵列10包括在第一衬底层上所排列的多个存储单位。在图1中，为了说明方便，在第一衬底层上只显示一个存储单位MU<1>作为第一单元阵列10中所包含的代表性存储单位。存储单位MU<1>可以通过字线WL<1>和位线BL<1>来选择。同样，在图1中，在第二衬底层上只显示了一个存储单位MU<2>作为在第二单元阵列40中所包含的代表性存储单位。存储单位MU<2>可以通过字线WL<2>和位线BL<1>来选择。然而，实际情况是，每个衬底层都包括多个字线和位线，以及被布置在字线和位线的交点处的多个存储单位。

在衬底层中可以独立地形成第一行译码器(X-DEC_1)20和第二行译码器(X-DEC_2)50，或者可以在单个衬底层中排列行译码器20和50，以便提高制造工艺的效率。第一行译码器20执行第一单元阵列10的存储单位的行选择(或者字线选择)。第一行译码器20响应于行地址从第一单元阵列10中选择一行或存储块。第二行译码器50以相同的方式与第一行译码器20独立地操作第二单元阵列40。第一和第二行译码器20和50也能够响应于为行修复所提供的熔丝数据FD_R而彼此独立地执行他们自身的修复操作。

列译码器30选择与列地址相对应的列(或者位线)。在3D单元阵列结构中，将列译码器30所选择的位线连接到与衬底层的列相对应的位线。例如，列译码器30选择位线BL<1>导致了同时选择与第一单元阵列10相对应的位线BL<11>和与第二单元阵列40相对应的位线BL<12>。因而，存储单位MU<1>与存储单位MU<2>共用位线BL<1>。虽然为了便于讨论根据衬底层的配置来描述位线BL<11>和BL<12>，但是应当理解在位线BL<1>中实际上包含两条位线。具体来说，以共享每个位线的列结构形成衬底层。更进一步，虽然图1仅仅显示了单个位线(例如，位线BL<1>)，但是应当理解基本上相同的结构适用于连接到列译码器30的所有位线。

熔丝块60检测输入地址并且产生用于列修复操作的熔丝数据FD_C或者用于行修复操作的熔丝数据FD_R。在各种实施例中，熔丝块60能够利用单个冗余列来修复多个有缺陷的列。更进一步，不管衬底层的位置如何，在衬底层中能够用没有缺陷的存储块来替代有缺陷的存储块。

3D存储设备可以是例如非易失性存储设备。例如，3D存储设备可以被实现为快闪存储设备、相变随机存取存储器(RAM)、铁电RAM等。然而，各种实施例并不限于非易失性存储设备。同时，每个代表性存储单位MU<1>和MU<2>可以是对应于例如存储单元、页、存储块、存储串或列的存储单位。

如上所述，根据本发明实施例的3D存储设备包括分别与第一和第二衬底层相对应的单元阵列10和40。单元阵列10和40每一个都包含冗余存储区域，以便修复由以三维形式堆叠的单元阵列10和40所产生的有缺陷的存储单位。为了用冗余存储区域来代替有缺陷的存储区域，提供用于选择单元阵列10或单元阵列40的层地址。

将分别在第一和第二衬底层中所形成的存储单位MU<1>和MU<2>连接到相同的线BL<1>，这是在修复操作中需要考虑的。第一和第二单元阵列10和40中的所有存储单位都使用这种结构，即两个衬底层中的两个存储单位共享一根位线。因此，虽然参考分别在第一和第二衬底层中所形成的第一和第二单元阵列10和40描述了代替有缺陷的存储单元的修复操作，但是应当理解，所述描述适用于在这些和其它衬底层中的其它存储单位，以及适用于多于两个的堆叠衬底层。

图2是示出根据本发明第一示例实施例的修复方法的示意图。参考图2，用按照由列选择电路及页缓冲器120所执行的顺序的箭头来表示响应于由熔丝块110所提供的修复信号或熔丝数据FD_C的修复操作。

第一衬底层130包括存储单元MC<10>、MC<11>、MC<12>和MC<13>，以及用于代替有缺陷的存储单元的冗余存储单元RMC<10>、RMC<11>和RMC<12>。第二衬底层140包括存储单元MC<20>、MC<21>、MC<22>和MC<23>，以及用于代替有缺陷的存储单元的冗余存储单元RMC<20>、RMC<21>和RMC<22>。在第一和第二衬底层130和140中所包含的存储单元MC<10>和MC<20>共享位线BL<0>。这样，为了对存储单元MC<20>进行编程，例如，将地电压作用于同样连接到存储单元MC<10>的位线BL<0>，以及将编程电压作用于字线WL<2>。通过这个操作，即使共用位线BL<0>，也能够对存储单元MC<10>和MC<20>交替地读取或编程。

然而，替代有缺陷的单元将会改变这种排列。因此，当在衬底层中所包含的存储单元正在共用位线时，用冗余存储单元替代有缺陷的单元会引起技术上的困难。根据本发明的第一实施例，用一个冗余位线来替代与有缺陷的单元相连的位线。也就是说，用所选择的一个冗余位线(例如，RBL<0>、RBL<1>或RBL<2>)来替代连接到属于第一和第二衬底层130和140之一的有缺陷的单元的位线(BL<0>、BL<1>、BL<2>或BL<3>)。当包含在第一或第二衬底层130和140中的共用一个位线的存储单元都有缺陷时，可以用一条冗余线来修复。然而，不能用一条冗余位线来代替分配到不同列地址的有缺陷的位线，如下所述。

例如，在共用位线BL<0>的存储单元当中，可以假定仅在位于第二衬底层140中的存储单元MC<20>中有缺陷。在这种情况下，对熔丝块110进行编程以便用例如冗余位线RBL<1>的冗余位线来替代位线BL<0>。另外，在共用位线BL<1>的存储单元当中，可以假定仅在位于第一衬底层130中的存储单元MC<11>中有缺陷。在这种情况下，对熔丝块110进行编程以便用例如冗余位线RBL<0>的另一个冗余位线来替代位线BL<1>。在这个例子中，位线BL<2>不用冗余位线来修复，因为不存在共用位线BL<2>的有缺陷的存储单元。

更进一步，在共享位线BL<3>的存储单元当中，假定在第一和第二衬底层130和140中所包含的存储单元MC<13>和MC<23>都是有缺陷的，则修复它们相对比较容易。具体来说，用例如冗余位线RBL<2>的冗余位线来简单地替代位线BL<3>，同时修复共享位线BL<3>的有缺陷的存储单元MC<13>和MC<23>。

熔丝块110接收输入地址ADD。对于以上所讨论的修复操作，有必要检测输入地址ADD是否包含与连接到有缺陷的单元的位线相对应的列地址，并且设置熔丝块110以产生熔丝数据FD_C。正如本领域技术人员所显而易见的，熔丝块110可以被实现为不同的形式，包括通过流过强电流或辐射激光而编程的熔丝盒，或者通过电子手段而编程的电子熔丝或非易失性存储器。换句话说，熔丝块110从输入地址ADD中只检测列地址，并且确定所检测的列地址与预备编程的有缺陷的单元相一致。基于所述确定，熔丝快110产生熔丝数据FD_C。

列选择电路及页缓冲器120响应于熔丝数据FD_C促使冗余位线替代连接到所有衬底层上的有缺陷的单元的位线。列选择电路及页缓冲器120也执行位线选择，用于分别用冗余位线来替代连接到一个衬底层中的有缺陷的存储单元的位线。通过所选择的位线能够将数据输入到存储单元或者从存储单元输出数据。因此，对在堆叠结构的3D存储设备中的有缺陷的单元可以执行列修复操作。

图3是示出根据本发明第一示例实施例的熔丝块110和列选择电路及页缓冲器120的配置和操作的框图。参考图3，3D存储设备包括熔丝块110，其获得与有缺陷的单元相对应的列地址。熔丝块110通过将输入列地址ADD与已编程的有缺陷的单元的列地址进行比较来确定开始修复操作。当输入列地址ADD与已编程的有缺陷的单元的列地址相同时，熔丝块110控制列选择电路121用指定的冗余位线来替代与有缺陷的单元对应的位线(和/或页缓冲器)。

更具体地，熔丝块110包括熔丝盒FB_0～FB_2，用于存储被用于指定冗余位线的有缺陷的列的地址的信息。用独立选择冗余位线的有缺陷的列的地址来编程熔丝盒FB_0～FB_2。例如，假定在熔丝盒(FB_0)111、熔丝盒(FB_1)112和熔丝盒(FB3)的每一个中编程有缺陷的列的地址。

当在熔丝盒(FB_0)111中所编程的列地址与输入列地址ADD相同时，熔丝盒(FB_0)111产生熔丝数据FD_C<0>，并且将熔丝数据FD_C<0>提供给列选择电路121以替代有缺陷的列。因此，选择冗余位线RBL<0>和冗余页缓冲器(RPB0)127，而不是选择与有缺陷的列对应的位线。当在熔丝盒(FB_1)112中所编程的有缺陷的列的列地址与输入列地址ADD相同时，熔丝盒(FB_1)112产生熔丝数据FD_C<1>，并将其提供给列选择电路121，该列选择电路121选择冗余位线RBL<1>和冗余页缓冲器(RPB1)128，而不是选择与有缺陷的列对应的位线。同样，当在熔丝盒(FB_2)113所编程的列地址与输入列地址ADD相同时，熔丝盒(FB_2)113产生熔丝数据FD_C<2>，并且将其提供给列选择电路121，该列选择电路121选择冗余位线RBL<2>和冗余页缓冲器(RPB2)129，而不是选择与有缺陷的块对应的位线。熔丝数据FD_C<0>～FD_C<2>也可以被实现为修复信号。

除非输入列地址与在熔丝盒FD_0～FB_2中所编程的有缺陷的列地址相同，否则熔丝块110不激活修复信号。然后，列选择电路121控制列选择器123指定正常的位线BL<0>～BL<n-1>和页缓冲器PB0～PBn-1。

列选择电路121包括输入/输出多路器122、主列选择器123和冗余列选择器124。通过由熔丝盒所提供的熔丝数据FD_C<2：0>来激活冗余列选择器124和输入/输出多路器122，并且使得冗余位线RBL<0>～RBL<2>和冗余页缓冲器RPB0～RPB2能够与输入/输出线I/O相连。

如图3中所看到的，熔丝块110的熔丝盒按照各自的冗余位线来排列。此外，熔丝块110仅仅响应列地址来用冗余列代替有缺陷的列，而不考虑对应于衬底层的地址信息。就是说，如果共享位线的存储单元(在相应衬底层中)中的至少一个是有缺陷的，则用冗余位线替代整个位线。在这种情况下，即使在共享单个位线的存储单元中的非缺陷的单元也必须用冗余位线的对应冗余存储单元来替代，而不考虑衬底层。就是说，不含缺陷的衬底的存储单元(或者列)仍然可以被实际上看作是有缺陷的。因此，必须准备有足够多的冗余存储单元以适应在修复操作中替代非缺陷的以及有缺陷的存储单元的需要，这使得成本增加。

图4是示出根据本发明的第二示例实施例的修复方法的示意图，该方法可以提高经济效率。参考图4，熔丝块210能够设置冗余位线来修复与衬底层的最大数相一致的有缺陷的列。换句话说，熔丝块210被配置为用单个冗余位线来修复多个有缺陷的位线(或者列)。根据本发明实施例，这提供了3D存储设备的高效列冗余结构，如下所述。

熔丝块210通过感测输入地址ADD来得到有缺陷的列，并且如果输入地址ADD与有缺陷的列相一致，则输出修复信号以激活列冗余链。根据第二示例实施例，熔丝块210包括熔丝盒，其中与衬底层的最大数相一致地对列地址进行编程。例如，在具有在两个衬底层中所形成的单元阵列的3D存储设备中，分配两个熔丝盒来选择一个冗余线。这样，与冗余位线对应的熔丝盒被设置为感测两个列地址。利用这种熔丝盒配置，单一冗余位线能够为每个衬底层提供独立的冗余。

因此，熔丝块210必须包括这样的熔丝盒，它针对一个冗余位线存储与衬底层数相应的列地址。例如，在具有两个衬底层的3D存储设备中，有必要为分别修复在第一和第二衬底层230和240中的有缺陷的列准备两个熔丝盒。一个冗余位线的熔丝盒能够存储与第一衬底层的有缺陷的列之一和第二衬底的有缺陷的列之一对应的列地址。将结合图5描述熔丝块210的配置和功能。

列选择电路及页缓冲器220参考输入地址ADD存取存储单元。在编程或读取操作期间，列选择电路及页缓冲器220从熔丝块210接收修复信号或者熔丝数据FD_C，然后从选择有缺陷的位线(包含有缺陷的单元)改变为选择冗余位线。

如图4中所示，排列有存储单元的第一和第二衬底层230和240共享位线。图4中，有缺陷的列的修复操作流程由与熔丝块210和列选择电路及页缓冲器220有关的箭头表示。位线共享结构基本上与图2中所示的相同。第一衬底层230包括存储单元MC<10>、MC<11>和MC<12>，以及冗余存储单元RMC<10>和RMC<11>。第二衬底层240包括存储单元MC<20>、MC<21>和MC<22>，以及冗余存储单元RMC<20>和RMC<21>。在第一和第二衬底层230和240中所包含的存储单元MC<10>和MC<20>共享位线BL<0>。

如图4中所示，位线BL<0>连接到位于第二衬底层240上的有缺陷的存储单元MC<20>，并且位线BL<1>连接到位于第一衬底层230上的有缺陷的存储单元MC<11>。尽管所述缺陷包含不同的位线BL<0>和BL<1>，他们都由冗余位线RBL<0>来替代。更进一步，正如在图2中所示的第一示例实施例一样，用冗余位线RBL<1>来替代连接到包含在第一和第二衬底层230和240中的有缺陷的单元MC<12>和MC<22>的位线BL<2>。根据这个修复方案，能够提高含有多衬底层单元阵列的3D存储设备的修复效率。

因此，例如，所述修复结构和方法可以提高3D存储设备的产量。虽然所示的3D存储设备包括在两个衬底层中形成的3D单元阵列，但应当理解，这种描述只是出于说明目的，并且本发明的各种实施例并不局限于任何特定的衬底层数。就是说，本发明的实施例也可应用于含有排列在多于两个衬底层上的3D单元阵列的3D存储设备。例如，在含有在共享位线的N(N是正整数)个衬底层中所形成的3D单元阵列的存储设备中，一个冗余位线能够修复N个有缺陷的列。

图5是示出根据本发明第二个示例实施例的熔丝块210的配置和操作的框图。参考图5，3D存储设备包括熔丝块210，其中有缺陷的单元的层地址被编程到该熔丝块210中。用于选择冗余位线的熔丝块210的每个熔丝盒单元211和212包括两个熔丝盒。具体来说，一个列冗余单元能够修复两个有缺陷的列，下面将参考图5详细讨论。

如上所述，熔丝块210包括用于选择冗余位线的多个熔丝盒单元，举例来说，由代表性的熔丝盒单元211和212来表示。用于选择一个冗余位线的熔丝盒单元包括与衬底层数相对应的熔丝盒。例如，用于选择冗余位线RBL<0>的熔丝盒单元211包括：熔丝盒FB_00，用于存储属于第一衬底层230的有缺陷的列的地址；以及熔丝盒FB_01，用于存储属于第二衬底层240的有缺陷的列的地址。用于选择冗余位线RBL<1>的熔丝盒单元212包括：熔丝盒FB_10，用于存储属于第一衬底层230的有缺陷的列的地址；以及熔丝盒FB_11，用于存储属于第二衬底层240的有缺陷的列的地址。当层地址选定第一衬底层230时，选择与第一衬底层一致的熔丝盒FB_00和FB_01。当层地址选定第二衬底层240时，选择与第二衬底层一致的熔丝盒FB_10和FB_11。当有一个地址与熔丝盒之一中的列地址相同时，与列地址对应的熔丝盒产生修复信号或者熔丝数据FD_C<3：0>并且将其传送给列选择电路221。

列选择电路221对位线操作并且响应于列地址输入/输出数据。在读操作期间，当输入的列地址与有缺陷的列的地址不匹配时，主列选择器223操作以选择主区域的位线BL<0>～BL<n-1>。通过输入/输出单元中的输入/输出多路器222来选择来自主区域的位线和相应页缓冲器的数据。在写操作期间，数据流与读操作相反。当从熔丝块210的熔丝盒FB_00、FB_01、FB_10、FB_11之一产生修复信号或熔丝数据FD_C<3：0>时，列选择电路221选择冗余区域的冗余位线RBL<0>～RBL<1>，而不是选择主区域的有缺陷的列。在熔丝盒FB_00中编程关于第一衬底层的有缺陷的列的地址信息，同时在熔丝盒FB_01中编程关于第二衬底层的有缺陷的列的地址信息，由此通过冗余位线RBL<1>来修复有缺陷的列。

当熔丝块210没有产生修复信号或者熔丝数据FD_C<3：0>时，列选择器223选择主区域的页缓冲器225和226，并且以正常模式激活它们。冗余区域的冗余页缓冲器227和228响应于修复信号或熔丝数据FD_C<3：0>的输入被激活。通过熔丝盒单元211来选择冗余页缓冲器(RPB0)227和冗余位线RBL<0>。例如，如果三个衬底层共享位线，则用与三个衬底层对应的列地址来编程用于选择冗余页缓冲器RPB0和冗余位线RBL<0>的熔丝盒单元211，在这种情况下，三个列地址可以相同也可以彼此不同。将与冗余页缓冲器RPB0和冗余位线RBL<0>相应的熔丝盒单元211的这种配置也应用于与冗余页缓冲器RPB1和冗余位线RBL<1>相应的熔丝盒单元212的配置。具体来说，由熔丝盒所选择的每个冗余位线与3D单元阵列的衬底层数相对应。

参考图5中所示的熔丝块210和列选择电路221的结构，将结合图4描述有缺陷的单元的修复操作。用在第一衬底层230中含有有缺陷的单元MC<11>的位线BL<1>的列地址来编程用于选择冗余位线RBL<0>的熔丝盒FB_00。用在第二衬底层240中含有有缺陷的单元MC<20>的位线BL<0>的列地址来编程用于选择冗余位线RBL<0>的熔丝盒FB_01。通过这种熔丝编程，能够使用冗余位线RBL<0>来修复与被分派到不同列地址的有缺陷的位线BL<0>和BL<1>相对应的有缺陷的列。在熔丝盒FB_10和FB_11中共同编程在第一和第二衬底层230和240中都含有有缺陷的单元的位线BL<2>的列地址。在这种情况下，不管层地址如何，为对应于位线BL<2>的地址选择冗余位线RBL<1>。

根据结合图4和5所描述的第二示例实施例，一个冗余位线可以操作与3D单元阵列的衬底层数相对应的数量的列冗余。例如，如果以5个衬底层的堆叠结构形成3D单元阵列，则一个冗余位线能够修复多达5个有缺陷的列。因此，所述3D存储设备能够使冗余效率最大化。

图6是根据本发明第三示例实施例的用于修复行缺陷的3D存储设备的框图。下面将参考图6描述3D存储设备的行修复方法，其中，3D存储设备具有与衬底层相对应的行译码器。为了讨论方便，将采纳一种快闪存储设备的代表性块译码方案，但是本发明实施例并不限于这种方案。

熔丝块310用于选择具有不同层地址但是具有相同块地址的冗余块，它包括与3D单元阵列的衬底层数相对应的熔丝盒单元311和312。在所描述实例中，3D单元阵列有两个衬底层，因此熔丝块310被配置为包括两个熔丝盒单元311和312。具体来说，熔丝块310包括：第一熔丝盒单元311，用于激活在第一衬底层中的冗余块；以及第二熔丝盒单元312，用于激活在第二衬底层中的冗余块。第一熔丝盒单元311可以包括用于存储第一衬底层的有缺陷的块地址的多个熔丝盒。第二熔丝盒单元312可以包括用于存储第二衬底层的有缺陷的块地址的多个熔丝盒。当输入到熔丝块310的层地址Layer ADD与第一衬底层相对应时，选择第一熔丝盒单元311。当输入到熔丝块310的块地址Block ADD与在第一熔丝盒单元311中所编程的有缺陷的块地址之一相同时，第一熔丝盒单元311输出修复使能信号FD_R1<N-1：0>以选择N个冗余块之一。然后，禁用与有缺陷的块相对应的包含在第一衬底层的行译码器330中的块译码器，同时激活包含在冗余行译码器320中的块译码器以修复有缺陷的块。

用第二衬底层中的有缺陷的块的块地址来编程第二熔丝盒单元312。当输入到熔丝块310的地址位当中的层地址Layer ADD与第二衬底层相对应时，选择第二熔丝盒单元312。当块地址BlockADD与在第二熔丝盒单元中所编程的有缺陷的块地址之一相同时，第二熔丝盒单元312输出修复使能信号ED_R2<N-1：0>以选择N个冗余块之一。然后，禁用与有缺陷的块相对应的包含在第二衬底层的行译码器350中的块译码器，同时激活包含在冗余行译码器340中的块译码器以修复有缺陷的块。

根据以上描述的带有行冗余结构的3D存储设备，通过用相应衬底层中的冗余存储块来代替有缺陷的存储块来修复衬底层中含有缺陷的存储块。对于修复功能来说，熔丝块310包括熔丝盒单元311和312，用于激活与衬底层相对应的冗余块。

图7是示出根据本发明第三示例实施例的由图6中所示的3D存储设备所执行的、在第一和第二衬底层中的行修复操作的示意图。参考图7，每个衬底层中所包含的有缺陷的存储块都用相同衬底层的冗余存储块来修复(或代替)。

例如，在第一衬底层中，当在主区域360的存储块BLK_11中有缺陷时，在熔丝盒单元(例如，图6的熔丝盒单元311)中编程存储块BLK_11的块地址。当输入的层地址Layer ADD与第一衬底层相对应，并且块地址BlockADD与存储块BLK_11相对应时，熔丝盒单元311产生修复使能信号FD_R1<N-1：0>以选择冗余存储块R_BLK_11代替存储块BLK_11。然后，响应于修复使能信号FD_R1<N-1：0>选择冗余存储块R_BLK_11。

同样，在第二衬底层中，例如，当在主区域380的存储块BLK_20和BLK_22中有缺陷时，在熔丝盒单元(例如，图6的熔丝盒单元312)中编程有缺陷的存储块的块地址。当输入到熔丝块310的层地址Layer ADD与第二衬底层相对应时，激活熔丝块312。当在熔丝盒单元312中所编程的块地址之一与输入到熔丝块310的块地址Block ADD相同时，熔丝盒单元312选择冗余存储块以便替代有缺陷的块。当块地址Block ADD与存储块BLK_20的地址相匹配时，熔丝盒单元312激活修复使能信号FD_R2<N-1：0>的一个比特，以便选择冗余存储块R_BLK_21来代替有缺陷的存储块BLK_20。当存储块地址Block ADD与存储块BLK_22的地址相匹配时，熔丝盒单元312激活修复使能信号FD_R2<N-1：0>的一比特，以便选择冗余存储块R_BLK_20来代替有缺陷的存储块BLK_22。

因此，在含有与衬底层中所布置的单元阵列相对应的独立行译码器(或块译码器)的3D存储设备中，冗余存储块包括分别被分配给衬底层的熔丝块。这种修复结构在含有3D单元阵列的3D存储设备中提供了行冗余构造。

然而，当衬底层中有缺陷的存储块的总数超过可替代的冗余存储块的数量时，3D存储设备可能不能修复有缺陷的块，这会影响可靠性。根据第四实施例的3D存储设备处理这个问题，它利用位于与有缺陷的存储块的衬底层不同的衬底层中的冗余存储块来替代有缺陷的存储块。

图8是根据本发明第四示例实施例的用于修复行缺陷的3D存储设备的框图，该设备实际上是基于图6中所示的第三实施例的块冗余结构的。参考图8，熔丝块410接受层地址Layer ADD和块地址Block ADD，并且检测所述地址是否与其中所编程的表示有缺陷的块的熔丝数据相匹配。当输入地址与有缺陷的块的地址相同时，熔丝块410能够选择冗余存储块来代替有缺陷的块，而不管衬底层的位置如何。例如，当被检测的有缺陷的块位于第一衬底层时，能够从位于第一或第二衬底层中的冗余存储块中选择冗余存储块来替代有缺陷的块。

熔丝块410包括能够选择在3D单元阵列中所包含的所有冗余存储块的熔丝盒FB_0～FB_2N-1。假定在第一和第二衬底层中包含有2N个冗余存储块，熔丝盒被准备用于存储2N个有缺陷的块地址(包括层地址)。换句话说，熔丝盒FB_0～FB_2N-1的每一个包括用于存储有缺陷的存储块的层地址的熔丝单元。因而，通过将有缺陷的存储块的层地址和块地址编程到熔丝盒FB_0～FB_2N-1之一中，可以简单地实现有缺陷的存储块的修复。

当需要通过在与有缺陷的存储块所在衬底层不同的衬底层中的冗余存储块来修复有缺陷的存储块时，将有缺陷的块的地址编程到与冗余存储块相应的熔丝盒。就是说，用表示衬底层位置的层地址和有缺陷的块地址一起来编程熔丝盒。

因此，在对有缺陷的块的修复操作期间，在编程熔丝块410的过程中对衬底层的位置没有限制。即使当一个衬底层中的所有冗余块都被使用时，也可以使用位于另一个衬底层中的冗余存储块进行其余的块修复操作，而不管衬底层的位置。

图9是示出根据本发明第四示例实施例的图8中所示的代表性熔丝盒(例如熔丝盒FB_0)的熔丝单元的电路图。参考图8，当熔丝F10～F19的编程状态(或者切断状态)分别与输入地址位A20～A29和nA20～nA29相匹配时，熔丝盒FB_0工作以通过激活熔丝数据FD_R<X>来选择相应的冗余存储块。

熔丝盒FB_0被配置为包括：熔丝单元411，用于存储有缺陷的存储块的块地址；熔丝单元412，用于存储表示包含有缺陷的存储块的衬底层的层地址。因而，尽管熔丝盒FB_0选择位于第一衬底层中的冗余存储块，但是如果用与第二衬底层相对应的层地址来编程熔丝单元412，则能够使用冗余存储块来修复第二衬底层中的有缺陷的存储块。这通过将第二衬底层的层地址编程到相应的熔丝F16～F19来实现。尽管图9示出了将层地址分配给地址位A28和A29的配置实例，但这仅仅是为了示例目的，应当理解，在本发明的各种实施例中，熔丝盒FB_0并不限于这种配置。

图10是示出根据本发明第四示例实施例的图9中所示的熔丝盒结构的块修复操作的示意图。参考图10，分布在衬底层上的有缺陷的存储块能够用位于相同衬底层中的冗余存储块来替代。此外，即使第二衬底层的主区域480中的有缺陷的块数多于第一衬底层中的冗余区域490中所准备的冗余块数，3D存储设备仍然能够成功地修复额外的有缺陷的块。例如，如果第二衬底层中的存储块BLK_23有缺陷，则能够通过将熔丝增加到与层地址相应的熔丝盒，来用第一衬底层的冗余存储块R_BLK_10来替代它。换句话说，当在同一衬底层中没有更多的冗余存储块时，能够通过位于第一衬底层中的剩余冗余存储块R_BLK_10来修复有缺陷的存储块BLK_23。

因此，即使当有缺陷的块被集中于特定衬底层上时，3D存储设备也能够成功可靠地修复所有缺陷。因此，根据本实施例的修复方案有助于增强3D存储设备的产量。

图11是根据本发明示例实施例的包括具有3D单元阵列的非易失性存储设备520的存储系统500(诸如存储卡或者固态磁盘(SSD))的框图。参考图11，能够存储大量数据的存储系统500包括具有堆叠阵列结构的非易失性存储设备520。存储系统500包括存储器控制器510，用于控制主机和非易失性存储设备520之间的整个数据交换。存储系统500包括用具有堆叠结构的3D存储设备所构成的非易失性存储设备520。

静态随机存取存储器(SRAM)511被用作处理单元512的工作存储器。用连接到存储系统500的主机的数据交换协议来装备主机接口513。检错/纠错(ECC)块514工作以检测和纠正从非易失性存储设备520所读取的数据的错误。存储器接口515工作以与非易失性存储设备交互。中央处理单元(CPU)512执行与存储器控制器510交换数据的总控制操作。虽然在图11中没有示出，但本领域技术人员应当理解，存储系统500可以进一步包括用于存储代码数据的只读存储器(ROM)，例如以便与主机交互。

非易失性存储设备520可以由快闪存储设备或者阻性存储器来形成，例如相变RAM或者阻性RAM，但是非易失性存储设备520可以由各种其它存储设备来形成，例如纳米浮栅存储器(NFGM)、聚合RAM(PoRAM)、磁RAM(MRAM)、或者铁电RAM(FRAM)。虽然图11示出了包括单个非易失性存储设备520的配置，但是应当理解，例如，可以以多芯片封装(MCP)的形式包括多个非易失性存储设备520，其中在一个封装中装配多个设备。

存储系统500可以以能够实现大容量的SSD的方式形成。虽然在图11中未示出，但是可以将存储系统500提供为能够与应用芯片组、相机图像处理器(CIS)、移动DRAM等交换大量数据的信息处理装置所用的存储器。此外，存储系统500可以被配置在多媒体卡(MMC)、安全数字(SD)卡、微SD卡、存储棒、身份(ID)卡、个人计算机存储卡国际联合会(PCMCIA)卡、芯片卡、通用串行总线(USB)卡、智能卡、小型快闪(CF)卡等中。

图12是示出根据本发明示例实施例的配有存储系统的电子装置的功能配置的框图。如图12中所示，例如，在数字静态照相机600中可以实现所述电子装置。数字静态照相机600包括根据本发明实施例所配置的存储系统610。例如，在数字静态照相机600中所嵌入的存储系统610包括非易失性存储设备611作为数据存储器。可以以3D堆叠的结构形成非易失性存储设备611，正如参考各种实施例所描述的。数字静态照相机600也包括使能与存储系统610的交互的卡接口或存储器控制器620、微控制单元(MCU)630、以及相机图像处理器640，所有这些都连接到总线。相机图像处理器640接收来自图像传感器650的图像信号，而图像传感器650产生来自透镜的光学图像。数字静态照相机600也包括显示器660，基于图像信号提供可视图像。此外，数字静态照相机600包括提供电源的电池670。虽然没有在图12中示出，但是数字静态照相机600的存储系统610可以进一步与应用芯片组、移动DRAM等相关联。

非易失性存储设备611即使在没有供电的情况下也能够保持数据。随着非易失性存储设备在诸如移动电话、个人数字助理(PDA)、数字静态照相机、便携式游戏控制台、MP3播放器、全球定位系统(GPS)等移动装置中越来越多地使用，例如非易失性存储设备611的非易失性存储设备被广泛用于代码存储以及数据存储。此外，能够将非易失性存储设备用在例如高清晰(HD)电视、数字视频盘(DVD)、路由器等的家庭应用中。

也可以将非易失性存储设备611应用于嵌入式系统，与通用计算机不同，嵌入式系统是一种至少被部分地嵌入被配置为专门执行特定计算功能的其它类型设备的计算系统。嵌入式系统必须具有带中央处理单元的操作系统，通过运行应用程序来执行特定过程。嵌入式系统的实例包括用于控制军事装置、工业机器、通信系统、机顶盒、以及例如数字电视和数字静态照相机的家用电器的系统。

图13是根据本发明示例实施例的装备有存储系统710的计算系统700的框图。参考图13，将存储系统710嵌入到例如计算系统700的信息处理系统中，例如，移动装置或者桌上型计算机。计算系统700包括由接口或存储器控制器711和非易失性存储设备712所组成的存储系统710。计算系统700进一步包括CPU750、RAM740、用户接口730和调制解调器720，它们都电连接到总线760。根据各种实施例，存储系统710可以被配置为具有与上面所讨论的存储卡或系统相同的结构，并且非易失性存储设备712可以被配置为具有3D堆叠的结构。通过用户接口730所提供的数据或者由CPU750所处理的数据经由存储器控制器711被存储到非易失性存储设备712中。CPU750和其它系统元件，作为到存储系统710的主机，可以被提供来自存储系统710的高可靠数据。图13中所示的计算系统700可以被安装在桌上型计算机或者例如笔记本型计算机或移动电话的便携装置中。

图14(a)和14(b)是示出根据本发明示例实施例的在晶片(wafer)上生产3D存储设备的过程的示意图。将3D存储设备形成在集成电路中所提供的3D存储区域上，或者作为专用芯片管芯(die)来形成。

参考图14(a)，可以将3D存储设备812包含在晶片810的集成电路(IC)管芯811中。可以将IC管芯811配置在应用芯片组(例如，显示驱动器IC(DDI))中，或者配置在具有各种属性的磁形(magnetic shape)存储器(MSM)、CPU、片上系统(SoC)中。例如，可以将IC管芯811中所包含的3D存储设备用作快速数据存取的高速缓存存储器、具有非易失性特性的ROM或者引导存储器。

参考图14(b)，可以以诸如易失或非易失性存储器的单一产品形式生产晶片820的3D存储设备821。可以以诸如PRAM或者阻性RAM的阻性存储器形式，或者以诸如NFGM、PoRAM、MRAM、FRAM等的非易失性存储器形式来配置3D存储设备821。

更进一步，能够将根据各种示例实施例的3D存储设备或者包含3D存储设备的IC或存储系统通过各种类型的封装安装在计算系统上。例如，可以用任何封装类型来包括所述存储系统，例如，层叠(PoP)封装、球栅阵列(BGA)封装、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、晶片包中的管芯(Die in Waffle Pack)、晶片板中的管芯(Die in Waffle Form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、金属四边扁平封装(MQFP)、薄四边扁平封装(TQFP)、小外形集成电路封装(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、薄四边扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级焊接封装(WFP)、晶片级处理堆叠封装(WSP)。

如上所述，本发明实施例提供一种有效修复的冗余方案，即使对具有堆叠单元阵列结构的3D存储设备也有效，因此提高了3D存储设备的产量。

虽然已经参考示例实施例描述了本发明，但是本领域技术人员应当理解，在不脱离本发明精神和范围的情况下可以进行各种改变和修正。因此，应当理解以上实施例不是限定性的，而是说明性的。

Claims

1.一种非易失性存储设备，包括：

三维3D单元阵列，包括位于相应多个堆叠衬底层中的多个单元阵列，所述单元阵列共享位线；

列选择电路，选择包括在该3D单元阵列中的存储单位；以及

熔丝块，控制该列选择电路利用位于3D单元阵列中的多个冗余位线中的一个来修复多个有缺陷的列。

2.如权利要求1所述的非易失性存储设备，其中，所述有缺陷的列的数量等于或小于堆叠衬底层的数量。

3.如权利要求1所述的非易失性存储设备，其中，所述熔丝块包括熔丝电路，用于存储有缺陷的列的地址以选择冗余位线。

4.如权利要求3所述的非易失性存储设备，其中，与所述有缺陷的列的地址相对应的有缺陷的位线连接到多个有缺陷的存储单位。

5.如权利要求1所述的非易失性存储设备，其中，所述熔丝块包括多个熔丝电路，每个熔丝电路存储多个有缺陷的列的地址以选择冗余位线。

6.如权利要求5所述的非易失性存储设备，其中，熔丝电路在数量上与衬底层相对应。

7.如权利要求6所述的非易失性存储设备，其中，通过与每个衬底层相对应的层地址来选择每个熔丝电路。

8.如权利要求1所述的非易失性存储设备，其中，所述存储单位在非易失性存储器中。

9.一种非易失性存储设备，包括：

三维3D单元阵列，包括在相应多个堆叠衬底层中所形成的多个单元阵列，所述单元阵列共享位线；

列选择电路，选择连接到3D单元阵列的位线；以及

熔丝块，控制所述列选择电路响应于与衬底层相对应的层地址和列地址、使用位于3D单元阵列中的冗余位线之一来修复多个有缺陷的列，

其中，该3D单元阵列进一步包括：

第一存储单位，与衬底层相对应，并且连接到第一位线；

第二存储单位，与衬底层相对应，并且连接到第二位线；以及

冗余存储单位，与衬底层相对应，并且连接到冗余位线。

10.如权利要求9所述的非易失性存储设备，其中，当存在至少一个有缺陷的第一存储单位时，所述熔丝块存储与第一位线相对应的列地址，并且控制列选择电路响应于与第一位线相对应的列地址的输入来选择冗余位线。

11.如权利要求9所述的非易失性存储设备，其中，当该至少一个有缺陷的第一存储单位具有与有缺陷的第二存储单位不同的衬底层时，所述熔丝块控制列选择电路响应于与第一位线相对应的列地址和与第二位线相对应的列地址来选择冗余位线。

12.如权利要求11所述的非易失性存储设备，其中，所述熔丝块包括至少两个熔丝盒单元。

13.如权利要求12所述的非易失性存储设备，其中，所述熔丝盒单元之一响应于与衬底层相对应的层地址被激活。

14.一种非易失性存储设备，包括：

列选择电路，选择连接到该3D单元阵列的位线；以及

熔丝块，控制该列选择电路响应于列地址、用位于3D单元阵列中的冗余位线来修复有缺陷的列，

其中，3D单元阵列进一步包括：

多个第一存储单位，与多个衬底层相对应，并且连接到第一位线；

多个第二存储单位，与多个衬底层相对应，并且连接到第二位线；

多个第一冗余存储单位，与多个衬底层相对应，并且连接到第一冗余位线；以及

多个第二冗余存储单位，与多个衬底层相对应，并且连接到第二冗余位线。

15.如权利要求14所述的非易失性存储设备，其中，当存在至少一个有缺陷的第一存储单位时，所述熔丝块存储与第一位线相对应的列地址，并且控制列选择电路响应于与第一位线相对应的列地址的输入来选择第一冗余位线。

16.如权利要求15所述的非易失性存储设备，其中，当存在至少一个有缺陷的第二存储单位时，所述熔丝块存储与第二位线相对应的列地址，并且控制列选择电路响应于与第二位线相对应的列地址的输入来选择第二冗余位线。

17.如权利要求14所述的非易失性存储设备，其中，所述熔丝块包括两个熔丝盒单元，用于存储有缺陷的列的地址以选择冗余位线。

18.一种非易失性存储设备，包括：

三维3D单元阵列，包括位于多个堆叠衬底层中的多个单元阵列；

多个行译码器，与多个单元阵列相对应，并且选择多个单元阵列的存储块；以及

熔丝块，用于控制多个行译码器利用位于单元阵列中的冗余存储块来修复单元阵列的有缺陷的存储块。

19.如权利要求18所述的非易失性存储设备，其中，所述熔丝块包括多个熔丝盒，用于选择与单元阵列相对应的冗余存储块。

20.如权利要求19所述的非易失性存储设备，其中，每个熔丝盒包括存储单元，用与含有有缺陷的存储块的衬底层相对应的层地址来编程。

21.如权利要求20所述的非易失性存储设备，其中，当所编程的地址与输入块和层地址相同时，该熔丝盒控制行译码器相应地选择冗余存储块。

22.一种非易失性存储设备，包括：

三维3D单元阵列，包括在相应的多个堆叠衬底层中的多个单元阵列；

多个行译码器，与多个衬底层相对应，并且从单元阵列中选择存储块；以及

熔丝块，用于控制多个行译码器利用含有单元阵列之一的衬底层的冗余存储块来修复单元阵列的有缺陷的存储块。

23.如权利要求22所述的非易失性存储设备，其中，所述熔丝块包括与多个衬底层相对应的多个熔丝盒，每个熔丝盒存储有缺陷的存储块的块地址。

24.如权利要求23所述的非易失性存储设备，其中，通过与每个衬底层相对应的层地址来选择每个熔丝盒。

25.一种存储系统，包括：

如权利要求1中所描述的非易失性存储设备，以及

控制非易失性存储设备的存储器控制器。