CN101506968A - 屏蔽浮栅隧穿元件结构 - Google Patents
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Abstract
一种用于屏蔽浮栅隧穿元件的方法和对应的结构。该方法包括：使用标准CMOS工艺在由形成于基板中被场氧化物包围的第一和第二掺杂阱区所限定的两个有源区中将浮栅置于栅氧化物上，并且形成浮栅屏蔽层以封闭该浮栅。该浮栅包括第一掺杂阱区中有源区上的第一浮栅部件以及第二掺杂阱区中有源区上的第二浮栅部件。第一浮栅部件显著小于第二浮栅部件以便于为在第一掺杂阱区与第一浮栅部件之间发生的Fowler－Nordheim隧穿提供足够的电压耦合。该隧穿的方向由施加到所掺杂阱区之一的高电压确定。
Description
相关申请的交叉引用
本申请要求2006年8月21日提交的美国临时申请No.60/839,262的优先权，该申请通过引用结合于此。
发明领域
本发明一般涉及浮栅电路，尤其涉及用于高精度浮栅电压基准电路的遂穿元件。
发明背景
高精度模拟浮栅电压基准电路在2005年1月25日授权的美国专利No.6,847,555中描述，该专利通过引用结合于此。高精度CMOS浮栅模拟电压基准的工作原理也在Ahuja，B.K.等人、题为“A very high precision 500-nA CMOSfloating-gate analog voltage reference”(极高精度500-nA CMOS浮栅模拟电压基准)一文，IEEE固态电路杂志、卷40、12期、2005年11月、第2364-2372页中描述，该文章通过引用结合于此。图1A是浮栅电压基准电路的说明性现有技术等效电路图10。如以上标识的Ahuja参考文献所述，两个隧穿元件即隧道二极管T1和T2需要在它们之间的接合处的浮栅节点上设置固定电压。基本上，使用通过多晶硅间氧化物的Fowler-Nordheim隧穿，隧穿元件T1被用来在编程期间通过提高VP并降低VN对浮栅节点充电，隧穿元件T2被用来对浮栅节点放电。当浮栅节点上的电压到达所需设定电平时，两个隧穿元件都通过使VP和VN约零伏特来关断。因而，固定电荷被永久存储在浮栅上以供设备的正常操作。
图1B是示出图1A中的串联隧穿元件T1和T2的截面图和示例性电路图。现有技术等效电路图在20示出且物理实现截面在30示出。如截面所见，有形成于基板上的多晶硅层(poly1)和另一多晶硅层(poly2)以及两个电子隧穿区。在限定这些隧穿区的两个预定位置，poly2层与poly1层重叠并且其间有薄的氧化物电介质。通常，多晶硅层1和2通过约400A的氧化物电介质相互分开，并且浮栅(FG)被电介质完全包围。电绝缘浮栅包括连接在一起的poly1层和poly2层，如接触区70所示。在poly1/poly2的边缘，增强的发射隧穿在约10-12V的隧穿电压发生。两个隧道区都具有给定电容。
图1B所示的物理实现的一个缺点是其形成需要特定的非标准CMOS工艺，该工艺自身不适于简单的模拟设计。即，形成图1B中结构所需的特定工艺不采用在这里也称为标准CMOS工艺的已知且便宜的通用CMOS工艺。此实现的另一缺点是该工艺不能用导电层完全覆盖浮栅元件，由此使浮栅与覆盖电介质隔离。作为其结果，总存在于浮栅上电介质中的低浓度的移动和极化电荷会影响存储于浮栅中的电荷量。因而，期望使用提供完全封闭的浮栅元件的通用CMOS技术来构建隧道二极管结构。包括使用标准CMOS工艺形成的基于浮栅的电容器和晶体管元件的存储器件在申请S/N.11/498,628的共同待审申请“A multiple time programmable(MTP)PMOS floating gate-basednon-volatile memory device for a general-purpose CMOS technology with thickgate oxide”(针对通用CMOS技术的具有厚栅氧化物的可多次编程(MTP)PMOS的基于浮栅的非易失性存储器件)中描述，该申请通过引用结合于此。需要使用通用CMOS技术来构造可用于高精确度电压基准电路的隧穿元件结构。
在浮栅上存储精确量电荷所需的基于浮栅器件(如在浮栅基准电路中)对总存在于沉积在浮栅上的电介质中的低密度移动离子和极化电荷的存在高度敏感。移动和极化电荷密度通常不足以对不需要高精度电压的器件的电路性能产生不利影响。例如，这些效应没有不利地影响上述共同待审申请中所描述的存储器件的电路性能。相反地，为提供高精度浮栅电压基准电路，浮栅需要与覆盖电介质屏蔽以便于最小化所存储电荷与移动和极化电荷之间的反应。使用标准CMOS工艺的已知方法的缺点是它们不提供高精度浮栅电压基准电路必需的浮栅的所需屏蔽。
浮栅屏蔽通常通过多数EEPROM或者闪存EEPROM技术中所存在的耦合电容器多晶硅层形成。此已知方法的缺点是EEPROM技术不提供为精确模拟电压基准电路所需以及实现高度集成所需的器件组。高精度电路所需的高度集成可通过在通用CMOS技术中嵌入EEPROM实现。此嵌入工艺的缺点是它非常昂贵，这主要由所需的大量附加工艺操作导致。另一缺点是在采用已知可用结构时，小区域的浮栅节点可能未被屏蔽从而导致劣化的性能。
因此存在使用通用CMOS技术来构造结构的器件及相应方法的需要，该结构提供高精度浮栅电压基准所需的Fowler-Nordheim隧穿功能以及屏蔽浮栅。
发明概要
本发明提供屏蔽用通用CMOS技术制造的基于浮栅的隧穿元件的器件及相应方法。
宽泛地说，本发明提供一种屏蔽浮栅隧穿元件结构的方法，该方法包括以下步骤：在由基板的第一和第二掺杂阱区限定的两个有源区中将浮栅置于栅氧化物上，该浮栅包括第一掺杂阱区上的第一浮栅部分以及第二掺杂阱区上的第二浮栅部分，其中该第一浮栅部分显著小于第二浮栅部分以便于为在第一掺杂阱区与第一浮栅部分之间发生的Fowler-Nordheim隧穿提供充足的电压耦合；以及形成浮栅屏蔽层以便于封闭浮栅。
宽泛地说，本发明提供一种屏蔽浮栅隧穿元件结构，该结构包括：在由基板的第一和第二掺杂阱区限定的两个有源区中置于栅氧化物上的浮栅，该浮栅包括第一掺杂阱区上的第一浮栅部分以及第二掺杂阱区上的第二浮栅部分，其中该第一浮栅部分显著小于第二浮栅部分以便于为在第一掺杂阱区与第一浮栅部分之间发生的Fowler-Nordheim隧穿提供充足的电压耦合；以及形成以封闭浮栅的浮栅屏蔽层。
宽泛地说，本发明还提供一种屏蔽浮栅隧穿元件结构，该结构包括：在由形成于P基板中的第一和第二N阱区限定的两个有源区中置于栅氧化物上的浮栅，该浮栅包括第一N阱区上的第一浮栅部分以及第二N阱区上的第二浮栅部分，其中该第一浮栅部分显著小于第二浮栅部分以便于为在第一N阱区与第一浮栅部分之间发生的Fowler-Nordheim隧穿提供充足的电压耦合；形成于第一N阱区中并且被第一沟道区分隔开的第一和第二扩散区；形成于第二N阱区中并且被第二沟道区分隔开的第三和第四扩散区；形成于第二和第三扩散区之间的场氧化物区；形成于P基板中第一和第二N阱区之间的P阱区；以及形成以封闭浮栅的浮栅屏蔽层。
参考以下描述、所附权利要求书以及附图将更佳地理解本发明的这些和其他各实施例、特征、方面以及优点。
附图简述
图1A是浮栅电压基准电路的说明性现有技术等效电路图；
图1B是示出图1A中的串联隧道二极管的截面图和示例性电路图；
图2示出根据本发明优选实施例的用于其中浮栅多晶硅层被导电屏蔽层完全封闭的高精度浮栅基准电路的隧道元件结构的布局的俯视图；
图2A是图2中结构的等效电路的示意图；
图3A是图2左侧的有源区旋转九十度的图2的布局的示例性简化图；
图3B示出对应于图3A中的简化布局的结构的部分示意图；
图4是根据优选实施例的图2中结构沿A-A的截面图，该结构包括多晶硅浮栅屏蔽层110A和分隔开的N+扩散区；
图5是根据替换实施例的图2中结构沿A-A的截面图，该结构包括多晶硅浮栅屏蔽层、分隔开的P+扩散区、以及N+区；以及
图6是根据本发明替换实施例的具有TiN或TiW浮栅屏蔽层的图2中结构沿A-A的截面图。
附图标记或名称在附图中用来指示其中所示的某些部件、方面或特征，并且不止一个附图所通用的附图标记指示其中所示的相同的部件、方面或特征。
发明详述
图2示出根据本发明优选实施例的其中浮栅元件被浮栅导电屏蔽层完全封闭的隧道二极管100的俯视图。隧道二极管结构100使用标准CMOS工艺构造。等效电路图在图2A中示出。如图2A所示，隧道二极管包括端子VC1和VC2之间的与耦合电容器C耦合串联的隧穿电容器Ctun。浮栅接合部分120在图2A中标识为Ctun的极板与C耦合的极板的互连。浮栅180包括形成Ctun的极板的第一浮栅部分、以及形成C耦合的极板的另一浮栅部分，两者通过接合部分120连接。隧道二极管结构在这里也称为隧穿元件，因为该结构提供用于将电荷注入浮栅以及从浮栅去除电荷的隧穿功能。图2中的有源区140对应于图2A中的隧穿电容器Ctun。图2中的有源区240对应于图2A中的耦合电容器C耦合。图3A是图2左侧的有源区旋转九十度的图2的示例性简化布局图。图3B示出对应于图2A和3A中的布局的结构。
在图3A中，整个阴影部分表示在这里也称为浮栅层的浮栅108。图3B示出包括根据图2A中等效电路图的电容器与端子VC1和VC2的结构。
在由形成于P基板102中的被场氧化物(fox)包围的两个N阱区142、342所限定的两个有源区140、240中使用标准CMOS工艺将浮栅多晶硅层108放置在栅氧化层180、380上。对应于图3B中Ctun的结构包括在N阱142内形成的分隔开的N型扩散区144和146。或者，分隔开的扩散区是P型扩散层。沟道区148被限定在扩散区144与146之间。耦合电容器C耦合包括在N阱342内形成的分隔开的N型扩散区344和346。或者，分隔开的扩散区是P型扩散区。沟道区348被限定在扩散区344与346之间。包括例如使用浅槽隔离(STI)工艺、硅的局部氧化(LOCOS)工艺、多缓冲层LOCOS(poly buffer LOCOS)工艺等形成的场氧化物(“场ox”)区132是为了提供该结构与邻近元件的隔离。图3B中的两个N阱区142、342通常通过将P阱区118插入基板102来隔离。与N阱区142、342分隔开的P阱区118(如所示)帮助增大操作具有厚栅氧化物的隧道二极管所需的N阱—P阱击穿电压。
标识为图3B中的180和380的栅氧化层优选具有与用作输入/输出接口器件、工作电压为5V(即5V I/O栅氧化物)的CMOS器件的栅氧化物厚度相同的厚度。换言之，栅氧化物的厚度优选出自5V I/O器件的制造工艺，称为5V I/O栅氧化物。这使得该结构能使用标准CMOS工艺制造，且栅氧化物大于70A(7nm)，且针对此应用优选为120A(12nm)。因而，相信本发明的各实施例将对使这些实施例能用于具有更高I/O电压的器件的栅氧化物厚度起作用。
浮栅108包括：N阱区142上的第一浮栅部件400，即图3B中的Ctun盖板多晶硅(cap plate poly)；以及N阱区342上的第二浮栅部件500，即图3B中的C耦合盖板多晶硅(参见图3B)。电容器Ctun和C耦合形成如图2A所示的电容分压器。根据电荷守恒，如果Ctun显著小于C耦合，则施加在该结构上的大部分电压将落在Ctun上。根据本发明，Ctun盖板多晶硅400比C耦合盖板多晶硅500小得多，例如10倍，用于为发生在N阱区142与第一浮栅部件400之间的Fowler-Nordheim隧穿提供足够的电压耦合，并且隧穿方向由施加到N阱区中的一个的高电压确定。以下所示的表1被用来示出要施加在端子VC1和VC2上的电压，如图2A、3A和3B所示，用于从浮栅108注入和去除电荷。
| 操作 | Vc1(V) | Vc2(V) |
| 将电荷注入FG(写入) | 0V | 高电压 |
| 将电荷从FG去除(擦除) | 高电压 | 0V |
表1
如表1所示，大的正隧穿电压施加在端子VC2并且端子VC1保持在零伏(例如接地)使得电荷在浮栅节点注入(写)。大的正隧穿电压施加在端子VC1、并且端子VC2保持在近似接地的零位使得电荷从浮栅节点去除。
在标准CMOS工艺期间，硅化物区通常在扩散区上形成。这些硅化物区用于向硅提供低阻抗接触区，通常用于连接到例如图3B中所示的VC1和VC2之类的电压端子。示例性接触区在图2的俯视图中被标识为170。接触区通常自对准，意味着所暴露硅的任何非电介质区将被转化为硅化物。
标准CMOS工艺执行到例如图2中可见的160a之类的自对准多晶硅化物隔绝层160并包括沉积该层。通常约300A厚度的SiO2的自对准多晶硅化物隔绝层160根据标准CMOS工艺被沉积到约600A的厚度以担当后续所沉积的屏蔽层的蚀刻停止层。该厚度依赖于制造工艺，并且通常为300-1000A。
然后沉积浮栅屏蔽层110，以便于封闭浮栅108。优选地，屏蔽层沉积为原位掺杂或本征的非晶硅或多晶硅层。屏蔽层以这种方式图案化，以便于完全封闭浮栅然后使用标准的技术蚀刻。对于本发明，屏蔽层的实际尺寸不是关键的，所以蚀刻可用湿法化学执行，以便于从CMOS栅极形态中完全去除所沉积的材料。一旦屏蔽图案被限定，标准的自对准多晶硅化物阻挡图案就被施加到晶片。自对准多晶硅化物阻挡图案在图2中被标识为160a、160b、160c。需要此自对准多晶硅化物阻挡图案来覆盖屏蔽层的边缘以及硅中的邻近扩散以用于避免这些区域之间的硅化物短路(silicide shorts)并且用于隔离它们。自对准多晶硅化物阻挡图案的各部分未示出从而避免使本发明的其他细节混淆。所得结构使浮栅和邻近扩散部分被屏蔽层完全封闭。
替换地，屏蔽层可由诸如TiN或TiW之类的金属膜形成。如果选择了这些材料，则施加到膜上的自对准硅化物阻挡图案将不得不修改成覆盖屏蔽特征，从而防止在未反应金属蚀刻期间被去除。
优选提供如160所示的通常为TiSi2或CoSi2的自对准多晶硅化物阻挡图案(适用于多晶硅屏蔽)用于覆盖邻近扩散。可根据特定的CMOS制造设备使用其他适当的自对准多晶硅化物。覆盖屏蔽层边缘的自对准多晶硅化物阻挡图案在图4中示为160c。
图4是根据优选实施例的图2中结构沿A-A的截面图，该结构包括多晶硅浮栅屏蔽层110A和分隔开的N+扩散区。应该理解，这里的截面图没有示出通过本领域普通技术人员已知的通用CMOS技术形成的结构的详情。导电屏蔽层110a包括多晶硅。图4中的结构140a包括形成于n型阱142内的分隔开的N型扩散区144和146，该n型阱142形成于p型基板102中。沟道区148被限定在N型区144与146之间。多晶硅栅188形成于沟槽区146上。图2的布局中未见到的侧壁隔离片152被包括在栅188的任一侧上。隔离片152通常在标准的CMOS技术中使用，诸如用于轻掺杂漏极(LDD)结构，用于使源极/漏极注入与栅极隔离从而避免扩散到栅极硅化物短路。如图4所示，该结构优选包括350±100A的示例性厚度的例如PE—氧化物之类的氧化物，用作隔离片(和栅极)的最上面边缘与屏蔽层的对应下边缘之间的绝缘层的垂直空间。本发明不限于将PE—氧化物用于所示的绝缘层。
覆盖屏蔽层边缘的自对准多晶硅化物阻挡图案在图4中示为160c。提供在图4-6中所见的接触区170，用于使N阱能经由扩散区连接到端子，例如图4所示的端子VC1。
例如使用浅槽隔离(STI)工艺、硅的局部氧化(LOCOS)工艺、多缓冲层LOCOS工艺等形成的场氧化物(“场ox”)区132被包括在内用于提供该结构与邻近元件的隔离。
图5是根据替换实施例的图2中结构沿A-A的截面图，该结构包括多晶硅浮栅屏蔽层、分隔开的P+扩散区、以及N+区。结构140b包括形成于n型阱142内的分隔开的P型扩散区244和246，该n型阱142形成于p型基板102中。N+区250被设置为到n阱142的欧姆接触。
图6是根据本发明的替换实施例的具有TiN或TiW浮栅屏蔽层的图2中结构沿A-A的截面图。如图所示，屏蔽层110b围绕浮栅和邻近扩散部分。对于如图6可见的氮化钛(TiN)或钨化钛(TiW)的金属屏蔽层，自对准多晶硅化物阻挡图案覆盖整个屏蔽图案特征。
本发明已公开了各示例性实施例，但是可对所公开的各实施例作修改和变化而仍然落在由以下权利要求书所描述的本发明的范围之内。
Claims (20)
1.一种屏蔽浮栅隧穿元件结构的方法，包括：
在由形成于基板中的第一和第二掺杂阱区所限定的两个有源区中将浮栅置于栅氧化物上，所述浮栅包括所述第一掺杂阱区上的第一浮栅部件以及所述第二掺杂阱区上的第二浮栅部件，其中所述第一浮栅部件显著小于所述第二浮栅部件以便于为在所述第一掺杂阱区与所述第一浮栅部件之间发生的Fowler-Nordheim隧穿提供足够的电压耦合；以及
形成浮栅屏蔽层以封闭所述浮栅。
2.如权利要求1所述的方法，其特征在于，所述第一和第二掺杂阱区是N阱区并且所述基板是P基板。
3.如权利要求1所述的方法，其特征在于，所述Fowler-Nordheim隧穿的方向通过使高电压与所述掺杂阱区之一耦合确定。
4.如权利要求4所述的方法，其特征在于，所述高电压与所述第一掺杂阱区的耦合使电荷从所述浮栅去除。
5.如权利要求4所述的方法，其特征在于，所述高电压与所述第二掺杂阱区的耦合使电荷注入到所述浮栅上。
6.如权利要求1所述的方法，其特征在于，所述形成所述浮栅屏蔽层的步骤包括使用标准CMOS工艺沉积自对准多晶硅化物隔绝层，用于向所述屏蔽层提供蚀刻停止层。
7.如权利要求1所述的方法，其特征在于，进一步包括将自对准多晶硅化物阻挡图案施加到所沉积的屏蔽层用于提供其隔离。
8.如权利要求1所述的方法，其特征在于，所述屏蔽层是包括多晶硅的导电层。
9.如权利要求1所述的方法，其特征在于，所述屏蔽层是包括金属膜的导电层。
10.如权利要求9所述的方法，其特征在于，所述金属膜包括TiN膜。
11.如权利要求9所述的方法，其特征在于，所述金属膜包括TiW膜。
12.如权利要求6所述的方法，其特征在于，所述自对准多晶硅化物隔绝层被沉积到约600A的厚度。
13.如权利要求1所述的方法，其特征在于，形成所述浮栅屏蔽层的步骤包括使用标准CMOS工艺沉积导电层并蚀刻所述导电层。
14.如权利要求1所述的方法，其特征在于，所述栅氧化物具有70埃与150埃之间的厚度。
15.如权利要求14所述的方法，其特征在于，所述栅氧化物具有约120埃的厚度。
16.一种屏蔽浮栅隧穿元件结构，包括：
浮栅，所述浮栅在由形成于基板中的第一和第二掺杂阱区所限定的两个有源区中被放置在栅氧化物上，所述浮栅包括：
所述第一掺杂阱区上的第一浮栅部件；以及
所述第二掺杂阱区上的第二浮栅部件；
其中所述第一浮栅部件显著小于所述第二浮栅部件，以便于为在所述第一掺杂阱区与所述第一浮栅部件之间发生的Fowler-Nordheim隧穿提供足够的电压耦合；以及
形成以封闭所述浮栅的浮栅屏蔽层。
17.一种屏蔽浮栅隧穿元件结构，包括：
在由形成于P基板中的第一和第二N阱区所限定的两个有源区中被置于栅氧化物上的浮栅，所述浮栅包括所述第一N阱区上的第一浮栅部件以及所述第二N阱区上的第二浮栅部件，其中所述第一浮栅部件显著小于所述第二浮栅部件以便于为在所述第一N阱区与所述第一浮栅部件之间发生的Fowler-Nordheim隧穿提供足够的电压耦合；
形成于所述第一N阱区中并被第一沟道区分隔开的第一和第二扩散区；
形成于所述第二N阱区中并被第二沟道区分隔开的第三和第四扩散区；
形成于所述第二和第三扩散区之间的场氧化物区；
形成于所述P基板中在所述第一和第二N阱区之间的P阱区；以及
形成以封闭所述浮栅的浮栅屏蔽层。
18.如权利要求17所述的结构，其特征在于，所述第一、第二、第三和第四扩散区是N型扩散区。
19.如权利要求17所述的结构，其特征在于，所述第一和第二扩散区是P型扩散区。
20.如权利要求19所述的结构，其特征在于，进一步包括与所述第一P型扩散区相邻形成的N型扩散区，以便提供与所述第一N阱区的欧姆接触。
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