CN101510446B - 应用数据遮蔽的半导体设备及使用其的数据输出方法 - Google Patents

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Abstract

一种半导体设备及使用其的数据输出方法，接收第一数据遮蔽信号及第二数据遮蔽信号。数据遮蔽控制单元通过将测试模式信号与第一数据遮蔽信号组合而输出数据遮蔽控制信号。数据时钟输出单元接收延迟锁定环(DLL)时钟，并响应于数据遮蔽控制信号输出数据时钟。列地址使能(YAE)控制信号产生单元产生列地址使能控制信号以控制列地址使能信号的使能。该列地址使能控制信号产生单元通过将测试模式信号与第二遮蔽信号组合来产生列地址使能控制信号。

Description

应用数据遮蔽的半导体设备及使用其的数据输出方法
技术领域
本发明涉及一种半导体设备，特别涉及一种通过利用数据遮蔽(mask)来减短测试时间的半导体设备及利用该半导体设备的数据输出方法。
背景技术
在例如DRAM的半导体存储设备中，数据的读取与写入操作必须被正确地执行。于是，避免在芯片中发生不良单元(cell)是非常重要的。但是，随着半导体技术的发展，半导体设备已经变成高度集成化。因此，随着半导体技术的改进，集成在单个芯片上的存储单元的数目已逐渐增加。虽然半导体设备的制造处理已进步了，但是芯片内不良单元的概率仍旧相当高。
假如对于这种不良单元的测试执行不正确，就不可能确保半导体存储设备的可靠性。
当进行测试以确保半导体存储设备的可靠性时，假如测试以一个存储单元为单位来执行，则当测试高度集成的半导体存储设备时，确定每一存储单元是否通过测试耗费很长的时间，进而导致更高的成本。
因此，显然减短测试时间是万分须要的。减短测试时间的一种方法是多位(multi-bit)测试方法。
多位测试方法同时存取数据，相应地可减短测试时间。然而，多位测试方法通过压缩方式测试数据，结果变成不利。缺点之一是多位测试方法不能减少其筛选能力(screenability)，另一个缺点是由于数据通路和/或功率噪声之间的不同，多位测试方法无法正确地反映相关性。
尤其是，当利用多位测试方法时，测试装置必须保持与设备相同数目的接脚，结果导致成本增加。也就是说，为了执行高速测试，测试装置必须具备与受测设备相同数目的通道，这样的装置带来巨大的成本。
解决此问题的一种方法为通过数据遮蔽(data mask)来共享输入/输出通道。
例如，当以X16模式运行时，即使仅具备8条通道，也可测试以X16运行的半导体存储设备。这可以通过将数据输出接脚(pad)划分成上部数据输出接脚DQ<0:7>及下部数据输出接脚DQ<8:15>，并轮流遮蔽下部数据输出接脚DQ<8:15>和上部数据输出接脚DQ<0:7>来实现。
虽然可以通过数据遮蔽来共享通道以减少其数目而节省成本，但是存在减低测试可靠性的问题。
图1表示传统半导体设备的芯部的操作波形图，用以说明传统测试的可靠性中的问题。
参照图1，位线对BL、BLB被预先充电到某一电平VBLP。当施以激活命令ACT时产生电荷共享，因此位线对具有某一电平的电势差。当产生电势差时，使用感测放大器放大该差值，于是位线BL升压至芯部电压VCORE电平，而相反的位线BLB降低至接地电压VSS电平。
为了利用上述通道共享方法测试数据，必须施加两次读取命令。亦即，当在测试模式期间施加激活命令ACT时，施加第一读取命令RD1，然后在经过指定的时间段之后，施加第二读取命令RD2。
在施加第一读取命令RD1的时间点，位线对BL、BLB之间的电势差较小，而在施加第二读取命令RD2的时间点，位线对BL、BLB之间的差异足够大。因此，发生一个问题，就是在第一读取命令RD1期间被确定为失败的数据可能在第二读取命令RD2期间被认为通过。亦即，依据上述说明的简单通道共享方法，数据的筛选能力降低。
发明内容
本发明提供一种半导体设备及利用该半导体设备的数据输出方法，其能够通过当半导体设备处于测试模式时防止对于第二读取命令的数据访问而增强了筛选能力。
根据本发明的一个方面的半导体设备包含：数据遮蔽控制单元，通过将测试模式信号与第一数据遮蔽信号组合而输出数据遮蔽控制信号；数据时钟输出单元，接收延迟锁定环(DLL)时钟，并响应于数据遮蔽控制信号输出数据时钟；及YAE控制信号产生单元，产生控制列地址使能信号的列地址使能控制信号，该YAE控制信号产生单元通过将测试模式信号与第二数据遮蔽信号组合来产生列地址使能控制信号。
优选地，该半导体设备还包含YAE产生单元，用以在列地址使能控制信号被使能时禁止列地址使能信号。第一数据遮蔽信号为下部数据遮蔽信号，而第二数据遮蔽信号为上部数据遮蔽信号。
数据遮蔽控制单元输出：第一遮蔽控制信号，使得当测试模式信号及第一数据遮蔽信号被使能时第一数据接脚的输出被中断；及第二数据遮蔽控制信号，使得当测试模式信号被使能而第一数据遮蔽信号被禁止时，第二数据接脚的输出被中断。
第一数据接脚为下部数据接脚，用以输出下部位数据到存储器之外，而第二数据接脚为上部数据接脚，用以输出上部位数据到存储器之外。
数据时钟输出单元输出第一数据时钟，在第一数据遮蔽控制信号被使能时该第一数据时钟被禁止；及第二数据时钟，在第二数据遮蔽控制信号被使能时该第二数据时钟被禁止。
第一数据时钟为下部数据时钟，用以控制来自下部数据接脚的输出，及第二数据时钟为上部数据时钟，用以控制来自上部数据接脚的输出。
在测试模式信号被使能之后，当施加第二读取命令时第二数据遮蔽信号被使能。
在第二数据遮蔽信号被使能时列地址使能控制信号被使能。
根据本发明另一个方面的半导体设备包含：多个第一与第二数据接脚，如果施加数据读取命令，则通过使列地址使能信号被激活而读取单元数据，所读取的数据被输出到存储器之外，而该数据输出响应于数据遮蔽信号而被中断；数据遮蔽控制单元，响应于第一数据遮蔽信号同时控制第一与第二接脚的输出；及YAE控制信号产生单元，响应于第二数据遮蔽信号产生用于控制列地址使能信号的产生的信号。
优选地，当第一数据遮蔽信号被使能时，数据遮蔽控制单元中断来自第一数据接脚的输出，并经由第二数据接脚输出数据。
当第一数据遮蔽信号被禁止时，数据遮蔽控制单元经由第一数据接脚输出数据，并且中断来自第二数据接脚的输出。
YAE控制信号产生单元进行控制，以使得当第二数据遮蔽信号被使能时列地址使能信号被禁止。
在进入测试模式后，当施加第二读取命令时，第二数据遮蔽信号被使能。
YAE控制信号产生单元产生当第二数据遮蔽信号被使能时而被使能的控制信号。
第一数据遮蔽信号为下部数据遮蔽信号，而第二数据遮蔽信号为上部数据遮蔽信号。
根据本发明另一个方面的半导体设备的数据输出方法包含的步骤为：在进入测试模式后，施加第一读取命令；依照第一读取命令读取存储单元内的数据，并将数据传送给多个第一与第二数据输出接脚；当施加第一读取命令时，使能第一数据遮蔽信号以使得第一数据输出接脚被中断；当施加第二读取命令时，响应于第二数据遮蔽信号禁止列地址使能信号；及禁止第一数据遮蔽信号以使得第二数据输出接脚被中断。
优选地，本方法还包含的步骤为：在中断第一数据输出接脚后，经由第二数据输出接脚输出所传送的数据。
本方法还包含的步骤为：在中断第二数据输出接脚后，经由第一数据输出接脚输出所传送的数据。
第一数据输出接脚为下部数据输出接脚，而第二数据输出接脚为上部数据输出接脚。
第一数据遮蔽信号为下部数据遮蔽信号，而第二数据遮蔽信号为上部数据遮蔽信号。
当施加第一读取命令时，第二数据遮蔽信号被禁止，而当施加第二读取命令时，第二数据遮蔽信号被使能。
本发明通过在测试模式中共享输入/输出接脚而增加了可以被测试的芯片数目，从而提高了测试速度，进而增加了产量。
此外，依照本发明，可以通过利用下部数据遮蔽信号或上部数据遮蔽信号中的任何一个、依据第二读取命令禁止数据存取来改进在测试时决定通过/失败的筛选能力。
附图说明
图1为说明传统半导体设备的芯部的操作的操作波形图。
图2为示出根据本发明的实施例的半导体设备的框图。
图3为示出图2中的数据遮蔽控制单元的详细电路图。
图4为示出图2中的数据时钟输出单元的详细电路图。
图5为示出图2中的YAE控制信号产生单元的详细电路图。
图6为示出图2中YAE产生单元的详细框图。
图7为示出根据本发明的半导体设备的操作的操作时序图。
[主要设备符号说明]
20：下部数据遮蔽缓冲器
22：数据遮蔽控制单元
24：数据时钟输出单元
26：上部数据遮蔽缓冲器
28：地址使能控制信号产生单元
29：地址使能产生单元
30：下部数据遮蔽控制信号产生单元
32：上部数据遮蔽控制信号产生单元
40：下部时钟输出单元
42：上部时钟输出单元
62：YAE产生单元
64：延迟单元
66：译码单元
具体实施方式
本发明揭示了一种装置与方法，其利用上部数据遮蔽信号和下部数据遮蔽信号中的一个来控制数据的输出，并利用剩余的数据遮蔽信号来控制列地址使能信号。
下文中将参照附图详细说明本发明的优选实施例。
图2为示出根据本发明的实施例的半导体设备的框图。
参照图2，根据本发明的实施例的半导体设备包含：下部数据遮蔽缓冲器20、数据遮蔽控制单元22、数据时钟输出单元24、上部数据遮蔽缓冲器26、列地址使能(YAE)控制信号产生单元28及YAE产生单元29。
下部数据遮蔽缓冲器20接收测试模式信号TM及下部数据遮蔽信号LDM。当测试模式信号TM在高电平(使能状态)时，下部数据遮蔽缓冲器20通过缓冲下部数据遮蔽信号LDM而输出下部数据遮蔽缓冲信号LDMOUT。亦即，当半导体设备进入测试模式时，下部数据遮蔽缓冲器20输出下部数据遮蔽缓冲信号。
数据遮蔽控制单元22将缓冲信号LDMOUT与测试模式信号TM组合而输出数据遮蔽控制信号DM。
数据时钟输出单元24接收数据遮蔽控制信号DM及延迟锁定环时钟DLL。依赖于数据遮蔽控制信号DM，数据时钟输出单元或者输出延迟锁定环时钟DLL作为用于输出数据的时钟信号，或者中断延迟锁定环时钟DLL。虽未图示，但是单元数据系由读取命令读出，然后与时钟CLK的上升沿或下降沿同步，再经由全局线传递到数据输出接脚，并且最后输出到存储器之外。延迟锁定环时钟是由延迟锁定环电路产生并从其接收的。延迟锁定环电路补偿时钟延迟分量，该时钟延迟分量是当时钟信号输出被传达给半导体存储设备内的数据输出端子以产生内部时钟信号时发生的。DLL电路的设计对于具有相关领域公知常识的人来说是熟知的，并且并非直接与本发明有关；因此，对DLL电路的详细解释予以省略。
上部数据遮蔽缓冲器26接收测试模式信号TM及上部数据遮蔽信号UDM。当测试模式信号被使能(即，在高电平)时，上部数据遮蔽缓冲器26通过缓冲上部数据遮蔽信号UDM而输出上部数据遮蔽缓冲信号UDMOUT。
YAE控制信号产生单元28接收上部数据遮蔽缓冲信号UDMOUT及测试模式信号TM，并产生YAE控制信号DMYAE，该YAE控制信号DMYAE用于控制列地址使能信号YAE(下述YAE产生单元29所产生)的产生。
YAE产生单元29接收外部施加的命令COMM，并且响应于YAE控制信号DMYAE而控制列地址使能信号YAE的产生。假如YAE控制信号DMYAE被使能，则列地址使能信号YAE被禁止。因此，列选择信号并未产生，且不能读取存储于单元内的数据。亦即，当YAE控制信号DMYAE被使能时，列地址使能信号YAE被禁止，并且因此，即使已经输入了读取命令，数据输出也被中断。列地址使能信号YAE控制列选择信号作为读取时用于控制列地址的基准信号。因此，当列地址使能信号YAE并未产生时，通常不能读取存储于单元内的数据。
下文中将详细解释数据遮蔽控制单元22、数据时钟输出单元24、YAE控制信号产生单元28及YAE产生单元29的优选实施例。
图3为示出图2中的数据遮蔽控制单元22的详细电路图。
参照图3，数据遮蔽控制单元22包含下部数据遮蔽控制信号产生单元30，其产生下部数据遮蔽控制信号DM_L以控制下部数据输出接脚的输出。下部数据遮蔽控制信号DM_L是通过将测式模式信号TM与下部数据遮蔽缓冲信号LDMOUT组合而产生的。数据遮蔽控制单元22还包含上部数据遮蔽控制信号产生单元32，其产生上部数据遮蔽控制信号DM_U以控制上部数据输出接脚的输出。
下部数据遮蔽控制信号产生单元30包含：NAND(与非)门NAND1，其接收并对测试模式信号TM与下部数据遮蔽缓冲信号LDMOUT执行NAND逻辑操作；及反相器INV1，其用以反相NAND门的输出信号而输出下部数据遮蔽控制信号DM_L。
上部数据遮蔽控制信号产生单元32包含：反相器INV2，可接收并反相下部数据遮蔽缓冲信号LDMOUT；NAND门NAND2，用于接收(当做输入)并对反相器INV2的输出信号及测试模式信号TM执行NAND逻辑操作；及反相器INV3，用于接收并反相NAND门NAND2的输出而输出上部数据遮蔽控制信号DM_U。
现在将说明遮蔽控制信号产生单元22的操作如下。当下部数据遮蔽缓冲信号LDMOUT变成逻辑高电平并进入测试模式后，在NAND门ND1对使能的测试模式信号TM和下部数据遮蔽缓冲信号LDMOUT执行NAND逻辑操作并且反相器INV1反相NAND门ND1的输出时下部数据遮蔽控制信号DM_L被使能(在高电平)。当下部数据遮蔽缓冲信号LDMOUT变成逻辑低电平并进入测试模式后，反相器INV2反相下部数据遮蔽缓冲信号LDMOUT以输出高电平信号，因此，由于NAND门ND2对来自反相器INV2的高电平信号及经使能的测试模式信号TM执行NAND逻辑动作并且NAND门ND2的输出被反相器INV3反相，所以上部数据遮蔽控制信号DM_U被使能(在高电平)。
图4为示出图2中的数据时钟输出单元24的详细电路图。
参照图4，数据时钟输出单元24包含：下部时钟输出单元40，其接收从延迟锁定环电路(未图示)输出的延迟锁定环时钟DLL，并响应于下部数据遮蔽控制信号DM_L而输出下部时钟CLK_L；及上部时钟输出单元42，其接收延迟锁定环时钟DLL，并响应于上部数据遮蔽控制信号DM_U而输出上部时钟CLK_U。
下部时钟输出单元40包含：反相器INV4，其接收并反转下部数据遮蔽控制信号DM_L的相位；NAND门ND3，接收并对从反相器INV4与延迟锁定环时钟DLL输出的信号执行NAND逻辑操作；及反相器INV5，反相NAND门ND3的输出。
上部时钟输出单元42包含：NOR(或非)门NOR1，接收并对模式选择信号X16B及上部数据遮蔽控制信号DM_U执行NOR逻辑操作；NAND门ND4，接收并对NOR门NOR1的输出信号及延迟锁定环时钟DLL执行NAND逻辑操作；及反相器INV6，反相NAND门ND4的输出。上部时钟输出单元42亦可使用反相器(如在上部时钟输出单元40中所使用的)来代替NOR门NOR1。在图4所示的实施例中，NOR门NOR1接收模式选择信号X16B，其代表半导体设备是否在X16模式中，因为当以X8模式运行时可能不需要使用上部数据接脚。因此，在X4/X8运行模式时，模式选择信号X16B变成高电平以关断上部数据输出接脚。
下部时钟输出单元40还包含：上升时钟输出单元，其输出上升时钟，以使得上升DLL时钟被输入到NAND门ND3；及下降时钟输出单元，其输出下降时钟，以使得下降DLL时钟被输入到NAND门ND3。省略了详细的电路图，因为除了输入信号之外其结构大致相同。上部时钟输出单元42还包含：上升时钟输出单元，其输出上升时钟，以使得上升DLL时钟被输入到NAND门ND4；及下降时钟输出单元，其输出下降时钟，以使得下降DLL时钟被输入到NAND门ND4。
将说明数据时钟输出单元24的操作。假如下部数据遮蔽控制信号被使能，则该被使能的信号然后被反相器INV4反相并输入于NAND门ND3，于是下部时钟CLK_L变为禁止。亦即，下部上升时钟及下部下降时钟两者皆被禁止，于是数据不经由下部数据接脚输出。此时，上部数据遮蔽控制信号DM_U被禁止，因此只要模式选择信号X16B为低电平，NOR门NOR1的输出就变成高电平。由是延迟锁定环时钟DLL经由NAND门ND4及反相器INV6被正常输出作为上部时钟信号CLK_U。
另一方面，当下部数据遮蔽控制信号DM_L被禁止且上部数据遮蔽控制信号DM_U被使能时，下部时钟信号CLK_L被输出作为正常时钟信号，并且上部时钟信号CLK_U被上部数据遮蔽控制信号DM_U所禁止。
因此，可以仅利用下部数据遮蔽信号LCM来同时控制上部数据输出接脚及下部数据输出接脚。
图5为示出图2中的YAE控制信号产生单元28的详细电路图。
参照图5，YAE控制信号产生单元28包含：NAND门ND5，接收并对上部数据遮蔽缓冲信号UDMOUT及测试模式信号TM执行NAND逻辑操作；及反相器INV7，反相NAND门ND5的输出以输出YAE控制信号DMYAE。
在图5所示的实施例中，在上部数据遮蔽缓冲信号UDMOUT及测试模式信号TM两者皆被使能(在高电平)时YAE控制信号DMYAE被使能。
图6为示出图2中YAE产生单元29的一个实施例的详细框图。
参照图6，YAE产生单元29包含：YAE产生单元62，其接收读取命令信号RD、写入命令信号WT、列存取选通(CAS)信号ICASP及YAE控制信号DMYAE，并产生列地址使能信号YAE0；延迟单元64，其接收列地址使能信号YAE0，并将信号延迟某一时间；及译码单元66，其接收存储体(bank)信号BBY及经延迟的列地址使能信号YAE0，并输出列地址使能信号YAE给通过译码所述延迟的信号而选择的存储体。YAE产生单元62于YAE控制信号DMYAE被使能时禁止列地址使能信号YAE0。因此，假如YAE控制信号DMYAE被使能，则通常不产生列选择信号，于是即使已经输入了读取命令，对应单元内的数据也不能被读取，从而可避免数据被输出。
除了图6所示的实施例之外，YAE产生单元29可具有各种配置。
例如，通过在在YAE产生单元后部布置逻辑电路，例如NOR门，以使得该NOR门接收YAE控制信号DMYAE及列地址使能信号YAE0作为输入，输入YAE产生单元29可以被配置为当YAE控制信号DMYAE被使能时禁止列地址使能信号YAE0。
图7为示出根据本发明的半导体设备的操作时序图。
参照图7，除了写入操作必须向下部数据块<0:7>及上部数据快<8:15>写入相同的数据以外，写入操作与正常操作相同。
在测试模式进入后读取操作被执行二次。在前导(preamble)时间前施加第一读取命令RD0。tUD指上部数据遮蔽信号UDM和下部数据遮蔽信号LDM的时序容限，用于消除(turn off)内部信号。此时序容限依赖于过程、电压、周围温度或其它因素而不同。
当施加第一读取命令RD0时，下部数据遮蔽信号LDM被使能(逻辑高电平)。因此，下部数据输出接脚DQ<0:7>的输出被中断，数据只能经由上部数据输出接脚DQ<8:15>而输出。再参照图2及图3，假如下部数据遮蔽信号LDM被使能，则下部数据遮蔽控制信号DM_L亦被使能，因此从下部数据接脚DQ<0:7>的输出被中断，且下部数据接脚处于高阻抗状态″Hi-Z″。此时，上部数据遮蔽控制信号DM_U被禁止，从而数据经由上部数据输出接脚DQ<8:15>而输出。当上部数据遮蔽信号UDM被禁止时，列地址使能信号YAE被正常地产生，从而正常存取数据单元。因此，单元数据经由全局输入/输出线被传递到数据接脚，并在输入读取命令RD0后被输出到存储器之外。此时，假如下部数据遮蔽信号LDM被使能，则下部数据输出接脚DQ<0:7>的输出被中断，而上部数据输出接脚DQ<8:15>被使能。
当施加第二读取命令RD1时，下部数据遮蔽信号LDM被禁止(逻辑低电平)。因此，下部数据输出接脚DQ<0:7>输出数据，而从上部数据输出接脚DQ<8:15>的输出被中断。再参照图2及图3，可明了当下部数据遮蔽信号LDM被禁止时，下部数据遮蔽控制信号DM_L亦被禁止。此外，上部数据遮蔽控制信号DM_U被使能，使得从上部数据输出接脚DQ<8:15>的输出被中断，而上部数据接脚处于高阻抗状态″Hi-Z″。此时，当上部数据遮蔽信号UDM被使能时，列地址使能信号YAE被禁止导致不能存取数据单元。因此当施加第二读取命令RD1时不能读取存储在数据单元上的数据，但是当施加第一读取命令RD0时该数据被读取和锁存，从而输出锁存在全局输入/输出线内的数据。
更特别的是，假如输入第二读取命令，则被第一读取命令读取而锁存在全局输入/输出线内的数据被输出，而不会再读取单元内的数据。因此，本发明解决了在第二次读取时间时第一读取时间的失败确定消失的问题。
测试模式信号并不须在写入命令后产生，而可在上电后及激活操作前被使能。此外，为了测试及筛选的目的，下部数据遮蔽信号LDM及上部数据遮蔽信号UDM可通过改变它们的序列来操作。
对于本领域技术人员来说明显的是，为了实现与本发明相同的目的，可以容易地利用前述说明中公开的特定实施例来作为修改或设计其他实施例的基础。本领域技术人员也应当明白，这样的等价实施例不背离由所附权利要求书所阐述的本发明的精神和范围。
对相关申请的交叉引用
本申请要求于2008年2月14日提交的韩国专利申请号为10-2008-0013674的优先权，其整体通过参照而被合并于此。

Claims (24)

1.一种接收第一数据遮蔽信号与第二数据遮蔽信号的半导体设备，该半导体设备包含：
数据遮蔽控制单元，通过将测试模式信号与所述第一数据遮蔽信号组合而输出数据遮蔽控制信号；
数据时钟输出单元，接收时钟信号，并响应于所述数据遮蔽控制信号而输出数据时钟；及
列地址使能控制信号产生单元，通过将所述测试模式信号与所述第二数据遮蔽信号组合来产生列地址使能控制信号，其中，所述列地址使能控制信号控制列地址使能信号的使能。
2.如权利要求1所述的半导体设备，还包含列地址使能产生单元，用于接收所述列地址使能控制信号，其中，所述列地址使能产生单元在所述列地址使能控制信号被使能时禁止所述列地址使能信号，以使得不产生列选择信号并且不能读取存储于相应存储单元的数据。
3.如权利要求1所述的半导体设备，其中，所述第一数据遮蔽信号为下部数据遮蔽信号，而所述第二数据遮蔽信号为上部数据遮蔽信号。
4.如权利要求1所述的半导体设备，其中，从所述数据遮蔽控制单元输出的所述数据遮蔽控制信号包含：
第一数据遮蔽控制信号，使得当所述测试模式信号及所述第一数据遮蔽信号被使能时，用于输出第一位数据的第一数据接脚的输出被中断；及
第二数据遮蔽控制信号，使得当所述测试模式信号被使能而所述第一数据遮蔽信号被禁止时，用于输出第二位数据的第二数据接脚的输出被中断，
其中，利用所述数据遮蔽控制信号来同时控制该第一数据接脚及该第二数据接脚。
5.如权利要求4所述的半导体设备，其中，所述第一数据接脚为下部数据接脚，用于输出下部位数据到存储器之外，而所述第二数据接脚为上部数据接脚，用于输出上部位数据到所述半导体设备之外。
6.如权利要求5所述的半导体设备，其中，从所述数据时钟输出单元输出的所述数据时钟包含：
第一数据时钟，用于接收所述第一数据遮蔽控制信号，其中在所述第一数据遮蔽控制信号被使能时所述第一数据时钟被禁止；及
第二数据时钟，用于接收所述第二数据遮蔽控制信号，其中在所述第二数据遮蔽控制信号被使能时所述第二数据时钟被禁止。
7.如权利要求6所述的半导体设备，其中，所述数据时钟输出单元还接收模式选择信号，该模式选择信号在X4或X8操作模式被使能，并且在该模式选择信号被使能时该第二数据时钟被禁止。
8.如权利要求6所述的半导体设备，其中，所述第一数据时钟为下部数据时钟，该下部数据时钟由下部数据时钟输出单元产生并控制所述下部数据接脚的输出，并且所述第二数据时钟为上部数据时钟，该上部数据时钟由上部数据时钟输出单元产生并控制所述上部数据接脚的输出。
9.如权利要求1所述的半导体设备，其中，在所述测试模式信号被使能之后，当施加第一读取命令时所述第一数据遮蔽信号被使能，而当施加第二读取命令时所述第二数据遮蔽信号被使能。
10.如权利要求9所述的半导体设备，其中，在所述第二数据遮蔽信号被使能时所述列地址使能控制信号被使能。
11.如权利要求1所述的半导体设备，其中，所述时钟信号为由延迟锁定环电路产生的延迟锁定环时钟。
12.一种半导体设备，包含：
第一与第二数据接脚，当施加数据读取命令时，通过使得列地址使能信号被激活而读取单元数据，其中所述第一及第二数据接脚输出所读取的数据到存储器之外，并且其中该第一与第二数据接脚中的一个接脚的所读取的数据的输出响应于第一数据遮蔽信号而被中断；
数据遮蔽控制单元，响应于第一数据遮蔽信号而同时控制所述第一及第二数据接脚的输出；及
列地址使能控制信号产生单元，响应于第二数据遮蔽信号而产生控制所述列地址使能信号的产生的列地址使能控制信号。
13.如权利要求12所述的半导体设备，其中，当所述第一数据遮蔽信号被使能时，所述数据遮蔽控制单元中断所述第一数据接脚的输出，并经由所述第二数据接脚输出该数据。
14.如权利要求12所述的半导体设备，其中，当所述第一数据遮蔽信号被禁止时，所述数据遮蔽控制单元经由所述第一数据接脚输出该数据，并中断从所述第二数据接脚的输出。
15.如权利要求12所述的半导体设备，其中，当所述第二数据遮蔽信号被使能时，所述列地址使能控制信号产生单元禁止所述列地址使能信号。
16.如权利要求12所述的半导体设备，其中，在进入测试模式后，当施加第一读取命令时所述第二数据遮蔽信号被禁止，而当施加第二读取命令时所述第二数据遮蔽信号被使能。
17.如权利要求16所述的半导体设备，其中，所述列地址使能控制信号产生单元产生在所述第二数据遮蔽信号被使能时而被使能的列地址使能控制信号。
18.如权利要求12所述的半导体设备，其中，所述第一数据遮蔽信号为下部数据遮蔽信号，而该第二数据遮蔽信号为上部数据遮蔽信号。
19.一种半导体设备的数据输出方法，所包含的步骤为：
在进入测试模式后，施加第一读取命令；
响应于第一读取命令读取存储单元内的数据，并将所读取的数据传送给第一与第二数据输出接脚；
当施加第一读取命令时，使能第一数据遮蔽信号以使得所述第一数据输出接脚被中断，从而所述第一数据接脚不输出所读取的数据；
当施加第二读取命令时，响应于第二数据遮蔽信号禁止列地址使能信号，从而所述存储单元内的数据不被再次读取；及
在所述第二读取命令之后禁止所述第一数据遮蔽信号，以使得所述第二数据输出接脚被中断。
20.如权利要求19所述的数据输出方法，还包含的步骤为：在中断所述第一数据输出接脚后，经由所述第二数据输出接脚输出所传送的数据。
21.如权利要求19所述的数据输出方法，还包含的步骤为：在中断所述第二数据输出接脚后，经由所述第一数据输出接脚输出所传送的数据，并且在中断所述第一数据输出接脚后，经由所述第二数据输出接脚输出所传送的数据。
22.如权利要求19所述的数据输出方法，其中，所述第一数据输出接脚为下部数据输出接脚，而所述第二数据输出接脚为上部数据输出接脚。
23.如权利要求19所述的数据输出方法，其中，所述第一数据遮蔽信号为下部数据遮蔽信号，而所述第二数据遮蔽信号为上部数据遮蔽信号。
24.如权利要求19所述的数据输出方法，其中，当施加所述第一读取命令时，所述第二数据遮蔽信号被禁止，而当施加所述第二读取命令时，所述第二数据遮蔽信号被使能。
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