CN101512663A - 用于读取多级无源元件存储器单元阵列的方法及设备 - Google Patents

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Abstract

一种四级无源元件单元具有对应于降低的电阻级的存储器状态，所述存储器状态优选地被分别映射到数据状态11、01、00及10。优选地将LSB及MSB映射为不同页的部分。为在存储器单元状态之间进行区分，针对参考电流级与读取偏压的至少两个不同组合感测选定位线电流。使用中级参考来读取所述LSB。当读取所述MSB时，可使用所述10与00数据状态之间的第一参考及01与11数据状态之间的第二参考，而不需要使用所述中级参考。在某些实施例中，可同时对照所述第一及第二参考来比较所述位线电流，而不需要延迟以将所述位线电流稳定到不同的值，且相应地产生所述MSB。

Description

用于读取多级无源元件存储器单元阵列的方法及设备
技术领域
本发明涉及包含可编程多级存储器单元阵列的半导体集成电路，且特定来说涉及并入有无源元件存储器单元的那些阵列，且更特定来说涉及具有三维存储器阵列的那些集成电路。
背景技术
由于需要多个写入循环及多个读取循环，因此用存储在每一单元中的两个以上级来写入及读取存储器单元导致性能损失。在3D无源元件阵列中，由于这些阵列中的其它性能限制，此是特殊问题。
已说明了其它多级存储器单元，尤其是具有电荷存储层(例如，浮动栅极)的三端子装置。在这些装置中，存储器单元的栅极端子通常耦合到字线，且通过在所述字线上应用不同的电压来读取各种存储器状态。在每一此种字线电压下，如果所述字线电压高于所编程的阈值电压，那么电流在位线上流动且被感测。
某些无源元件存储器单元展示可重新写入的特性。举例来说，在某些存储器单元中，可通过用约6-8V的电压正向偏置存储器单元(例如，参考其之间二极管的极性)来实现编程，而通过用约10-14V的电压反向偏置存储器单元来实现擦除。
发明内容
在具有最低有效位(LSB)及最高有效位(MSB)的四级无源元件单元中，某人传统上将必须以三个指数步进的电流(即，Iref)级感测来在四个状态之间进行区别。在每一此种感测操作之间，存在必需的延迟来稳定位线(其通常是高电容性负载的节点)上的电流级，因此可能需要三个长读取循环。
相反，可将LSB映射为一个页的部分，且将MSB映射为另一页的部分。此外，以灰度方式指派数据状态，其中向最高电阻状态(即，“未爆裂(un-popped)”状态)指派11状态，且向最低电阻状态(即，“爆裂(popped)”状态)指派10状态。因此，仅需要中级读取参考来读取LSB。可选择其它两个数据状态的状态指派，使得LSB的中级读取参考不依赖于MSB。优选地，所述其它两个数据状态具有在“爆裂”10状态与“未爆裂”11状态之间的电阻，其中向更接近所述“爆裂”10状态的数据状态指派所述00状态，且向更接近所述“未爆裂”11状态的数据状态指派所述01状态。当读取MSB时，可使用所述10与00数据状态之间的第一参考及01与11数据状态之间的第二参考，且不需要使用中级参考。
一般来说，本发明涉及用于读取多级无源元件存储器单元阵列的设备，且涉及用于读取多级无源元件存储器单元阵列的方法。然而，本发明由所附权利要求书界定，且不应将此部分中的任何东西视为限制那些权利要求。
在一个方面中，本发明提供一种集成电路，其包括：(a)存储器阵列，其包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元；及(b)区分构件，其用于通过针对参考电流级与选定位线上的读取偏压的至少两个不同组合感测所述选定位线上的电流来在存储器单元状态之间进行区分。
在另一方面中，本发明提供一种集成电路，其包括：(a)存储器阵列，其包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元；(b)位线偏置电路，其经配置以用读取偏压来偏置选定位线；(c)字线偏置电路，其经配置以用选定字线电压来偏置选定字线；(d)感测电路，其经配置以产生分别表示所述选定位线上的相对于第一参考电流级及相对于第二参考电流级的电流的第一信号及第二信号；及(e)数据形成电路，其经配置以依据所述第一及第二信号来产生第一数据位的读取数据值。
在再一方面中，本发明提供一种集成电路，其包括：(a)存储器阵列，其包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元；(b)字线偏置电路，其经配置以用选定字线电压来偏置选定字线；(c)位线偏置电路，其经配置以有时用第一读取偏压来偏置选定位线，且有时用第二读取偏压来偏置所述选定位线；(d)感测电路，其经配置以产生表示在以所述第一读取偏压偏置时所述选定位线上的相对于第一参考电流级的电流的第一信号，且产生表示在以所述第二读取偏压偏置时所述选定位线上的相对于第二参考电流级的电流的第二信号；及(e)数据形成电路，其经配置以依据所述第一及第二信号来产生第一数据位的读取数据值。
在另一方面中，本发明提供一种用于读取具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元的方法。所述方法包括通过针对参考电流级与选定位线上的读取偏压的至少两个不同组合感测所述选定位线上的电流来在存储器单元状态之间进行区分。
在另一方面中，本发明提供一种用于读取具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元的方法。所述方法包括用读取偏压来偏置选定位线，用选定字线电压来偏置选定字线，产生分别表示所述选定位线上的相对于第一参考电流级及相对于第二参考电流级的电流的第一信号及第二信号，及依据所述第一及第二信号来产生第一数据位的读取数据值。
在另一方面中，本发明提供一种用于读取具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元的方法。所述方法包括(a)用选定字线电压来偏置选定字线；(b)用第一读取偏压来偏置选定位线；(c)产生表示在以所述第一读取偏压偏置时所述选定位线上的相对于第一参考电流级的电流的第一信号；(d)用第二读取偏压来偏置所述选定位线；(e)产生表示在以所述第二读取偏压偏置时所述选定位线上的相对于第二参考电流级的电流的第二信号；及(f)依据所述第一及第二信号来确定第一数据位的读取数据值。
在再一方面中，本发明提供一种用于制造存储器产品的方法。所述方法包括形成存储器阵列，所述存储器阵列包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元。所述方法进一步包括形成数据电路，所述数据电路经配置以通过针对参考电流级与选定位线上的读取偏压的至少两个不同组合感测所述选定位线上的电流来在存储器单元状态之间进行区分。
呈若干方面的本发明适合于具有存储器阵列的集成电路，适合于用于操作此类集成电路及存储器阵列的方法，适合于并入有此类集成电路及存储器阵列的系统及装置，且适合于此类系统、装置、集成电路或存储器阵列的计算机可读媒体编码，所有这些如本文中更加详细地说明且如所附权利要求书中所论述。可单独或以组合形式使用所说明的技术、结构及方法。
以上是概述，且因此必然包含对细节的简化、一般化及省略。因此，所属技术领域中的技术人员应了解，以上概述仅为说明性，且其并不打算以任何方式限制本发明。根据下文所述的详细说明，可明了本发明的其它方面、发明性特征及优点，这些方面、发明性特征及优点仅由权利要求书来界定。
附图说明
所属技术领域中的技术人员通过参考附图可更好地理解本发明且明了其多个目的、特征及优点。
图1是存储器阵列的示意图，其图解说明选定及未选定字线及位线，且描绘耦合到其的行及列电路。
图2是图1中所描绘存储器阵列的示意图，但其图解说明读取操作模式中的实例性偏置条件。
图3是图1中所描绘存储器阵列的示意图，其图解说明正向偏置编程操作模式中的实例性字线及位线偏置条件。
图4是图1中所描绘存储器阵列的示意图，其图解说明反向偏置编程操作模式中的实例性字线及位线偏置条件。
图5是描绘数据状态向存储器单元的四个电阻级的实例性指派及实例性编程次序的图表。
图6是描绘数据状态向存储器单元的四个电阻级的实例性指派及实例性感测电流级的图表。
图7是描绘根据本发明某些实施例的读取条件的I-V图表。
图8是描绘根据本发明的某些实施例的另一读取条件的I-V图表。
图9是读取电路的示意图/框图，其包括对根据本发明某些实施例的穿过选定存储器单元的路径以及字线及位线选择路径的描绘。
图10是用于本发明的某些实施例的写入电路的示意图/框图。
在不同图式中，使用相同的参考符号来指示类似或相同的条目。
具体实施方式
图1是实例性无源元件存储器阵列100的示意图。其显示两个字线102、104，以及两个位线106、108。假设字线102是选定字线(SWL)，且假设字线104是未选定字线(UWL)。类似地，假设位线106是选定位线(SBL)，且假设位线108是未选定位线(UBL)。图中显示四个无源元件存储器单元101、103、105、107，每一者耦合在相关联字线与相关联位线之间。
存储器单元101与选定字线102及选定位线106相关联，且可被视为“S”单元(即，“选定”单元)。存储器单元103与未选定字线104及选定位线106相关联，且可被视为“F”单元(即，“关闭”单元)。存储器单元105与选定字线102及未选定位线108相关联，且可被视为“H”单元(即，“半选择”单元)。最后，存储器单元107与未选定字线104及未选定位线108相关联，且可被视为“U”单元(即，“未选定”单元)。
图中显示选定及未选定字线由行电路块110产生，行电路块110包括行解码器电路。图中显示选定及未选定位线由列与数据电路块112产生，列与数据电路块112包括列解码器电路及数据输入/输出电路。行电路110及列与数据电路112两者均响应于在总线114上传送的地址信息(即，ADDRESS信号)，且列与数据电路112响应于(且有时产生)在I/O总线116上传送的数据信号(即，DATA信号)。此类总线114、116可在集成电路内部，或可代表横跨集成电路边界且耦合到其它集成电路的系统总线。
图2中所图解说明的是用于读取选定存储器单元的正向偏置操作模式的实例性一般偏置条件。如本文别处所说明，除读取模式以外，此种正向偏置模式还可用于编程模式、块擦除模式(但通常针对所述不同的模式使用不同的电压电平)。如图所示，可将偏置条件视为适于选定阵列块的读取操作模式，且将如此予以说明。
以VSX电压(例如，接地)来偏置选定字线102，且以VSB电压(例如，+2伏特)来偏置选定位线106。可将此选定位线偏压VSB视为读取电压VRD，因为跨越选定存储器单元101而施加大致此整个电压(因为以接地来偏置选定字线)，总线及阵列线自身中的某些电阻性降低较少。以等于读取电压VRD的VUX电压(例如，+2伏特)来偏置选定字线104，且以等于选定字线电压的VUB电压(例如，接地)来偏置未选定位线108。
在这些偏置条件下，S单元101接收等于VRD的正偏压(例如，+2伏特)，而F单元103及H单元105不接收偏压，且U单元107接收等于VRD的反偏压(例如，-2伏特)。当在这些条件下偏置时，选定单元将在选定位线上产生可被检测的电流，而F及H单元不贡献电流(不具有跨越其的偏压)，且U单元在选定字线与位线之间贡献漏电流。
现在参照图3，其描绘正向偏置编程操作模式的实例性偏置条件。以VSX电压(例如，接地)来偏置选定字线102，以VSB电压(例如，+8伏特)来偏置选定位线106，以VUX电压(例如，+7.3伏特)来偏置未选定字线104，且以VUB电压(例如，+0.7伏特)来偏置未选定位线108。现在可将选定位线偏压VSB视为编程电压VPP，因为跨越选定存储器单元101而施加大致此整个电压(因为以接地来偏置选定字线)，总线及阵列线自身中的某些电阻性降低较少。优选地以每一存储器单元的正向偏置方向上的视在“阈值电压”来设定未选定位线偏压VUB，且因此未选定位线偏压VUB被显示为被施加到未选定位线108上的电压VT。类似地，优选地以VPP-VT值来设定未选定字线偏压VUX。
在这些偏置条件下，S单元101接收等于VPP的正偏压(例如，+8伏特)，F单元103接收等于VT的正偏压(例如，+0.7伏特)，H单元105接收等于VT的正偏压(例如，+0.7伏特)，且U单元107接收等于VPP-2VT的反偏压(例如，-6.6伏特)。存在若干实例性存储器单元技术，其中当在这些条件下偏置时，选定单元将被改变为较低的电阻值，而F、H及U单元在电阻上将丝毫不改变。
现在参照图4，其显示反向偏置操作模式的实例性偏置条件200。如本文别处所说明，此类反向偏置模式可用于编程模式或块擦除模式(但通常针对所述不同的模式使用不同的条件)。如图所示，可将偏置条件视为适于选定阵列块的编程操作模式或擦除操作模式，且将如此予以说明。
现在针对适于目前操作模式的值重新界定偏置条件VSX、VUX、VSB及VUB中的每一者。以VSX电压VRR/2(例如，+5伏特)来偏置选定字线102，且以VSB电压-VRR/2(例如，-5伏特)来偏置选定位线106。未选定字线电压VUX及未选定位线电压VUB两者均为接地。
在这些偏置条件下，S单元101接收在量值上等于VRR的反偏压(例如，-10伏特)，F单元103接收等于VRR/2的反偏压(例如，-5伏特)，且H单元105接收等于VRR/2的反偏压(例如，-5伏特)。注意，U单元107不接收跨越所述单元的偏压。
存在若干实例性存储器单元技术(下文说明)，其中当在这些条件下偏置时，选定单元将被从较低的电阻值改变为较高的电阻值，而F、H及U单元在电阻上将丝毫不改变。应注意，未选定U存储器单元(其原本在用跨越此种单元的若干伏特偏置时可支持相当大量的漏电流)不具有偏置且因此不具有漏电流。如将进一步详细说明，许多有用存储器阵列实施例包括数量比F单元的H单元大得多的U单元，且与其它偏置方案相比，此类阵列在所述阵列的未选定存储器单元中将具有显著少的漏电流，且因此具有小得多的功耗。
在图5中，通过图表180描绘实例性多级无源元件存储器单元的数据状态的实例性指派连同将此种存储器单元编程为这些数据状态的优选次序。从左到右，数据状态190、192、194及196代表所述存储器单元的增加电阻。数据状态196代表所述存储器单元的初始“未爆裂”状态，且具有所述四个数据状态的最高电阻值。优选地将此数据状态196指派到数据“11”(即，MSB＝1，LSB＝1)。优选地将最低电阻数据状态190指派到数据“10”(即，MSB＝1，LSB＝0)。初始编程操作(在此由转换182代表)将所述存储器单元改变为“爆裂”状态，且导致数据状态190，或“10”数据状态。可使用正向偏置编程操作模式来完成此种用以“爆裂”所述存储器单元的编程。可通过反向偏置操作模式(其增加所述存储器单元的电阻)来将所述存储器单元进一步编程为剩余两个数据状态192、194(在此分别由转换186、184代表)中的任一者。在本文别处进一步说明此种正向偏置及反向偏置编程模式(包括以引用方式并入本文中的其它描述性材料)。
可将初始编程操作视为对LSB进行编程，而可将第二编程操作视为对MSB进行编程而保留所述LSB。优选地将所述LSB及MSB映射到存储器的单独页，如参照下文所说明的读取此种存储器单元所说明。在优选实施例中，在MSB页之间将LSB数据编程，且在确定所述MSB数据的编程条件之前读取所述LSB页。
现在参照图6，其显示对可用于在各种数据状态之间进行区别的参考级的描绘198。通过所显示的数据指派，可使用单个中级参考(在此显示为Ref2)来确定LSB。如果确定存储器单元的电阻高于此Ref2级，那么LSB＝1。相反，如果所述电阻低于此Ref2级，那么LSB＝0。
可使用两个参考级Ref1、Ref3来确定MSB。所述Ref1级在01与11状态之间，且所述Ref3级在10与00状态之间。不使用中级参考Ref2。如果确定所述存储器单元的电阻在所述两个参考级“以内”或之间(即，高于所述Ref3级且低于所述Ref1级)，那么MSB＝0。相反，如果所述电阻在所述两个参考级“以外”(即，低于所述Ref3级或高于所述Ref1级)，那么MSB＝1。
此种数据状态指派的一个优点是明了多级存储器单元是否降级及用于在每一存储器单元中存储仅单个信息位而不是(举例来说)两个位。在此种情况下，可使用单个参考级来确定LSB。此外，实际使用的两个数据状态是在电阻上具有最大差的两个状态，以给予这两个数据状态之间的感测较大容限。此感测方法有利地用于下文提及的10519-149及10519-152申请案中所说明实施例中的某些实施例中。
现在参照图7，I-V(即，电流-电压)曲线图200代表实例性无源元件存储器单元的电流电压关系。图中显示四个I-V曲线202、204、206、208，其分别对应于数据状态190、192、194、196且分别代表数据值10、00、01、11。如所述曲线图中所描绘，通过对照三个不同参考电流级Iref1(212)、Iref2(214)、Iref3(216)(其分别对应于电阻参考级Ref1、Ref2、Ref3，如上文参照图6所说明)比较在选定位线上产生的电流并使用所述选定位线上的单个读取电压210(VRD)来确定这四个状态。在此技术中，将所述位线上的电压设定为所述VRD电压，且将所述位线电流与一个、两个或三个参考电流级相比较。需要SBL上的VRD电压的仅一个稳定，但可通过适当选择三个参考电流级212、214、216来确定所有四个数据状态。此方法特别用于大约100nA或更大的存储器单元电流，在此情况下，所述Iref1电流的量值可以是约100nA。
现在参照图8，I-V曲线图220代表另一技术。如所述曲线图中所描绘，可针对三个不同的读取电压电平Vref1(228)、Vref2(226)、Vref3(224)(其分别对应于电阻参考级Ref1、Ref2、Ref3，如上文所说明)通过对照单个参考电流Iref1比较在选定位线上产生的电流并使用所述选定位线上的单个读取电流222来确定所述四个数据状态。在此技术中，将所述位线上的电压设定为等于三个参考电压224、226、228中的一者的读取电压VRD，且将所述位线电流与参考电流222相比较。需要所述选定位线上的VRD电压的仅一个稳定来确定LSB，但需要所述选定位线上的VRD电压的两个稳定来确定MSB。
如果所述Vref1、Vref2及Vref3读取电压的值经操纵使得可使用单个位线参考电流(此允许针对此种偏置条件优化感测放大器电路)是特别有利的。此方法还特别用于具有相对低的电流(例如，针对最高电阻状态远远低于100nA)的存储器单元，因为通过将VRD电平变为2.5伏特或甚至更高来将所述高电阻状态的电流级设定为比针对图7中所示技术高的值。当使用较高的位线电流值时，可频繁地更容易地优化位线偏置电路及感测放大器电路。
用于设定参考的另一优选方法并非完全通过Iref级。由于二极管电流变化，Icell随着单元的分布而指数地变化，因此三个Iref级将横跨宽广的范围。在所述整个宽广Iref范围中，所述感测放大器的灵敏性可能不像理想地那样。因此，图8所图解说明的此方法针对最低参考使用较高的Vref且针对最高参考使用较低的Vref。所有比较操作可使用相同的Iref值，因此Iref级不必在第一读取比较与第二读取比较之间改变以实现更快的读取速度及更小的电路复杂性。图9的电路适合于图8所图解说明的技术，其中仅需要一个电流比较电路308及309及OUTA。不需要OUTB电路。另外，在适当选择Vref电平的情况下，Iref可对于所有三个读取相同(其中尽可能理想地设计感测放大器的灵敏性)。由于需要最多两个读取循环且Iref不必在循环之间改变(如上文所说明)，因此读取操作更快。
可通过针对三个区分级变化Iref及Vref两者来组合图7与图8的方法以产生感测过程的最大误差容限。
图9描绘用于读取多级存储器单元的实例性电路拓扑300连同到选定存储器单元101的字线及位线选择路径的表示图。此电路大致对应于图7中所说明的技术。字线选择路径322代表(举例来说)穿过字线驱动器电路(即，解码器“头”)且到达用于产生所述解码器头的经解码源选择总线的电路、到达在节点324上传送的接地电压的路径。位线选择路径318代表穿过位线驱动器电路且穿过到读取电路的任何总线耦合电路的路径。SELB数据总线316代表到此读取电路的输入。有用解码电路的额外细节说明于023-0048及023-0054申请案中、说明于023-0051及023-0056申请案中，且说明于023-0053及023-0058申请案中，下文提及所有所述申请案。
通过在其栅极上接收二极管电压偏置信号315的箝位装置314来提供选定位线上的所需读取电压VRD。箝位装置314优选地是本机阈值NMOS装置。此偏置信号315可依据选定存储器单元沿位线的位置来变化，且经调整以在所述选定位线(即，节点106)上产生所需读取电压VRD。预充电晶体管304用于响应于现用-低预充电信号XBLP而对此拓扑中的各个节点(包括选定位线)进行预充电并对选择所述位线的路径进行解码。在将电压建立为所需值或所需值附近时，移除所述预充电信号，且电流镜装置306为所述选定位线提供电流负载。在电流镜栅极节点312上产生的电压耦合到将位线电流(用相同的量值或由所述电流镜缩放)反射到一对输出级的装置308、310，所述输出级中的每一者具有用于提供产生相应输出信号OUTA、OUTB的高压增益输出电路的相应电流源309、311。所述电路由在节点302上传送的共用分布式电压供电，所述电压稍微高于所需读取电压VRD。
此电路提供在选定位线上设定所需的读取电压，且进一步提供同时对照两个不同的参考电流比较所述选定位线电流以产生两个不同的输出信号。所述电路同时将Icell与多个Iref电流相比较，如包含装置308及电流参考309的第一电流比较器电路及包含装置310及电流参考311的第二电流比较器电路所示。OUTA及OUTB用于确定存储器状态，如上文参照图6更加详细的说明。可通过数据形成电路326来组合这些信号以产生MSB。所述选定位线上的此电压的单个稳定时间便足够。OUTA及OUTB输出中的单个一者可直接产生LSB(例如，使用不同的参考电流值)，其中不需要其它输出。
图10描绘用于写入多级存储器单元的实例性电路拓扑350。在此电路中，将选定位线的电压及电流两者控制为特定值。对于正向偏置(即，设定)操作，分布式供应节点在总线352上提供所需的电压偏置(VPP)。耦合到PMOS晶体管358的二极管电流偏置信号359在选定位线106上提供所需的电流限制。预充电装置356用于响应于XBLP预充电信号357而对选择路径进行预充电以增强性能。装置356、358两者耦合到节点360，节点360耦合到SELB总线316。模拟电路向所述位线供应反向偏置电压及电流以用于反向偏置(即，复位)编程。分布式供应节点在总线361上提供所需的电压偏置(-VRR)。耦合到NMOS晶体管362的二极管电流偏置信号363在选定位线上提供所需的电流限制。预充电装置364用于响应于BLP预充电信号365而对选择路径进行预充电。装置362、364两者耦合到节点366，节点366耦合到SELN总线367。
可使用多个编程操作来对各种电阻状态进行编程，如上文参照图5所说明且如在下文提及的MA-163-1申请案中更加详细地说明。倾斜编程脉冲的使用说明于下文提及的SAND-01114US0及SAND-01114US1申请案中，且用于调整多个单元的电阻的技术说明于下文提及SAND-01117US0及SAND-01117US1申请案中。双位线源选择总线SELB及SELN更加详细地说明于下文提及的023-0051及023-0056申请案中。可在下文提及的第6,952,030号美国专利中找到对有用编程技术的额外了解。
实例性多级存储器单元包括具有金属氧化物(例如，过渡金属氧化物)及二极管的无源元件单元。其它合适的单元包括在二极管矩阵中具有电阻性材料的那些单元。实例包括可编程金属化连接、相变电阻器(例如，GST材料)、有机材料可变电阻器、复合金属氧化物、碳聚合物膜、经掺杂硫族化物玻璃及包含用以改变电阻的运动原子的肖特基(Schottky)势垒二极管。所选择的电阻性材料可提供一次性可编程(OTP)存储器单元或多写入存储器单元。另外，可采用具有由反向偏置力修改的导电性的多晶硅二极管。
用于反向复位操作的有用存储器单元说明于颁发给S.布拉德·赫恩(S.BradHerner)等人的标题为“高密度三维存储器单元(High-Density Three-DimensionalMemory Cell)”的第6,952,030号美国专利中；且还说明于坦美·库玛(Tanmay Kumar)等人在2005年9月28日提出申请且在2007年4月26日出版为第2007-0090425号美国专利申请案出版物的标题为“用于使用包含具有可调整电阻的可切换半导体存储器元件的存储器单元的方法(Method for Using a Memory Cell Comprising SwitchableSemiconductor Memory Element with Trimmable Resistance)”的第11/237,167号美国申请案中。合适的金属氧化物存储器单元显示于S.布拉德·赫恩在2006年3月31日提出申请且标题为“包含电阻率切换氧化物或氮化物及反熔丝的多级非易失性存储器单元(Multilevel-Nonvolatile Memory Cell Comprising a Resistivity-Switching Oxide orNitride and an Antifuse)”的第11/394,903号美国申请案中。使用相变材料的可提供多个电阻状态的适合存储器单元显示于罗伊E.施莱恩(Roy E.Scheuerlein)等人的标题为“包含电介质层及相变材料的串联非易失性存储器单元(Non-Volatile MemoryCell Comprising a Dielectric Layer and a Phase Change Material in Series)”的第2005-0158950号美国专利申请案出版物中。这些上文所提及揭示内容中的每一者以引用方式整体并入本文中。具有过渡-金属氧化物(例如，包括具有钴的那些氧化物)的其它实例性存储器单元及其中导引元件本身的多晶硅材料包含可切换电阻材料的实例性单元说明于下文提及的MA-163-1申请案中。
另外，S.布拉德·赫恩等人在2005年5月9日提出申请且在2006年11月9日出版为第2006-0250836号美国专利申请案出版物的标题为“(Rewritable Memory CellComprising a Diode and a Resistance Switching Material)”的第11/125,939号美国申请案揭示并入有与氧化物(例如，氧化镍)串联的二极管的有用可重新写入存储器单元，其中可从低到高及从高到低电阻状态地反复切换所述存储器单元的电阻。S.布拉德·赫恩等人在2006年3月31日提出申请且在2006年11月9日出版为第2006-0250837号美国专利申请案出版物的标题为“包含二极管及电阻切换材料的非易失性存储器单元(Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material)”的第11/395,995号美国申请案揭示使用正向偏置设定且使用反向偏置复位的OTP多级存储器单元。这些上文所提及揭示内容中的每一者以引用方式整体并入本文中。
实例性多级存储器单元说明于上述第11/237,167号美国申请案中，且说明于下文提及的MA-163-1申请案中。
以下文件说明可用于实践本发明的实例性无源元件存储器单元及相关非易失性存储器结构，其中每一者以引用方式整体并入本文中：
颁发给麦克G.约翰逊(Mark G.Johnson)等人的标题为“垂直堆叠的现场可编程非易失性存储器及制作方法(Vertically Stacked Field ProgrammableNonvolatile Memory and Method of Fabrication)”的第6,034,882号美国专利；
颁发给N.约翰·奈尔(N.Johan Knall)等人的标题为“三维存储器阵列及制作方法(Three Dimensional Memory Array and Method of Fabrication)”的第6,420,215号美国专利；
颁发给麦克·约翰逊(Mark Johnson)等人的标题为“垂直堆叠的现场可编程非易失性存储器及制作方法(Vertically-Stacked，Field Programmable，NonvolatileMemory and Method of Fabrication)”的第6,525,953号美国专利；
颁发给迈克尔·维沃达(Michael Vyvoda)等人的标题为“用于存储多位数字数据的数字存储器方法及系统(Digital Memory Method and System for StoringMultiple-Bit Digital Data)”的第6,490,218号美国专利；
颁发给迈克尔·维沃达等人的标题为“有源装置中的电隔离柱(ElectricallyIsolated Pillars in Active Devices)”的第6,952,043号美国专利；及
S.布拉德·赫恩等人的标题为“没有具有高及低阻抗状态的电介质反熔丝的非易失性存储器单元(Nonvolatile Memory Cell Without a Dielectric Antifuse HavingHigh-and Low-Impedance States)”的第US2005-0052915号美国专利申请案出版物。
以下申请案(每一者在2006年7月31日提出申请)说明可用于实践本发明的存储器单元结构、电路、系统及方法，其中每一者以引用方式整体并入本文中：
罗伊·施莱恩及坦美·库玛的标题为“多用途存储器单元及存储器阵列(Multi-Use Memory Cell and Memory Array)”的第11/496,985号美国申请案(“10519-141”申请案)；
罗伊·施莱恩及坦美·库玛的标题为“用于使用多用途存储器单元及存储器阵列的方法(Method for Using a Multi-Use Memory Cell and Memory Array)”的第11/496,984号美国申请案(“10519-150”申请案)；
罗伊·施莱恩的标题为“混合用途存储器阵列(Mixed-Use Memory Array)”的第11/496,874号美国申请案(“10519-142”申请案)；
罗伊·施莱恩的标题为“用于使用混合用途存储器阵列的方法(Method forUsing a Mixed-Use Memory Array)”的第11/496,983号美国申请案(“10519-151”申请案)；
罗伊·施莱恩及克里斯多佛·佩蒂(Christopher Petti)的标题为“具有不同数据状态的混合用途存储器阵列(Mixed-Use Memory Array With Different DataStates)”的第11/496,870号美国申请案(“10519-149”申请案)；
罗伊·施莱恩及克里斯多佛·佩蒂的标题为“用于使用具有不同的数据状态的混合用途存储器阵列的方法(Method for Using a Mixed-Use Memory Array WithDifferent Data States)”的第11/497,021号美国申请案(“10519-152”申请案)；
罗伊·施莱恩的标题为“非易失性存储器中的受控制脉冲操作(ControlledPulse Operations in Non-Volatile Memory)”的第11/461,393号美国申请案(“SAND-01114US0”申请案)；
罗伊·施莱恩的标题为“用于非易失性存储器中的受控制脉冲操作的系统(Systems for Controlled Pulse Operations in Non-Volatile Memory)”的第11/461,399号美国申请案(“SAND-01114US1”申请案)；
罗伊·施莱恩及克里斯多佛J.佩蒂的标题为“高带宽一次性现场可编程存储器(High Bandwidth One-Time Field-Programmable Memory)”的第11/461,410号美国申请案(“SAND-01115US0”申请案)；
罗伊·施莱恩及克里斯多佛J.佩蒂的标题为“用于高带宽一次性现场可编程存储器的系统(Systems for High Bandwidth One-Time Field-Programmable Memory)”的第11/461,419号美国申请案(“SAND-01115US1”申请案)；
罗伊·施莱恩及坦美·库玛的标题为“非易失性存储器中的反向偏置调整操作(Reverse Bias Trim Operations in Non-Volatile Memory)”的第11/461,424号美国申请案(“SAND-01117US0”申请案)；
罗伊·施莱恩及坦美·库玛的标题为“用于非易失性存储器中的反向偏置调整操作的系统(Systems for Reverse Bias Trim Operations in Non-Volatile Memory)”的第11/461,431号美国申请案(“SAND-01117US1”申请案)；
坦美·库玛、S.布拉德·赫恩、罗伊E.施莱恩及克里斯多佛J.佩蒂的标题为“用于使用包含具有可调整电阻的可切换半导体存储器元件的存储器单元的方法(Method for Using a Memory Cell Comprising Switchable Semiconductor MemoryElement with Trimmable Resistance)”的第11/496,986号美国申请案(“MA-163-1”申请案)；
卢卡G.法索里(Luca G.Fasoli)、克里斯多佛J.佩蒂及罗伊E.施莱恩的标题为“并入有可反转极性字线及位线解码器的无源元件存储器阵列(Passive ElementMemory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders)”的第11/461,339号美国申请案(“023-0048”申请案)；
卢卡G.法索里、克里斯多佛J.佩蒂及罗伊E.施莱恩的标题为“用于使用并入有可反转极性字线及位线解码器的无源元件存储器阵列的方法(Method for Usinga Passive Element Memory Array Incorporating Reversible Polarity Word Line and BitLine Decoders)”的第11/461,364号美国申请案(“023-0054”申请案)；
罗伊E.施莱恩、泰勒·索普(Tyler Thorp)及卢卡G.法索里的标题为“用于读取多级无源元件存储器单元阵列的设备(Apparatus for Reading a Multi-LevelPassive Element Memory Cell Array)”的第11/461,343号美国申请案(“023-0049”申请案)；
罗伊E.施莱恩、泰勒·索普及卢卡G.法索里的标题为“用于读取多级无源元件存储器单元阵列的方法(Method for Reading a Multi-Level Passive ElementMemory Cell Array)”的第11/461,367号美国申请案(“023-0055”申请案)；
罗伊E.施莱恩及卢卡G.法索里的标题为“用于将读取/写入电路耦合到存储器阵列的双数据相依总线(Dual Data-Dependent Busses for Coupling Read/WriteCircuits to a Memory Array)”的第11/461,352号美国申请案(“023-0051”申请案)；
罗伊E.施莱恩及卢卡G.法索里的标题为“用于使用用于将读取/写入电路耦合到存储器阵列的双数据相依总线的方法(Method for Using Dual Data-DependentBusses for Coupling Read/Write Circuits to a Memory Array)”的第11/461,369号美国申请案(“023-0056”申请案)；
罗伊E.施莱恩、卢卡G.法索里及克里斯多佛J.佩蒂的标题为“并入有用于存储器阵列块选择的两个数据总线的存储器阵列(Memory Array Incorporating TwoData Busses for Memory Array Block Selection)”的第11/461,359号美国申请案(“023-0052”申请案)；
罗伊E.施莱恩、卢卡G.法索里及克里斯多佛J.佩蒂的标题为“用于使用用于存储器阵列块选择的两个数据总线的方法(Method for Using Two Data Busses forMemory Array Block Selection)”的第11/461,372号美国申请案(“023-0057”申请案)；
罗伊E.施莱恩及卢卡G.法索里的标题为“用于块可选择存储器阵列的分级位线偏置总线(Hierarchical Bit Line Bias Bus for Block Selectable Memory Array)”的第11/461,362号美国申请案(“023-0053”申请案)；及
罗伊E.施莱恩及卢卡G.法索里的标题为“用于使用用于块可选择存储器阵列的分级位线偏置总线的方法(Method for Using a Hierarchical Bit Line Bias Bus forBlock Selectable Memory Array)”的第11/461,376号美国申请案(“023-0058”申请案)。
优选地，所述存储器阵列包括分段字线架构，且优选地是3D阵列。在某些实施例中，给定字线层上的字线与单个位线层上的位线相关联，而在某些实施例中，在所谓的“半镜像”布置中给定字线层上的字线在两个位线层之间共享(即，单个字线层与两个位线层界定两个存储器平面)。此种存储器阵列结构进一步说明于第6,879,505号美国专利中，其揭示内容以引用方式整体并入本文中。
应了解，顶部、左侧、底部及右侧等称谓仅是用于存储器阵列的四个侧的方便描述性术语。可将块的字线分段实施为两个水平定向的交叉指状字线分段群组，且可将块的位线实施为两个垂直定向的交叉指状位线群组。每一相应的字线群组或位线群组可由位于阵列的四个侧中的一者上的相应解码器/驱动器电路及相应感测电路服务。
合适的列及行电路(包括所述解码的分级级、经解码总线的偏置电路组织及相关支持电路)说明于罗伊E.施莱恩及马修P.克罗利(Matthew P.Crowley)的标题为“利用具有双用途驱动器装置的存储器阵列线驱动器的多头式解码器结构(Multi-HeadedDecoder Structure Utilizing Memory Array Line Driver with Dual Purpose DriverDevice)”的第6,856,572号美国专利中；说明于罗伊E.施莱恩及马修P.克罗利的标题为“尤其适于具有极小布局间距的介接阵列线的树状解码器结构(Tree DecoderStructure Particularly Well-Suited to Interfacing Array Lines Having Extremely SmallLayout Pitch)”的第6,859,410号美国专利中；说明于肯尼斯K.索尔(Kenneth K.So)等人在2004年12月30日提出申请且在2006年7月6日出版为第2006-0145193号美国专利申请案出版物的第11/026,493号美国申请案“双模式解码器电路、并入有所述双模式解码器电路的集成电路存储器阵列及相关操作方法(Dual-Mode DecoderCircuit，Integrated Circuit Memory Array Incorporating Same，and Related Methods ofOperation)”中；且说明于卢卡G.法索里等人的“用于使用多头式解码器的多个级来对密集存储器阵列进行分级解码的设备及方法(Apparatus and Method for HierarchicalDecoding of Dense Memory Arrays Using Multiple Levels of Multiple-HeadedDecoders)”(第2006-0146639A1号美国专利申请案出版物)中。这些所列举文件中每一者的揭示内容的全文以引用方式并入本文中。此外，额外有用的列及行选择电路说明于023-0048及023-0054申请案中，说明于023-0051及023-0056申请案中，说明于023-0052及023-0057申请案中，且说明于023-0053及023-0058申请案中，在本文中上文已提及所有所述申请案。
非镜像存储器阵列(例如，字线层仅与单个位线层相关联)说明于卢卡G.法索里等人在2005年3月31日提出申请且标题为“用于在存储器阵列中并入块冗余的方法及设备(Method and Apparatus for Incorporating Block Redundancy in a MemoryArray)”的第11/095,907号美国申请案(现在是第7,142,471号美国专利)中，其揭示内容的全文以引用方式并入本文中。
如本文中所使用，行延伸跨越整个存储器格室(如果不是跨越整个带)且包括许多字线。如本文中所使用，“大致跨越多个阵列块”的总线或线包括跨越几乎所有阵列块，例如跨越除最后块(例如，给定总线不耦合到其的最后块)外的所有块。如本文中所使用，“将选定位线耦合到第一总线”分别意指将每一此种选定位线耦合到所述第一总线的对应总线线。如本文中所使用，字线(例如，包括字线分段)及位线通常代表正交阵列线，且大致遵循所属技术领域中的至少在读取操作期间驱动字线且感测位线的常见假设。此外，如本文中所使用，“全局线”(例如，全局选择线)是跨越一个以上存储器块的阵列线，但不应作出建议此种全局线必须横跨整个存储器阵列或大致跨越整个集成电路的特定推论。如本文中所使用，“相对于参考电流感测电流”意指确定所述“所感测”电流大于还是小于所述参考电流。
如本文中所使用，无源元件存储器阵列包括多个2端子存储器单元，其每一者连接在相关联的X线(例如，字线)与相关联的Y线(例如，位线)之间。此种存储器阵列可以是二维(平面)阵列或可以是具有一个以上存储器单元平面的三维阵列。每一此种存储器单元具有非线性导电率，其中反向方向上的电流(即，从阴极到阳极)低于正向方向上的电流。无源元件存储器阵列可以是一次性可编程(即，写入一次)存储器阵列或读取/写入(即，多写入)存储器阵列。
通常可将此类无源元件存储器单元视为具有在一个方向上引导电流的电流导引元件及能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻性元件等)。可通过在存储器元件被选定时感测电流流动或电压降来读取所述存储器元件的编程状态。
各个图式中的各种阵列线的方向性仅是为了便于对阵列中的两个交叉线群组进行说明。如本文中所使用，集成电路存储器阵列是单片式集成电路结构，而不是封装在一起或紧密靠近的一个以上集成电路装置。
为清晰起见，并未显示及说明本文中所说明的实施方案的所有常规特征。在本文中，可使用连接块的单个节点的术语来说明框图。尽管如此，应了解，当上下文需要时，此种“节点”实际上可代表一对用于传送不同信号的节点，或可代表用于携载若干相关信号或用于携载形成数字字的多个信号或其它多位信号的多个单独导线(例如，总线)。
尽管通常假设为电路及物理结构，然而众所周知，在现代半导体设计及制作中，可将物理结构及电路体现为适于在后续设计、测试或制作阶段中以及在所形成的成品半导体集成电路中使用的计算机可读描述形式。相应地，针对传统电路或结构的权利要求可与其特定语言相一致地研究计算机可读编码及其表示法，无论所述编码及表示法是体现为媒体还是与合适的读取设施组合，以便允许对对应电路及/或结构进行制作、测试或设计改进。本发明预期包括所有在本文中说明及在所附权利要求书中界定的电路、相关方法或操作、用于制造此类电路的相关方法及此类电路及方法的计算机可读媒体编码。如本文中所使用，计算机可读媒体至少包括磁盘、磁带或其它磁性、光学、半导体(例如，快闪存储器卡、ROM)或电子媒体以及网络、有线、无线媒体或其它通信媒体。电路的编码可包括电路示意图信息、物理布局信息、动作仿真信息及/或可包括任何可据以代表或传递电路的其它编码。
以上详细说明仅说明了本发明许多种可能实施方案中的几种。因此，本详细说明打算作为说明性而非作为限制性。可在不背离本发明的范围及精神的情况下基于本文所述的说明对本文所揭示实施例做出变化及修改。打算仅由以上包括所有等效物的权利要求书来界定本发明的范围。此外，上文所说明的实施例是具体预期单独使用以及以各种组合形式使用。相应地，本文中未说明的其它实施例、变化形式及改进未必不包括在本发明的范围内。

Claims (62)

1、一种集成电路，其包含：
存储器阵列，其包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元；及
区分构件，其用于通过针对参考电流级与选定位线上的读取偏压的至少两个不同组合而感测所述选定位线上的电流来在存储器单元状态之间进行区分。
2、如权利要求1所述的集成电路，其中：
所述第一及第四存储器单元状态与第一数据位的一个值相关联，且所述第二及第三存储器单元状态与所述第一数据位的另一值相关联；且
所述第一及第二存储器单元状态与第二数据位的一个值相关联，且所述第三及第四存储器单元状态与所述第二数据位的另一值相关联。
3、如权利要求2所述的集成电路，其中：
所述第一数据位包含最高有效位(MSB)且所述第二数据位包含最低有效位(LSB)；且
所述第一、第二、第三及第四存储器单元状态对应于数据状态11、01、00及10。
4、如权利要求2所述的集成电路，其中：
所述第一及第二数据位与单独的用户操作相关联。
5、如权利要求4所述的集成电路，其中：
所述第一及第二数据位对应于单独的存储器页。
6、如权利要求1所述的集成电路，其中所述区分构件包含：
感测构件，其用于相对于至少两个不同参考电流级来感测所述选定位线上的电流。
7、如权利要求6所述的集成电路，其中所述区分构件进一步包含：
偏置构件，其用于用读取偏压来偏置选定位线；
感测构件，其用于相对于第一参考电流级及相对于第二参考电流级来感测所述选定位线电流；及
产生构件，其用于依据所述相对于所述第一及第二参考电流级而感测到的所述选定位线电流上的电流来产生第一数据位的读取数据值。
8、如权利要求7所述的集成电路，其中所述感测构件经配置以相对于所述第一及第二参考电流级来同时感测所述选定位线电流。
9、如权利要求7所述的集成电路，其中所述用于产生第一数据位的读取数据值的构件经配置以：
如果所述感测到的选定位线电流在所述第一与第二参考电流级之间，那么产生所述第一数据位的第一读取数据值；及
如果所述感测到的选定位线电流在所述第一与第二参考电流级以外，那么产生所述第一数据位的第二读取数据值。
10、如权利要求1所述的集成电路，其中所述区分构件包含：
用于通过针对所述选定位线上的至少两个不同读取偏压而感测所述选定位线上的电流来在存储器单元状态之间进行区分的构件。
11、如权利要求10所述的集成电路，其进一步包含：
偏置构件，其用于在相应的时间用第一读取偏压及第二读取偏压来偏置选定位线；
感测构件，其用于针对所述第一及第二读取偏压中的每一者、相对于相应的参考电流级来感测所述选定位线上的电流；及
产生构件，其用于依据所述针对所述第一及第二读取偏压而感测到的所述选定位线上的电流来产生第一数据位的读取数据值。
12、如权利要求11所述的集成电路，其中：
对应于所述第一及第二读取偏压的所述相应参考电流级在值上大致相同。
13、一种对如权利要求1中所述的集成电路进行编码的计算机可读媒体。
14、一种包括如权利要求1所述的集成电路的经封装模块。
15、一种集成电路，其包含：
存储器阵列，其包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元；
位线偏置电路，其经配置以用读取偏压来偏置选定位线；
字线偏置电路，其经配置以用选定字线电压来偏置选定字线；
感测电路，其经配置以产生分别表示所述选定位线上的相对于第一参考电流级及相对于第二参考电流级的电流的第一信号及第二信号；及
数据形成电路，其经配置以依据所述第一及第二信号来产生第一数据位的读取数据值。
16、如权利要求15所述的集成电路，其中所述感测电路经配置以同时产生所述第一信号及所述第二信号。
17、如权利要求15所述的集成电路，其中所述数据形成电路经配置以：
如果所述第一及第二信号对应于在所述第一与第二参考电流级之间的所感测选定位线电流，那么产生所述第一数据位的第一读取数据值；及
如果所述第一及第二信号对应于在所述第一与第二参考电流级以外的所感测选定位线电流，那么产生所述第一数据位的第二读取数据值。
18、如权利要求17所述的集成电路，其中：
所述第一及第二参考电流级分别对应于所述第一与第二电阻状态之间的中间点及所述第三与第四电阻状态之间的中间点。
19、如权利要求15所述的集成电路，其中：
所述感测电路经配置以产生表示所述选定位线上的相对于第三参考电流级的电流的第三信号；且
所述数据形成电路经配置以依据所述第三信号来产生第二数据位的读取数据值。
20、如权利要求19所述的集成电路，其中所述数据形成电路经配置以：
如果所述第三信号对应于小于所述第三参考电流级的所感测选定位线电流，那么产生所述第二数据位的第一读取数据值；及
如果所述第三信号对应于大于所述第三参考电流级的所感测选定位线电流，那么产生所述第二数据位的第二读取数据值。
21、如权利要求19所述的集成电路，其中：
所述第一及第二数据位与单独的用户操作相关联。
22、一种集成电路，其包含：
存储器阵列，其包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元；
字线偏置电路，其经配置以用选定字线电压来偏置选定字线；
位线偏置电路，其经配置以有时用第一读取偏压来偏置选定位线且有时用第二读取偏压来偏置所述选定位线；
感测电路，其经配置以产生表示在以所述第一读取偏压偏置时所述选定位线上的相对于第一参考电流级的电流的第一信号，且产生表示在以所述第二读取偏压偏置时所述选定位线上的相对于第二参考电流级的电流的第二信号；及
数据形成电路，其经配置以依据所述第一及第二信号来产生第一数据位的读取数据值。
23、如权利要求22所述的集成电路，其中：
所述第一与第二参考电流级在值上大致相同。
24、如权利要求22所述的集成电路，其中：
所述第一读取偏压高于所述第二读取偏压，且所述第一参考电流级低于或等于所述第二参考电流级。
25、如权利要求22所述的集成电路，其中：
所述第一读取偏压高于所述第二读取偏压；且
所述数据形成电路经配置以：
如果所述第一及第二信号对应于小于所述第二参考电流的所感测到的选定位线电流并进一步对应于大于所述第一参考电流的所感测选定位线电流，那么产生所述第一数据位的第一读取数据值；及
否则产生所述第一数据位的第二读取数据值。
26、如权利要求22所述的集成电路，其中：
所述位线偏置电路经配置以有时用第三读取偏压来偏置所述选定位线；
所述感测电路经配置以产生表示所述选定位线上的相对于第三参考电流级的电流的第三信号；且
所述数据形成电路经配置以依据所述第三信号来产生第二数据位的读取数据值。
27、如权利要求26所述的集成电路，其中：
所述第一及第二数据位与单独的用户操作相关联。
28、如权利要求26所述的集成电路，其中：
所述第一、第二及第三参考电流级在值上大致相同。
29、一种用于读取多级无源元件存储器单元的方法，所述多级无源元件存储器单元具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态，所述方法包含：
通过针对参考电流级与选定位线上的读取偏压的至少两个不同组合而感测所述选定位线上的电流来在存储器单元状态之间进行区分。
30、如权利要求29所述的方法，其进一步包含：
使所述第一及第四存储器单元状态与第一数据位的一个值相关联，且使所述第二及第三存储器单元状态与所述第一数据位的另一值相关联；及
使所述第一及第二存储器单元状态与第二数据位的一个值相关联，且使所述第三及第四存储器单元状态与所述第二数据位的另一值相关联。
31、如权利要求30所述的方法，其中：
所述第一数据位包含最高有效位(MSB)且所述第二数据位包含最低有效位(LSB)；且
所述第一、第二、第三及第四存储器单元状态对应于数据状态11、01、00及10。
32、如权利要求30所述的方法，其中：
所述第一及第二数据位与单独的用户操作相关联。
33、如权利要求32所述的方法，其中：
所述第一及第二数据位对应于单独的存储器页。
34、如权利要求29所述的方法，其进一步包含：
通过相对于至少两个不同参考电流级感测所述选定位线上的电流而在存储器单元状态之间进行区分。
35、如权利要求34所述的方法，其进一步包含：
用读取偏压来偏置选定位线；
相对于第一参考电流级及相对于第二参考电流级来感测所述选定位线电流；及
依据所述相对于所述第一及第二参考电流级感测的所述选定位线电流上的电流来产生第一数据位的读取数据值。
36、如权利要求35所述的方法，其进一步包含：
相对于所述第一及第二参考电流级同时感测所述选定位线电流。
37、如权利要求35所述的方法，其中所述产生读取数据值包含：
如果所述感测到的选定位线电流在所述第一与第二参考电流级之间，那么产生所述第一数据位的第一读取数据值，且如果所述感测到的选定位线电流在所述第一与第二参考电流级以外，那么产生所述第一数据位的第二读取数据值。
38、如权利要求29所述的方法，其进一步包含：
通过针对所述选定位线上的至少两个不同读取偏压而感测所述选定位线上的电流来在存储器单元状态之间进行区分。
39、如权利要求38所述的方法，其进一步包含：
在相应的时间用第一读取偏压及第二读取偏压来偏置选定位线；
针对所述第一及第二读取偏压中的每一者、相对于相应的参考电流级来感测所述选定位线上的电流；及
依据所述针对所述第一及第二读取偏压而感测的所述选定位线上的电流来产生第一数据位的读取数据值。
40、如权利要求39所述的方法，其中：
对应于所述第一及第二读取偏压的所述相应参考电流级在值上大致相同。
41、一种用于读取多级无源元件存储器单元的方法，所述多级无源元件存储器单元具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态，所述方法包含：
用读取偏压来偏置选定位线；
用选定字线电压来偏置选定字线；
产生分别表示所述选定位线上的相对于第一参考电流级及相对于第二参考电流级的电流的第一信号及第二信号；及
依据所述第一及第二信号来产生第一数据位的读取数据值。
42、如权利要求41所述的方法，其进一步包含：
同时产生所述第一及第二信号。
43、如权利要求41所述的方法，其中所述产生读取数据值包含：
如果所述第一及第二信号对应于在所述第一与第二参考电流级之间的所感测选定位线电流，那么产生所述第一数据位的第一读取数据值，且如果所述第一及第二信号对应于在所述第一与第二参考电流级以外的所感测选定位线电流，那么产生所述第一数据位的第二读取数据值。
44、如权利要求43所述的方法，其中：
所述第一及第二参考电流级分别对应于所述第一与第二电阻状态之间的中间点及所述第三与第四电阻状态之间的中间点。
45、如权利要求41所述的方法，其进一步包含：
产生表示所述选定位线上的相对于第三参考电流级的电流的第三信号；及
依据所述第三信号来产生第二数据位的读取数据值。
46、如权利要求45所述的方法，其中所述产生第二数据位的读取数据值包含：
如果所述第三信号对应于小于所述第三参考电流级的所感测选定位线电流，那么产生所述第二数据位的第一读取数据值，且如果所述第三信号对应于大于所述第三参考电流级的所感测选定位线电流，那么产生所述第二数据位的第二读取数据值。
47、如权利要求46所述的方法，其中：
所述第三电流级对应于所述第二与第三电阻状态之间的中间点。
48、一种用于读取多级无源元件存储器单元的方法，所述多级无源元件存储器单元具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态，所述方法包含：
用选定字线电压来偏置选定字线；
用第一读取偏压来偏置选定位线；
产生表示在以所述第一读取偏压偏置时所述选定位线上的相对于第一参考电流级的电流的第一信号；
用第二读取偏压来偏置所述选定位线；
产生表示在以所述第二读取偏压偏置时所述选定位线上的相对于第二参考电流级的电流的第二信号；及
依据所述第一及第二信号来确定第一数据位的读取数据值。
49、如权利要求48所述的方法，其中：
所述第一及第二参考电流级在值上大致相同。
50、如权利要求48所述的方法，其中：
所述第一读取偏压高于所述第二读取偏压，且所述第一参考电流级低于或等于所述第二参考电流级。
51、如权利要求48所述的方法，其中：
所述第一读取偏压高于所述第二读取偏压；且
所述确定第一数据位的读取数据值包含
如果所述第一及第二信号对应于小于所述第二参考电流的所感测选定位线电流及进一步对应于大于所述第一参考电流的所感测选定位线电流，那么产生所述第一数据位的第一读取数据值；及
否则产生所述第一数据位的第二读取数据值。
52、如权利要求48所述的方法，其进一步包含：
用第三读取偏压来偏置所述选定位线；
产生表示所述选定位线上的相对于第三参考电流级的电流的第三信号；及
依据所述第三信号来确定第二数据位的读取数据值。
53、如权利要求52所述的方法，其中：
所述第一及第二数据位与单独的用户操作相关联。
54、如权利要求52所述的方法，其中：
所述第一、第二及第三参考电流级在值上大致相同。
55、一种用于制造存储器产品的方法，所述方法包含：
形成存储器阵列，其包含具有分别对应于第一、第二、第三及第四降低电阻级的第一、第二、第三及第四存储器单元状态的多级无源元件存储器单元；及
形成数据电路，其经配置以通过针对参考电流级与选定位线上的读取偏压的至少两个不同组合而感测所述选定位线上的电流来在存储器单元状态之间进行区分。
56、如权利要求55所述的方法，其中：
所述第一及第四存储器单元状态与第一数据位的一个值相关联，且所述第二及第三存储器单元状态与所述第一数据位的另一值相关联；且
所述第一及第二存储器单元状态与第二数据位的一个值相关联，且所述第三及第四存储器单元状态与所述第二数据位的另一值相关联。
57、如权利要求56所述的方法，其中：
所述第一数据位包含最高有效位(MSB)且所述第二数据位包含最低有效位(LSB)；且
所述第一、第二、第三及第四存储器单元状态对应于数据状态11、01、00及10。
58、如权利要求56所述的方法，其中：
所述第一及第二数据位与单独的用户操作相关联。
59、如权利要求58所述的方法，其中：
所述第一及第二数据位对应于单独的存储器页。
60、如权利要求55所述的方法，其进一步包含：
形成经配置以相对于至少两个不同参考电流级来感测所述选定位线上的电流的数据电路。
61、如权利要求55所述的方法，其进一步包含：
形成经配置以针对所述选定位线上的至少两个不同读取偏压来感测所述选定位线上的电流的数据电路。
62、如权利要求55所述的方法，其中所述存储器产品包含经封装模块。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103460296A (zh) * 2011-02-25 2013-12-18 美光科技公司 电阻性存储器感测方法及装置
CN105103235A (zh) * 2013-01-31 2015-11-25 惠普发展公司，有限责任合伙企业 具有用于更高性能和能量效率的去耦比特的非易失性多级单元存储器
CN108242249A (zh) * 2016-12-23 2018-07-03 西部数据技术公司 使得能够快速读取多层3d nand 以提高寿命容量的数据映射

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499304B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc Systems for high bandwidth one time field-programmable memory
US7499355B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc High bandwidth one time field-programmable memory
US7719874B2 (en) * 2006-07-31 2010-05-18 Sandisk 3D Llc Systems for controlled pulse operations in non-volatile memory
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7522448B2 (en) * 2006-07-31 2009-04-21 Sandisk 3D Llc Controlled pulse operations in non-volatile memory
US7499366B2 (en) * 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7492630B2 (en) * 2006-07-31 2009-02-17 Sandisk 3D Llc Systems for reverse bias trim operations in non-volatile memory
US7495947B2 (en) * 2006-07-31 2009-02-24 Sandisk 3D Llc Reverse bias trim operations in non-volatile memory
US7542338B2 (en) 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
KR100909968B1 (ko) * 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
US7961494B2 (en) 2008-04-11 2011-06-14 Sandisk 3D Llc Non-volatile multi-level re-writable memory cell incorporating a diode in series with multiple resistors and method for writing same
EP2182544A1 (en) * 2008-10-31 2010-05-05 FEI Company Charged-particle optical system with dual specimen loading options
KR101635504B1 (ko) * 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
JP2011204302A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体記憶装置
US20140153318A1 (en) * 2011-07-22 2014-06-05 Frederick Perner Circuit and method for reading a resistive switching device in an array
KR20130030616A (ko) * 2011-09-19 2013-03-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20140128482A (ko) * 2013-04-25 2014-11-06 에스케이하이닉스 주식회사 저항변화 메모리 소자와 이를 위한 쓰기제어 회로, 이를 포함하는 메모리 장치 및 데이터 처리 시스템과 동작 방법
US9711190B2 (en) * 2014-04-10 2017-07-18 Taiwan Semiconductor Manufacturing Co. Limited Stabilizing circuit
KR102292643B1 (ko) 2015-02-17 2021-08-23 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040160824A1 (en) * 2001-10-17 2004-08-19 Sohrab Kianian Method of operating a semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2632058A (en) * 1946-03-22 1953-03-17 Bell Telephone Labor Inc Pulse code communication
US3761896A (en) * 1972-04-18 1973-09-25 Ibm Memory array of cells containing bistable switchable resistors
GB9122362D0 (en) * 1991-10-22 1991-12-04 British Telecomm Resistive memory element
US5526306A (en) * 1994-02-10 1996-06-11 Mega Chips Corporation Semiconductor memory device and method of fabricating the same
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6385074B1 (en) * 1998-11-16 2002-05-07 Matrix Semiconductor, Inc. Integrated circuit structure including three-dimensional memory array
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6072716A (en) * 1999-04-14 2000-06-06 Massachusetts Institute Of Technology Memory structures and methods of making same
US7082056B2 (en) * 2004-03-12 2006-07-25 Super Talent Electronics, Inc. Flash memory device and architecture with multi level cells
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6545898B1 (en) * 2001-03-21 2003-04-08 Silicon Valley Bank Method and apparatus for writing memory arrays using external source of high programming voltage
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6525953B1 (en) * 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6490218B1 (en) * 2001-08-17 2002-12-03 Matrix Semiconductor, Inc. Digital memory method and system for storing multiple bit digital data
US6881623B2 (en) * 2001-08-29 2005-04-19 Micron Technology, Inc. Method of forming chalcogenide comprising devices, method of forming a programmable memory cell of memory circuitry, and a chalcogenide comprising device
US20030047765A1 (en) * 2001-08-30 2003-03-13 Campbell Kristy A. Stoichiometry for chalcogenide glasses useful for memory devices and method of formation
JP2003208784A (ja) * 2002-01-10 2003-07-25 Nec Corp 不揮発性磁気記憶装置
TWI224403B (en) * 2002-03-15 2004-11-21 Axon Technologies Corp Programmable structure, an array including the structure, and methods of forming the same
US6711068B2 (en) * 2002-06-28 2004-03-23 Motorola, Inc. Balanced load memory and method of operation
US6965137B2 (en) * 2002-08-02 2005-11-15 Unity Semiconductor Corporation Multi-layer conductive memory device
US6753561B1 (en) * 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US6850429B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Cross point memory array with memory plugs exhibiting a characteristic hysteresis
US6906939B2 (en) * 2002-08-02 2005-06-14 Unity Semiconductor Corporation Re-writable memory with multiple memory layers
US7038935B2 (en) * 2002-08-02 2006-05-02 Unity Semiconductor Corporation 2-terminal trapped charge memory device with voltage switchable multi-level resistance
US6859382B2 (en) * 2002-08-02 2005-02-22 Unity Semiconductor Corporation Memory array of a non-volatile ram
US6856536B2 (en) * 2002-08-02 2005-02-15 Unity Semiconductor Corporation Non-volatile memory with a single transistor and resistive memory element
US6917539B2 (en) * 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US6831854B2 (en) * 2002-08-02 2004-12-14 Unity Semiconductor Corporation Cross point memory array using distinct voltages
US6583003B1 (en) * 2002-09-26 2003-06-24 Sharp Laboratories Of America, Inc. Method of fabricating 1T1R resistive memory array
US6801448B2 (en) * 2002-11-26 2004-10-05 Sharp Laboratories Of America, Inc. Common bit/common source line high density 1T1R R-RAM array
US6859410B2 (en) * 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
JP2006511965A (ja) * 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US7800933B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US7800932B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
JP4295680B2 (ja) * 2004-06-15 2009-07-15 シャープ株式会社 半導体記憶装置
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7142471B2 (en) * 2005-03-31 2006-11-28 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array
US20060250836A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US20060273298A1 (en) * 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US7345907B2 (en) 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7362604B2 (en) * 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
US20070007579A1 (en) * 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Memory cell comprising a thin film three-terminal switching device having a metal source and /or drain region
US7808810B2 (en) 2006-03-31 2010-10-05 Sandisk 3D Llc Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US7554832B2 (en) 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
US20080023790A1 (en) 2006-07-31 2008-01-31 Scheuerlein Roy E Mixed-use memory array
US7495947B2 (en) 2006-07-31 2009-02-24 Sandisk 3D Llc Reverse bias trim operations in non-volatile memory
US7499355B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc High bandwidth one time field-programmable memory
US7542338B2 (en) 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US20080025069A1 (en) 2006-07-31 2008-01-31 Scheuerlein Roy E Mixed-use memory array with different data states

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040160824A1 (en) * 2001-10-17 2004-08-19 Sohrab Kianian Method of operating a semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103460296A (zh) * 2011-02-25 2013-12-18 美光科技公司 电阻性存储器感测方法及装置
US9779806B2 (en) 2011-02-25 2017-10-03 Micron Technology, Inc. Resistive memory sensing methods and devices
CN105103235A (zh) * 2013-01-31 2015-11-25 惠普发展公司，有限责任合伙企业 具有用于更高性能和能量效率的去耦比特的非易失性多级单元存储器
CN105103235B (zh) * 2013-01-31 2020-03-10 慧与发展有限责任合伙企业 具有用于更高性能和能量效率的去耦比特的非易失性多级单元存储器
CN108242249A (zh) * 2016-12-23 2018-07-03 西部数据技术公司 使得能够快速读取多层3d nand 以提高寿命容量的数据映射
CN108242249B (zh) * 2016-12-23 2021-12-03 西部数据技术公司 数据映射系统、方法及其存储介质

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