CN101517899A - 解码系统和方法 - Google Patents

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Abstract

公开了解码系统和方法的各种实施方式。除其它实施方式之外中，一种系统实施方式包括宏块解码模块，所述宏块解码模块配置成无处理器干预地解码对应于一个位片的多个上下文自适应二进制算术编码(CABAC)的编码符号。

Description

解码系统和方法
发明背景
1.发明领域
本发明一般涉及图象处理，且更具体地涉及用于处理视频数据的系统和方法。
2.相关技术
数字内容的点播传送或广播最近已经经历了相当大的发展，且已经从电缆、卫星以及电信业吸引了竞争者。在这样的竞争环境中，一个焦点已经是高清晰度电视(HDTV)的出现及其在吸引新消费者中的使用，后者至少部分地归因于与HDTV有关的改进的所感知的图象质量。在MPEG-4AVC/H.264(此处，简称为H.264或高级视频编码(AVC))编码标准中，发现了向主流(mainstream)HDTV过渡的使能技术(enabling technology)。
虽然H.264与以前编码标准相比表现了在算法复杂性上的主要改进，但H.264随其创立一起就带来了解码硬件和存储器成本的相当的增加。例如，H.264适配的编码器使用上下文(context)自适应二进制算术编码(CABAC)或上下文自适应可变长度编码(CALVC)来编码宏块(macroblock)数据(例如，系数、运动矢量等)。CABAC编码比CALVC编码更加计算密集。由于CABAC解码每次串行执行一个符号，故此增加的复杂性的一个后果是CABAC解码操作经常为解码系统提供吞吐量瓶颈的根源。
概述
本发明的实施方式提供解码系统和方法。
简单地说，在体系结构中，除其它实施方式之外，系统的一种实施方式包括宏块解码模块，所述宏块解码模块配置成无处理器干预地解码对应于一个位片(slice)的多个上下文自适应二进制算术编码(CABAC)的编码符号。
除其它实施方式之外，一种方法实施方式包括接收包含多个上下文自适应二进制算术编码(CABAC)的编码符号的位片，且无处理器干预地解码该位片。
本公开的其他系统、方法、特征以及优势对于本领域技术人员根据对下列附图和详细描述的分析将是或将变得明显。这意味着所有这样的另外的系统、方法、特征以及优势包括在本描述中，且包括在解码系统和方法的范围中。
附图说明
参考下列附图可以更好地理解解码系统和方法的许多方面。图中的元件不一定按比例绘制，而是将重点放在清楚地展示解码系统和方法的原理。而且，在图中，同样的参考数字在全部几个图中指定相应的部分。
图1A是解码系统的实施方式的结构图。
图1B是流程图，展示了图1A的解码系统的一种方法实施方式。
图2是图1A中所示的解码系统的上下文自适应二进制算术编码(CABAC)解码器的实施方式的结构图。
图3是示意图，展示了示例性宏块上下文信息。
图4是流程图，展示了图2所示的CABAC解码器的一种方法实施方式。
图5是时序图，展示了由图2所示的CABAC解码器的解码。
图6是流程图，展示了图1A所示的解码系统的一种解码方法实施方式。
详细描述
在此所公开的是解码系统和方法的各种实施方式。这种解码系统包括上下文自适应二进制算数编码(CABAC)编码器，所述上下文自适应二进制算数编码(CABAC)编码器在每个(或大体上每个)时钟周期内执行符号解码。在一个实施方式中，所述解码系统包括宏块解码模块(MDM)，所述宏块解码模块管理包括上下文信息(例如对应于以前解码的宏块的宏块类型(mb_type)、编码块格式、以及其它宏块级参数)的寄存器。宏块解码器模块也包括硬件，所述硬件设置成无处理器或固件(或软件)干涉地解码一个位片(例如，一个或更多宏块)的所有的语法(syntax)元素(包括一个或更多符号)。
尽管在ITU-T-Recommendation H.264，ISO/IEC 14496-10高级视频编码(AVC)标准(MPEG-4第十部分)中描述过了，但本公开没有限于AVC标准，并且因此采用CABAC编码的其它的应用可类似地落在解码系统和方法的实施方式的范围内。
在此所公开的解码系统实施方式可在微控制器(例如，32位RISC微控制器)上运行的固件(例如，来控制数据流)以及硬件、软件中、或它们的组合中实现。在优选的实施方式中，解码系统实施方式主要利用硬件实现，所述硬件以本领域中所熟知的下列技术的任一个或组合实现：具有用于在数据信号上实现逻辑功能的逻辑门的离散逻辑电路、具有适当的组合逻辑门的专用集成电路(ASIC)、可编程门阵列(PGA)、现场可编程门阵列(FPGA)等。
图1A是解码系统100的实施方式的结构图。解码系统100可具体表现在任何有线或无线设备中，包括计算机(台式、便携式、膝上型等)、消费性电子装置(例如多媒体播放器)、机顶盒(set-top box)、电视机、视频存储系统、通信装置、个人数字助理(PDA)、或具有或没有网络能力的任何其他类型的设备，例如打印机、传真机、扫描仪、集线器、交换机、路由器等等。解码系统100包括：可包含中央处理单元(CPU)或微控制器运行固件的控制模块110、流缓冲器和解码系统(BDS)120、包括上下文自适应二进制算数编码(CABAC)解码器140和上下文自适应可变长度编码(CAVLC)解码器150的宏块解码模块(MDM)130、以及与MDM130以接口连接的行存储缓冲存储器160。注意到在一些实施方式中，MDM130可与行存储缓冲存储器160通过接口通信，所述接口包括与行存储缓冲存储器160分离的模块。
BDS 120使得能够对所选的流配置进行实时解码，且包括功能性来解码头部(header)、检测起始编码(例如，网络提取层(NAL)起始编码)。在其它的功能性中，BSD 120也包括功能性来使得能够由信息的控制模块110提取例如位片的起始宏块号码、图片大小和结构、编码类型(例如，CABAC、CAVLC)等信息。尽管被示作单个模块，但是BDS 120的功能性能够分布在各种配置中。当检测并且解码位片头部时，控制模块110将位片参数编程到MDM 130中(例如，在MDM 130的寄存器中)，并且指示MDM 130开始解码宏块数据。
MDM 130利用CABAC解码器140或CAVLC解码器150(例如，由图中的第一位片头部决定熵模式、CABAC或CAVLC)解码在位片头部之后的宏块数据，以提供宏块语法元素。例如，除其它信息，CABAC解码器140或CAVLC解码器150还生成系数、宏块参数、宏块运动信息以及I_PCM采样。宏块解码的控制位于MDM 130内。
在一个实施方式中，MDM 130包括宏块上下文寄存器，所述宏块上下文寄存器包括来自以前解码的宏块的信息，例如宏块类型(mb_type)、编码时钟格式、参考图像索引、以及其它用于解码位片的宏块级参数。这种信息(或历史记录)从行存储缓冲存储器160中存取，并且通过MDM 130的更新也保存在行存储缓冲存储器160中。行存储缓冲存储器160包括以前解码的宏块的一些或全部数据，来使得宏块解码模块130能够形成用于当前的语法元素解码操作的正确上下文。MDM 130提供了用于进一步下游(downstream)处理的语法值和有效数据。
本领域的技术人员应理解，除了其它功能性，还可以采用未示出的另外的和/或不同的元件和/或功能性作为解码系统100的一部分或与解码系统100协作，例如内部存储器、反变换和反量化、帧间预测、和/或去块效应功能性。
用于解码系统100的一种操作方法在图1B中展示，指明为方法实施方式100a。作为对检测位片头部的响应，BDS 120通知被检测的位片头部(101)的控制模块110。控制模块110响应地解码该位片头部并且用位片参数编程MDM 130，并且指示MDM 130开始解码(103)。MDM 130利用来自行存储缓冲存储器160(105)的上下文信息初始化和/或更新宏块上下文寄存器，并且利用这种上下文信息，解码所有的宏块语法元素(107)。MDM 130更新行存储缓冲存储器160(109)，并且响应于确定还没有到达位片的末端，在块107继续处理。在图像的最后位片解码后，解码的图像被插入解码的图像缓冲器(未示出)并且，如果适当的话，图像被撞入(bumped into)输出队列。
注意到，在从块105到111的解码处理中没有涉及控制模块110。要求熵解码位片的所有控制逻辑(例如硬件)包含在MDM 130内，并且MDM130的硬件能够进行(run off of)单非门控时钟(尽管在一些实施方式中，可以实现门控而不影响解码系统100的功能性)并且因此在无处理器/固件/软件的干涉下运行。
图2是CABAC解码器140的一个实施方式的结构图。在H.264环境中解码一个CABAC编码的宏块包括解码一系列由H.264标准的语法说明的语法元素。这些语法元素解码为一系列一个或更多二进制符号，其中每个符号解码为“1”或“0”，并且这些符号的组合包括语法元素。CABAC解码器140包括符号解码模块202、一个或更多语法解码器例如语法解码器0(decoder0)204至语法解码器N(decoderN)206、宏块上下文寄存器208、解码控制模块210、选通(switch)模块212、上下文控制模块214、以及符号上下文存储器216。
符号解码模块202从BDS 120接收一系列熵解码的语法元素，并且响应于来自有源语法解码器204、206的指令来解码符号(其依次由解码控制模块210控制)。即，符号解码模块202作为语法解码器204、206的从属，解码一系列符号，并且语法解码器204、206解释一系列符号来创建语法值。解码控制模块210确保正确的语法值系列按正确的顺序被解码。来自有源语法解码器204、206的指令通过选通模块212(例如，多路复用器)接收。每个语法解码器204、206通过比较解码比特的格式与所有可能的格式来发现是否存在匹配，知道何时到达其负责的语法元素的末端。有源语法解码器204、206使得当前解码数据对于解码控制模块210是可用的，以使模块210能够决定下次解码的语法元素的类型。语法解码器204、206从宏块上下文寄存器208中重新得到关于邻近宏块的数据来便于决定上下文ID。
在一个实施方式中，解码控制模块210包括状态机，所述状态机配置成遵循宏块的高级语法，使得模块210能够基于以前解码的宏块的语法元素来决定下次解码什么语法元素。例如，如果解码控制模块210解码一种宏块类型为“跳过”(skipped)，其知道不去解码系数。解码控制模块210向选通模块212提供使能控制信号来选择语法解码器204或206的哪一个来驱动符号解码模块202。在每个宏块的末端，在宏块上下文寄存器208中的相关数据被保存在行存储缓冲存储器160中并且重新得到下一个宏块的数据。
解码一个符号包括基于待解码的符号的类型以及对于空间相邻物(neighbor)的类似决定的历史记录来选择用于决定的上下文模型。当解码一个符号时，用来解码这种符号的模型基于决定的上下文来选择。每个上下文具有许多可能的状态，等同于CABAC解码器140基于使用那种上下文的符号的解码来转换的概率。在H.264标准中规定了转换的状态和转换条件。
上下文一般涉及对于当前位置的空间相邻物的类似判断的历史记录。图3是示意图表300，展示了示例性宏块上下文信息。取决于决定，这些相邻物可来自当前宏块302或来自邻近宏块，包括宏块A(MB A)304、MB B 206、MB C 308、和MB D 310。宏块A 304是当前宏块302的左相邻物，并且因此其语法信息可在局部保存。对于来自宏块(其中行由跨过图像的所有宏块组成)的以前解码的行312的其他相邻物的信息、以及对于行312的这些宏块的信息保存在行存储缓冲存储器160中。
在解码宏块的开始，对应于相邻物的信息从行存储缓冲存储器160中读取，并且保存在宏块上下文寄存器208中，这提供了本地信息保存。语法解码器204、206从宏块上下文寄存器208中读取信息来决定上下文。解码控制模块210决定解码什么语法元素，并且因此有效地给出了用于符号解码的上下文ID的范围。语法解码器204、206使用来自宏块上下文寄存器208的邻近宏块信息来在给出的上下文ID范围中选择实际的上下文ID。
如上所述，历史记录用来决定上下文ID，其依次允许从符号上下文存储器216中通过上下文控制模块214读取对应模型的状态。上下文控制模块214从存储器214中重新得到上下文模型状态信息并且由符号解码模块202更新跟随符号解码的同一个上下文模型状态信息。对于每个符号的上下文模型状态信息基于在那个状态的解码来更新，状态可能来自当前宏块、当前语法元素等。上下文模型状态信息包括解码最大可能的符号(MPS)的概率以及MPS是“1”还是“0”。
当对于具体宏块的语法解码完成时，上下文信息也被更新。例如，在宏块的末端，行存储缓冲存储器160用宏块上下文寄存器208的内容更新，并且MB A 304由在寄存器中的MB 302代替。一般而言，宏块上下文寄存器208在每个语法元素被解码后被持续更新，并且行存储缓冲存储器160在宏块的末端更新。
根据以上所述，应理解，对于CABAC解码器140的一种操作方法，指定为方法实施方式140a并且展示在图4中，可按如下描述。在宏块的起始点(401)，解码控制模块210确定语法元素类型(403)。语法解码器204、206基于从宏块上下文寄存器208中重新得到的历史数据以及由解码控制模块210(405)提供的范围来决定上下文ID。上下文控制模块214从存储器214(407)重新得到上下文模型状态信息。符号解码模块202基于上下文模型状态信息来解码符号，并且上下文控制模块214更新上下文模型状态信息，跟随通过符号解码模块202(409)的符号解码。语法解码器204、206决定是否到达语法元素的末端(411)。如果还未到达语法元素的末端，处理返回块405，否则由解码控制模块210做出是否到达宏块的末端的决定(413)。如果还未到达宏块的末端，处理继续至块403，否则对于给出的宏块，处理完成。
图5是时序图500，展示了由CABAC解码器140的解码。线502对应于来源于解码系统100外部的时钟脉冲信号。线504对应于指令信号。对应于线504的波形由有源语法解码器204、206生成，其告知符号解码模块202解码符号，或不解码符号(并且因此什么也不做)，正如可能情况。线506对应于上下文ID，表示不变的上下文和变化的上下文。线508对应于状态/MPS，由符号解码模块202利用来解码符号。线510对应于在连接线201(图2)上的sym_value数据。不管上下文ID(线506)是否变化，在单一周期上解码符号。
注意到，符号以每时钟周期1个符号的速率被持续解码，但是在下一次符号解码的上下文取决于当前符号解码结果的一些情况中，在符号解码之间插入周期延迟是有利的，以允许实现较高的时钟频率。
根据以上所述，应理解，在图6中所展示的一种解码方法实施方式100b，可描述为接收包括多个CABAC编码符号(601)的位片，并且无处理器干预地解码该位片(603)。
在图1B、4或6中所示的流程图中的处理描述或块应理解为表示模块或逻辑、代码的分段或部分，代码可包括一个或更多用于在处理中执行特定逻辑功能的可执行指令，并且供选择的实现方式包括在优选实施方式的范围内，其中功能可与所示或所述的次序颠倒地执行，包括大体上同时地或相反顺序地，取决于所涉及的功能性，正如具有本领域适当技术的技术人员应理解的。
应强调的是，上述的实施方式，具体地，任何“优选地”实施方式，仅仅是可能的实施例，仅仅为清楚地理解本发明的原理而提出。可对上述实施方式进行许多变化和修改而实质上不背离本发明的主旨和原理。所有这样的修改和变化意味着在此包括在本公开的范围内。

Claims (20)

1.一种解码方法，其包括：
接收包括多个上下文自适应二进制算术编码(CABAC)的编码符号的位片；以及
无处理器干预地解码所述位片。
2.如权利要求1所述的方法，进一步包括重新得到相应于以前解码的宏块的上下文信息。
3.如权利要求2所述的方法，进一步包括基于所述上下文信息重新得到上下文状态信息。
4.如权利要求3所述的方法，进一步包括响应于每个符号解码来更新所述上下文状态信息。
5.如权利要求2所述的方法，进一步包括基于解码所述位片的所有宏块语法元素来更新所述上下文信息。
6.如权利要求1所述的方法，其中解码的所述步骤包括在每个时钟周期中的符号解码。
7.一种解码系统，其包括：
宏块解码模块，其配置成无处理器干预地解码相应于位片的多个上下文自适应二进制算术编码(CABAC)的编码符号。
8.如权利要求7所述的系统，其中所述宏块解码模块包括符号解码模块，所述符号解码模块配置成在每个时钟周期内执行符号解码。
9.如权利要求8所述的系统，其中所述宏块解码模块包括多个语法解码器，所述语法解码器配置成从寄存器中重新得到上下文信息并且基于所述上下文信息确定上下文ID。
10.如权利要求9所述的系统，其中所述宏块解码模块包括解码控制模块，所述解码控制模块配置成基于以前解码的语法元素确定所述多个语法解码器的哪一个来驱动所述符号解码模块。
11.如权利要求10所述的系统，其中所述宏块解码模块包括选通模块，所述选通模块响应于通过所述解码控制模块的通信，选择所述多个语法解码器之一来驱动所述符号解码模块。
12.如权利要求11所述的系统，其中所选择的所述语法解码器为所述符号解码模块提供了所述上下文ID。
13.如权利要求9所述的系统，其中所述宏块解码模块包括上下文控制模块和符号上下文存储器，其中所述上下文控制模块配置成基于所述上下文ID从所述符号上下文存储器中重新得到上下文状态信息，并且向所述符号解码模块提供所述上下文状态信息。
14.如权利要求13所述的系统，其中所述宏块解码模块配置成基于所述上下文状态信息解码所述多个符号中之一。
15.如权利要求13所述的系统，其中所述符号解码模块配置成解码所述符号。
16.如权利要求7所述的系统，进一步包括控制模块和流缓冲器以及解码系统，所述解码系统配置成解码位片头部并且检测起始代码。
17.如权利要求7所述的系统，进一步包括控制模块，所述控制模块配置成将位片参数编程到所述宏块解码模块中，并且指示所述宏块解码模块开始解码宏块数据。
18.如权利要求7所述的系统，进一步包括行存储缓冲器，所述行存储缓冲器耦合到所述宏块解码模块并且配置成存储相应于以前解码的宏块的上下文信息。
19.如权利要求7所述的系统，其中所述宏块解码模块包括上下文自适应二进制算术编码(CABAC)解码器。
20.一种解码系统，其包括：
用于接收包括多个上下文自适应二进制算术编码(CABAC)的编码符号的位片的装置；以及
用于无处理器干预地解码所述位片的装置。
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