CN101523559B - 具有成形浮动栅极的非易失性存储器 - Google Patents
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Abstract
在使用浮动栅极来存储电荷的非易失性存储器中，个别浮动栅极(230)呈L形。L形浮动栅极的定向可在位线方向上交替且还可在字线方向上交替。通过使用不同图案的蚀刻掩模蚀刻导电部分以获得不同定向的浮动栅极来形成L形浮动栅极。
Description
技术领域
本申请案涉及非易失性存储器和形成非易失性存储器的方法。明确地说，本申请案涉及非易失性存储器中的浮动栅极成形和成形浮动栅极的不同布置。
背景技术
有许多商业上成功的非易失性存储器产品当今正被使用，尤其是呈小型卡的形式，其使用快闪EEPROM(电可擦除和可编程只读存储器)单元的阵列。在一种类型的架构(NAND阵列)中，一系列具有两个以上(例如16或32个)存储器单元的串彼此连接，使得一者的源极也是另一者的漏极，以便形成数列单元。通常，由例如32个浮动栅极存储器单元串联构成的每一NAND串以两个选择晶体管终止，所述串的每一末端处具有一个选择晶体管。漏极侧选择晶体管的源极扩散与所述串上的最后一个单元的漏极相同。漏极侧选择晶体管的漏极连接到全局位线。全局位线在相对于字线的垂直定向上延伸。每一NAND串驻留在提供对其的存取的特定位线下方。全局位线可跨越几千个NAND串。NAND串中的第一浮动栅极晶体管的源极侧扩散与源极侧选择晶体管的漏极相同。源极侧选择晶体管的源极通常连接到平行于字线行进的共用线。字线延伸越过跨越这些列中的很多者的单元。一列内的个别单元在编程期间通过以下方式来读取和检验：致使所述串中的其余单元被过驱动，使得流动通过一串的电流取决于所寻址单元中存储的电荷电平。NAND架构阵列和其作为存储器系统的部分的操作的实例请参看第6,046,935号美国专利。
在源极与漏极扩散之间具有“分裂沟道”的另一类型的阵列中，单元的浮动栅极位于所述沟道的一个部分上方且字线(还称为控制栅极)位于另一沟道部分上方以及浮动栅极上方。这有效形成具有串联的两个晶体管的单元，一个晶体管(存储器晶体管)具有在浮动栅极上的电荷量与控制可流动通过其沟道部分的电流量的在字线上的电压的组合，且另一个晶体管(选择晶体管)具有单独充当其栅极的字线。所述字线在一行浮动栅极上方延伸。在第5,070,032号、第5,095,344号、第5,315,541号、第5,343,063号、第5,661,053号和第6,281,075号美国专利中给出此类单元、其在存储器系统中的使用和其制造方法的实例。
此分裂沟道快闪EEPROM单元的修改添加位于浮动栅极与字线之间的导引栅极。阵列的每一导引栅极在一列浮动栅极上方延伸，其垂直于字线。效用是使得字线不必在读取或编程选定单元时同时执行两个功能。那两个功能是(1)充当选择晶体管的栅极，因此需要恰当电压以接通和断开选择晶体管，和(2)通过字线与浮动栅极之间的电场(电容性)耦合将浮动栅极的电压驱动到所需电平。通常难以用单个电压以最佳方式执行这两个功能。通过添加导引栅极，字线仅需要执行功能(1)，而所添加的导引栅极执行功能(2)。例如在第5,313,421号和第6,222,762号美国专利中描述导引栅极在快闪EEPROM中的使用。
在上文描述的所述类型的存储器单元阵列中的任一者中，通过从衬底将电子注射到浮动栅极来编程单元的浮动栅极。这通过在沟道区中具有恰当掺杂且向源极、漏极和其余栅极施加恰当电压来完成。
在上文描述的三种类型的存储器单元阵列中使用用于从浮动栅极移除电荷以擦除存储器单元的两种技术。一种技术是通过向源极、漏极和其它栅极施加恰当电压来对衬底擦除，所述恰当电压致使电子隧穿通过浮动栅极与衬底之间的介电层的一部分。另一种擦除技术是使电子穿过位于浮动栅极与另一栅极之间的隧道介电层从浮动栅极转移到另一栅极。在上文描述的第二类型的单元中，出于所述目的而提供第三擦除栅极。在上文描述的第三类型的单元(其已经由于使用导引栅极而具有三个栅极)中，在不需要添加第四栅极的情况下对字线擦除浮动栅极。虽然后一种技术添加回待由字线执行的第二功能，但这些功能在不同时间执行，因此避免需要由于所述两个功能而做出折衷。当利用任一种擦除技术时，将大量存储器单元分组在一起以供在“快闪”中同时擦除。在一种途径中，群组包括足够多的存储器单元以存储磁盘扇区中所存储的用户数据量(即，512个字节)加上一些额外开销数据。在另一途径中，每一群组含有足够多的单元以保持数千字节的用户数据，这等于许多磁盘扇区的数据量。在第5,297,148号美国专利中描述了多区块擦除、故障管理和其它快闪EEPROM系统特征。
如同在几乎所有集成电路应用中，快闪EEPROM系统也存在缩减实施某一集成电路功能所需要的硅衬底区域的压力。不断需要增加硅衬底的给定区域中可存储的数字数据量，以便增加给定大小存储卡和其它类型的封装的存储容量或增加容量并且减小大小。用以增加数据存储密度的一种方式是每个存储器单元存储一位以上数据。这通过将浮动栅极电荷电平电压范围的窗划分为两个以上状态来完成。四个此类状态的使用允许每一单元存储两个数据位，八个状态在每个单元中存储三个数据位，等等。在第5,043,940号和第5,172,338号美国专利中描述多状态快闪EEPROM结构和操作。
还可通过减小存储器单元和/或总体阵列的物理大小来实现增加的数据密度。一般对所有类型的电路执行缩减集成电路大小，因为处理技术随时间而改进以准许实施较小特征大小。但通常存在对以此方式可缩减给定电路布局的程度的限制，因为经常有至少一个特征受限于其可缩减的程度，因此限制了整体布局可缩减的量。当发生这种情况时，设计者将求助于实施新的或不同的电路布局或结构以便减小执行其功能所需要的硅区域量。上述快闪EEPROM集成电路系统的缩减可达到类似限制。
另一种快闪EEPROM结构利用双浮动栅极存储器单元以及在每一浮动栅极上存储多个状态。在这种类型的单元中，在其沟道上方在源极与漏极扩散之间包括两个浮动栅极，其中在其之间具有选择晶体管。沿每一列浮动栅极包括一导引栅极，且在其上方沿每一行浮动栅极提供一字线。当存取给定浮动栅极以用于读取或编程时，含有所关注浮动栅极的单元的另一浮动栅极上方的导引栅极升高得足够高以接通另一浮动栅极下方的沟道，而不管其上存在何种电荷电平。这有效消除了另一浮动栅极作为读取或编程同一存储器单元中的所关注浮动栅极的因素。举例来说，流动通过所述单元的电流量(其可用于读取其状态)于是成为所关注浮动栅极上的电荷量而并非同一单元中的另一浮动栅极的电荷量的函数。在第5,712,180号、第6,103,573号和第6,151,248号美国专利中描述此单元阵列架构和操作技术的实例。
在这些和其它类型的非易失性存储器中，谨慎控制浮动栅极与控制栅极之间在其上方穿过的场耦合量。耦合量决定在耦合到其浮动栅极的控制栅极上所放置的电压百分比。百分比耦合由许多因素确定，其中包括浮动栅极的与控制栅极表面重叠的表面区域的量。通常需要通过最大化重叠区域的量来最大化浮动与控制栅极之间的百分比耦合。用以增加耦合区域的一种途径由袁(Yuan)等人在第5,343,063号美国专利中描述。所述专利中所描述的途径是使浮动栅极比通常的要厚，以提供较大垂直表面，所述垂直表面可与控制栅极耦合。增加耦合浮动栅极与控制栅极的区域的另一途径由袁(Yuan)在第6,908,817号美国专利中描述。
当增加邻近浮动与控制栅极之间的垂直耦合区域时，进一步需要以不增加由每一单元占用的衬底区域的方式来完成此操作。而且，优选的是减小浮动栅极到浮动栅极的耦合，使得相邻浮动栅极不会在很大程度上彼此影响。
发明内容
沿字线方向的横截面呈L形的浮动栅极在位线方向上向邻近浮动栅极呈现L形刻面。换句话说，驻留在两个相邻字线上的两个相邻浮动栅极将向彼此呈现L形刻面。L形刻面可具有小于常规矩形浮动栅极的区域，同时维持浮动栅极与上覆字线之间的相同(或更好)耦合。另外，与仅刻面区域减小将指示的相比，驻留在两个相邻字线上的两个相邻浮动栅极之间的寄生耦合可进一步减小。此进一步减小是由以下事实提供的：L形浮动栅极可实质上减小L形刻面上的最远点与其自身控制栅极的距离，从而允许这些距离变得小于浮动栅极到浮动栅极的距离，且进而减小浮动栅极到浮动栅极的电容，这超过刻面区域减小所提供的减小。从L形刻面发出的更多场线现可转向并终止于其自身控制栅极上，而非延伸越过并终止于驻留在相邻字线下方的邻近浮动栅极上。在一个实施例中，沿浮动栅极存储器单元的NAND串的所有浮动栅极都可具有相同定向。在另一实施例中，沿一串的浮动栅极呈具有交替定向的L形。浮动栅极在具有L定向与反L定向之间交替。此交替定向的一个优点是位线方向上的邻近浮动栅极的相对刻面具有减小的电容耦合。在另一实施例中，L形浮动栅极的定向沿字线方向交替。这可加上沿位线方向的交替。除了L形浮动栅极外，还可形成其它不对称形状的浮动栅极并将其布置成具有交替定向。
在用于使用L形浮动栅极形成存储器阵列的过程中，在衬底表面上方形成栅极介电层，且在栅极介电层上方形成第一导电层。在第一导电层上方形成掩蔽层，且在掩蔽层上方形成抗蚀剂层。对抗蚀剂层进行图案化并将图案转移到掩蔽层，从而形成掩蔽部分。接着使用这些掩蔽部分以形成在y方向上延伸的STI结构。STI结构将第一导电层划分成第一导电部分。接着使用第二导电部分替换掩蔽部分。第一和第二导电部分接触并形成在y方向上延伸的连续导电部分。可通过使用图案化蚀刻掩模对这些导电部分进行部分蚀刻来将其形成为L形浮动栅极。可依据L形浮动栅极的所需定向而使用不同蚀刻掩模。部分蚀刻致使在垂直方向上对导电部分的区域进行部分蚀刻。蚀刻区域沿STI结构的侧壁延伸，从而留下沿邻近STI结构的侧壁延伸的变窄导电部分。随后，移除蚀刻掩模且回蚀STI结构。接着，沉积一介电层或介电层的组合，且在介电层上方沉积导电层。在同一蚀刻步骤中从导电层形成单独的字线且将导电部分分离成单独的浮动栅极，使得这些特征自对准。
附图说明
图1展示根据本发明实施例的包括存储器阵列的存储器系统。
图2展示包括浮动栅极存储器单元的NAND串的图1的存储器阵列的详细视图。
图3A展示图2的存储器单元的浮动栅极的详细视图，所述浮动栅极在横截面上呈L形。
图3B展示包括与矩形浮动栅极的比较的图3A的浮动栅极的刻面。
图4展示早期制造阶段处的图2的存储器阵列的横截面图，其包括栅极介电层、第一导电层和掩蔽层，其中经图案化抗蚀剂层上覆于掩蔽层。
图5在相同视图中展示在将抗蚀剂层的图案转移到掩蔽层且接着使用掩蔽层来确立STI结构的位置之后的图4的结构。
图6A展示在用第二导电层替换掩蔽层部分并进行平坦化之后的图5的结构。
图6B展示图6A的结构的替代结构，其中使用薄第二导电层接着为介电层来替换掩蔽层部分并接着进行平坦化。
图7A展示在形成上覆于导电部分和STI结构的抗蚀剂图案并使用抗蚀剂图案来对导电部分进行部分蚀刻之后的图6A的结构。
图7B展示在用部分上覆于导电部分的蚀刻掩模进行部分蚀刻之后的图6B的替代实施例的个别导电部分。
图8A展示在移除抗蚀剂部分并将STI结构回蚀到靠近衬底表面的水平之后的图7A的结构。
图8B展示在移除电介质从而留下较窄上部之后的图7B的个别导电部分。
图9展示在沉积介电层和上覆于介电层的导电层之后的图8A的结构。
图10展示根据本发明实施例的存储器阵列的L形浮动栅极。
图11展示本发明另一实施例的L形浮动栅极，其中一串的浮动栅极具有交替定向，一行的浮动栅极具有相同定向。
图12A展示可用于从导电部分形成图11的浮动栅极的蚀刻掩模。
图12B展示通过图12A的蚀刻掩模图案化的导电部分和形成在经图案化导电部分上方的字线的位置。
图13A展示可用于从导电部分形成图11的浮动栅极的替代蚀刻掩模。
图13B展示通过图13A的蚀刻掩模图案化的导电部分和形成在经图案化导电部分上方的字线的位置。
图14展示本发明另一实施例的L形浮动栅极，其中所述浮动栅极沿位线方向具有交替定向且所述浮动栅极沿字线方向也具有交替定向。
图15A展示可用于从导电部分形成图14的浮动栅极的蚀刻掩模。
图15B展示通过图15A的蚀刻掩模图案化的导电部分和形成在图案化导电部分上方的字线的位置。
具体实施方式
存储器结构
在图1的方框图中大体上说明并入有本发明各方面的存储器系统100的实例。大量可个别寻址的存储器单元经布置成具有行和列的规则阵列110，但单元的其它物理布置当然也是可能的。本文中经指定以沿单元阵列110的列延伸的位线通过线150与位线解码器和驱动器电路130电连接。本描述中经指定以沿单元阵列110的行延伸的字线通过线170电连接到字线解码器和驱动器电路190。解码器130和190中的每一者经由总线160从存储器控制器180接收存储器单元地址。解码器和驱动电路还经由相应控制和状态信号线135和195连接到控制器180。
控制器180可通过线140连接到主机装置(未图示)。所述主机可为个人计算机、笔记本计算机、数码相机、音频播放器、各种其它手持式电子装置等。图1的存储器系统100将通常实施为根据若干现存物理和电气标准中的一者的可移除存储器(例如卡)，所述标准例如为来自PCMCIA、CompactFlashTM协会、MMCTM协会和其它标准中的一个标准。当呈卡型式时，线140终止于所述卡上的连接器中，所述连接器与主机装置的互补连接器介接。许多卡的电气接口遵循ATA标准，其中存储器系统向主机呈现为如同其为磁盘驱动器。还存在其它存储卡接口标准。作为卡型式的替代方案，图1所展示的类型的存储器系统可永久地嵌入在主机装置中。
解码器和驱动器电路130和190根据相应控制和状态线135和195中的控制信号而在阵列110的其相应线(如经由总线160寻址)中产生恰当电压，以执行编程、读取和擦除功能。阵列110经由相同控制和状态线135和195向控制器180提供任何状态信号，包括电压电平和其它阵列参数。电路130内的多个读出放大器接收指示阵列110内的所寻址存储器单元的状态的电流或电压电平，且在读取操作期间经由线145向控制器180提供关于那些状态的信息。通常使用大量读出放大器以便能够并行读取大量存储器单元的状态。在读取和编程操作期间，通常通过电路190同时寻址一个单元行以用于存取所寻址行中由电路130选择的许多单元。在擦除操作期间，许多行中的每一者中的所有单元通常一起寻址以作为供同时擦除的区块。
图2中展示形成于硅衬底上的NAND存储器单元阵列110的实例的平面图，其中为解释清楚起见，其导电元件的重复结构的较小部分通过存在于所述元件之间的介电层的极少细节来说明。浅沟槽隔离(STI)结构210a-d经形成为延伸穿过衬底表面。为了提供此描述的惯例，STI结构经展示为在第一方向(X方向)上间隔开，其中长度在第二方向(y方向)上延伸，这些第一和第二方向本质上彼此正交。
在STI结构210a-d之间，具有在y方向上行进的存储器单元的串220a-c。因此，所述串的方向平行于STI结构的方向。每一串220a-c包括串联连接的许多存储器装置。图2展示三个此类串220a-c的部分，其中针对每一串展示三个存储器单元。然而，串220a-c含有图2中未展示的额外单元。而且，阵列110含有图2中未表示的额外串。此类型的阵列可具有数千个串，其中每一串中具有16、32或更多个单元。
示范性存储器单元224包括浮动栅极230和在衬底中在y方向上在任一侧邻近于浮动栅极230的导电源极/漏极区240a-b。STI结构210b、210c形成隔离元件，其电隔离源极/漏极区240a、240b与邻近串220a、220c中的单元的源极/漏极和沟道区。沿y方向，源极/漏极区240a、240b由邻近单元共用。源极/漏极区(包括源极/漏极区240a、240b)将一个单元电连接到下一单元，因此形成串220b。在此实例中，通过将杂质植入到衬底的所需区域中来形成源极/漏极区240a、240b。
图3A展示存储器单元阵列110的个别浮动栅极230，使得可清楚地看到其三维形状。图3A的Z轴从衬底表面垂直延伸且因此垂直于图2的视图。可以看到，浮动栅极230在沿x方向的横截面中为L形。浮动栅极230经形成为具有具正方形基底面的基座301，其中所述正方形的边的尺寸等于所使用的光刻工艺的最小特征大小(F)。在其它实例中，这些尺寸可能有所不同。突出部303从基座301延伸，其从基座301的一个边延伸，以给予浮动栅极230L形状。由于呈L形，浮动栅极230在位线方向上向邻近浮动栅极呈现L形刻面。
图3B展示图3A的浮动栅极230的刻面的大小。图3B还以轮廓展示矩形浮动栅极的刻面的形状。可以看到，L形刻面的面积小于具有相同高度(Z1)和宽度(F)的矩形刻面的面积。然而，刻面的周长并没有减小，使得浮动栅极230与上覆控制栅极之间的耦合与矩形浮动栅极近似相同(耦合面积为控制栅极上覆于其上的浮动栅极的周长乘以y尺寸)。在图3B的实例中，尺寸F-X1近似等于X1，使得突出部303为基座部分301的宽度的近似一半。然而，并非总是如此。浮动栅极与控制栅极之间的耦合并不取决于特定值X1，使得此值的某一变化是可接受的。
工艺流程
图4展示早期制造阶段处的沿x方向的图2的非易失性存储器阵列的横截面图。图4的横截面由图2中的I-I指示。图4展示在衬底407上方延伸的栅极介电层405和在栅极介电层405上方延伸的第一导电层409。通常，栅极介电层405由二氧化硅形成，其通过使衬底407的硅表面氧化而生长。随后，通过化学气相沉积(CVD)或以其它方式由多晶硅形成第一导电层409。电介质(在此实例中为氮化硅)的掩蔽层411在第一导电层409上方延伸。在另一实施例中，掩蔽层可由一种或一种以上导电材料(例如经掺杂多晶硅)组成。栅极电介质405、第一导电层409和掩蔽层411可全部形成为毯覆层，其在整个衬底407上方延伸。抗蚀剂部分413a-c上覆于掩蔽层411。抗蚀剂部分413a-c是根据光刻确立的图案而形成的。在此情况下，抗蚀剂部分413a-c在x方向上具有等于用于形成其的光刻工艺的最小特征大小(F)的尺寸。抗蚀剂部分413a-c还在x方向上间隔开等于F的距离。在其它实例中，抗蚀剂部分可具有大于F的x尺寸，或通过使用抗蚀剂细化或其它技术，可具有小于F的x尺寸。抗蚀剂部分413a-c在y方向(垂直于图4的视图)上延伸。由抗蚀剂部分413a-c确立的图案用于将掩蔽层411图案化成掩蔽部分，所述掩蔽部分又用作蚀刻掩模以形成STI结构。
图5在相同视图中展示在从掩蔽层411形成掩蔽部分411a-c并形成STI结构515a-d之后的图4的结构。通过在适当位置使用抗蚀剂部分413a-c蚀刻掩蔽层411而形成掩蔽部分411a-c，使得将抗蚀剂部分413a-c的图案转移到掩蔽层411。接着，掩蔽部分411a-c用作随后蚀刻第一导电层409、栅极介电层405和下伏衬底407以形成STI沟槽的掩模。在蚀刻穿过第一导电层409中，将第一导电层409划分为第一导电部分409a-c，其作为条带在y方向上延伸。以类似方式将栅极介电层405划分为介电部分405a-c。因为通过形成STI沟槽的相同步骤形成第一导电部分409a-c，所以这些特征自对准。用一或多种电介质(此实例中为沉积的二氧化硅)填充STI沟槽以形成STI结构515a-d。可沉积至少一种介电材料，使得其填充STI沟槽并覆盖掩蔽部分411a-c，且可接着例如通过利用化学/机械抛光进行平坦化，使得移除上覆于掩蔽部分411a-c的任何介电材料。
随后，移除掩蔽部分411a-c且在其位置形成第二导电部分617a-c。第二导电部分617a-c可由多晶硅形成。多晶硅可被沉积为毯覆层，且接着被平坦化，以便移除上覆于STI结构515a-d的任何多晶硅。第一导电部分409a和第二导电部分617a可视为形成单个导电部分618a。以类似方式从第一和第二部分形成导电部分618b和618c。在图6A所展示的第一实施例中，使用多晶硅填充先前由掩蔽部分占据的整个体积。或者，如果掩蔽部分411a-c为导电的，则此替换步骤是没有必要的，因为掩蔽部分411a-c形成第二导电部分。
在图6B所展示的替代实施例中，沉积未填充先前由掩蔽部分占据的整个体积的多晶硅层。在多晶硅层上方添加额外介电层且接着执行平坦化。以此方式，可使第二导电部分619a-c的厚度X2更小，且可仔细控制厚度X2。第二导电层619a-c直接上覆于第一导电部分409a-c且与第一导电部分409a-c电接触。因此，第二导电部分619a和上覆于其上的第一导电部分409a可视为单个导电部分621a。导电部分621b和621c类似地由第一和第二部分形成。在任一实施例中，在平坦化之后，在第二导电部分和STI结构的经平坦化表面上方形成掩蔽部分。
图7A展示图6A的结构，其中掩蔽部分723a-c在STI结构515a-d上方延伸且在导电部分618a-c上方延伸。掩蔽层可由被沉积为毯覆层的抗蚀剂剂形成且随后经图案化以形成掩蔽部分723a-c。在第一实施例中，抗蚀剂层被简单地图案化为一系列细长部分，其在y方向上延伸且具有宽度F(稍后将论述其它图案)。掩蔽部分723a-c经定位以使得个别抗蚀剂部分723a部分地上覆于STI结构515a且部分上覆于导电部分618a。这可能需要将用于形成抗蚀剂部分723a-c的图案与STI结构515a-d和导电部分618a-c的图案对准。抗蚀剂部分723a-c用作蚀刻掩模来蚀刻如图展示的导电部分618a-c。各向异性蚀刻用于在垂直方向上蚀刻且蚀刻化学物质对多晶硅具有选择性，使得实质上不蚀刻STI结构515a-d。蚀刻可在第一导电部分409a-c与第二导电部分617a-c之间的界面处或在某一其它水平处停止。蚀刻可延伸到第一导电部分409a-c中，或可在第一导电部分409a-c上方的某一水平处停止。可在所述各向异性蚀刻之后执行额外湿式蚀刻。可选的湿式蚀刻可用以进一步使L形导电部分618a-c的垂直和水平尺寸变窄。随后，可执行由部分或完整填充组成的可选步骤以使用介电材料填充通过蚀刻形成的体积。填充材料可接着经平坦化以移除在导电部分上方延伸的多余填充材料。或者，电介质填充和后续平坦化可能不是必要的。接着，执行对包括STI结构515a-d的介电材料的回蚀。此回蚀对多晶硅上方的电介质具有选择性，且可为各向异性干式蚀刻。在一些情况下，此选择性使得使用介电填充材料填充和后续的平坦化为不必要的。
图7B展示在使用如上文所述的抗蚀剂部分进行蚀刻之后的根据图6B的替代实施例的导电部分621a。如所展示，一些介电材料725在蚀刻之后留了下来。第二导电部分619a和剩余介电材料725的宽度为X1。X1的值由用于使导电部分成形的蚀刻掩模的抗蚀剂部分的定位和延伸确定，且因此取决于用以形成抗蚀剂部分的图案的对准。
图8A展示在回蚀工艺之后的图7A的结构。在此实例中，回蚀工艺将STI结构515a-d向下移除到高于栅极介电层部分405a-c的顶部的水平，但也可将所述结构回蚀到其它水平。回蚀工艺使得导电部分618a-c的边暴露。导电部分618a-c此时在y方向上延伸，其中在沿X方向的横截面中具有L形状，如图所示。随后，在图8A的结构上方形成一或多个介电层和一或多个控制栅极层。
在如图7B所示形成导电部分的情况下，可通过回蚀步骤移除已沉积在导电部分621a上方的任何剩余介电材料725，如图8B所示。这留下具有垂直突出部829的L形导电部分621a，所述突出部829在x方向上具有厚度X2，其等于所沉积的第二导电部分619a的厚度。这小于通过使用蚀刻掩模进行图案化而确定的厚度X1。与图8A的实例相反，此厚度X2不是由对准确定的且可比由对准确定的尺寸更紧密地受到控制。
图9展示在图8A或8B的导电部分上方沉积介电层931(中间聚电介质)和控制栅极层933的结果。介电层931可为单个层(例如二氧化硅层)或可为复合层(例如氧化物-氮化物-氧化物或ONO层)。控制栅极层933由导电材料制成，例如经掺杂多晶硅、某种金属，或金属组合。在一些情况下，使用经掺杂多晶硅与金属硅化物的组合(例如，硅化钴、硅化镍或硅化钨)。或者，控制栅极层可由以下物质组成：多晶硅，随后是充当障壁层的氮化钨，且接着是钨。在将介电层931和控制栅极层933形成为毯覆层之后，对所得结构进行图案化以形成字线并将导电部分分离成单独的浮动栅极。字线在x方向上延伸且通常具有接近F的宽度，并且间隔开接近F的距离，其中留下等于2F的间距。因为字线是通过形成单独浮动栅极的同一步骤形成的，所以字线自对准到浮动栅极。字线在其上覆于存储器单元的浮动栅极处形成控制栅极。共用字线的存储器单元可被视为形成一行存储器单元。
图10说明根据第一实施例的三个邻近行1035a-c的浮动栅极。如图所示，浮动栅极1037b的L形刻面面向邻近行的浮动栅极1037a、1037c的相似L形刻面。可在行1035a-c之间沉积电介质。因此，相对刻面充当平行板电容器的板。然而，与具有类似尺寸的矩形刻面的浮动栅极相比，其面积得到减小，使得沿y方向的相邻浮动栅极之间的耦合得到减小。
对立的L形浮动栅极
图11展示根据本发明另一实施例的三个邻近行1141a-c的浮动栅极的布置。所有浮动栅极均如之前为L形的。然而，一个行的浮动栅极具有一个定向，且邻近行的浮动栅极具有相反定向。行1141b的浮动栅极可被视为具有L定向，而邻近行1141a、1141c的浮动栅极可被视为具有反L定向。此布置减小了不同行的浮动栅极的上部之间的耦合。邻近行的相对浮动栅极具有相反定向，使得上部不直接彼此相对。举例来说，上部1143a和1143b不直接彼此相对。这减小了浮动栅极的这些部分之间的电容性耦合。在此布置中，浮动栅极的定向从一个行到下一行交替，其中特定行的所有浮动栅极具有相同定向。因此，举例来说，偶数编号的行可具有具第一定向的浮动栅极，且奇数编号的行可具有具相反定向的浮动栅极。此布置不限于呈L形的浮动栅极，而可应用于在沿x方向的横截面中具有任何不对称形状的浮动栅极。举例来说，浮动栅极可在沿x方向的横截面中具有矩形形状。具有如图11所示的布置的浮动栅极可以与上文所述的图10的那些浮动栅极类似的方式形成，但在用于蚀刻导电部分以形成L形横截面轮廓的图案中具有一些差异。
图12A展示可用于蚀刻导电部分的第一棋盘图案。图12A还展示如何将此图案对准下伏结构。所述图案可由抗蚀剂形成且包括类似于图7A的横截面中所展示的抗蚀剂部分723a-c的抗蚀剂部分。此棋盘图案具有在其隅角处接触的矩形部分。个别矩形部分1245具有Fx2F的尺寸。棋盘图案偏离导电部分1247a-c和STI结构1249a-c的图案，使得棋盘图案的个别矩形部分1245部分上覆于导电部分1247c且部分上覆于STI结构1249c。此棋盘图案保护导电部分1247a-c的区域且使导电部分1247a-c的其它区域暴露。在适当位置使用抗蚀剂图案执行蚀刻，使得导电部分1247a-c的暴露区域被部分蚀刻(但未蚀刻穿)。实质上不蚀刻导电部分1247a-c的受保护区域。
图12B展示在根据图12A的图案进行图案化之后的导电部分1247a-c和STI结构1249a-c的视图。在此视图中用阴影表示受抗蚀剂保护的区域。未受保护的区域经蚀刻，且与导电部分的未蚀刻区域相比，具有减小的厚度(z轴维度)。介电层和导电层(图12B中未展示)经形成为在导电部分1247a-c和STI结构1249a-c上方延伸。接着对包括导电部分、介电层和导电层的堆叠进行图案化和蚀刻以形成字线且形成与其上方的字线自对准的单独浮动栅极。图12B展示字线1251a-c的轮廓。字线1251a-c之间的区域经蚀刻以使得将导电层划分为单独的字线。在同一蚀刻中，蚀刻穿过导电部分1247a-c，至少向下到达下伏栅极电介质，使得在字线1251a-c下方形成单独的浮动栅极。
图13A展示也可用于形成具有图11所展示的布置的浮动栅极的替代图案。图13A的图案的抗蚀剂部分1353在x方向上具有尺寸F且在y方向上具有大于2F的尺寸。此处，y方向上的尺寸为2F+D，其中与F相比，D较小。抗蚀剂部分之间的空间在y方向上具有2F-D的尺寸。因此，代替仅在隅角处接触，抗蚀剂部分沿着其边的部分彼此接触。这提供导电部分1355a-c的由抗蚀剂覆盖的连续区域。在使用根据图12A或13A的图案蚀刻导电部分1355a-c之后，移除抗蚀剂部分，回蚀STI结构1357a-c，且如之前在衬底上方沉积介电层和导电层。
图13B展示根据图13A的图案进行图案化的导电部分1355a-c和STI结构1357a-c的视图。图13B的导电部分1355a的未蚀刻部分形成沿导电部分1355a的蛇形图案。连续的未蚀刻部分形成在机械上比非连续或具有极少接触的部分(如图12B的部分)强的结构。此类结构可更好地经受住在例如化学机械抛光(CMP)等工艺期间发生的潜在破坏力。图13B展示字线1359a-c的轮廓。尽管图12B和13B的图案具有一些差异，但这些差异位于字线1359a-c之间。因此，在蚀刻以形成单独的字线1359a-c和浮动栅极之后，移除这些不同特征且所得结构对于所述两个图案为相同的。
沿行对立的浮动栅极
图14展示根据本发明另一实施例的浮动栅极的另一替代布置。如之前，浮动栅极在沿x方向的横截面中为L形。一个行1461b的浮动栅极具有与邻近行1461a、1461b的相对浮动栅极相反的定向。然而，与早先实例不同，此处浮动栅极在其沿例如行1461b等行在其定向上交替。因此，沿一行的交替浮动栅极具有第一定向(L定向)，而沿所述行的剩余交替浮动栅极具有第二定向(相反L定向)。
图15A展示可用于形成具有图14的布置的浮动栅极的图案。可如图4到6中所示实行直到图15A所展示的阶段的处理。图15A展示用作用于部分蚀刻导电部分1563a-c的蚀刻掩模的棋盘图案。所述图案包括例如正方形1565a的正方形，其具有长度为2F的边。所述图案与下伏导电部分1563a-c和STI结构1567a-d对准，使得在正方形与STI结构1567a-d之间具有偏移。正方形1565b上覆于STI结构1567b且在任一侧上在导电部分1563a、1563b上方延伸将近一半。因此，正方形1565b在任一侧上在导电部分1563a、1563b上方延伸将近F/2。图15A的图案的替代图案具有在y方向上延伸超过2F的抗蚀剂部分，使得正方形沿其边接触。如早先论述，此图案可产生在物理上比由仅在隅角处具有接触的正方形的图案形成的结构强的结构。
图15B展示使用处在恰当位置的图15A的图案进行蚀刻的结果。导电部分1563a-d的未遮蔽区域被蚀刻为具有比导电部分1563a-d的剩余者的垂直厚度小的垂直厚度。如同在以上实例中，以轮廓展示字线1565a-c。此处，可看到，沿字线的浮动栅极在定向上交替(经蚀刻区域位于导电部分的交替侧上)。如之前，介电层和导电层沉积在STI结构和导电部分上方。接着，对准字线掩模，使得字线1565a-c如所示延伸，其中图案的隅角出现在字线1565a-c之间。导电层被分离为单独的字线，且导电部分1563a-d一起被分离为单独的浮动栅极。
尽管图14中所展示的实例展示沿行(X方向)和列(Y方向)两者具有交替定向的浮动栅极，但并非总是如此。在其它实例中，浮动栅极可沿行而不沿列具有交替定向。因此，特定列中的所有浮动栅极均可具有相同定向，但相邻列的浮动栅极具有不同定向。可使用由在列方向上行进以部分上覆于STI结构的任一侧的导电部分的条带组成的抗蚀剂图案形成此类浮动栅极。
虽然已相对于本发明的示范性实施例描述了本发明的各方面，但将了解，赋予本发明在所附权利要求书的全部范围内受到保护。
Claims (25)
1.一种形成NAND快闪存储器的方法，其包含：
形成沿第一方向串联连接在一起的多个存储器单元，所述多个存储器单元中的每一者在栅极介电层上方具有浮动栅极；
使所述多个存储器单元的所述浮动栅极中的浮动栅极在垂直于所述第一方向的平面中的横截面中成形为L形，所述L形位于所述栅极介电层上方，所述浮动栅极沿所述第一方向在第一定向与第二定向之间交替；
其中通过沉积多晶硅层、随后形成将所述多晶硅层划分为若干导电部分的多个浅沟槽隔离结构、随后根据棋盘图案蚀刻所述导电部分，且随后将所述导电部分划分为个别浮动栅极来形成浮动栅极。
2.根据权利要求1所述的方法，其中所述浮动栅极中的第一交替浮动栅极具有第一定向，所述浮动栅极中的第二交替浮动栅极具有与所述第一定向相反的第二定向。
3.根据权利要求2所述的方法，其中所述浮动栅极中的所述第一交替浮动栅极在沿垂直于所述第一方向的第二方向的横截面中具有L形，且所述浮动栅极中的所述第二交替浮动栅极在沿所述第二方向的横截面中具有反L形。
4.根据权利要求1所述的方法，其进一步包含在所述导电部分上方形成介电层且在所述介电层上方形成控制栅极层，所述控制栅极层是根据图案而形成为多个字线，所述将所述导电部分划分为个别浮动栅极也是根据所述图案。
5.根据权利要求4所述的方法，其中个别字线下方的浮动栅极在第一定向与第二定向之间交替。
6.一种形成快闪存储器阵列的方法，其包含：
形成延伸越过衬底表面的第一导电层；
形成在第一方向上延伸并在垂直于所述第一方向的第二方向上分离的多个浅沟槽隔离结构，所述多个浅沟槽隔离结构延伸穿过所述第一导电层进入所述衬底中，进而将所述第一导电层划分为多个第一导电部分；
形成多个第二导电部分，所述多个第二导电部分上覆于所述多个第一导电部分，由所述多个浅沟槽隔离结构中的邻近浅沟槽隔离结构在所述第二方向上界定个别第二导电部分；
对所述多个第二导电部分进行部分蚀刻以形成变窄的第二导电部分，所述变窄的第二导电部分在所述第二方向上窄于所述第一导电部分，由浅沟槽隔离结构在一侧上界定变窄的第二导电部分，所述多个第一导电部分和上覆的变窄的第二导电部分形成具有L形的浮动栅极；以及
将所述多个第一导电部分和所述上覆的变窄的第二导电部分分离为多个浮动栅极，所述多个浮动栅极在沿垂直于所述第一方向的平面的横截面中具有L形，所述多个浮动栅极具有沿所述第一方向在第一定向与第二定向之间交替的L形。
7.根据权利要求6所述的方法，其进一步包含形成上覆于所述多个第二导电部分的介电层以及形成上覆于所述介电层的导电控制栅极层，且其中在将所述多个第一导电部分和上覆的变窄的第二导电部分分离为所述多个浮动栅极的相同步骤中将所述导电控制栅极层分离为个别字线。
8.根据权利要求6所述的方法，其中以棋盘图案进行所述多个第二导电部分的所述部分蚀刻。
9.根据权利要求6所述的方法，其中所述多个浮动栅极具有沿所述第二方向在第一定向与第二定向之间交替的不对称形状。
10.根据权利要求6所述的方法，其中所述多个浮动栅极具有沿所述第二方向在所述第一定向与所述第二定向之间交替的L形。
11.一种NAND快闪存储器阵列，其包含：
多个存储器单元串；
个别存储器单元串包含沿第一方向串联连接的多个存储器单元；且
所述多个存储器单元中的个别单元具有在沿垂直于所述第一方向的平面的横截面中呈L形的浮动栅极，所述L形在栅极介电层上方，在个别串上的所述多个存储器单元中的第一交替单元在垂直于所述第一方向的横截面中具有第一定向且所述多个存储器单元中的第二交替单元在垂直于所述第一方向的横截面中具有第二定向，所述第二定向与所述第一定向相反；其中所述浮动栅极在所述第一方向上具有一尺寸且在垂直于所述第一方向的第二方向上具有相同尺寸，所述尺寸等于用于形成所述个别单元的光刻工艺的最小特征大小。
12.根据权利要求11所述的NAND快闪存储器阵列，其中所述多个存储器单元中的所述第一交替单元在垂直于所述第一方向的横截面中具有L形，且所述多个存储器单元中的所述第二交替单元在垂直于所述第一方向的横截面中具有反L形。
13.根据权利要求11所述的NAND快闪存储器阵列，其中多个字线在垂直于所述第一方向的第二方向上延伸，由所述多个字线中的一者连接的存储器单元形成行，沿所述行的第一交替浮动栅极在沿所述第二方向的横截面中具有第一定向，且沿所述行的第二交替浮动栅极在沿所述第二方向的横截面中具有第二定向。
14.根据权利要求13所述的NAND快闪存储器阵列，其中第一交替浮动栅极在沿所述第二方向的横截面中具有L形，且第二交替浮动栅极在沿所述第二方向的横截面中具有反L形。
15.根据权利要求11所述的NAND快闪存储器阵列，其中所述浮动栅极包括在垂直于所述第一方向的第二方向上具有第一尺寸的下部和在所述第二方向上具有第二尺寸的上部，所述第一尺寸等于用于形成所述浮动栅极的光刻工艺的所述最小特征大小，所述第二尺寸小于所述第一尺寸。
16.根据权利要求15所述的NAND快闪存储器阵列，其中所述第二尺寸为所述第一尺寸的一半。
17.根据权利要求15所述的NAND快闪存储器阵列，其中所述第二尺寸小于所述第一尺寸的一半，所述第二尺寸由导电层的沉积确定，所述第二尺寸与图案对准无关。
18.一种快闪存储器阵列，其包含：
多个存储器单元，所述多个存储器单元中的每一者具有浮动栅极；
多个字线，其在第一方向上延伸，所述多个字线上覆于所述多个浮动栅极；
多个列，其在垂直于所述第一方向的第二方向上延伸；
沿所述多个列中的个别一者的多个浮动栅极中在沿所述第一方向的横截面中具有第一定向的第一交替浮动栅极；以及
沿所述列的所述多个浮动栅极中在沿所述第一方向的横截面中具有第二定向的第二交替浮动栅极，所述第二定向与所述第一定向相反；
其中所述多个存储器单元中的共用一字线的存储器单元形成行，沿行的浮动栅极沿所述第一方向具有交替定向。
19.根据权利要求18所述的快闪存储器阵列，其中所述多个存储器单元中的第一交替存储器单元和第二交替存储器单元在所述第二方向上串联连接在一起以形成NAND串。
20.根据权利要求19所述的快闪存储器阵列，其中所述多个浮动栅极中的所述第一交替浮动栅极在沿所述第一方向的横截面中具有L形，且所述多个浮动栅极中的所述第二交替浮动栅极在沿所述第一方向的横截面中具有反L形。
21.根据权利要求18所述的快闪存储器阵列，其中所述多个浮动栅极中的第一交替浮动栅极在沿所述第一方向的横截面中具有L形，所述多个浮动栅极中的第二交替浮动栅极在沿所述第一方向的横截面中具有反L形，且沿所述行的浮动栅极在沿所述第一方向的横截面中具有交替的L形和反L形。
22.根据权利要求18所述的快闪存储器阵列，其中所述多个浮动栅极上覆于栅极电介质，所述多个浮动栅极中的个别浮动栅极具有与所述栅极电介质接触的正方形的表面，其具有等于用于形成所述存储器阵列的光刻工艺的最小特征大小的边尺寸。
23.根据权利要求18所述的快闪存储器阵列，其进一步包含在所述第二方向上延伸的多个浅沟槽隔离结构，个别浅沟槽隔离结构在两个邻近列之间延伸。
24.一种NAND快闪存储器阵列，其包含：
多个存储器单元串；
个别存储器单元串包含沿第一方向串联连接的多个存储器单元；且
所述多个存储器单元中的个别单元具有在沿垂直于所述第一方向的平面的横截面中呈L形的浮动栅极，所述L形在栅极介电层上方，在个别串上的所述多个存储器单元中的第一交替单元在垂直于所述第一方向的横截面中具有第一定向且所述多个存储器单元中的第二交替单元在垂直于所述第一方向的横截面中具有第二定向，所述第二定向与所述第一定向相反；
其中多个字线在垂直于所述第一方向的第二方向上延伸，由所述多个字线中的一者连接的存储器单元形成行，沿所述行的第一交替浮动栅极在沿所述第二方向的横截面中具有第一定向，且沿所述行的第二交替浮动栅极在沿所述第二方向的横截面中具有第二定向。
25.一种NAND快闪存储器阵列，其包含：
多个存储器单元串；
个别存储器单元串包含沿第一方向串联连接的多个存储器单元；且
所述多个存储器单元中的个别单元具有在沿垂直于所述第一方向的平面的横截面中呈L形的浮动栅极，所述L形在栅极介电层上方，在个别串上的所述多个存储器单元中的第一交替单元在垂直于所述第一方向的横截面中具有第一定向且所述多个存储器单元中的第二交替单元在垂直于所述第一方向的横截面中具有第二定向，所述第二定向与所述第一定向相反；其中所述浮动栅极包括在垂直于所述第一方向的第二方向上具有第一尺寸的下部和在所述第二方向上具有第二尺寸的上部，所述第一尺寸等于用于形成所述浮动栅极的光刻工艺的最小特征大小，所述第二尺寸小于所述第一尺寸；其中所述第二尺寸为所述第一尺寸的一半。
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